JPH0691192B2 - 接合電界効果トランジスタとキャパシタを形成する方法 - Google Patents
接合電界効果トランジスタとキャパシタを形成する方法Info
- Publication number
- JPH0691192B2 JPH0691192B2 JP1161014A JP16101489A JPH0691192B2 JP H0691192 B2 JPH0691192 B2 JP H0691192B2 JP 1161014 A JP1161014 A JP 1161014A JP 16101489 A JP16101489 A JP 16101489A JP H0691192 B2 JPH0691192 B2 JP H0691192B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- forming
- insulating
- jfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 20
- 230000005669 field effect Effects 0.000 title claims description 3
- 239000002019 doping agent Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000002955 isolation Methods 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical group [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は一つの半導体基板に相違する半導体回路装置を
形成することに関連し、特に接合電界効果トランジスタ
（JFET）とキャパシタを形成する方法に関する。
形成することに関連し、特に接合電界効果トランジスタ
（JFET）とキャパシタを形成する方法に関する。
従来の技術及び問題点 演算増幅器の設計は、それに用いられる従来のPNP集積
回路トランジスタは約５メガヘルツでしか動作できない
という点で制限されてきた。従来のNPNトランジスタと
組合されたこれらのPNPトランジスタは、演算増幅器の
集積回路には一般的な装置である。
回路トランジスタは約５メガヘルツでしか動作できない
という点で制限されてきた。従来のNPNトランジスタと
組合されたこれらのPNPトランジスタは、演算増幅器の
集積回路には一般的な装置である。
最近では従来の基板PNPトランジスタよりも優れた、高
周波絶縁垂直PNP（VPNP）トランジスタが開発されてい
る。この絶縁VPNPトランジスタは45ボルトでの動作が可
能であり、最高約150メガヘルツの周波数で動作する。
絶縁VPNPトランジスタの電流利得とブレークダウン電圧
は、標準的な二重拡散NPNトランジスタで得られるもの
に匹敵する。最後に絶縁VPNPは、通常の垂直基板PNPト
ランジスタによりとられるエミッタ・ホロワ形状に限定
されない。
周波絶縁垂直PNP（VPNP）トランジスタが開発されてい
る。この絶縁VPNPトランジスタは45ボルトでの動作が可
能であり、最高約150メガヘルツの周波数で動作する。
絶縁VPNPトランジスタの電流利得とブレークダウン電圧
は、標準的な二重拡散NPNトランジスタで得られるもの
に匹敵する。最後に絶縁VPNPは、通常の垂直基板PNPト
ランジスタによりとられるエミッタ・ホロワ形状に限定
されない。
別に、50ボルトの（ｐ）チャンネルJFETが、ゲートとド
レイン間のブレークダウン電圧を45ボルト以上にするよ
う開発されている。この種のJFETは通常は演算増幅器入
力として利用される。これらのJFETはゲート酸化物上に
厚く被着された酸化物により形成され、上部ゲート／ド
レインの逆バイアスされたｐ−ｎ接合における電界の強
化を減少させる。これによりゲートとドレイン間のブレ
ークダウン電圧は、30ボルトという低い限度からおよそ
50ボルトまでにも増加する。ゲートとドレイン間とゲー
トとソース間の酸化物のオーバラップ・キャパシタンス
も、被着された酸化物により減少される。これにより帯
域幅とスルーレートがより大きくなる。
レイン間のブレークダウン電圧を45ボルト以上にするよ
う開発されている。この種のJFETは通常は演算増幅器入
力として利用される。これらのJFETはゲート酸化物上に
厚く被着された酸化物により形成され、上部ゲート／ド
レインの逆バイアスされたｐ−ｎ接合における電界の強
化を減少させる。これによりゲートとドレイン間のブレ
ークダウン電圧は、30ボルトという低い限度からおよそ
50ボルトまでにも増加する。ゲートとドレイン間とゲー
トとソース間の酸化物のオーバラップ・キャパシタンス
も、被着された酸化物により減少される。これにより帯
域幅とスルーレートがより大きくなる。
もう一つの望ましい集積回路要素は、金属／窒化物／ポ
リシリコン・キャパシタである。酸化物の代わりに窒化
物を用いることにより、キャパシタンスが二倍になり、
100ボルト以上で誘電体のブレークダウンが生じ、また
フィールド酸化物にこれらのキャパシタを製造すること
により、寄生接合キャピタンスとタンクの漏れ電流が減
少する。
リシリコン・キャパシタである。酸化物の代わりに窒化
物を用いることにより、キャパシタンスが二倍になり、
100ボルト以上で誘電体のブレークダウンが生じ、また
フィールド酸化物にこれらのキャパシタを製造すること
により、寄生接合キャピタンスとタンクの漏れ電流が減
少する。
よってこれらの各装置、特にJFETとキャパシタを併せ持
つ集積回路を製造する工程を開発することが望ましい。
しかしながら今までこの様な工程は開発されていなかっ
た。
つ集積回路を製造する工程を開発することが望ましい。
しかしながら今までこの様な工程は開発されていなかっ
た。
問題点を解決するための手段及び作用 本発明は特性の一つとして同じ半導体基板を用いてJFET
とキャパシタを形成する方法に関するが、その前に、一
般的に、これ等JFET及びキャパシタ含む多くの素子を、
同じ半導体基板に形成する方法について説明する。ま
ず、垂直バイポーラ・トランジスタとJFETを形成する工
程についてみる。この工程によると、第二の導電型のJF
ET埋込み領域が半導体表面に形成される。次に第二の導
電型のバイポーラ埋込み領域がこの表面で、JFET埋込み
領域から隔てて形成される。第一の導電型のコレクタ領
域は、バイポーラ埋込み領域内の半導体基板表面で形成
される。この後、第二の導電型のエピタキシャル半導体
層が、半導体基板表面に形成される。
とキャパシタを形成する方法に関するが、その前に、一
般的に、これ等JFET及びキャパシタ含む多くの素子を、
同じ半導体基板に形成する方法について説明する。ま
ず、垂直バイポーラ・トランジスタとJFETを形成する工
程についてみる。この工程によると、第二の導電型のJF
ET埋込み領域が半導体表面に形成される。次に第二の導
電型のバイポーラ埋込み領域がこの表面で、JFET埋込み
領域から隔てて形成される。第一の導電型のコレクタ領
域は、バイポーラ埋込み領域内の半導体基板表面で形成
される。この後、第二の導電型のエピタキシャル半導体
層が、半導体基板表面に形成される。
次に熱拡散段階が行われ、JFET埋込み領域とバイポーラ
・コレクタ領域を、エピタキシャル層へと拡張する。第
一の導電型の深いコレクタ領域が、エピタキシャル層表
面かコレクタ領域まで延びるよう形成される。第一の導
電型のベース領域が、コレクタ領域上に距離を置いてエ
ピタキシャル層表面に形成される。次にエピタキシャル
層表面に、第一の導電型のエミッタ領域、JFETソース領
域、及びJFETドレイン領域が同時に形成される。エミッ
タ領域はベース領域内に形成され、一方JFETのソースと
ドレイン領域は、JFET埋込み領域上に距離を置いて形成
される。その後エピタキシャル層表面に、第二の導電型
のバイポーラ・トランジスタのベース・コンタクト領域
とJFETのゲート・コンタクト領域が同時に形成される。
ベース・コンタクト領域はベース領域内でエミッタ領域
から隔てて形成され、一方ゲート・コンタクト領域はJF
ET埋込み領域上にソースとドレイン領域から隔てて形成
される。
・コレクタ領域を、エピタキシャル層へと拡張する。第
一の導電型の深いコレクタ領域が、エピタキシャル層表
面かコレクタ領域まで延びるよう形成される。第一の導
電型のベース領域が、コレクタ領域上に距離を置いてエ
ピタキシャル層表面に形成される。次にエピタキシャル
層表面に、第一の導電型のエミッタ領域、JFETソース領
域、及びJFETドレイン領域が同時に形成される。エミッ
タ領域はベース領域内に形成され、一方JFETのソースと
ドレイン領域は、JFET埋込み領域上に距離を置いて形成
される。その後エピタキシャル層表面に、第二の導電型
のバイポーラ・トランジスタのベース・コンタクト領域
とJFETのゲート・コンタクト領域が同時に形成される。
ベース・コンタクト領域はベース領域内でエミッタ領域
から隔てて形成され、一方ゲート・コンタクト領域はJF
ET埋込み領域上にソースとドレイン領域から隔てて形成
される。
更に金属／誘電体／ポリシリコン・キャパシタは、JFET
トランジスタのみの工程内か、またはJFETと垂直バイポ
ーラ・トランジスタの両方の工程内で形成され得る。更
に第一の導電型の深い接合絶縁領域は、少なくとも一個
の別な深い接合絶縁領域が、形成される装置を電気的に
絶縁するのに用いられる時と同時に形成される。
トランジスタのみの工程内か、またはJFETと垂直バイポ
ーラ・トランジスタの両方の工程内で形成され得る。更
に第一の導電型の深い接合絶縁領域は、少なくとも一個
の別な深い接合絶縁領域が、形成される装置を電気的に
絶縁するのに用いられる時と同時に形成される。
これらの深い接合絶縁領域からのドーパントは、同時に
エピタキシャル層へ上方向に拡散される。少なくとも二
つの浅い接合絶縁領域が、エピタキシャル層に形成され
る。浅い接合絶縁領域からのドーパントは下方向に拡散
され、よって深い接合絶縁領域と浅い接合絶縁領域は、
一続きの接合絶縁領域を形成する。
エピタキシャル層へ上方向に拡散される。少なくとも二
つの浅い接合絶縁領域が、エピタキシャル層に形成され
る。浅い接合絶縁領域からのドーパントは下方向に拡散
され、よって深い接合絶縁領域と浅い接合絶縁領域は、
一続きの接合絶縁領域を形成する。
後続する拡散段階の間、後で上にキャパシタが形成され
る接合絶縁領域上に、フィールド酸化物の厚い層が形成
される。ポリシリコン層がフィールド酸化物層上に被着
され、パターン処理され、エッチングされる。またこれ
はJFETゲート・コンタクト領域の形成と同時にドーピン
グされるのが好ましい。
る接合絶縁領域上に、フィールド酸化物の厚い層が形成
される。ポリシリコン層がフィールド酸化物層上に被着
され、パターン処理され、エッチングされる。またこれ
はJFETゲート・コンタクト領域の形成と同時にドーピン
グされるのが好ましい。
一つの工程の流れにこれらの装置の形成段階を組込むこ
とには、各装置を別々に形成するのに必要であったマス
ク・レベルの数を非常に少なくするという利点がある。
これら三個の装置を含む集積回路により、集積回路設計
には通常の装置よりも融通性と柔軟性の余地が与えられ
る。VPNPトランジスタ、50ボルトの（ｐ）チャンネルJF
ET、金属／窒化物／ポリシリコン・キャパシタ、及び二
重拡散接合絶縁を組合わせることにより、（100）の結
晶学的方向の基板に用いられた場合、入力オフセット電
圧制御が厳重になる。これらの組合わせにより回路の設
計において、５倍の帯域幅の改良、速い整定時間（200
ナノ秒）、正確な入力オフセット電圧制御（＋／−100
マイクロボルト）、及び他の主要な設計上の向上を可能
にする高性能な制御回路を設計する機会が提供される。
この工程は、通常の45ボルトの垂直NPNトランジスタ、
高シート抵抗器、45ボルトのしきい値電圧、及び線形バ
イポーラ/JFETの製造工程の他の共通な特性と両立性が
ある。本発明の装置の製造で好んで用いられた二重（上
方向と下方向）拡散絶縁により、設計レイアウトがより
高密度になり、一回の拡散絶縁に比べて最高25パーセン
トまでのレイアウト面積を節約することができる。
とには、各装置を別々に形成するのに必要であったマス
ク・レベルの数を非常に少なくするという利点がある。
これら三個の装置を含む集積回路により、集積回路設計
には通常の装置よりも融通性と柔軟性の余地が与えられ
る。VPNPトランジスタ、50ボルトの（ｐ）チャンネルJF
ET、金属／窒化物／ポリシリコン・キャパシタ、及び二
重拡散接合絶縁を組合わせることにより、（100）の結
晶学的方向の基板に用いられた場合、入力オフセット電
圧制御が厳重になる。これらの組合わせにより回路の設
計において、５倍の帯域幅の改良、速い整定時間（200
ナノ秒）、正確な入力オフセット電圧制御（＋／−100
マイクロボルト）、及び他の主要な設計上の向上を可能
にする高性能な制御回路を設計する機会が提供される。
この工程は、通常の45ボルトの垂直NPNトランジスタ、
高シート抵抗器、45ボルトのしきい値電圧、及び線形バ
イポーラ/JFETの製造工程の他の共通な特性と両立性が
ある。本発明の装置の製造で好んで用いられた二重（上
方向と下方向）拡散絶縁により、設計レイアウトがより
高密度になり、一回の拡散絶縁に比べて最高25パーセン
トまでのレイアウト面積を節約することができる。
次に、この一般的な技術を図面で説明する。
まず第１図では（ｐ−）シリコン基板10の拡大された略
図が示される。シリコン基板10の結晶学的方向は（10
0）または（111）であって良いが、（111）方向の方が
好ましい。第一の酸化物層12が基板10上に成長され、数
回のパターン処理、エッチングが行われ、酸化物が置き
換わって再び成長される。この後範囲13（略式に区切ら
れて示される）の間の酸化物12の部分が、従来のパター
ン処理とエッチング技術で取除かれ、参照番号15で示さ
れるNPNバイポーラ・トランジスタ領域のNPN垂直トラン
ジスタの（ｎ−）埋込みコレクタ領域14の注入マスクを
形成する。同時に（ｎ＋）埋込み領域16が、参照番号19
で示される基板の（ｐ）チャンネルJFET領域で、酸化物
層12の範囲17でマスクされる。埋込みコレクタ領域14と
JFET埋込み領域16のシート抵抗は約15オーム／スクエア
であり、好ましいドーパントはアンチモンである。
図が示される。シリコン基板10の結晶学的方向は（10
0）または（111）であって良いが、（111）方向の方が
好ましい。第一の酸化物層12が基板10上に成長され、数
回のパターン処理、エッチングが行われ、酸化物が置き
換わって再び成長される。この後範囲13（略式に区切ら
れて示される）の間の酸化物12の部分が、従来のパター
ン処理とエッチング技術で取除かれ、参照番号15で示さ
れるNPNバイポーラ・トランジスタ領域のNPN垂直トラン
ジスタの（ｎ−）埋込みコレクタ領域14の注入マスクを
形成する。同時に（ｎ＋）埋込み領域16が、参照番号19
で示される基板の（ｐ）チャンネルJFET領域で、酸化物
層12の範囲17でマスクされる。埋込みコレクタ領域14と
JFET埋込み領域16のシート抵抗は約15オーム／スクエア
であり、好ましいドーパントはアンチモンである。
ドーパントの注入の後、基板10は熱拡散され、図示され
るように埋込み領域14と16にそれぞれ類似する導電型の
境界18と20が設けられる。これとこれに続く熱拡散段階
の間、先の注入段階の前に露出されたシリコン基板10の
表面23では、部分22のような酸化物部分が成長して元に
戻る。
るように埋込み領域14と16にそれぞれ類似する導電型の
境界18と20が設けられる。これとこれに続く熱拡散段階
の間、先の注入段階の前に露出されたシリコン基板10の
表面23では、部分22のような酸化物部分が成長して元に
戻る。
次に酸化物12が範囲25内に取除かれ、参照番号27で示さ
れる垂直PNPトランジスタ領域内に、（ｎ−）埋込み領
域24が注入され、熱拡散される。埋込み領域24を注入す
るのに用いられるドーパントの濃度は、コレクタ領域14
とJFET埋込み領域16の濃度よりもかなり薄い。
れる垂直PNPトランジスタ領域内に、（ｎ−）埋込み領
域24が注入され、熱拡散される。埋込み領域24を注入す
るのに用いられるドーパントの濃度は、コレクタ領域14
とJFET埋込み領域16の濃度よりもかなり薄い。
これは同じドーパント・レベルの使用は、垂直PNPコレ
クタ領域を圧倒するからである。この領域の形成は以下
で説明される。
クタ領域を圧倒するからである。この領域の形成は以下
で説明される。
同様に酸化物12は再び範囲26内で取除かれ、（ｐ）垂直
PNPトランジスタ・コレクタ領域28を形成する注入段階
をマスクする。注入に好ましいドーパントの種類はホウ
素である。（ｐ）ドーパントは熱サイクルにより拡散さ
れ、（ｐ）型と（ｎ）型物質のほぼ最終的な境界は、境
界30により示される。VPNPトランジスタ・コレクタ領域
28の境界30と、埋込み領域24の境界32の間の距離は、コ
レクタ領域28（ｐ−）基板10から絶縁し、最高の動作電
圧電位をはるかに持ちこたえ、突抜け（punch-througp
h）電圧ブレークダウンを生じさせないように、十分な
距離でなければならない。
PNPトランジスタ・コレクタ領域28を形成する注入段階
をマスクする。注入に好ましいドーパントの種類はホウ
素である。（ｐ）ドーパントは熱サイクルにより拡散さ
れ、（ｐ）型と（ｎ）型物質のほぼ最終的な境界は、境
界30により示される。VPNPトランジスタ・コレクタ領域
28の境界30と、埋込み領域24の境界32の間の距離は、コ
レクタ領域28（ｐ−）基板10から絶縁し、最高の動作電
圧電位をはるかに持ちこたえ、突抜け（punch-througp
h）電圧ブレークダウンを生じさせないように、十分な
距離でなければならない。
酸化物を範囲26内で層12から取除くのと同時に、酸化物
が範囲34内で取除かれ、領域28へ注入された（ｐ）形ド
ーパントは、複数の深い接合絶縁領域36にも注入され
る。領域36は装置を互いに絶縁するよう設けられ、よっ
て寄生トランジスタ装置は形成されない。
が範囲34内で取除かれ、領域28へ注入された（ｐ）形ド
ーパントは、複数の深い接合絶縁領域36にも注入され
る。領域36は装置を互いに絶縁するよう設けられ、よっ
て寄生トランジスタ装置は形成されない。
第２図では酸化物層12が取除かれ、半導体基板10の表面
23に（ｎ−）エピタキシャル・シリコン層38が成長され
る。第二の酸化物層40はエピタキシャル層38の表面42に
成長される。
23に（ｎ−）エピタキシャル・シリコン層38が成長され
る。第二の酸化物層40はエピタキシャル層38の表面42に
成長される。
酸化物40が次に範囲44から取除かれ、次の注入段階のマ
スクを設ける。ここでは多量の（ｐ）形ドーパントが被
着される。（ｐ）形ドーパントは後続する熱サイクルで
拡散され、浅い（ｐ＋）接合絶縁領域46と深い（ｐ＋）
コレクタ領域48を形成する。浅い絶縁領域46はそれそれ
深い絶縁領域36の上にあり、また領域48はVPNP埋込み領
域28の上にある。深いコレクタ領域48は環状であるか、
または継目のないことが好ましい。
スクを設ける。ここでは多量の（ｐ）形ドーパントが被
着される。（ｐ）形ドーパントは後続する熱サイクルで
拡散され、浅い（ｐ＋）接合絶縁領域46と深い（ｐ＋）
コレクタ領域48を形成する。浅い絶縁領域46はそれそれ
深い絶縁領域36の上にあり、また領域48はVPNP埋込み領
域28の上にある。深いコレクタ領域48は環状であるか、
または継目のないことが好ましい。
（ｐ）ドーパントの被着の後は熱拡散ドライブ・イン段
階が続き、よって浅い接合絶縁領域46は深い接合絶縁領
域36と一続きになり、また深いコレクタ領域48は埋込み
コレクタ領域28と一続きになる。この拡散段階におい
て、エピタキシャル層38の表面からドーパントが下向き
に拡散されるのと同時に、半導体基板10からドーパント
が上向きに拡散される。この上向きの拡散により、コレ
クタ領域14と埋込み領域16の上側の境界50と、VPNPコレ
クタ領域28の上側の境界52が形成される。
階が続き、よって浅い接合絶縁領域46は深い接合絶縁領
域36と一続きになり、また深いコレクタ領域48は埋込み
コレクタ領域28と一続きになる。この拡散段階におい
て、エピタキシャル層38の表面からドーパントが下向き
に拡散されるのと同時に、半導体基板10からドーパント
が上向きに拡散される。この上向きの拡散により、コレ
クタ領域14と埋込み領域16の上側の境界50と、VPNPコレ
クタ領域28の上側の境界52が形成される。
様々な拡散段階が行われる中で、適切な量の拡散を行う
ため熱サイクルを調整することが大切である。従っても
し他の全てのパラメータが同じならば、初めの方に形成
された構造は後で形成された構造よりも、軽く熱サイク
ルされるべきである。これは後の熱サイクルは後に形成
された構造同様、初めに形成された構造の領域と濃度を
影響するからである。
ため熱サイクルを調整することが大切である。従っても
し他の全てのパラメータが同じならば、初めの方に形成
された構造は後で形成された構造よりも、軽く熱サイク
ルされるべきである。これは後の熱サイクルは後に形成
された構造同様、初めに形成された構造の領域と濃度を
影響するからである。
次に酸化層40が範囲57内で取除かれ、（ｎ）形ドーパン
トがその中に注入され、（ｎ−）ベース領域58をVPNPト
ランジスタに形成する。続いて酸化物40は範囲60内で取
除かれ、アンチモンのような（ｎ）形ドーパントが注入
される。この注入の後、熱拡散ドライバ・イン段階がエ
ピタキシャル層38で行われ、よって範囲57と範囲60に注
入された（ｎ）形ドーパントが拡散し、しきい値調節領
域62を形成し、VPNPベース領域58を定める。しきい値調
節領域62は、拡散された領域46と48のような（ｐ）形拡
散の間の、寄生PMOSトランジスタを防ぐのに望ましい。
しきい値調節領域62は接合ブレークダウン電圧を制御
し、よって標準の45ボルトの作動電圧を越えられる。
トがその中に注入され、（ｎ−）ベース領域58をVPNPト
ランジスタに形成する。続いて酸化物40は範囲60内で取
除かれ、アンチモンのような（ｎ）形ドーパントが注入
される。この注入の後、熱拡散ドライバ・イン段階がエ
ピタキシャル層38で行われ、よって範囲57と範囲60に注
入された（ｎ）形ドーパントが拡散し、しきい値調節領
域62を形成し、VPNPベース領域58を定める。しきい値調
節領域62は、拡散された領域46と48のような（ｐ）形拡
散の間の、寄生PMOSトランジスタを防ぐのに望ましい。
しきい値調節領域62は接合ブレークダウン電圧を制御
し、よって標準の45ボルトの作動電圧を越えられる。
第３図では酸化物層40の部分が、NPNトランジスタ領域1
5、VPNPトランジスタ領域27、及びJFET領域19の範囲64
内で取り除かれる。次に（ｐ）形ドーパントが被着及び
熱拡散され、（ｐ＋）NPNトランジスタ・ベース領域6
6、VPNPトランジスタ（ｐ＋）エミッタ領域70、VPNPの
深いコレクタ領域48内の環状または継目のない（ｐ＋）
コンタクト領域72、（ｐ＋）JFETソース領域74、及び
（ｐ＋）JFETドレイン領域76を形成する。この段階の後
のシート抵抗の高い抵抗器（図示されず）が、酸化物層
40の特定な部分（図示されず）の除去によりパターン処
理され、後続する酸化と注入により層38に抵抗器（図示
されず）を形成しても良い。
5、VPNPトランジスタ領域27、及びJFET領域19の範囲64
内で取り除かれる。次に（ｐ）形ドーパントが被着及び
熱拡散され、（ｐ＋）NPNトランジスタ・ベース領域6
6、VPNPトランジスタ（ｐ＋）エミッタ領域70、VPNPの
深いコレクタ領域48内の環状または継目のない（ｐ＋）
コンタクト領域72、（ｐ＋）JFETソース領域74、及び
（ｐ＋）JFETドレイン領域76を形成する。この段階の後
のシート抵抗の高い抵抗器（図示されず）が、酸化物層
40の特定な部分（図示されず）の除去によりパターン処
理され、後続する酸化と注入により層38に抵抗器（図示
されず）を形成しても良い。
次に三個の装置領域15、19、27における範囲78内で、酸
化物が酸化物層40からエピタキシャル層38の表面まで取
除かれ、（ｎ）形ドーパントの被着をマスクする。被着
されたドーパントは次に熱拡散され、従来の垂直NPNエ
ミッタ領域80、従来のNPNトランジスタにコレクタ・コ
ンタクト領域82、垂直PNPベース・コンタクト領域84
と、埋込み領域24へのオーム接触のための埋込み領域コ
ンタクト86と、またJFETゲート・コンタクト領域88を形
成する。図示される実施例において、ベース・コンタク
ト領域84は環状または継目のない状態である。
化物が酸化物層40からエピタキシャル層38の表面まで取
除かれ、（ｎ）形ドーパントの被着をマスクする。被着
されたドーパントは次に熱拡散され、従来の垂直NPNエ
ミッタ領域80、従来のNPNトランジスタにコレクタ・コ
ンタクト領域82、垂直PNPベース・コンタクト領域84
と、埋込み領域24へのオーム接触のための埋込み領域コ
ンタクト86と、またJFETゲート・コンタクト領域88を形
成する。図示される実施例において、ベース・コンタク
ト領域84は環状または継目のない状態である。
第４図には最終段階が示される。フォトレジストは取除
かれ、中間レベル酸化物層98が酸化物層40の表面に被着
される。中間レベル酸化物層98は次に熱処理段階で高密
度にされる。複数のコンタクト穴100に次にパターン処
理され、中間レベル酸化物層98にエッチングされる。中
間レベル酸化物層98は次にコンタクト穴100の中でリフ
ローされ、傾斜する側壁が形成される。各コンタクト穴
100の下で酸化物層40の中に穴102が設けられ、その下の
エピタキシャル層38の表面42を露出する。金属リード線
104−118は次に通常の方法で被着され、パターン処理さ
れ、エッチングされる。
かれ、中間レベル酸化物層98が酸化物層40の表面に被着
される。中間レベル酸化物層98は次に熱処理段階で高密
度にされる。複数のコンタクト穴100に次にパターン処
理され、中間レベル酸化物層98にエッチングされる。中
間レベル酸化物層98は次にコンタクト穴100の中でリフ
ローされ、傾斜する側壁が形成される。各コンタクト穴
100の下で酸化物層40の中に穴102が設けられ、その下の
エピタキシャル層38の表面42を露出する。金属リード線
104−118は次に通常の方法で被着され、パターン処理さ
れ、エッチングされる。
ここで重要なのは、JFETチャンネル96上に残された中間
レベル酸化物の部分120の存在である。上部ゲート金属
リード線117はパターン処理され、エッチングされ、ゲ
ート・コンタクト領域88に接触するだけではなく、中間
レベル酸化物部分120で隔てられるチャンネル96上にも
延びる。中間レベル酸化物部分120の存在により、作動
電圧が最高45ボルトまで上がる。中間レベル酸化物部分
120を持たない標準（ｐ）チャンネルJFETは、約32乃至3
3ボルトまででしか動作しない。これはドレイン／上部
ゲート接合における電界の強化と関連する問題のためで
ある。中間レベル酸化物部分120によりそこに生じる電
界強化は減少し、ブレークダウン電圧は約50ボルトまで
にも大きくなる。よって中間レベル酸化物部分120によ
り、45ボルトのチップが形成され得る。その後、完成し
た集積回路の露出された表面を不活性化するように、不
活性化窒化物層（図示されず）が加えられるとが好まし
い。
レベル酸化物の部分120の存在である。上部ゲート金属
リード線117はパターン処理され、エッチングされ、ゲ
ート・コンタクト領域88に接触するだけではなく、中間
レベル酸化物部分120で隔てられるチャンネル96上にも
延びる。中間レベル酸化物部分120の存在により、作動
電圧が最高45ボルトまで上がる。中間レベル酸化物部分
120を持たない標準（ｐ）チャンネルJFETは、約32乃至3
3ボルトまででしか動作しない。これはドレイン／上部
ゲート接合における電界の強化と関連する問題のためで
ある。中間レベル酸化物部分120によりそこに生じる電
界強化は減少し、ブレークダウン電圧は約50ボルトまで
にも大きくなる。よって中間レベル酸化物部分120によ
り、45ボルトのチップが形成され得る。その後、完成し
た集積回路の露出された表面を不活性化するように、不
活性化窒化物層（図示されず）が加えられるとが好まし
い。
次に、本願発明である、JFETとキャパシタを同じ半導体
基板に形成する方法について説明する。まずJFETの形成
段階は、一般的に説明した行程と基本的には同じである
が、更に詳細に第3a図を用いて説明する。フィールド酸
化物40は範囲90で取除かれ、薄いゲート酸化物92がエピ
タキシャル層38の露出した表面に成長される。次に好ま
しくはリンである（ｎ）型ドーパントが、ゲート酸化物
92を介して注入され、ゲート・コンタクト領域88からソ
ース領域74とドレイン領域76の両方に延びる上部ゲート
領域94を形成する。この注入段階の後フォートレジスト
層（図示されず）が、ドレイン領域76からソース領域74
まで延びる窓を除くゲート酸化物92の全ての領域をマス
クするのに用いられる。残りの露出された領域はホウ素
注入され、ソース領域74からドレイン領域76に延びるJF
ETチャンネル領域96を形成する。
基板に形成する方法について説明する。まずJFETの形成
段階は、一般的に説明した行程と基本的には同じである
が、更に詳細に第3a図を用いて説明する。フィールド酸
化物40は範囲90で取除かれ、薄いゲート酸化物92がエピ
タキシャル層38の露出した表面に成長される。次に好ま
しくはリンである（ｎ）型ドーパントが、ゲート酸化物
92を介して注入され、ゲート・コンタクト領域88からソ
ース領域74とドレイン領域76の両方に延びる上部ゲート
領域94を形成する。この注入段階の後フォートレジスト
層（図示されず）が、ドレイン領域76からソース領域74
まで延びる窓を除くゲート酸化物92の全ての領域をマス
クするのに用いられる。残りの露出された領域はホウ素
注入され、ソース領域74からドレイン領域76に延びるJF
ETチャンネル領域96を形成する。
第５図は前述の装置の製造工程中に形成され得るキャパ
シタの拡大断面図であり、構造の同一な部分には同じ数
字が用いられる。（ｐ）形半導体基板10の分離領域で
は、埋込みコレクタ領域28と深い接合絶縁領域36（第１
図）が注入されるのと同時に、深い絶縁接合領域121に
（ｐ）形ドーパントが注入される。次にエピタキシャル
層38が半導体基板10に成長され、第二の酸化物層40がエ
ピタキシャル層38に成長される。次に穴（図示されず）
が酸化物層40に設けられ、（ｐ）形の被着が浅い接合絶
縁領域46と深いコレクタ領域48（第２図）に行われるの
同時に、（ｐ）形ドーパントが層38の表面42に被着され
る。次に熱拡散段階が行われ、領域121からドーパント
を上向きに拡散し、エピタキシャル層38の表面42に被着
されたドーパントを下向きに拡散する。この上向きと下
向きの拡散の組合わせにより、エピタキシャルの表面42
から基板表面10の中へと延びる一続きの接合絶縁領域12
が形成される。
シタの拡大断面図であり、構造の同一な部分には同じ数
字が用いられる。（ｐ）形半導体基板10の分離領域で
は、埋込みコレクタ領域28と深い接合絶縁領域36（第１
図）が注入されるのと同時に、深い絶縁接合領域121に
（ｐ）形ドーパントが注入される。次にエピタキシャル
層38が半導体基板10に成長され、第二の酸化物層40がエ
ピタキシャル層38に成長される。次に穴（図示されず）
が酸化物層40に設けられ、（ｐ）形の被着が浅い接合絶
縁領域46と深いコレクタ領域48（第２図）に行われるの
同時に、（ｐ）形ドーパントが層38の表面42に被着され
る。次に熱拡散段階が行われ、領域121からドーパント
を上向きに拡散し、エピタキシャル層38の表面42に被着
されたドーパントを下向きに拡散する。この上向きと下
向きの拡散の組合わせにより、エピタキシャルの表面42
から基板表面10の中へと延びる一続きの接合絶縁領域12
が形成される。
NPNエミッタ領域80、VPNPベース・コンタクト領域84及
びJFETゲート・コンタクト領域88（第３図）を形成する
ドーピング／拡散シーケンスに先立ち、多結晶シリコン
層が被着され、フォトレジスト・マスクでパターン処理
され、エッチングされ、ポリシリコン電極124を形成す
る。電極124はエミッタ領域80、上部ゲート・コンタク
ト領域88、及びVPNPベース・コンタクト領域84を形成す
るのに用いられる（ｎ）形ドーパントの多量の被着によ
り導電性にされる。エミッタ・ドーパントが領域80、8
4、88に拡散される拡散段階により、同時に酸化物層126
がポリシリコン電極124の露出された表面から成長す
る。
びJFETゲート・コンタクト領域88（第３図）を形成する
ドーピング／拡散シーケンスに先立ち、多結晶シリコン
層が被着され、フォトレジスト・マスクでパターン処理
され、エッチングされ、ポリシリコン電極124を形成す
る。電極124はエミッタ領域80、上部ゲート・コンタク
ト領域88、及びVPNPベース・コンタクト領域84を形成す
るのに用いられる（ｎ）形ドーパントの多量の被着によ
り導電性にされる。エミッタ・ドーパントが領域80、8
4、88に拡散される拡散段階により、同時に酸化物層126
がポリシリコン電極124の露出された表面から成長す
る。
酸化物層126はポリシリコン表面の中央領域128内で取り
除かれる。中央領域128の上に圧縮張力窒化物誘電体層1
30が被着され、従来のフォトレジスト・マスキング技術
によりパターン処理され、エッチングされ、図示される
ような層130の部分を残す。
除かれる。中央領域128の上に圧縮張力窒化物誘電体層1
30が被着され、従来のフォトレジスト・マスキング技術
によりパターン処理され、エッチングされ、図示される
ような層130の部分を残す。
第４図に示される中間レベル酸化物層98で行われると同
時に、中間レベル酸化物層98が被着され、高密度にさ
れ、その中にコンタクトが設けられ、リフローされる。
最後に金属コンタクト104−118が形成されるのと同時
に、外側の金属電極132が被着され、パターン処理さ
れ、エッチングされる。
時に、中間レベル酸化物層98が被着され、高密度にさ
れ、その中にコンタクトが設けられ、リフローされる。
最後に金属コンタクト104−118が形成されるのと同時
に、外側の金属電極132が被着され、パターン処理さ
れ、エッチングされる。
要約すると、JFETトランジスタと、金属／窒化物／ポリ
シリコン・キャパシタを含む装置の製法が説明されてき
た。統合工程により多数のマスク工程が省かれ、回路設
計の柔軟性が増す。
シリコン・キャパシタを含む装置の製法が説明されてき
た。統合工程により多数のマスク工程が省かれ、回路設
計の柔軟性が増す。
以上が本発明の好ましい実施例の詳細な説明であるが、
本発明はそれに限定されるものではなく、特許請求の範
囲により定められるものとする。
本発明はそれに限定されるものではなく、特許請求の範
囲により定められるものとする。
【図面の簡単な説明】 第１図乃至第４図は本願に関連した垂直PNPトランジス
タ、ｐチャンネルJFET、及び垂直NPNトランジスタの一
連の製造段階を示す拡大断面図である。 第3a図は、本願発明のJFETの製造段階を示し、第３図に
示される断面図の詳細を示すものである。 第５図は、本願発明のキャパシタの製造段階を示し、第
１図乃至第４図で示される装置と関連して形成され得る
金属／窒化物／ポリシリコン・キャパシタの拡大断面図
である。 主な符号の説明 10:シリコン基板 12:第一の酸化物層 14:埋込みコレクタ領域 15:NPNバイポーラ・トランジスタ領域 16,24:埋込み領域 19:（ｐ）チャンネルJFET領域 27:垂直PNPトランジスタ領域 28:垂直PNPトランジスタ・コレクタ領域 36:深い接合絶縁領域 38:エピタキシャル・シリコン層 46:浅い接合絶縁領域 48:深いコレクタ領域 98:中間レベル酸化物層 124:ポリシリコン電極 130:窒化物誘電体層
タ、ｐチャンネルJFET、及び垂直NPNトランジスタの一
連の製造段階を示す拡大断面図である。 第3a図は、本願発明のJFETの製造段階を示し、第３図に
示される断面図の詳細を示すものである。 第５図は、本願発明のキャパシタの製造段階を示し、第
１図乃至第４図で示される装置と関連して形成され得る
金属／窒化物／ポリシリコン・キャパシタの拡大断面図
である。 主な符号の説明 10:シリコン基板 12:第一の酸化物層 14:埋込みコレクタ領域 15:NPNバイポーラ・トランジスタ領域 16,24:埋込み領域 19:（ｐ）チャンネルJFET領域 27:垂直PNPトランジスタ領域 28:垂直PNPトランジスタ・コレクタ領域 36:深い接合絶縁領域 38:エピタキシャル・シリコン層 46:浅い接合絶縁領域 48:深いコレクタ領域 98:中間レベル酸化物層 124:ポリシリコン電極 130:窒化物誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス エム．ベル アメリカ合衆国テキサス州，ウインダム, ボックス 33，ルート １ (56)参考文献 特開 昭48−84579（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第一の導電型の半導体基板中に、接合電界
効果トランジスタ（JFET）とキャパシタを形成する方法
であって、 上記基板中に第一の導電型の埋込み領域を形成する工程
と、 上記基板中に第一の導電型の少なくとも二つの深い接合
絶縁領域を同時に形成し、第一の深い接合絶縁領域は上
記基板上のJFET領域とキャパシタ領域の間に形成され、
第二の深い接合絶縁領域は上記キャパシタ領域内に形成
される工程と、 上記基板上に第二の導電型のエピタキシャル層を形成す
る工程と、 上記エピタキシャル層の外側の面に絶縁層を形成する工
程と、 ドーパントを上方向に拡散して上記埋込み領域と上記深
い接合絶縁領域を上記エピタキシャル層中へ拡張する工
程と、 上記エピタキシャル層の上記外側の面に、第一の導電型
の少なくとも第一と第二の浅い接合絶縁領域を同時に形
成し、名浅い接合絶縁域はそれぞれ深い接合絶縁領域と
一続きにされる工程と、 上記第二の浅い接合絶縁領域上の上記絶縁層上にシリコ
ンを含む多結晶層を形成する工程と、 上記多結晶層と上記絶縁層上に中間レベル絶縁層を形成
する工程と、 上記中間レベル絶縁層中に穴を開け、この穴は上記JFET
領域の上記エピタキシャル層のゲート・コンタクト領域
上の上記絶縁層の領域及び上記多結晶層まで開けられる
工程と、 上記JFET領域中に上記第一の導電型のソースとドレイン
領域を形成する工程と、 上記ソースとドレイン領域の間に上記第二の導電型のゲ
ート拡散を形成する工程と、上記絶縁層の上記領域を取
除いて上記ゲート・コンタクト領域を露出する工程と、 上記多結晶層と上記ゲート・コンタクト領域を同時にド
ーピングし、第一の導電性キャパシタ電極と上記第二の
導電型のゲート・コンタクトをそれぞれ形成し、上記ゲ
ート・コンタクトを上記ゲート拡散に導電的に接続させ
る工程と、 上記第一の導電性キャパシタ電極上に誘電体層を形成す
る工程と、 上記誘電体層の上に第二の導電性電極を形成する工程
と、 を有することを特徴とする上記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21164188A | 1988-06-27 | 1988-06-27 | |
| US211641 | 1988-06-27 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095933A Division JPH04226061A (ja) | 1988-06-27 | 1991-04-26 | バイポーラ・トランジスタとｊｆｅｔトランジスタを形成する工程 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0251264A JPH0251264A (ja) | 1990-02-21 |
| JPH0691192B2 true JPH0691192B2 (ja) | 1994-11-14 |
Family
ID=22787775
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161014A Expired - Fee Related JPH0691192B2 (ja) | 1988-06-27 | 1989-06-26 | 接合電界効果トランジスタとキャパシタを形成する方法 |
| JP3095933A Pending JPH04226061A (ja) | 1988-06-27 | 1991-04-26 | バイポーラ・トランジスタとｊｆｅｔトランジスタを形成する工程 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095933A Pending JPH04226061A (ja) | 1988-06-27 | 1991-04-26 | バイポーラ・トランジスタとｊｆｅｔトランジスタを形成する工程 |
Country Status (4)
| Country | Link |
|---|---|
| EP (2) | EP0627767B1 (ja) |
| JP (2) | JPH0691192B2 (ja) |
| KR (1) | KR0169097B1 (ja) |
| DE (2) | DE68929433T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2305776B (en) * | 1995-09-28 | 1999-11-17 | Gresham Sensor Technology Limi | Charge amplifier |
| EP0849771A1 (en) * | 1996-12-19 | 1998-06-24 | Motorola Semiconducteurs S.A. | Method of forming a depletion jfet and method of forming a depletion jfet and a bipolar transistor on a semiconductor substrate |
| JP3530414B2 (ja) | 1999-03-26 | 2004-05-24 | 三洋電機株式会社 | 半導体装置 |
| US10500770B2 (en) | 2010-03-02 | 2019-12-10 | So-Semi Technologies, Llc | LED packaging with integrated optics and methods of manufacturing the same |
| US11482521B2 (en) * | 2020-02-06 | 2022-10-25 | Globalfoundries U.S. Inc. | Integrated circuit with P-N-P junction and vertically aligned field effect transistor, and method to form same |
| CN113097309B (zh) * | 2021-03-31 | 2024-09-27 | 上海晶丰明源半导体股份有限公司 | 结型场效应晶体管及半导体器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1559609A (ja) * | 1967-06-30 | 1969-03-14 | ||
| JPS553691A (en) * | 1978-06-13 | 1980-01-11 | Ibm | Integrated circuit having junction field effect transistor |
| US4322738A (en) * | 1980-01-21 | 1982-03-30 | Texas Instruments Incorporated | N-Channel JFET device compatible with existing bipolar integrated circuit processing techniques |
| JPS57128073A (en) * | 1981-12-21 | 1982-08-09 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4419812A (en) * | 1982-08-23 | 1983-12-13 | Ncr Corporation | Method of fabricating an integrated circuit voltage multiplier containing a parallel plate capacitor |
| JPS60117765A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-04-21 EP EP94112898A patent/EP0627767B1/en not_active Expired - Lifetime
- 1989-04-21 DE DE68929433T patent/DE68929433T2/de not_active Expired - Fee Related
- 1989-04-21 EP EP89107212A patent/EP0348626B1/en not_active Expired - Lifetime
- 1989-04-21 DE DE68928763T patent/DE68928763T2/de not_active Expired - Fee Related
- 1989-06-22 KR KR1019890008629A patent/KR0169097B1/ko not_active IP Right Cessation
- 1989-06-26 JP JP1161014A patent/JPH0691192B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-26 JP JP3095933A patent/JPH04226061A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0251264A (ja) | 1990-02-21 |
| EP0627767A1 (en) | 1994-12-07 |
| DE68928763T2 (de) | 1999-04-08 |
| DE68929433T2 (de) | 2003-06-26 |
| JPH04226061A (ja) | 1992-08-14 |
| KR0169097B1 (ko) | 1999-01-15 |
| EP0348626B1 (en) | 1998-08-05 |
| DE68929433D1 (de) | 2002-12-12 |
| KR900001036A (ko) | 1990-01-31 |
| EP0627767B1 (en) | 2002-11-06 |
| EP0348626A2 (en) | 1990-01-03 |
| DE68928763D1 (de) | 1998-09-10 |
| EP0348626A3 (en) | 1991-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4694562A (en) | Method for manufacturing a semiconductor integrated device including bipolar and CMOS transistors | |
| US4939099A (en) | Process for fabricating isolated vertical bipolar and JFET transistors | |
| US5171699A (en) | Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication | |
| US4819052A (en) | Merged bipolar/CMOS technology using electrically active trench | |
| US5618688A (en) | Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET | |
| US5888861A (en) | Method of manufacturing a BiCMOS integrated circuit fully integrated within a CMOS process flow | |
| JP3205361B2 (ja) | 縦方向電流によるパワーｍｏｓトランジスタを製造するための方法 | |
| US6365447B1 (en) | High-voltage complementary bipolar and BiCMOS technology using double expitaxial growth | |
| EP0591672A2 (en) | Method for fabricating bipolar junction and MOS transistors on SOI | |
| US7009259B2 (en) | Semiconductor device and method of fabricating same | |
| JPH07202051A (ja) | ゲート制御横型バイポーラ接合トランジスタ及びその製造方法 | |
| US6326674B1 (en) | Integrated injection logic devices including injection regions and tub or sink regions | |
| US6156594A (en) | Fabrication of bipolar/CMOS integrated circuits and of a capacitor | |
| US5882966A (en) | BiDMOS semiconductor device and method of fabricating the same | |
| US6440788B2 (en) | Implant sequence for multi-function semiconductor structure and method | |
| WO1987001238A1 (en) | Fabricating a semiconductor device with buried oxide | |
| JPH0557741B2 (ja) | ||
| US6376883B1 (en) | Bipolar transistor and capacitor | |
| JPH0691192B2 (ja) | 接合電界効果トランジスタとキャパシタを形成する方法 | |
| JP2718257B2 (ja) | 集積回路における埋込み層容量の減少 | |
| EP0718891B1 (en) | High performance, high voltage non-epi bipolar transistor | |
| EP0347550A2 (en) | Process for fabricating isolated vertical and super beta bipolar transistors | |
| JP2000150527A (ja) | ベ―スバラスト抵抗を使用するｌｐｎｐ | |
| JPH03190139A (ja) | 半導体集積回路装置 | |
| KR100342870B1 (ko) | 복합 반도체장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |