KR100342870B1 - 복합 반도체장치의 제조 방법 - Google Patents
복합 반도체장치의 제조 방법 Download PDFInfo
- Publication number
- KR100342870B1 KR100342870B1 KR1019990065556A KR19990065556A KR100342870B1 KR 100342870 B1 KR100342870 B1 KR 100342870B1 KR 1019990065556 A KR1019990065556 A KR 1019990065556A KR 19990065556 A KR19990065556 A KR 19990065556A KR 100342870 B1 KR100342870 B1 KR 100342870B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- junction transistor
- bipolar junction
- doped polysilicon
- collector
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 35
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000010409 thin film Substances 0.000 claims abstract description 9
- 239000002131 composite material Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000005056 compaction Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
아날로그 커패시터 및 바이폴라 정션 트랜지스터를 포함한 복합 반도체장치의 제조 방법에 대해 개시한다. 본 발명은 반도체 기판에 바이폴라 정션 트랜지스터의 콜렉터 영역을 형성하고, 기판 전면에 절연막과 도프트 폴리실리콘막을 순차 적층하고 도프트 폴리실리콘을 패터닝하여 아날로그 트랜지스터의 하부전극을 형성한 후에, 절연막과 콜렉터 영역사이에 얕은 베이스 영역을 형성한다. 그 다음, 기판 전면에 평탄화된 층간 절연막을 형성하고, 그 층간 절연막에 콘택홀(하부전극과 베이스 영역이 개방됨)을 형성한 후에, 아날로그 커패시터 영역의 콘택홀에만 유전체박막을 형성한다. 그리고, 상기 유전체박막과 베이스 영역 상부에 각각 도프트 폴리실리콘으로 된 상부 전극과 폴리 에미터를 형성한다. 그러므로, 본 발명은 에미터 영역인 폴리 에미터와 베이스 영역 사이의 접합 부분을 최소한으로 줄여서 에미터 밀집효과와 접합 부분에 발생하는 기생 커패시터 성분을 제거할 수 있고, 에미터 영역을 도프트 폴리실리콘으로 형성함으로써 소자의 이득을 높일 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 아날로그 커패시터 및 바이폴라 정션 트랜지스터를 포함한 반도체장치의 제조 방법에 관한 것이다.
일반적으로, 반도체장치는 로직 회로에 입력된 아날로그 신호를 디지털 신호로 변환하기 위해서 ADC(Analog to Digital Converter) 또는 DAC(Digital to Analog Converter), 스위치드 필터(Switched Filter) 등의 로직회로를 필요로 하고 있다. 이러한 로직회로들은 대개 폴리실리콘-절연체-폴리실리콘 구조의 아날로그 커패시터(Analog Capacitor) 또는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor)를 사용하고 있다.
도 1은 통상적인 반도체장치의 바이폴라 정션 트랜지스터 구조를 나타낸 단면도이다.
이를 참조하면, 종래의 pnp 바이폴라 정션 트랜지스터는 반도체기판으로서 p형 실리콘기판(도시하지 않음) 상부에 n형 불순물이 이온 주입된 콜렉터 영역(10)과, 상기 콜렉터 영역(10)내에 p형 불순물이 이온 주입된 베이스 영역(12)과, 상기 베이스 영역(12)내의 기판 표면 근방에 n+형 불순물이 이온 주입된 에미터 영역(14)으로 구성된다.
여기서, 미설명된 도면 부호 16과 18은 각각 콘택전극과 접하는 콜렉터 정션과 베이스 정션을 나타낸 것이다.
그러나, 상기와 같은 통상의 바이폴라 정션 트랜지스터 구조는 다음과 같은 단점을 갖는다.
첫째, 베이스 영역(12)이 에미터 영역(14)을 둘러싸고 있는 구조이므로, 에미터 밀집 효과(베이스의 분포 저항효과로 인해 전류 대부분이 모서리 부분에 집중되는 현상)가 반드시 존재한다.
둘째, 베이스 영역(12)이 에미터 영역(14)을 둘러싸고 있는 구조이므로, 에미터와 베이스 접합 커패시턴스 성분으로 모서리 부분의 기생 커패시터 성분이 존재한다. 실제 이 모서리 기생 커패시터가 차지하는 비율이 매우 크다.
셋째, 통상의 웰(well) 도핑 공정시 바이폴라 정션 트랜지스터의 베이스 영역(12)을 형성하므로 그 폭이 매우 깊기 때문에 베이스 주행시간의 증가로 인해 그 이득이 매우 작다는 단점을 갖는다.
본 발명의 목적은 아날로그 커패시터 및 바이폴라 정션 트랜지스터를 포함한 복합 반도체장치의 제조 공정시 아날로그 커패시터의 상부 전극 패터닝 공정시 바이폴라 정션 트랜지스터의 에미터와 베이스 접합을 수직의 얼라인 구조로 형성함으로써 에미터 밀집 효과 및 에미터와 베이스 사이의 기생 커패시터를 줄일 수 있는 복합 반도체장치의 제조 방법을 제공하는데 있다.
도 1은 통상적인 반도체장치의 바이폴라 정션 트랜지스터 구조를 나타낸 단면도,
도 2a 내지 도 2h는 본 발명에 따른 복합 반도체장치에서 아날로그 커패시터 및 바이폴라 정션 트랜지스터 제조 공정의 일 예를 나타낸 공정 순서도,
도 3a 및 도 3b는 본 발명에 따른 아날로그 커패시터 및 바이폴라 정션 트랜지스터 제조 방법에서 바이폴라 정션 트랜지스터의 콘택 전극 제조 공정을 나타낸 단면도들.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 콜렉터 영역
104 : 절연막 106,116 : 도프트 폴리실리콘
108 : 베이스 영역 110 : 층간 절연막
112 : 콘택홀 114 : 유전체박막
118,119 : 포토레지스트 패턴 116' : 상부전극
116'' : 폴리 에미터 116a : 콜렉터 콘택전극
200 : 아날로그 커패시터 영역 300 : 바이폴라 정션 트랜지스터 영역
상기 목적을 달성하기 위하여 본 발명은, 바이폴라 정션 트랜지스터 및 아날로그 트랜지스터를 포함한 반도체장치의 제조 방법에 있어서, 반도체 기판에서 이후 바이폴라 정션 트랜지스터가 형성될 예정 영역에 도전형 불순물을 주입하여 콜렉터 영역을 형성하는 단계와, 기판 전면에 절연막과 도프트 폴리실리콘막을 순차 적층하고 도프트 폴리실리콘을 패터닝하여 이후 형성될 아날로그 커패시터의 예정 영역에 하부전극을 정의하는 단계와, 바이폴라 정션 트랜지스터 영역을 개방해서 절연막 아래와 콜렉터 영역 상부에 도전형 불순물을 주입하여 베이스 영역을 형성하는 단계와, 기판 전면에 평탄화된 층간 절연막을 형성하는 단계와, 층간 절연막을 선택 식각해서 하부전극과 베이스 영역이 각각 개방되는 콘택홀을 형성하는 단계와, 아날로그 커패시터 영역에 해당하는 층간 절연막의 콘택홀에만 유전체박막을 형성하는 단계와, 결과물 전면에 도프트 폴리실리콘을 증착하고 이를 패터닝하여 아날로그 커패시터 영역에 상부 전극을 형성함과 동시에 바이폴라 정션 트랜지스터 영역에 폴리 에미터를 형성하는 단계를 포함한다.
본 발명의 제조 방법에 있어서, 상기 폴리 에미터를 형성하는 공정시 바이폴라 정션 트랜지스터 영역의 도프트 폴리실리콘과 그 하부의 베이스 영역의 기판을 셀프 얼라인 형태로 패터닝하는 것이 바람직하다.
본 발명의 제조 방법에 있어서, 상기 상부 전극과 폴리 에미터를 형성하는 단계 이후에, 바이폴라 정션 트랜지스터 영역에만 도전형 불순물을 주입하여 상기 콜텍터 영역내에 셀프 얼라인 형태로 패터닝된 폴리 에미터 및 베이스 영역을 사이에 두고 서로 이격되며 이후 콜렉터 영역과 콘택전극 사이의 저항 크기를 낮춘 콜렉터 정션을 추가 형성하는 것이 더욱 바람직하다.
본 발명의 제조 방법에 있어서, 상기 상부 전극과 폴리 에미터의 패터닝 공정시, 바이폴라 정션 트랜지스터 영역에서 콘택홀 측면 부위의 도프트 폴리실리콘을 패터닝하여 층간 절연막 상부와 콜렉터 표면을 상호 연결하는 콜렉터 콘택 전극을 추가 형성한다.
본 발명의 제조 방법에 있어서, 상기 상부 전극과 폴리 에미터의 패터닝 공정이후에, 결과물에 산화막을 증착하고 어닐링 공정을 실시하여 패시베이션시키는 단계를 더 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 복합 반도체장치에서 아날로그 커패시터 및 바이폴라 정션 트랜지스터 제조 공정의 일 예를 나타낸 공정 순서도로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 반도체기판으로서 p형 실리콘기판(10)에 필드산화막(도시하지 않음)을 형성한 후에, 이후 바이폴라 정션 트랜지스터가 형성될 예정 영역(300)에 도전형 불순물로서 n형 불순물을 이온 주입하여 콜렉터 영역(102)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 기판 전면에 절연막(104)을 얇게 증착하고 그 위에 도프트 폴리실리콘막을 적층한 후에 하부 전극 마스크를 이용한 사진공정 및 식각 공정으로 상기 도프트 폴리실리콘을 패터닝하여 아날로그 커패시터 예정 영역(200)에 하부전극(106)을 형성한다.
그리고, 바이폴라 정션 트랜지스터 영역(300)을 개방하고 LDD(Lightly Doped Drain) 이온주입 공정을 진행하여 상기 절연막(104) 아래와 콜렉터 영역(102) 상부에 저농도 p형 불순물을 이온 주입하여 베이스 영역(108)을 형성한다. 상기 이온공정을 제어하여 베이스 영역(108)의 두께를 얇게 형성할 수 있다.
그 다음, 도 2c에 도시된 바와 같이, 상기 기판(100) 전면에 층간 절연막(110)을 증착하고 그 표면을 평탄화시킨다.
그 다음, 도 2d에 도시된 바와 같이, 아날로그 커패시터와 바이폴라 정션 트랜지스터의 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 층간 절연막(110)을 선택 식각해서 상기 하부전극(106)과 베이스 영역(108)이 각각 개방되는 콘택홀(112)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 상기 기판(100) 전면에 아날로그 커패시터의 유전체물질(114)을 증착하고, 이를 패터닝하기 위한 마스크를 이용한 사진 및 식각 공정으로 이를 패터닝한다. 이로 인해, 아날로그 커패시터 영역(200)에 해당하는 층간 절연막(110)의 콘택홀에만 유전체박막(114)이 형성된다.
그 다음, 도 2f에 도시된 바와 같이, 상기 기판(100) 전면에 n+ 불순물이 도핑된 도프트 폴리실리콘(116)을 증착하고, 사진 공정을 진행하여 상기 도프트 폴리실리콘(116) 표면에 아날로그 커패시터의 상부전극 및 바이폴라 정션 트랜지스터의 에미터 영역을 정의하는 포토레지스트 패턴(118)을 형성한다.
그 다음, 도 2g에 도시된 바와 같이, 이 포토레지스트 패턴(118)에 맞추어 하부 도프트 폴리실리콘(116)을 패터닝하여 아날로그 커패시터 영역(200)에 상부 전극(116')을 형성함과 동시에 바이폴라 정션 트랜지스터 영역(300)에 폴리 에미터(116'')를 형성한 후에, 상기 포토레지스트 패턴(118)을 제거한다.
이때, 도프트 폴리실리콘(116)의 패터닝 공정시 과도 식각을 진행할 경우 유전체박막(114')이 정렬되게 식각된다. 마찬가지로, 바이폴라 정션 트랜지스터 영역(300)에서도 폴리 에미터(116'')와 그 하부의 베이스 영역(108')에 해당하는 기판이 셀프 얼라인 형태로 정렬되게 식각되어 리세스(recess)된다.
도 2h에 도시된 바와 같이, 상기와 같은 본 발명의 제조 공정이 완료된 후에 추가적으로 콜렉터 영역(102)의 콘택 저항을 낮추기 위한 이온 주입 공정을 실시할 수 있다.
즉, 아날로그 커패시터 영역(200)을 마스킹한 상태에서 바이폴라 정션 트랜지스터 영역(300)에만 도전형 불순물로서 n형 불순물을 이온 주입한다. 그러면, 상기 콜텍터 영역(102)내에 셀프 얼라인 형태로 패터닝된 폴리 에미터(116'') 및 베이스 영역(108')을 사이에 두고 서로 이격되며 이후 콜렉터 영역(102)과 콘택전극(미도시함) 사이의 저항 크기를 낮춘 콜렉터 정션(120)이 형성된다.
그리고, 본 발명은 바이폴라 정션 트랜지스터의 전기적 특성을 개선하기 위해서 전기적으로 격리된 콜렉터 콘택 전극(도 3a 및 도 3b를 참조)을 제조할 수도 있다.
또한, 본 발명은 상부 전극(116')과 폴리 에미터(116'')를 형성한 이후에,식각 공정시 식각 손상을 입은 영역에 존재하는 결함을 줄이기 위해서 상기 결과물에 산화막을 증착한 후에 어닐링 공정을 실시하여 패시베이션시키는 공정을 추가 실시할 수 있다.
도 3a 및 도 3b는 본 발명에 따른 아날로그 커패시터 및 바이폴라 정션 트랜지스터 제조 방법에서 바이폴라 정션 트랜지스터의 콘택 전극 제조 공정을 나타낸 단면도들이다.
우선, 도 3a에 도시된 바와 같이, 유전체박막 제조 공정이 완료된 결과물 전면에 n+ 불순물이 도핑된 도프트 폴리실리콘(116)을 증착하고, 사진 공정을 진행하여 상기 도프트 폴리실리콘(116) 표면에 상부전극, 에미터 영역, 및 콜렉터 콘택전극을 정의하는 포토레지스트 패턴(119)을 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 포토레지스트 패턴(119)에 맞추어 하부 도프트 폴리실리콘(116)을 패터닝하여 아날로그 커패시터 영역(200)에 상부 전극(116')을 형성하고 바이폴라 정션 트랜지스터 영역(300)에 폴리 에미터(116'')를 형성한다. 이와 동시에, 바이폴라 정션 트랜지스터 영역(300)에서 콘택홀 측면 부위의 층간 절연막(110) 상부와 콜렉터(102) 표면을 상호 연결하면서 베이스 또는 에미터 콘택전극(미도시함)과 전기적으로 격리할 수 있는 콜렉터 콘택 전극(116a)을 형성한다. 그리고, 상기 포토레지스트 패턴(119)을 제거한다.
상기한 바와 같이, 본 발명에 따른 제조 방법은 아날로그 커패시터 제조 공정 중에 바이폴라 정션 트랜지스터 제조 공정을 병행하여 통상의 트랜지스터 구조의 문제점을 개선한다. 즉, 에미터 영역인 폴리 에미터와 베이스 영역 사이의 접합 부분을 최소한으로 줄여서 에미터 밀집효과와 접합 부분에 발생하는 기생 커패시터 성분을 제거할 수 있다. 또한, 에미터 영역을 도프트 폴리실리콘으로 형성함으로써 소자의 이득을 높일 수 있는 이점이 있다.
Claims (5)
- 바이폴라 정션 트랜지스터 및 아날로그 트랜지스터를 포함한 반도체장치의 제조 방법에 있어서,반도체 기판에서 이후 바이폴라 정션 트랜지스터가 형성될 예정 영역에 도전형 불순물을 주입하여 콜렉터 영역을 형성하는 단계;상기 기판 전면에 절연막과 도프트 폴리실리콘막을 순차 적층하고 상기 도프트 폴리실리콘을 패터닝하여 이후 형성될 아날로그 커패시터의 예정 영역에 하부전극을 정의하는 단계;상기 바이폴라 정션 트랜지스터 영역을 개방해서 상기 절연막 아래와 콜렉터 영역 상부에 도전형 불순물을 주입하여 베이스 영역을 형성하는 단계;상기 기판 전면에 평탄화된 층간 절연막을 형성하는 단계;상기 층간 절연막을 선택 식각해서 상기 하부전극과 베이스 영역이 각각 개방되는 콘택홀을 형성하는 단계;상기 아날로그 커패시터 영역에 해당하는 층간 절연막의 콘택홀에만 유전체박막을 형성하는 단계; 및상기 결과물 전면에 도프트 폴리실리콘을 증착하고 이를 패터닝하여 상기 아날로그 커패시터 영역에 상부 전극을 형성함과 동시에 바이폴라 정션 트랜지스터 영역에 폴리 에미터를 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 폴리 에미터를 형성하는 공정시 바이폴라 정션 트랜지스터 영역의 도프트 폴리실리콘과 그 하부의 베이스 영역의 기판을 셀프 얼라인 형태로 패터닝하는 것을 특징으로 하는 복합 반도체장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 상부 전극과 폴리 에미터를 형성하는 단계 이후에, 바이폴라 정션 트랜지스터 영역에만 도전형 불순물을 주입하여 상기 콜텍터 영역내에 상기 셀프 얼라인 형태로 패터닝된 폴리 에미터 및 베이스 영역을 사이에 두고 서로 이격되며 이후 콜렉터 영역과 콘택전극 사이의 저항 크기를 낮춘 콜렉터 정션을 추가 형성하는 것을 특징으로 하는 복합 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 상부 전극과 폴리 에미터의 패터닝 공정시, 상기 바이폴라 정션 트랜지스터 영역에서 콘택홀 측면 부위의 도프트 폴리실리콘을 패터닝하여 층간 절연막 상부와 콜렉터 표면을 상호 연결하는 콜렉터 콘택 전극을 추가 형성하는 것을 특징으로 하는 복합 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 상부 전극과 폴리 에미터의 패터닝 공정이후, 상기 결과물에 산화막을 증착하고 어닐링 공정을 실시하여 패시베이션시키는 단계를 더 포함하는 것을 특징으로 하는 복합 반도체장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065556A KR100342870B1 (ko) | 1999-12-30 | 1999-12-30 | 복합 반도체장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065556A KR100342870B1 (ko) | 1999-12-30 | 1999-12-30 | 복합 반도체장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065637A KR20010065637A (ko) | 2001-07-11 |
| KR100342870B1 true KR100342870B1 (ko) | 2002-07-02 |
Family
ID=19632745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065556A KR100342870B1 (ko) | 1999-12-30 | 1999-12-30 | 복합 반도체장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100342870B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188972A (en) * | 1991-02-01 | 1993-02-23 | Sierra Semiconductor Corporation | Method for making bipolar transistor by self-aligning the emitter to the base contact diffusion |
| JPH05129528A (ja) * | 1991-11-01 | 1993-05-25 | Nec Corp | バイポーラ型集積回路装置 |
| US5336632A (en) * | 1992-07-27 | 1994-08-09 | Nec Corporation | Method for manufacturing capacitor and bipolar transistor |
| JPH07202128A (ja) * | 1994-01-06 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR960012469A (ko) * | 1994-09-29 | 1996-04-20 | 가네꼬 히사시 | 커패시터, 바이폴라 트랜지스터 및 igfet를 갖는 반도체 집적 회로 장치의 제조 방법 |
-
1999
- 1999-12-30 KR KR1019990065556A patent/KR100342870B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188972A (en) * | 1991-02-01 | 1993-02-23 | Sierra Semiconductor Corporation | Method for making bipolar transistor by self-aligning the emitter to the base contact diffusion |
| JPH05129528A (ja) * | 1991-11-01 | 1993-05-25 | Nec Corp | バイポーラ型集積回路装置 |
| US5336632A (en) * | 1992-07-27 | 1994-08-09 | Nec Corporation | Method for manufacturing capacitor and bipolar transistor |
| JPH07202128A (ja) * | 1994-01-06 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR960012469A (ko) * | 1994-09-29 | 1996-04-20 | 가네꼬 히사시 | 커패시터, 바이폴라 트랜지스터 및 igfet를 갖는 반도체 집적 회로 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010065637A (ko) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0134779B1 (ko) | 집적 회로용 고전압 캐패시터 및 이의 제조방법 | |
| EP0655777A2 (en) | Varactor and method of forming | |
| US6724066B2 (en) | High breakdown voltage transistor and method | |
| US5882966A (en) | BiDMOS semiconductor device and method of fabricating the same | |
| EP0369336A2 (en) | Process for fabricating bipolar and CMOS transistors on a common substrate | |
| US6153905A (en) | Semiconductor component including MOSFET with asymmetric gate electrode where the drain electrode over portions of the lightly doped diffusion region without a gate dielectric | |
| KR20020065375A (ko) | 반도체장치 및 그 제조방법 | |
| US6803249B2 (en) | Method of making an integrated photodetector in which a silicon nitride layer forms an anti-reflective film and part of multi-layer insulator within transistor structures | |
| KR100684430B1 (ko) | 고전압 트랜지스터 및 폴리실리콘-절연체-폴리실리콘커패시터를 갖는 반도체 소자 및 그 제조 방법 | |
| US6387769B2 (en) | Method of producing a schottky varicap | |
| JPH0557741B2 (ko) | ||
| KR100731087B1 (ko) | 바이씨모스 소자 및 그의 제조방법 | |
| JPH09232458A (ja) | ＢｉＣＭＯＳ素子およびその製造方法 | |
| US5994196A (en) | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques | |
| JPH07176701A (ja) | 半導体装置とその製造方法 | |
| KR100342870B1 (ko) | 복합 반도체장치의 제조 방법 | |
| KR100486112B1 (ko) | 바이 씨 모스 트랜지스터의 제조방법 | |
| KR100400860B1 (ko) | 폴리실리콘 전극을 가지는 반도체 소자의 제조 방법 | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| JPH0691192B2 (ja) | 接合電界効果トランジスタとキャパシタを形成する方法 | |
| US5616509A (en) | Method for fabricating a semiconductor device | |
| KR930004720B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH0758123A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| KR910009740B1 (ko) | 산화막을 이용하여 자기 정합된 바이폴라 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100524 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |