KR960012469A - 커패시터, 바이폴라 트랜지스터 및 igfet를 갖는 반도체 집적 회로 장치의 제조 방법 - Google Patents

커패시터, 바이폴라 트랜지스터 및 igfet를 갖는 반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

종래의 기술에 비하여 저렴한 비용으로 높은 공정 수율을 얻도록 커패시터, 바이폴라 트랜지스터 및 IGFET 를 포함하는 반도체 집적회로 장치를 제조하는 방법이 개시되었다. 제1커패시터 전극 및 베이스 전극의 윤곽을 가진 패턴화된 제1도전막이 형성된 후에, 제1유전체를 생성시키기 위하여 제1커패시터 전극 상에 패턴화된 제1절연막이 형성된다. 그 후에 제1커패시터 전극 및 게이트 절연체 상에 제2커패시터 전극과 게이트 전극의 윤곽을 가진 패턴화된 제2도전막이 형성된다. 제2유전체를 생성시키기 위하여 제2커패시터 전극 상에 패턴화된 제2절연막이 형성된다. 제2유전체, 베이스 영역 및 소스/드레인 영역 상에 제3커패시터 전극과 에미터 전극의 윤곽을 가진 패턴화된 제3도전막이 형성된다. 각각의 커패시터는 제1커패시터 전극, 제1유전체, 제2커패시터 전극, 제2유전체 및 제3커패시터 전극으로 이루어지는 다중층 구조를 가진다. 각각의 바이폴라 트랜지스터는 베이스 영역과 접속된 베이스 전극과 에미터 영역과 접속된 에미터 전극을 가진다.

Description

커패시터, 바이폴라 트랜지스터 및 IGFET를 갖는 반도체 집적 회로 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 방법에 의해 제조된 반도체 집적 회로 장치의 부분적 단면도.

Claims (11)

  1. 반도체 기판 상에 또는 상방에 각각 위치하는 커패시터, 바이폴라 트랜지스터 및 IGFET를 포함하여, 상기 커패시터는 커패시터 영역 내에 배치되고 상기 바이폴라 트랜지스터는 바이폴라 트랜지스터 영역 내에 배치되며 상기 IGFET는 IGFET영역 내에 배치되고; 각자의 상기 커패시터는 상기 기판에서 가장 가까운 레벨에 위치하는 제1커패시터 전극, 상기 제1커패시터 전극 상에 형성된 제1유전체, 상기 제1유전체 상에 형성된 제2커패시터 전극, 상기 제2커패시터 전극 상에 형성된 제2유전체 및 상기 제2유전체 상에 형성된 제3커패시터 전극으로 이루어지는 다중층 구조를 가지며; 각각의 상기 바이폴라 트랜지스터는 상기 기판 상에 형성된 베이스 영역에 접속된 베이스 전극 및 상기 기판 상에 형성된 에미터 영역에 접속된 에미터 전극을 가지고; 각각의 상기 IGFET는 상기 기판 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 가지는 반도체 장치의 제조 방법에 있어서, (a)상기 바이폴라 트랜지스터 영역 내에서 상기 기판과 접속되도록 패턴화된 제1도전막을 형성하되, 상기 제1도전막이 상기 커패시터 영역 내에서는 상기 제1커패시터 전극의 윤곽을 가지고 상기 바이폴라 트랜지스터 영역 내에서는 상기 베이스 전극의 윤곽을 가지도록 상기 제1도전막을 형성하는 단계; (b)상기 제1유전체를 생성시키기 위하여 상기 제1커패시터 전극 상에 패턴화된 제1절연막을 형성하는 단계; (c)상기 제1커패시터 전극 및 상기 IGFET영역 내의 상기 기판 상에 형성된 게이트 절연막 상에 패턴화된 제2도전막을 형성하되, 상기 제2도전막이 상기 커패시터 영역에서는 상기 제2커패시터 전극의 윤곽을 가지고 상기 IGFET 영역내에서는 상기 게이트 전극의 윤곽을 가지도록 상기 제2도전막을 형성하는 단계; (d)상기 제2유전체를 생성시키기 위하여 상기 제2커패시터 전극 상에 패턴화된 제2절연막을 형성하는 단계; (e)상기 제2유전체 상기 베이스 영역 및 상기 IGFET 영역 내의 상기 기판상에 형성된 소스/드레인 영역 상에 패턴화된 제3도전막을 형성하되, 상기 제3도전막이 상기 커패시터 영역 내에서는 상기 제3커패시터 전극의 윤곽을 가지고 상기 바이폴라 트랜지스터 영역 내에서는 상기 상기 에미터 전극의 윤곽을 가지도록 상기 제2도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1도전막, 상기 제2도전막 및 상기 제3도전막이 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1도전막이 제1도전형의 폴리실리콘으로 이루어지고, 상기 제3도전막이 상기 제1도전형과 반대인 제2도전형의 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 패턴화된 제1도전막 및 상기 패턴화된 제1절연막이 동일한 마스크를 사용하는 패터닝 공정에 의하여 얻어지고; 상기 패턴화된 제2도전막 및 상기 패턴화된 제2절연막이 동일한 마스크를 사용하는 또 하나의 패터닝 공정에 의하여 얻어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 IGFET의 소스/드레인 전극들이 상기 단계(a)에서 상기 패턴화된 제3도전막에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 단계(d)및 단계(e)사이에, 상기 커패시터 영역, 상기 바이폴라 트랜지스터 영역 및 상기 IGFET 영역을 덮도록 충간 절연막을 형성하는 단계를 더 포함하여; 상기 충간 절연막이 상기 에미터 전극을 대응하는 상기 베이스 전극으로부터 전기적으로 절연시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 단계(d)및 단계(e)사이에, 상기 커패시터 영역, 상기 바이폴라 트랜지스터 영역 및 상기 IGFET 영역을 덮도록 충간 절연막을 형성하는 단계를 더 포함하여; 상기 패턴화된 제2절연막이 상기 게이트 전극의 상부 표면에 존재하여 또한 각각의 상기 게이트 전극의 보호 절연체를 형성하고; 상기 보호 절연체가 상기 충간 절연막에 의하여 덮이는 것을 특징으로하는 반도체 장치의 제조 방법.
  8. 반도체 기판 상에 또는 기판 상방에 각각 위치하는 커패시터, 바이폴라 트랜지스터 및 IGFET를 포함하고, 상기 커패시터는 커패시터 영역 내에 배치되고 상기 바이폴라 트랜지스터는 바이폴라 트랜지스터 영역내에 배치되며 상기 IGFET는 IGFET영역 내에 배치되는 반도체 집적 회로 장치의 제조 방법에 있어서, (a)바이폴라 트렌지스터를 위한 제1능동 영역 및 IGFET를 위한 제2능동영역을 정의하기 위하여 선택적으로 형성된 격리 절연막(isolation insrlator film)을 가지는 반도체 기판을 제공하되, 각각의 상기 제1능동 영역이 콜렉터영역 및 베이스 영역을 포함하도록 반도체 기판을 제공하는 단계; (b)상기 기판 전체에 걸쳐 상기 격리 절연막상에 제1도전막을 형성하여, 상기 제1도전막이 상기 제1능동 영역과 접속되고 상기 제2능동 영역을 덮도록하는 단계; (c)상기 기판 전체에 걸쳐 상기 제1도전막 상에 제1절연막을 형성하는 단계; (d)상기 제1절연막상에 패턴화된 제1마스크를 형성하고, 상기 제1마스크를 사용하여 상기 커패시터 영역 내에 제1커패시터 전극및 제1유전체 생성하고 상기 바이폴라 트랜지스터 영역 내에서는 베이스 전극의 윤곽을 가지도록 상기 제1절연막 및 상기 제1도전막을 제거하는 단계; (e)상기 노출된 제2능동 영역 각각에 게이트 절연막을 형성하는 단계; (f)상기 기판 전체에 걸쳐 제2도전막을 형성하여, 상기 제2도전막이 상기 커패시터 영역 내의 상기 제1커패시터 전극 및 상기 제1유전체, 상기 바이폴라 트랜지스터 영역 내의 상기 패턴화된 제1절연막 및 상기 패턴화된 제1도전막, 상기 IGFET 영역 내의 상기 게이트 절연막을 덮도록 하는 단계; (g)상기 기판 전체에 걸쳐 상기 제2도전막 상에 제2절연막을 형성하는 단계, (h)상기 제2절연막 상에 패턴화된 제2마스크를 형성하는 단계; (i)상기 커패시터 영역 내에 제2커패시터 전극 및 제2유전체를 생성하고 상기 IGFET영역 내에 게이트 전극 및 보호 절연체를 생성하기 위하여, 상기 제2마스크를 사용하여 상기 제2절연막 및 상기 제2도전막을 패터닝하고, 상기 바이폴라 트랜지스터 영역 내에서 상기 제2절연막, 상기 제2도전막 및 상기 패턴화된 제1절연막을 제거하는 단계; (j)상기 게이트 전극에 자기 정합(self-alignment)되도록 각각의 상기 제2능동 영역들내에 소스/드레인 영역의 쌍들을 형성하는 단계; (k)상기 기판 전체에 걸쳐 제1층간 절연막을 형성하여,상기 제1층간 절연막이 상기 커패시터 영역 내의 상기 제2유전체, 상기 바이폴라 트랜지스터 영역 내의 상기 패턴화된 제1도전막 및 상기 IGFET 영역 내이 상기 보호 절연체를 덮도록 하는 단계; (l)상기 제1층간 절연막 내에 제1윈도우, 제2윈도우 및 제3윈도우를 형성하여, 상기제1윈도우는 각각의 상기 제2유전체를 노출시키고, 상기 제2윈도우는 상기 패턴화된 제1도전막을 노출시키고 각각의 상기 베이스 영역 상방에 위치 하며, 상기 제3윈도우는 각각의 상기 소스/드레인 영역의 쌍들을 노출시키도록 하는 단계; (m)상기 바이폴라 트랜지스터 영역내의 상기 패턴화된 제1도전막에 제4윈도우를 형성하고, 상기 제4윈도우가 상기 베이스 영역을 노출시키고 각각의 상기 제2윈도우와 통하도록 하고, 상기 잔류에는 제1도전막이 상기 베이스 전극을 구성하도록 하는 단계; (n)상기 기판 상에 제3도전막을 형성하여, 상기 제3도전막이 상기 커패시터 영역 내에서 상기 제1윈도우를 통하여 상기 제2유전체와 접속되고, 각각의 상기 바이폴라 트랜지스터 영역 내에서 상기 제2윈도우 및 이에 대응하는 상기 제4윈도우를 통하여 상기 베이스 영역에 접속되고, 상기 IGFET 영역 내에서 상기 소스/드레인 영역의 쌍들에 접속되도록 하는 단계; (o)상기 커패시터 영역 내에 제3커패시터 전극이 생성되고, 상기 바이폴라 트랜지스터 영역 내에 에미터 전극이 생성되며, 상기 IGFET 영역 내에 소스/드레인 전극들의 쌍이 생성되도록 상기 제3도전막을 패터닝하는 단계; (p)열처리에 의하여 상기 에미터 전극 내에 도핑된(doped)불순물을 확산시켜 상기 바이폴라 트랜지스터 영역 내의 각각의 상기 제1능동 영역 내에 에미터 영역을 형성하는 단계;(q)상기 기판 전체에 걸쳐 제2층가 절연막을 형성하여, 상기 제2층간 절연막이 상기 커패시터 영역 내의 상기 제3도전막, 상기 바이폴라 트랜지스터 영역 내의 상기 에미터 전극 및 상기 노출된 제1층간 절연막, 상기 IGFET 영역 내의 상기 소스/드레인 쌍들 및 상기 노출된 제1층간 절연막을 덮도록 하는 단계; (r)상기 제2층간 철연막 내에 각각의 상기 제1도전체를 노출시키는 제1홀, 각각의 상기 제2도전체를 노출시키는 제2홀, 각각의 상기 제3도천제를 노출시키는 제3홀, 각각의 상기 베이스 전극을 노출시키는 제4홀, 각각의 사이 에미터 전극을 노출시키는 제5홀, 각각의 상기 소스/드레인 쌍을 노출시키는 제6홀을 형성하는 단계; 및 (s)상기 기판 전체에 걸쳐 상기 제2층간 절연막 상에 패턴된 상호접속 막을 형성시켜, 상기 상호접속 막이 상기 커패시터 영역 내에서 각각의 상기 제1홀을 통하여 상기 제1도전체에 접속되고 각각의 상기 제3홀을 통하여 상기 제3도전체에접속되는 제1부분을 가지도록 하고, 상기 상호접속 막이 상기 커패시터 영역 내에서 각각의 상기 제2홀을 통하여 상기 제2도전체에 접속되는 제2부분을 가지도록 하고, 상기 상호접속 막이 상기 바이폴라 트랜지스터 영역내에서 각각의 상기 제4홀을 통하여 상기 베이스 전극에 접속되는 제3부분을 가지도록 하고, 상기 상호접속 막이 상기 바이폴라 트랜지스터 영역 내에서 각가의 상기 제5홀을 통하여 상기 에미터 전극에 저속되는 제4부분을 가지도록 하고, 상기 상호접속 막이 각각의 상기 제6홀을 통하여 각각의 상기 소스/드레인 전극의 쌍에 접속되는 제5부분을 가지도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1도전막, 상기 제2도전막 및 상기 제3도전막이 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1도전막이 제1도전형의 폴리실리콘으로 이루어지고, 상기 제3도전막이 제1도전형과 반대되는 제2도전형 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제8항에 있어서, 상기 제1층간 절연막이 상기 대응하는 베이스 전극으로부터 상기 에미터 전극을 전기적으로 절연시키는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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