JP5010939B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000003990 capacitor Substances 0.000 claims description 312
- 239000010410 layer Substances 0.000 claims description 242
- 239000011229 interlayer Substances 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 17
- 238000012545 processing Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 description 40
- 229910052751 metal Inorganic materials 0.000 description 40
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 27
- 229910052814 silicon oxide Inorganic materials 0.000 description 27
- 238000005530 etching Methods 0.000 description 24
- 239000010949 copper Substances 0.000 description 18
- 238000001459 lithography Methods 0.000 description 18
- 229910021332 silicide Inorganic materials 0.000 description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 239000000126 substance Substances 0.000 description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000001039 wet etching Methods 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 8
- 238000005498 polishing Methods 0.000 description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
本発明は、半導体装置及びその製造方法に関する。
トランジスタとキャパシタとを同一基板上に混載する場合、コンタクト加工の困難性が問題となる事が多い（特許文献１）。トランジスタ用のコンタクトホールのアスペクト差とキャパシタ用のコンタクトホールのアスペクト差が、大きく異なる事が多いからである。両者間のアスペクト差の開きが大きい場合、これらのコンタクトホールを同時に加工するのは困難であり、これらのコンタクトホールは別々に加工する必要がある。しかし、このようなコンタクト加工は、半導体製造プロセスのＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を悪化させてしまう。
キャパシタの高さが増せば増すほど、両者間のアスペクト差の開きは大きくなる。そのため、キャパシタの高さが増せば増すほど、トランジスタ用のコンタクトホールとキャパシタ用のコンタクトホールの同時加工は困難になる。
特開２０００−３５７７７３号公報
本発明は、トランジスタとキャパシタとを備える半導体装置及びその製造方法に関し、好適なコンタクト加工を実現するための手法を提案することを課題とする。
本発明の実施例は例えば、基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜上に第１の電極層を堆積し、前記第１の電極層上に第２の絶縁膜を堆積し、前記第２の絶縁膜上に第２の電極層を堆積し、前記第２の電極層上に第３の絶縁膜を堆積し、前記第３の絶縁膜上に第３の電極層を堆積し、前記第１乃至第３の絶縁膜と前記第１乃至第３の電極層とを加工して、前記第１の絶縁膜から形成されたゲート絶縁膜と、前記第１の電極層から形成されたゲート電極と、を含むトランジスタと、前記第１の電極層から形成された第１のキャパシタ電極と、前記第２の絶縁膜から形成された第１のキャパシタ絶縁膜と、前記第２の電極層から形成された第２のキャパシタ電極と、前記第３の絶縁膜から形成された第２のキャパシタ絶縁膜と、前記第３の電極層から形成された第３のキャパシタ電極と、を含むキャパシタとを形成し、前記トランジスタと前記キャパシタとを覆う層間絶縁膜を堆積し、前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールとを、前記層間絶縁膜に形成し、前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールとにコンタクトプラグ材料を埋め込み、前記コンタクトプラグ材料を平坦化して、前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグとを形成すると共に、前記第３のキャパシタ電極を露出させ、前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグと、前記第３のキャパシタ電極とを覆う配線層を堆積し、前記配線層を加工して、前記配線層から形成された配線パターンを形成することを特徴とする半導体装置の製造方法に係る。
本発明の実施例は例えば、基板上に堆積された絶縁膜から形成されたゲート絶縁膜と、前記絶縁膜上に堆積された電極層から形成されたゲート電極と、を含むトランジスタと、前記電極層から形成された第１のキャパシタ電極と、前記第１のキャパシタ電極上に形成された第１のキャパシタ絶縁膜と、前記第１のキャパシタ絶縁膜上に形成された第２のキャパシタ電極と、前記第２のキャパシタ電極上に形成された第２のキャパシタ絶縁膜と、前記第２のキャパシタ絶縁膜上に形成された第３のキャパシタ電極と、を含むキャパシタと、前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグと、前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグと、前記第３のキャパシタ電極とに接している配線パターンとを備えることを特徴とする半導体装置に係る。
本発明は、トランジスタとキャパシタとを備える半導体装置及びその製造方法に関し、好適なコンタクト加工を実現するための手法を提案するものである。
（第１実施例）
図１は、第１実施例の半導体装置１０１の側方断面図である。図１の半導体装置１０１は、ＭＯＳＦＥＴであるトランジスタ１１１と、占有面積を抑制するよう、３層のキャパシタ電極層と２層のキャパシタ絶縁膜からなるキャパシタ１１２とを備える。
図１は、第１実施例の半導体装置１０１の側方断面図である。図１の半導体装置１０１は、ＭＯＳＦＥＴであるトランジスタ１１１と、占有面積を抑制するよう、３層のキャパシタ電極層と２層のキャパシタ絶縁膜からなるキャパシタ１１２とを備える。
半導体装置１０１は、基板１２１と、基板１２１上に堆積された第１の絶縁膜１２２Ａと、第１の絶縁膜１２２Ａ上に堆積された第１の電極層１２３Ａと、第１の電極層１２３Ａ上に堆積された第２の絶縁膜１２２Ｂと、第２の絶縁膜１２２Ｂ上に堆積された第２の電極層１２３Ｂと、第２の電極層１２３Ｂ上に堆積された第３の絶縁膜１２２Ｃと、第３の絶縁膜１２２Ｃ上に堆積された第３の電極層１２３Ｃとを備える。
基板１２１はここでは、半導体基板、具体的には、シリコン基板である。第１の絶縁膜１２２Ａはここでは、シリコン酸化膜である。第２及び第３の絶縁膜１２２Ｂ及びＣはここではそれぞれ、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる３層膜である。第１乃至第３の電極層１２３Ａ乃至Ｃはここではそれぞれ、ポリシリコン層又はメタル層である。
トランジスタ１１１は、第１の絶縁膜１２２Ａから形成されたゲート絶縁膜１３１と、第１の電極層１２３Ａから形成されたゲート電極１３２とを含んでいる。キャパシタ１１２は、第１の電極層１２３Ａから形成された第１のキャパシタ電極１４１と、第２の絶縁膜１２２Ｂから形成された第１のキャパシタ絶縁膜１４２と、第２の電極層１２３Ｂから形成された第２のキャパシタ電極１４３と、第３の絶縁膜１２２Ｃから形成された第２のキャパシタ絶縁膜１４４と、第３の電極層１２３Ｃから形成された第３のキャパシタ電極１４５とを含んでいる。
半導体装置１０１は更に、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３とを具備する。半導体装置１０１は更に、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３と、第３のキャパシタ電極１４５とに接している配線パターン２１１を具備する。配線パターン２１１は、コンタクトプラグ２０１に接している配線パターン２１１Ｘと、コンタクトプラグ２０２と第３のキャパシタ電極１４５とに接している配線パターン２１１Ｙと、コンタクトプラグ２０３に接している配線パターン２１１Ｚとを含む。
コンタクトプラグ２０１，２０２，２０３はここでは、底面及び側壁側から３層の積層構造（Ｔｉ層／ＴｉＮ層／Ｗ層）となっている。Ｔｉ層はそれぞれ２０１Ａ，２０２Ａ，２０３Ａで示し、ＴｉＮ層はそれぞれ２０１Ｂ，２０２Ｂ，２０３Ｂで示し、Ｗ層はそれぞれ２０１Ｃ，２０２Ｃ，２０３Ｃで示す。配線パターン２１１Ｘ乃至Ｚはここでは、底面側から３層の積層構造（第１のバリアメタル層／メタル層／第２のバリアメタル層）となっている。第１のバリアメタル層はそれぞれ２１１ＸＡ，２１１ＹＡ，２１１ＺＡで示し、メタル層はそれぞれ２１１ＸＢ，２１１ＹＢ，２１１ＺＢで示し、第２のバリアメタル層はそれぞれ２１１ＸＣ，２１１ＹＣ，２１１ＺＣで示す。第１のバリアメタル層はここでは、ＴｉＮ層である。メタル層はここでは、Ａｌ層（アルミニウム層）である。第２のバリアメタル層はここでは、ＴｉＮ層である。
第１のキャパシタ電極１４１と第３のキャパシタ電極１４５は共に、キャパシタ１１２の一方の電極を構成しており、第２のキャパシタ電極１４３は、キャパシタ１１２の他方の電極を構成している。第１のキャパシタ電極１４１には、配線パターン２１１Ｙからコンタクトプラグ２０２を介して電位が供給される。第２のキャパシタ電極１４３には、配線パターン２１１Ｚからコンタクトプラグ２０３を介して電位が供給される。第３のキャパシタ電極１４５には、配線パターン２１１Ｙから直接電位が供給される。第１のキャパシタ電極１４１と第３のキャパシタ電極１４５には、配線パターン２１１Ｙから同電位が供給される。
図２Ａ乃至Ｈは、第１実施例の半導体装置１０１の製造工程図である。
先ず、シリコン基板である基板１２１上に、素子分離層１５１を形成する。素子分離層１５１はここでは、シリコン酸化物からなるＳＴＩ層である。次に、Ｎ型ＭＯＳ領域にＢイオンを注入し、Ｐ型ＭＯＳ領域にＰイオンを注入する。これにより、基板１２１内に、Ｐ型ウェル１６１ＰとＮ型ウェル１６１Ｎとが形成される（図２Ａ）。
次に、シリコン酸化物からなる第１の絶縁膜１２２Ａを、基板１２１上に堆積し、ポリシリコンからなる第１の電極層１２３Ａを、第１の絶縁膜１２２Ａ上に堆積する。次に、リソグラフィーによりレジストマスクをパターニングし、イオン注入により第１の電極層１２３Ａにリンをドープする。これにより、後に形成される第１のキャパシタ電極の電極抵抗の値が調整される（図２Ｂ）。
次に、順次堆積されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる第２の絶縁膜１２２Ｂを、第１の電極層１２３Ａ上に形成し、ポリシリコンからなる第２の電極層１２３Ｂを、第２の絶縁膜１２２Ｂ上に堆積する。次に、リソグラフィーによりレジストマスクをパターニングし、イオン注入により第２の電極層１２３Ｂにリンをドープする。これにより、後に形成される第２のキャパシタ電極の電極抵抗の値が調整される（図２Ｂ）。
次に、順次堆積されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる第３の絶縁膜１２２Ｃを、第２の電極層１２３Ｂ上に形成し、ポリシリコンからなる第３の電極層１２３Ｃを、第３の絶縁膜１２２Ｃ上に堆積する。次に、リソグラフィーによりレジストマスクをパターニングし、イオン注入により第３の電極層１２３Ｃにリンをドープする。これにより、後に形成される第２のキャパシタ電極の電極抵抗の値が調整される（図２Ｂ）。
次に、リソグラフィー及び異方性エッチングによって、第３の電極層１２３Ｃをパターニングする。これにより、第３の電極層１２３Ｃが加工され、第３の電極層１２３Ｃから第３のキャパシタ電極１４５が形成される。次に、ＨＦ系薬液と燐酸とを用いたウェットエッチングにより、露出している第３の絶縁膜１２２Ｃを除去する。これにより、第３の絶縁膜１２２Ｃが加工され、第２のキャパシタ絶縁膜１４４が形成される（図２Ｃ）。
次に、リソグラフィー及び異方性エッチングによって、第２の電極層１２３Ｂをパターニングする。これにより、第２の電極層１２３Ｂが加工され、第２の電極層１２３Ｂから第２のキャパシタ電極１４３が形成される。次に、ＨＦ系薬液と燐酸とを用いたウェットエッチングにより、露出している第２の絶縁膜１２２Ｂを除去する。これにより、第２の絶縁膜１２２Ｂが加工され、第１のキャパシタ絶縁膜１４２が形成される（図２Ｃ）。
次に、リソグラフィー及び異方性エッチングによって、第１の電極層１２３Ａをパターニングする。これにより、第１の電極層１２３Ａが加工され、第１の電極層１２３Ａから第１のキャパシタ電極１４１とゲート電極１３２とが形成される。次に、ＨＦ系薬液を用いたウェットエッチングにより、露出している第１の絶縁膜１２２Ａを除去する。これにより、第１の絶縁膜１２２Ａが加工され、ゲート絶縁膜１３１が形成される（図２Ｄ）。
以上によって、トランジスタ１１１がウェル１６１上に形成され、キャパシタ１１２が素子分離層１５１上に形成される。図２Ｄでは、Ｐウェル１６１Ｐ上にＰ型ＭＯＳＦＥＴが形成されており、Ｎウェル１６１Ｎ上にＮ型ＭＯＳＦＥＴが形成されている。
次に、ゲート電極１３２をマスクとするイオン注入により、ウェル１６１内に不純物を導入する。次に、ＲＴＰ技術を利用したアニーリングにより、ウェル１６１内にエクステンション拡散層１６２を形成する。次に、シリコン窒化膜を堆積し、シリコン窒化膜からなるサイドウォールスペーサ１５２をゲート電極１３２の側壁に形成する。次に、ゲート電極１３２とサイドウォールスペーサ１５２とをマスクとするイオン注入により、ウェル１６１内に不純物を導入する。次に、ＲＴＰ技術を利用したアニーリングにより、ウェル１６１内にソースドレイン拡散層１６３を形成する（図２Ｅ）。
次に、ＨＦ系薬液を用いたウェットエッチングにより、ソースドレイン拡散層１６３とゲート電極１３２と第１のキャパシタ電極１４１と第２のキャパシタ電極１４３と第３のキャパシタ電極１４５とを露出させる。次に、これらの露出面上にコバルト等の金属膜を堆積し、これらの露出面と金属膜との反応が起こる温度でアニールを行う。これにより、ソースドレイン拡散層１６３とゲート電極１３２と第１のキャパシタ電極１４１と第２のキャパシタ電極１４３と第３のキャパシタ電極１４５の表面に、金属シリサイド膜１５３が自己整合的に形成させる（図２Ｆ）。
次に、シリコン窒化物からなるエッチストッパ膜３０１とシリコン酸化物からなる層間絶縁膜３１１を、全面に順次堆積する。これにより、トランジスタ１１１及びキャパシタ１１２が、エッチストッパ膜３０１及び層間絶縁膜３１１で覆われる。次に、層間絶縁膜３１１をＣＭＰ（化学機械研磨）により平坦化する。次に、リソグラフィー及び異方性エッチングにより、トランジスタ１１１用のコンタクトホールＨと、第１のキャパシタ電極１４１用のコンタクトホールＨ１と、第２のキャパシタ電極１４３用のコンタクトホールＨ２とを、層間絶縁膜３１１に同時に形成する。該異方性エッチングは、エッチストッパ膜３０１が露出するまで継続される。次に、異方性エッチングにより、コンタクトホールＨ、Ｈ１、及びＨ２内に露出しているエッチストッパ膜３０１を除去する。該異方性エッチングは、金属シリサイド膜１５３が露出するまで継続される。これにより、コンタクトホールＨ、Ｈ１、及びＨ２が完成する（図２Ｇ）。
次に、トランジスタ１１１用のコンタクトホールＨと、第１のキャパシタ電極１４１用のコンタクトホールＨ１と、第２のキャパシタ電極１４３用のコンタクトホールＨ２とにコンタクトプラグ材料を埋め込む。当該コンタクトプラグ材料は、スパッタリングにより堆積されたＴｉ層と、ＣＶＤにより堆積されたＴｉＮ層と、ＣＶＤにより堆積されたＷ層からなる３層構造となっている。次に、当該コンタクトプラグ材料をＣＭＰにより平坦化する。これにより、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３とが形成されると共に、第３のキャパシタ電極１４５（具体的には第３のキャパシタ電極１４５の金属シリサイド膜１５３）が露出する（図２Ｈ）。
なお、第３のキャパシタ電極１４５の表面に、ここでは金属シリサイド膜１５３が形成されているとするが、金属シリサイド膜１５３が形成されていなくても構わない。第３のキャパシタ電極１４５を構成するポリシリコンのＣＭＰ研磨速度は、層間絶縁膜３１１を構成するシリコン酸化物のＣＭＰ研磨速度よりも遅いからである。
次に、配線層を全面に堆積する。これにより、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３と、第３のキャパシタ電極１４５とが、当該配線層で覆われる。当該配線層は、ＣＶＤにより堆積された第１のＴｉＮ層と、スパッタリングにより堆積されたＡｌ層と、ＣＶＤにより堆積された第２のＴｉＮ層からなる３層構造となっている。次に、リソグラフィー及び異方性エッチングによって、当該配線層をパターニングする。これにより、当該配線層が加工され、当該配線層から形成された配線パターン２１１（２１１Ｘ乃至Ｚ）が形成される（図２Ｈ）。
このようにして、本実施例では、トランジスタ１１１とキャパシタ１１２とが同一基板１２１上に混載される。本実施例のキャパシタ１１２は、３層のキャパシタ電極層と２層のキャパシタ絶縁膜からなる多層型のキャパシタとなっている。本実施例のキャパシタ１１２は、２層のキャパシタ電極層と１層のキャパシタ絶縁膜からなる単層型のキャパシタよりも、キャパシタの占有面積は小さくなるが、キャパシタの高さは増してしまう。そのため、従来の単層型のキャパシタよりも高さのある本実施例のキャパシタ１１２を従来の方法で作製すると（特許文献１参照）、コンタクト加工の困難性が問題となる。
そこで、本実施例では、第３のキャパシタ電極１４５と配線パターン２１１とを、直接接続している。即ち、本実施例では、第３のキャパシタ電極１４５と配線パターン２１１とを、コンタクトプラグを介さずに接続している。よって、本実施例では、トランジスタ１１１用のコンタクトホール（Ｈ）とキャパシタ１１２用のコンタクトホール（Ｈ１及びＨ２）とを作製する前に、層間絶縁膜３１１の平坦化を、第３のキャパシタ電極１４５が露出するまで又は露出する直前まで行う事ができる（図２Ｇ参照）。これにより、本実施例では、コンタクトホールＨとコンタクトホールＨ１及びＨ２との間のアスペクト差の開きを抑える事ができる。これにより、本実施例では、コンタクトホールＨ、Ｈ１、及びＨ２の同時加工が可能となり、半導体製造プロセスの簡略化が実現される（図２Ｇ参照）。
ここで、第３のキャパシタ電極１４５が露出するまで平坦化を行う場合と、第３のキャパシタ電極１４５が露出する直前まで平坦化を行う場合とを比較する。前者には、後者に比べ、アスペクト差の開きをより抑える事ができるという利点がある。後者には、前者に比べ、第３のキャパシタ電極１４５を傷つけるおそれが少ないという利点がある。なお、従来、キャパシタを覆う層間絶縁膜を比較的厚くしていたのは、このような傷を懸念した事が主な理由である。なお、前者の場合、第３の電極層１２３Ｃを堆積する際に、第３の電極層１２３Ｃの厚さを第３のキャパシタ電極１４５の厚さの設計値より厚くしておき、上記平坦化の際に、第３のキャパシタ電極１４５の表面をある程度削ってもよい。
本実施例は、Ｎ＋１層のキャパシタ電極層とＮ層のキャパシタ絶縁膜からなる多層型のキャパシタにも適用可能である（Ｎは３以上の整数）。この場合、最上層のキャパシタ電極が、第３のキャパシタ電極１４５に相当し、その他のＮ個のキャパシタ電極が、第１及び第２のキャパシタ電極１４１及び１４３に相当する。最上層のキャパシタ電極と配線パターンは、コンタクトプラグを介さず接続され、その他のＮ個のキャパシタ電極と配線パターンは、コンタクトプラグを介して接続される。
以下、第２及び第３実施例について説明する。これらの実施例は第１実施例の変形例であり、これらの実施例については第１実施例との相違点を中心に説明する。
（第２実施例）
図３は、第２実施例の半導体装置１０１の側方断面図である。図３の半導体装置１０１は、トランジスタ１１１と、キャパシタ１１２とを備える。
図３は、第２実施例の半導体装置１０１の側方断面図である。図３の半導体装置１０１は、トランジスタ１１１と、キャパシタ１１２とを備える。
半導体装置１０１は、基板１２１と、第１の絶縁膜１２２Ａと、第１の電極層１２３Ａと、第２の絶縁膜１２２Ｂと、第２の電極層１２３Ｂと、第３の絶縁膜１２２Ｃと、第３の電極層１２３Ｃとを備える。
トランジスタ１１１は、第１の絶縁膜１２２Ａから形成されたゲート絶縁膜１３１と、第１の電極層１２３Ａから形成されたゲート電極１３２とを含んでいる。キャパシタ１１２は、第１の電極層１２３Ａから形成された第１のキャパシタ電極１４１と、第２の絶縁膜１２２Ｂから形成された第１のキャパシタ絶縁膜１４２と、第２の電極層１２３Ｂから形成された第２のキャパシタ電極１４３と、第３の絶縁膜１２２Ｃから形成された第２のキャパシタ絶縁膜１４４と、第３の電極層１２３Ｃから形成された第３のキャパシタ電極１４５とを含んでいる。
半導体装置１０１は更に、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３とを具備する。半導体装置１０１は更に、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３と、第３のキャパシタ電極１４５とに接している配線パターン２１１を具備する。配線パターン２１１は、コンタクトプラグ２０１に接している配線パターン２１１Ｘと、コンタクトプラグ２０２と第３のキャパシタ電極１４５とに接している配線パターン２１１Ｙと、コンタクトプラグ２０３に接している配線パターン２１１Ｚとを含む。
コンタクトプラグ２０１，２０２，２０３はここでは、底面及び側壁側から３層の積層構造（Ｔｉ層／ＴｉＮ層／Ｗ層）となっている。Ｔｉ層はそれぞれ２０１Ａ，２０２Ａ，２０３Ａで示し、ＴｉＮ層はそれぞれ２０１Ｂ，２０２Ｂ，２０３Ｂで示し、Ｗ層はそれぞれ２０１Ｃ，２０２Ｃ，２０３Ｃで示す。配線パターン２１１Ｘ乃至Ｚはここでは、底面及び側壁側から３層の積層構造（バリアメタル層／シード層／メタル層）となっている。バリアメタル層はそれぞれ２１１ＸＡ，２１１ＹＡ，２１１ＺＡで示し、シード層はそれぞれ２１１ＸＢ，２１１ＹＢ，２１１ＺＢで示し、メタル層はそれぞれ２１１ＸＣ，２１１ＹＣ，２１１ＺＣで示す。バリアメタル層はここでは、Ｔａ層（タンタル層）である。シード層はここでは、Ｃｕ層（銅層）である。メタル層はここでは、Ｃｕ層（銅層）である。配線パターン２１１はここでは、シングルダマシン配線となっている。
第１のキャパシタ電極１４１と第３のキャパシタ電極１４５は共に、キャパシタ１１２の一方の電極を構成しており、第２のキャパシタ電極１４３は、キャパシタ１１２の他方の電極を構成している。第１のキャパシタ電極１４１には、配線パターン２１１Ｙからコンタクトプラグ２０２を介して電位が供給される。第２のキャパシタ電極１４３には、配線パターン２１１Ｚからコンタクトプラグ２０３を介して電位が供給される。第３のキャパシタ電極１４５には、配線パターン２１１Ｙから直接電位が供給される。第１のキャパシタ電極１４１と第３のキャパシタ電極１４５には、配線パターン２１１Ｙから同電位が供給される。
図４Ａ乃至Ｉは、第２実施例の半導体装置１０１の製造工程図である。
先ず、シリコン基板である基板１２１上に、素子分離層１５１を形成する。次に、基板１２１内に、Ｐ型ウェル１６１ＰとＮ型ウェル１６１Ｎとを形成する（図４Ａ）。
次に、シリコン酸化物からなる第１の絶縁膜１２２Ａを、基板１２１上に堆積し、ポリシリコンからなる第１の電極層１２３Ａを、第１の絶縁膜１２２Ａ上に堆積する。次に、順次堆積されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる第２の絶縁膜１２２Ｂを、第１の電極層１２３Ａ上に形成し、ポリシリコンからなる第２の電極層１２３Ｂを、第２の絶縁膜１２２Ｂ上に堆積する。次に、順次堆積されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる第３の絶縁膜１２２Ｃを、第２の電極層１２３Ｂ上に形成し、ポリシリコンからなる第３の電極層１２３Ｃを、第３の絶縁膜１２２Ｃ上に堆積する（図４Ｂ）。
次に、リソグラフィー及び異方性エッチングによって、第３の電極層１２３Ｃをパターニングする。これにより、第３の電極層１２３Ｃが加工され、第３の電極層１２３Ｃから第３のキャパシタ電極１４５が形成される。次に、ＨＦ系薬液と燐酸とを用いたウェットエッチングにより、露出している第３の絶縁膜１２２Ｃを除去する。これにより、第３の絶縁膜１２２Ｃが加工され、第２のキャパシタ絶縁膜１４４が形成される（図４Ｃ）。
次に、リソグラフィー及び異方性エッチングによって、第２の電極層１２３Ｂをパターニングする。これにより、第２の電極層１２３Ｂが加工され、第２の電極層１２３Ｂから第２のキャパシタ電極１４３が形成される。次に、ＨＦ系薬液と燐酸とを用いたウェットエッチングにより、露出している第２の絶縁膜１２２Ｂを除去する。これにより、第２の絶縁膜１２２Ｂが加工され、第１のキャパシタ絶縁膜１４２が形成される（図４Ｃ）。
次に、リソグラフィー及び異方性エッチングによって、第１の電極層１２３Ａをパターニングする。これにより、第１の電極層１２３Ａが加工され、第１の電極層１２３Ａから第１のキャパシタ電極１４１とゲート電極１３２とが形成される。次に、ＨＦ系薬液を用いたウェットエッチングにより、露出している第１の絶縁膜１２２Ａを除去する。これにより、第１の絶縁膜１２２Ａが加工され、ゲート絶縁膜１３１が形成される（図４Ｄ）。
以上によって、トランジスタ１１１がウェル１６１上に形成され、キャパシタ１１２が素子分離層１５１上に形成される。図４Ｄでは、Ｐウェル１６１Ｐ上にＰ型ＭＯＳＦＥＴが形成されており、Ｎウェル１６１Ｎ上にＮ型ＭＯＳＦＥＴが形成されている。
次に、ウェル１６１内にエクステンション拡散層１６２を形成する。次に、サイドウォールスペーサ１５２を形成する。次に、ウェル１６１内にソースドレイン拡散層１６３を形成する（図４Ｅ）。
次に、ＨＦ系薬液を用いたウェットエッチングにより、ソースドレイン拡散層１６３とゲート電極１３２と第１のキャパシタ電極１４１と第２のキャパシタ電極１４３と第３のキャパシタ電極１４５とを露出させる。次に、ソースドレイン拡散層１６３とゲート電極１３２と第１のキャパシタ電極１４１と第２のキャパシタ電極１４３と第３のキャパシタ電極１４５の表面に、金属シリサイド膜１５３を自己整合的に形成する（図４Ｆ）。
次に、シリコン窒化物からなるエッチストッパ膜３０１とシリコン酸化物からなる第１の層間絶縁膜３１１Ａを、全面に順次堆積する。これにより、トランジスタ１１１及びキャパシタ１１２が、エッチストッパ膜３０１及び第１の層間絶縁膜３１１Ａで覆われる。次に、第１の層間絶縁膜３１１ＡをＣＭＰにより平坦化する。次に、リソグラフィー及び異方性エッチングによって、トランジスタ１１１用のコンタクトホールＨと、第１のキャパシタ電極１４１用のコンタクトホールＨ１と、第２のキャパシタ電極１４３用のコンタクトホールＨ２とを、第１の層間絶縁膜３１１Ａに同時に形成する。該異方性エッチングは、エッチストッパ膜３０１が露出するまで継続される。次に、異方性エッチングによって、コンタクトホールＨ、Ｈ１、及びＨ２内に露出しているエッチストッパ膜３０１を除去する。該異方性エッチングは、金属シリサイド膜１５３が露出するまで継続される。これにより、コンタクトホールＨ、Ｈ１、及びＨ２が完成する（図４Ｇ）。
次に、トランジスタ１１１用のコンタクトホールＨと、第１のキャパシタ電極１４１用のコンタクトホールＨ１と、第２のキャパシタ電極１４３用のコンタクトホールＨ２とにコンタクトプラグ材料を埋め込む。当該コンタクトプラグ材料は、スパッタリングにより堆積されたＴｉ層と、ＣＶＤにより堆積されたＴｉＮ層と、ＣＶＤにより堆積されたＷ層からなる３層構造となっている。次に、当該コンタクトプラグ材料をＣＭＰにより平坦化する。これにより、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３とが形成される（図４Ｈ）。
次に、シリコン酸化物からなる第２の層間絶縁膜３１１Ｂを全面に堆積する。これにより、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３とが、第２の層間絶縁膜３１１Ｂで覆われる。次に、リソグラフィー及び異方性エッチングによって、第２の層間絶縁膜３１１Ｂをパターニングする。これにより、トランジスタ１１１用のコンタクトプラグ２０１と、第１のキャパシタ電極１４１用のコンタクトプラグ２０２と、第２のキャパシタ電極１４３用のコンタクトプラグ２０３と、第３のキャパシタ電極１４５（具体的には第３のキャパシタ電極１４５の金属シリサイド膜１５３）とを露出させる配線溝パターンＰが、第２の層間絶縁膜３１１Ｂに形成される（図４Ｈ）。
なお、第３のキャパシタ電極１４５の表面に、ここでは金属シリサイド膜１５３が形成されているとするが、金属シリサイド膜１５３が形成されていなくても構わない。第３のキャパシタ電極１４５を構成するポリシリコンのＣＭＰ研磨速度は、第１及び第２の層間絶縁膜３１１Ａ及び３１１Ｂを構成するシリコン酸化物のＣＭＰ研磨速度よりも遅いからである。
次に、配線溝パターンＰに配線材料を埋め込む。当該配線材料は、スパッタリングにより堆積されたＴａ層と、メッキ法のシード層として堆積されたＣｕ層と、メッキ法により堆積されたＣｕ層からなる３層構造となっている。次に、摂氏３００度程度の温度下での熱処理により、Ｃｕ層の体積を収縮させて、Ｃｕ層を緻密化する。次に、当該配線材料をＣＭＰにより平坦化する。これにより、当該配線材料から形成された配線パターン２１１（２１１Ｘ乃至Ｚ）が形成される（図４Ｉ）。
このようにして、本実施例では、トランジスタ１１１とキャパシタ１１２とが同一基板１２１上に混載される。本実施例のキャパシタ１１２は、３層のキャパシタ電極層と２層のキャパシタ絶縁膜からなる多層型のキャパシタとなっている。本実施例のキャパシタ１１２は、２層のキャパシタ電極層と１層のキャパシタ絶縁膜からなる単層型のキャパシタよりも、キャパシタの占有面積は小さくなるが、キャパシタの高さは増してしまう。そのため、従来の単層型のキャパシタよりも高さのある本実施例のキャパシタ１１２を従来の方法で作製すると（特許文献１参照）、コンタクト加工の困難性が問題となる。
そこで、本実施例では、第３のキャパシタ電極１４５と配線パターン２１１とを、直接接続している。即ち、本実施例では、第３のキャパシタ電極１４５と配線パターン２１１とを、コンタクトプラグを介さずに接続している。よって、本実施例では、トランジスタ１１１用のコンタクトホール（Ｈ）とキャパシタ１１２用のコンタクトホール（Ｈ１及びＨ２）とを作製する前に、第１の層間絶縁膜３１１Ａの平坦化を、第３のキャパシタ電極１４５が露出するまで又は露出する直前まで行う事ができる（図４Ｇ参照）。これにより、本実施例では、コンタクトホールＨとコンタクトホールＨ１及びＨ２との間のアスペクト差の開きを抑える事ができる。これにより、本実施例では、コンタクトホールＨ、Ｈ１、及びＨ２の同時加工が可能となり、半導体製造プロセスの簡略化が実現される（図４Ｇ参照）。また、本実施例では、配線パターン２１１がダマシンにより形成されるため、段差を抑えた平坦な配線を形成しやすくなると共に、Ｃｕ等のメッキ法に適した配線材料を採用しやすくなる。
なお、図４Ｇの配線溝パターンＰは、第２の層間絶縁膜３１１Ｂのみに形成される場合と、第２の層間絶縁膜３１１Ｂと第１の層間絶縁膜３１１Ａとにわたって形成される場合とがある。前者の例としては、第１の層間絶縁膜３１１Ａの平坦化を、第３のキャパシタ電極１４５が露出するまで行う場合の配線溝パターンが挙げられる。後者の例としては、第１の層間絶縁膜３１１Ａの平坦化を、第３のキャパシタ電極１４５が露出する直前まで行う場合の配線溝パターンが挙げられる。
（第３実施例）
図５は、第３実施例の半導体装置１０１の側方断面図である。図５の半導体装置１０１は、トランジスタ１１１と、キャパシタ１１２とを備える。
図５は、第３実施例の半導体装置１０１の側方断面図である。図５の半導体装置１０１は、トランジスタ１１１と、キャパシタ１１２とを備える。
半導体装置１０１は、基板１２１と、第１の絶縁膜１２２Ａと、第１の電極層１２３Ａと、第２の絶縁膜１２２Ｂと、第２の電極層１２３Ｂと、第３の絶縁膜１２２Ｃと、第３の電極層１２３Ｃとを備える。
トランジスタ１１１は、第１の絶縁膜１２２Ａから形成されたゲート絶縁膜１３１と、第１の電極層１２３Ａから形成されたゲート電極１３２とを含んでいる。キャパシタ１１２は、第１の電極層１２３Ａから形成された第１のキャパシタ電極１４１と、第２の絶縁膜１２２Ｂから形成された第１のキャパシタ絶縁膜１４２と、第２の電極層１２３Ｂから形成された第２のキャパシタ電極１４３と、第３の絶縁膜１２２Ｃから形成された第２のキャパシタ絶縁膜１４４と、第３の電極層１２３Ｃから形成された第３のキャパシタ電極１４５とを含んでいる。
半導体装置１０１は更に、トランジスタ１１１用のコンタクトプラグと、第１のキャパシタ電極１４１用のコンタクトプラグと、第２のキャパシタ電極１４３用のコンタクトプラグとを兼ねており、第３のキャパシタ電極１４５に接している配線パターン２１１を具備する。配線パターン２１１は、トランジスタ１１１用のコンタクトプラグを兼ねている配線パターン２１１Ｘと、第１のキャパシタ電極１４１用のコンタクトプラグを兼ねており、第３のキャパシタ電極１４５に接している配線パターン２１１Ｙと、第２のキャパシタ電極１４３用のコンタクトプラグを兼ねている配線パターン２１１Ｚとを含む。
配線パターン２１１はここでは、底面及び側壁側から３層の積層構造（バリアメタル層／シード層／メタル層）となっている。バリアメタル層はそれぞれ２１１ＸＡ，２１１ＹＡ，２１１ＺＡで示し、シード層はそれぞれ２１１ＸＢ，２１１ＹＢ，２１１ＺＢで示し、メタル層はそれぞれ２１１ＸＣ，２１１ＹＣ，２１１ＺＣで示す。バリアメタル層はここでは、Ｔａ層（タンタル層）である。シード層はここでは、Ｃｕ層（銅層）である。メタル層はここでは、Ｃｕ層（銅層）である。配線パターン２１１はここでは、デュアルダマシン配線となっている。
第１のキャパシタ電極１４１と第３のキャパシタ電極１４５は共に、キャパシタ１１２の一方の電極を構成しており、第２のキャパシタ電極１４３は、キャパシタ１１２の他方の電極を構成している。第１のキャパシタ電極１４１には、配線パターン２１１Ｙから直接電位が供給される。第２のキャパシタ電極１４３には、配線パターン２１１Ｚから直接電位が供給される。第３のキャパシタ電極１４５には、配線パターン２１１Ｙから直接電位が供給される。第１のキャパシタ電極１４１と第３のキャパシタ電極１４５には、配線パターン２１１Ｙから同電位が供給される。
図６Ａ乃至Ｈは、第３実施例の半導体装置１０１の製造工程図である。
先ず、シリコン基板である基板１２１上に、素子分離層１５１を形成する。次に、基板１２１内に、Ｐ型ウェル１６１ＰとＮ型ウェル１６１Ｎとを形成する（図６Ａ）。
次に、シリコン酸化物からなる第１の絶縁膜１２２Ａを、基板１２１上に堆積し、ポリシリコンからなる第１の電極層１２３Ａを、第１の絶縁膜１２２Ａ上に堆積する。次に、順次堆積されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる第２の絶縁膜１２２Ｂを、第１の電極層１２３Ａ上に形成し、ポリシリコンからなる第２の電極層１２３Ｂを、第２の絶縁膜１２２Ｂ上に堆積する。次に、順次堆積されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる第３の絶縁膜１２２Ｃを、第２の電極層１２３Ｂ上に形成し、ポリシリコンからなる第３の電極層１２３Ｃを、第３の絶縁膜１２２Ｃ上に堆積する（図６Ｂ）。
次に、リソグラフィー及び異方性エッチングによって、第３の電極層１２３Ｃをパターニングする。これにより、第３の電極層１２３Ｃが加工され、第３の電極層１２３Ｃから第３のキャパシタ電極１４５が形成される。次に、ＨＦ系薬液と燐酸とを用いたウェットエッチングにより、露出している第３の絶縁膜１２２Ｃを除去する。これにより、第３の絶縁膜１２２Ｃが加工され、第２のキャパシタ絶縁膜１４４が形成される（図６Ｃ）。
次に、リソグラフィー及び異方性エッチングによって、第２の電極層１２３Ｂをパターニングする。これにより、第２の電極層１２３Ｂが加工され、第２の電極層１２３Ｂから第２のキャパシタ電極１４３が形成される。次に、ＨＦ系薬液と燐酸とを用いたウェットエッチングにより、露出している第２の絶縁膜１２２Ｂを除去する。これにより、第２の絶縁膜１２２Ｂが加工され、第１のキャパシタ絶縁膜１４２が形成される（図６Ｃ）。
次に、リソグラフィー及び異方性エッチングによって、第１の電極層１２３Ａをパターニングする。これにより、第１の電極層１２３Ａが加工され、第１の電極層１２３Ａから第１のキャパシタ電極１４１とゲート電極１３２とが形成される。次に、ＨＦ系薬液を用いたウェットエッチングにより、露出している第１の絶縁膜１２２Ａを除去する。これにより、第１の絶縁膜１２２Ａが加工され、ゲート絶縁膜１３１が形成される（図６Ｄ）。
以上によって、トランジスタ１１１がウェル１６１上に形成され、キャパシタ１１２が素子分離層１５１上に形成される。図６Ｄでは、Ｐウェル１６１Ｐ上にＰ型ＭＯＳＦＥＴが形成されており、Ｎウェル１６１Ｎ上にＮ型ＭＯＳＦＥＴが形成されている。
次に、ウェル１６１内にエクステンション拡散層１６２を形成する。次に、サイドウォールスペーサ１５２を形成する。次に、ウェル１６１内にソースドレイン拡散層１６３を形成する（図６Ｅ）。
次に、ＨＦ系薬液を用いたウェットエッチングにより、ソースドレイン拡散層１６３とゲート電極１３２と第１のキャパシタ電極１４１と第２のキャパシタ電極１４３と第３のキャパシタ電極１４５とを露出させる。次に、ソースドレイン拡散層１６３とゲート電極１３２と第１のキャパシタ電極１４１と第２のキャパシタ電極１４３と第３のキャパシタ電極１４５の表面に、金属シリサイド膜１５３を自己整合的に形成する（図６Ｆ）。
次に、シリコン窒化物からなるエッチストッパ膜３０１とシリコン酸化物からなる第１の層間絶縁膜３１１Ａを、全面に順次堆積する。これにより、トランジスタ１１１及びキャパシタ１１２が、エッチストッパ膜３０１及び第１の層間絶縁膜３１１Ａで覆われる。次に、第１の層間絶縁膜３１１ＡをＣＭＰにより平坦化する。次に、シリコン酸化物からなる第２の層間絶縁膜３１１Ｂを全面に堆積する。これにより、トランジスタ１１１及びキャパシタ１１２が、エッチストッパ膜３０１、第１の層間絶縁膜３１１Ａ、及び第２の層間絶縁膜３１１Ｂで覆われる（図６Ｇ）。
次に、リソグラフィー及び異方性エッチングにより、トランジスタ１１１用のコンタクトホールＨと、第１のキャパシタ電極１４１用のコンタクトホールＨ１と、第２のキャパシタ電極１４３用のコンタクトホールＨ２とを、第２の層間絶縁膜３１１Ｂ及び第１の層間絶縁膜３１１Ａに同時に形成する。該異方性エッチングは、エッチストッパ膜３０１が露出するまで継続される。次に、異方性エッチングにより、コンタクトホールＨ、Ｈ１、及びＨ２内に露出しているエッチストッパ膜３０１を除去する。該異方性エッチングは、金属シリサイド膜１５３が露出するまで継続される。これにより、コンタクトホールＨ、Ｈ１、及びＨ２が完成する（図６Ｇ）。
次に、リソグラフィー及び異方性エッチングにより、第３のキャパシタ電極１４５（具体的には第３のキャパシタ電極１４５の金属シリサイド膜１５３）を露出させる配線溝パターンＰを、第２の層間絶縁膜３１１Ｂに形成する（図６Ｇ）。
なお、第３のキャパシタ電極１４５の表面に、ここでは金属シリサイド膜１５３が形成されているとするが、金属シリサイド膜１５３が形成されていなくても構わない。第３のキャパシタ電極１４５を構成するポリシリコンのＣＭＰ研磨速度は、第１及び第２の層間絶縁膜３１１Ａ及び３１１Ｂを構成するシリコン酸化物のＣＭＰ研磨速度よりも遅いからである。
次に、トランジスタ１１１用のコンタクトホールＨと、第１のキャパシタ電極１４１用のコンタクトホールＨ１と、第２のキャパシタ電極１４３用のコンタクトホールＨ２と、配線溝パターンＰとに配線材料を埋め込む。当該配線材料は、スパッタリングにより堆積されたＴａ層と、メッキ法のシード層として堆積されたＣｕ層と、メッキ法により堆積されたＣｕ層からなる３層構造となっている。次に、摂氏３００度程度の温度下での熱処理により、Ｃｕ層の体積を収縮させて、Ｃｕ層を緻密化する。次に、当該配線材料をＣＭＰにより平坦化する。これにより、当該配線材料から形成された配線パターン２１１（２１１Ｘ乃至Ｚ）が形成される（図６Ｈ）。
このようにして、本実施例では、トランジスタ１１１とキャパシタ１１２とが同一基板１２１上に混載される。本実施例のキャパシタ１１２は、３層のキャパシタ電極層と２層のキャパシタ絶縁膜からなる多層型のキャパシタとなっている。本実施例のキャパシタ１１２は、２層のキャパシタ電極層と１層のキャパシタ絶縁膜からなる単層型のキャパシタよりも、キャパシタの占有面積は小さくなるが、キャパシタの高さは増してしまう。そのため、従来の単層型のキャパシタよりも高さのある本実施例のキャパシタ１１２を従来の方法で作製すると（特許文献１参照）、コンタクト加工の困難性が問題となる。
そこで、本実施例では、第１及び第２実施例と同様のコンタクト構造を、デュアルダマシンにより実現している。即ち、本実施例の配線パターン２１１は、第１及び第２実施例のコンタクトプラグ２０１、２０２、及び２０３と配線パターン２１１とを兼ねた構造になっている（図６Ｈ参照）。これにより、本実施例では、コンタクトホールＨとコンタクトホールＨ１及びＨ２との間のアスペクト差の開きを抑える事ができる。これにより、本実施例では、コンタクトホールＨ、Ｈ１、及びＨ２の同時加工が可能となり、半導体製造プロセスの簡略化が実現される（図６Ｇ参照）。また、本実施例では、配線パターン２１１がダマシンにより形成されるため、段差を抑えた平坦な配線を形成しやすくなると共に、Ｃｕ等のメッキ法に適した配線材料を採用しやすくなる。本実施例では更に、配線パターン２１１がデュアルダマシンにより形成されるため、コンタクトプラグ形成処理と配線パターン形成処理の一元化が実現される。
なお、図６Ｇの配線溝パターンＰは、第２の層間絶縁膜３１１Ｂのみに形成される場合と、第２の層間絶縁膜３１１Ｂと第１の層間絶縁膜３１１Ａとにわたって形成される場合とがある。前者の例としては、第１の層間絶縁膜３１１Ａの平坦化を、第３のキャパシタ電極１４５が露出するまで行う場合の配線溝パターンが挙げられる。後者の例としては、第１の層間絶縁膜３１１Ａの平坦化を、第３のキャパシタ電極１４５が露出する直前まで行う場合の配線溝パターンが挙げられる。
なお、トランジスタ１１１及びキャパシタ１１２を覆う層間絶縁膜（第１及び第２の層間絶縁膜３１１Ａ及び３１１Ｂ）は、ここでは２回に分けて堆積しているが、１回でまとめて堆積してもよい。
１０１ 半導体装置
１１１ トランジスタ
１１２ キャパシタ
１２１ 基板
１２２ 絶縁膜
１２３ 電極層
１３１ ゲート絶縁膜
１３２ ゲート電極
１４１ 第１のキャパシタ電極
１４２ 第１のキャパシタ絶縁膜
１４３ 第２のキャパシタ電極
１４４ 第２のキャパシタ絶縁膜
１４５ 第３のキャパシタ電極
１５１ 素子分離層
１５２ サイドウォールスペーサ
１５３ 金属シリサイド膜
１６１ ウェル
１６２ エクステンション拡散層
１６３ ソースドレイン拡散層
２０１ トランジスタ用のコンタクトプラグ
２０２ 第１のキャパシタ電極用のコンタクトプラグ
２０３ 第２のキャパシタ電極用のコンタクトプラグ
２１１ 配線パターン
３０１ エッチストッパ膜
３１１ 層間絶縁膜
１１１ トランジスタ
１１２ キャパシタ
１２１ 基板
１２２ 絶縁膜
１２３ 電極層
１３１ ゲート絶縁膜
１３２ ゲート電極
１４１ 第１のキャパシタ電極
１４２ 第１のキャパシタ絶縁膜
１４３ 第２のキャパシタ電極
１４４ 第２のキャパシタ絶縁膜
１４５ 第３のキャパシタ電極
１５１ 素子分離層
１５２ サイドウォールスペーサ
１５３ 金属シリサイド膜
１６１ ウェル
１６２ エクステンション拡散層
１６３ ソースドレイン拡散層
２０１ トランジスタ用のコンタクトプラグ
２０２ 第１のキャパシタ電極用のコンタクトプラグ
２０３ 第２のキャパシタ電極用のコンタクトプラグ
２１１ 配線パターン
３０１ エッチストッパ膜
３１１ 層間絶縁膜
Claims (3)
- 基板上に第１の絶縁膜を介して第１電極層を堆積し；
前記第１の電極層上に第２の絶縁膜を介して第２電極層を堆積し；
前記第２の電極層上に第３の絶縁膜を介して第３電極層を堆積し；
前記第１乃至第３の絶縁膜と前記第１乃至第３の電極層とを加工して、
前記第１の絶縁膜から形成されたゲート絶縁膜と、
前記第１の電極層から形成されたゲート電極と、
を含むトランジスタと、
前記第１の電極層から形成された第１のキャパシタ電極と、
前記第２の絶縁膜から形成された第１のキャパシタ絶縁膜と、
前記第２の電極層から形成された第２のキャパシタ電極と、
前記第３の絶縁膜から形成された第２のキャパシタ絶縁膜と、
前記第３の電極層から形成された第３のキャパシタ電極と、
を含むキャパシタとを形成し；
前記トランジスタと前記キャパシタとを覆う層間絶縁膜を堆積し；
前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールとを、前記層間絶縁膜に形成し；
前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールとにコンタクトプラグ材料を埋め込み；
前記コンタクトプラグ材料を平坦化して、前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグとを形成すると共に、前記第３のキャパシタ電極を露出させ；
前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグと、前記第３のキャパシタ電極とを覆う配線層を堆積し；
前記配線層を加工して、前記配線層から形成された配線パターンを形成することを特徴とする半導体装置の製造方法。 - 基板上に第１の絶縁膜を介して第１電極層を堆積し；
前記第１の電極層上に第２の絶縁膜を介して第２電極層を堆積し；
前記第２の電極層上に第３の絶縁膜を介して第３電極層を堆積し；
前記第１乃至第３の絶縁膜と前記第１乃至第３の電極層とを加工して、
前記第１の絶縁膜から形成されたゲート絶縁膜と、
前記第１の電極層から形成されたゲート電極と、
を含むトランジスタと、
前記第１の電極層から形成された第１のキャパシタ電極と、
前記第２の絶縁膜から形成された第１のキャパシタ絶縁膜と、
前記第２の電極層から形成された第２のキャパシタ電極と、
前記第３の絶縁膜から形成された第２のキャパシタ絶縁膜と、
前記第３の電極層から形成された第３のキャパシタ電極と、
を含むキャパシタとを形成し；
前記トランジスタと前記キャパシタとを覆う第１の層間絶縁膜を堆積し；
前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールとを、前記第１の層間絶縁膜に形成し；
前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールとにコンタクトプラグ材料を埋め込み；
前記コンタクトプラグ材料を平坦化して、前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグとを形成し；
前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグとを覆う第２の層間絶縁膜を堆積し；
前記トランジスタ用のコンタクトプラグと、前記第１のキャパシタ電極用のコンタクトプラグと、前記第２のキャパシタ電極用のコンタクトプラグと、前記第３のキャパシタ電極とを露出させる配線溝パターンを、前記第２の層間絶縁膜に形成し；
前記配線溝パターンに配線材料を埋め込み；
前記配線材料を平坦化して、前記配線材料から形成された配線パターンを形成することを特徴とする半導体装置の製造方法。 - 基板上に第１の絶縁膜を介して第１電極層を堆積し；
前記第１の電極層上に第２の絶縁膜を介して第２電極層を堆積し；
前記第２の電極層上に第３の絶縁膜を介して第３電極層を堆積し；
前記第１乃至第３の絶縁膜と前記第１乃至第３の電極層とを加工して、
前記第１の絶縁膜から形成されたゲート絶縁膜と、
前記第１の電極層から形成されたゲート電極と、
を含むトランジスタと、
前記第１の電極層から形成された第１のキャパシタ電極と、
前記第２の絶縁膜から形成された第１のキャパシタ絶縁膜と、
前記第２の電極層から形成された第２のキャパシタ電極と、
前記第３の絶縁膜から形成された第２のキャパシタ絶縁膜と、
前記第３の電極層から形成された第３のキャパシタ電極と、
を含むキャパシタとを形成し；
前記トランジスタと前記キャパシタとを覆う１層以上の層間絶縁膜を堆積し；
前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールとを、前記層間絶縁膜に形成し；
前記第３のキャパシタ電極を露出させる配線溝パターンを、前記層間絶縁膜に形成し；
前記トランジスタ用のコンタクトホールと、前記第１のキャパシタ電極用のコンタクトホールと、前記第２のキャパシタ電極用のコンタクトホールと、前記配線溝パターンとに配線材料を埋め込み；
前記配線材料を平坦化して、前記配線材料から形成された配線パターンを形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007038327A JP5010939B2 (ja) | 2007-02-19 | 2007-02-19 | 半導体装置の製造方法 |
| US12/031,297 US7858465B2 (en) | 2007-02-19 | 2008-02-14 | Semiconductor device comprising transistor and capacitor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007038327A JP5010939B2 (ja) | 2007-02-19 | 2007-02-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008205121A JP2008205121A (ja) | 2008-09-04 |
| JP5010939B2 true JP5010939B2 (ja) | 2012-08-29 |
Family
ID=39705890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007038327A Expired - Fee Related JP5010939B2 (ja) | 2007-02-19 | 2007-02-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7858465B2 (ja) |
| JP (1) | JP5010939B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614497B2 (en) * | 2009-08-07 | 2013-12-24 | Broadcom Corporation | Method for fabricating a MIM capacitor using gate metal for electrode and related structure |
| JP5185908B2 (ja) * | 2009-10-14 | 2013-04-17 | 旭化成エレクトロニクス株式会社 | チャージポンプ回路 |
| CN102446818A (zh) * | 2011-07-01 | 2012-05-09 | 上海华力微电子有限公司 | 一种改善刻蚀通孔工艺中刻蚀终点均匀性的方法 |
| CN102683273A (zh) * | 2012-05-04 | 2012-09-19 | 上海华力微电子有限公司 | 接触孔的形成方法 |
| KR20150140957A (ko) * | 2014-06-09 | 2015-12-17 | 에스케이하이닉스 주식회사 | 리저브 캐패시터를 구비하는 반도체 집적 회로 장치 및 그 제조방법 |
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
| TWI755079B (zh) * | 2019-09-30 | 2022-02-11 | 台灣積體電路製造股份有限公司 | 半導體裝置及其形成方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933743A (en) * | 1989-03-11 | 1990-06-12 | Fairchild Semiconductor Corporation | High performance interconnect system for an integrated circuit |
| JP2616569B2 (ja) * | 1994-09-29 | 1997-06-04 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JP3379062B2 (ja) * | 1997-12-02 | 2003-02-17 | 富士通カンタムデバイス株式会社 | 半導体装置及びその製造方法 |
| JP3399432B2 (ja) * | 1999-02-26 | 2003-04-21 | セイコーエプソン株式会社 | 電気光学装置の製造方法及び電気光学装置 |
| JP2000357773A (ja) | 1999-06-15 | 2000-12-26 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
| US6376370B1 (en) * | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
| JP2002184951A (ja) * | 2000-12-15 | 2002-06-28 | Mitsubishi Electric Corp | 容量素子を有する半導体装置およびその製造方法 |
| JP3895126B2 (ja) * | 2001-04-23 | 2007-03-22 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2002343875A (ja) * | 2001-05-18 | 2002-11-29 | Mitsubishi Electric Corp | 半導体装置 |
| US6492224B1 (en) * | 2001-07-16 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Buried PIP capacitor for mixed-mode process |
| KR100442863B1 (ko) * | 2001-08-01 | 2004-08-02 | 삼성전자주식회사 | 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법 |
| JP3936256B2 (ja) * | 2002-07-18 | 2007-06-27 | 富士通株式会社 | 光半導体装置 |
| DE10260352A1 (de) * | 2002-12-20 | 2004-07-15 | Infineon Technologies Ag | Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung |
| KR100510586B1 (ko) * | 2003-02-04 | 2005-08-30 | 동부아남반도체 주식회사 | Ｐｉｐ 커패시터 및 모스 트랜지스터를 갖는 반도체소자의 제조 방법 |
| JP2004273920A (ja) * | 2003-03-11 | 2004-09-30 | Toshiba Corp | 半導体装置 |
| US6958291B2 (en) * | 2003-09-04 | 2005-10-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect with composite barrier layers and method for fabricating the same |
| JP4457846B2 (ja) * | 2003-10-24 | 2010-04-28 | ヤマハ株式会社 | 半導体装置およびその製造方法 |
| KR100597093B1 (ko) * | 2003-12-31 | 2006-07-04 | 동부일렉트로닉스 주식회사 | 캐패시터 제조방법 |
| JP4559757B2 (ja) * | 2004-03-18 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7355215B2 (en) * | 2004-12-06 | 2008-04-08 | Cree, Inc. | Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies |
| US7420227B2 (en) * | 2005-06-22 | 2008-09-02 | National Chiao Tung University | Cu-metalized compound semiconductor device |
-
2007
- 2007-02-19 JP JP2007038327A patent/JP5010939B2/ja not_active Expired - Fee Related
-
2008
- 2008-02-14 US US12/031,297 patent/US7858465B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7858465B2 (en) | 2010-12-28 |
| US20080197398A1 (en) | 2008-08-21 |
| JP2008205121A (ja) | 2008-09-04 |
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| JP2004039943A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090318 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120316 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120322 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120511 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120604 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150608 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |