JPH0897310A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0897310A JPH0897310A JP6235155A JP23515594A JPH0897310A JP H0897310 A JPH0897310 A JP H0897310A JP 6235155 A JP6235155 A JP 6235155A JP 23515594 A JP23515594 A JP 23515594A JP H0897310 A JPH0897310 A JP H0897310A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】
【目的】工程数の増加を抑制することにより製造コスト
の低減を図り、かつ半導体チップ内に大きな段差を発生
させないでトランジスタと積重ね容量素子とを半導体基
板上に設ける半導体集積回路装置の製造方法を提供す
る。 【構成】第１の導電膜１１をパターニングして第１の容
量電極１１Ｃとベース引き出し電極１１Ｂを形状形成
し、第２の導電膜１２をパターニングして第２の容量電
極１２Ｃとゲート電極１２Ｍを形状形成し、第３の導電
膜をパターニングして第３の容量電極１３Ｃとエミッタ
引き出し電極１３Ｂを形状形成する。
の低減を図り、かつ半導体チップ内に大きな段差を発生
させないでトランジスタと積重ね容量素子とを半導体基
板上に設ける半導体集積回路装置の製造方法を提供す
る。 【構成】第１の導電膜１１をパターニングして第１の容
量電極１１Ｃとベース引き出し電極１１Ｂを形状形成
し、第２の導電膜１２をパターニングして第２の容量電
極１２Ｃとゲート電極１２Ｍを形状形成し、第３の導電
膜をパターニングして第３の容量電極１３Ｃとエミッタ
引き出し電極１３Ｂを形状形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に係り、特に半導体基板上に容量素子をバイポー
ラトランジスタおよび絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタ、と称す）と共に形成す
る、例えば容量素子をバイポーラトランジスタおよびＣ
ＭＯＳからなるＢｉＣＭＯＳと共に形成する半導体集積
回路装置の製造方法に関する。
造方法に係り、特に半導体基板上に容量素子をバイポー
ラトランジスタおよび絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタ、と称す）と共に形成す
る、例えば容量素子をバイポーラトランジスタおよびＣ
ＭＯＳからなるＢｉＣＭＯＳと共に形成する半導体集積
回路装置の製造方法に関する。
【０００２】
【従来の技術】現在、各種の半導体集積回路装置におい
て、容量素子が占める面積は全チップ面積の中でも比較
的大きく、チップ面積を縮小する為に、小面積で大容量
が得られる容量素子が検討されている。
て、容量素子が占める面積は全チップ面積の中でも比較
的大きく、チップ面積を縮小する為に、小面積で大容量
が得られる容量素子が検討されている。
【０００３】このために容量電極と容量電極との間に誘
電体膜を挟んで構成されるいわゆるＭＯＳ型容量素子に
おいて、第１の容量電極、第１の誘電体膜、第２の容量
電極、第２の誘電体膜および第３の容量電極を積層し第
１の容量電極と第３の容量電極とを接続した積重ね容量
素子を半導体基板上に単独に形成した技術が、例えば特
開昭５９−８９４５０号公報に開示されている。
電体膜を挟んで構成されるいわゆるＭＯＳ型容量素子に
おいて、第１の容量電極、第１の誘電体膜、第２の容量
電極、第２の誘電体膜および第３の容量電極を積層し第
１の容量電極と第３の容量電極とを接続した積重ね容量
素子を半導体基板上に単独に形成した技術が、例えば特
開昭５９−８９４５０号公報に開示されている。
【０００４】一方、受動素子である積重ね容量素子と能
動素子であるトランジスタとを半導体基板上に形成した
半導体集積回路装置が特開昭６４−２２０５７号公報に
開示されている。図５を用いてこの従来技術を説明す
る。
動素子であるトランジスタとを半導体基板上に形成した
半導体集積回路装置が特開昭６４−２２０５７号公報に
開示されている。図５を用いてこの従来技術を説明す
る。
【０００５】図５において、Ｐ型半導体基板１の主面に
選択的にフイ−ルド絶縁膜２が形成されている。フイ−
ルド絶縁膜２により区画されたトランジスタ形成領域
に、Ｎ型ソースおよびドレイン領域７１，ゲート絶縁膜
７２，第１層目の多結晶シリコン膜から成るゲート電極
７３，側壁絶縁膜７４および上面絶縁膜７５を具備する
ＭＯＳトランジスタ７０が形成されている。
選択的にフイ−ルド絶縁膜２が形成されている。フイ−
ルド絶縁膜２により区画されたトランジスタ形成領域
に、Ｎ型ソースおよびドレイン領域７１，ゲート絶縁膜
７２，第１層目の多結晶シリコン膜から成るゲート電極
７３，側壁絶縁膜７４および上面絶縁膜７５を具備する
ＭＯＳトランジスタ７０が形成されている。
【０００６】一方、第２層目の多結晶シリコン膜から成
る第１の容量電極８１，第１の誘電体膜８２，第３層目
の多結晶シリコン膜から成る第２の容量電極８３，第２
の誘電体膜８４および第４層目の多結晶シリコン膜から
成る第３の容量電極８５を具備する積重ね容量素子８０
が形成されている。また容量素子８０には、第１の容量
電極８１と第３の容量電極８５を接続する第５層目の多
結晶シリコン膜から成る接続膜８６，側壁絶縁膜８７お
よび上面絶縁膜８８を有している。
る第１の容量電極８１，第１の誘電体膜８２，第３層目
の多結晶シリコン膜から成る第２の容量電極８３，第２
の誘電体膜８４および第４層目の多結晶シリコン膜から
成る第３の容量電極８５を具備する積重ね容量素子８０
が形成されている。また容量素子８０には、第１の容量
電極８１と第３の容量電極８５を接続する第５層目の多
結晶シリコン膜から成る接続膜８６，側壁絶縁膜８７お
よび上面絶縁膜８８を有している。
【０００７】
【発明が解決しようとする課題】上記従来技術において
は、トランジスタの電極と容量素子の各容量電極とが互
いに異なる多結晶シリコン膜から形成されているから工
程数が増加し、製造コストの増大を招いてしまう。
は、トランジスタの電極と容量素子の各容量電極とが互
いに異なる多結晶シリコン膜から形成されているから工
程数が増加し、製造コストの増大を招いてしまう。
【０００８】さらに図５のようにトランジスタの電極上
に容量素子の容量電極の一部が重畳すると半導体チップ
内での段差が大きくなり、カバレッジが悪化して製造歩
留りが低下する。
に容量素子の容量電極の一部が重畳すると半導体チップ
内での段差が大きくなり、カバレッジが悪化して製造歩
留りが低下する。
【０００９】したがって本発明の目的は、バイポーラト
ランジスタおよびＭＯＳトランジスタによるＢｉＭＯＳ
構造あるいはＢｉＣＭＯＳ構造と積重ね容量素子とを工
程数の増加を抑制させて半導体基板上に設け、さらに半
導体チップ内に大きな段差を発生させない半導体集積回
路装置とする製造方法を提供することである。
ランジスタおよびＭＯＳトランジスタによるＢｉＭＯＳ
構造あるいはＢｉＣＭＯＳ構造と積重ね容量素子とを工
程数の増加を抑制させて半導体基板上に設け、さらに半
導体チップ内に大きな段差を発生させない半導体集積回
路装置とする製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の特徴は、半導体
基板上に形成した容量素子ならびに半導体基板内からそ
の上にかけて形成したバイポーラトランジスタおよびＭ
ＯＳトランジスタを具備し、前記容量素子は第１の容量
電極、第１の誘電体膜、第２の容量電極、第２の誘電体
膜および第３の容量電極を前記半導体基板側からこの順
で積層した積層構造を有し、前記バイポーラトランジス
タはベース領域に接続したベース引き出し電極およびエ
ミッタ領域に接続したエミッタ引き出し電極を有し、前
記ＭＯＳトランジスタはゲート電極を有した半導体集積
回路装置を製造する方法において、第１の導電膜を形成
する工程と、前記第１の導電膜をパターニングして前記
第１の容量電極と前記ベース引き出し電極とを形状形成
する工程と、第２の導電膜を形成する工程と、前記第２
の導電膜をパターニングして前記第２の容量電極と前記
ゲート電極とを形状形成する工程と、第３の導電膜を形
成する工程と、前記第３の導電膜をパターニングして前
記第３の容量電極と前記エミッタ引き出し電極とを形状
形成する工程とを有する半導体集積回路装置の製造方法
にある。
基板上に形成した容量素子ならびに半導体基板内からそ
の上にかけて形成したバイポーラトランジスタおよびＭ
ＯＳトランジスタを具備し、前記容量素子は第１の容量
電極、第１の誘電体膜、第２の容量電極、第２の誘電体
膜および第３の容量電極を前記半導体基板側からこの順
で積層した積層構造を有し、前記バイポーラトランジス
タはベース領域に接続したベース引き出し電極およびエ
ミッタ領域に接続したエミッタ引き出し電極を有し、前
記ＭＯＳトランジスタはゲート電極を有した半導体集積
回路装置を製造する方法において、第１の導電膜を形成
する工程と、前記第１の導電膜をパターニングして前記
第１の容量電極と前記ベース引き出し電極とを形状形成
する工程と、第２の導電膜を形成する工程と、前記第２
の導電膜をパターニングして前記第２の容量電極と前記
ゲート電極とを形状形成する工程と、第３の導電膜を形
成する工程と、前記第３の導電膜をパターニングして前
記第３の容量電極と前記エミッタ引き出し電極とを形状
形成する工程とを有する半導体集積回路装置の製造方法
にある。
【００１１】前記第１，第２および第３の導電体膜はそ
れぞれ第１，第２および第３の多結晶シリコン膜である
ことが好ましい。この場合、前記第１の多結晶シリコン
膜は第１導電型、例えばＰ型の多結晶シリコン膜であ
り、前記第３の多結晶シリコン膜は第２導電型、例えば
Ｎ型の多結晶シリコン膜となる。また、前記第１の導電
膜の上面に被着して第１の絶縁膜、例えば第１の窒化シ
リコン膜を形成し、前記第１の絶縁膜と前記第１の導電
膜とを同一のマスクを用いてパターニングし、前記第２
の導電膜の上面に被着して第２の絶縁膜、例えば第２の
窒化シリコン膜を形成し、前記第２の絶縁膜と前記第２
の導電膜とを同一のマスクを用いてパターニングし、前
記第１および第２の絶縁膜によりそれぞれ前記容量素子
の前記第１および第２の誘電体膜を構成することが好ま
しい。さらに、前記第３の導電膜のパターニングにより
前記ＭＯＳトランジスタのソースおよびドレイン領域に
接続するソースおよびドレイン引き出し電極を形成する
ことができる。また、前記第２の導電膜のパターニング
の後に層間絶縁膜が形成され、前記層間絶縁膜により前
記ベース引き出し電極の上面と前記エミッタ引き出し電
極の下面とが絶縁分離させることが好ましい。さらに前
記第２の導電膜の上面に被着して第２の絶縁膜を形成
し、前記第２の絶縁膜と前記第２の導電膜とを同一のマ
スクを用いてパターニングすることにより、前記第２の
容量電極と同一平面形状の前記第２の誘電体膜を前記第
２の絶縁膜から形状形成し、かつ前記ゲート電極と同一
平面形状で前記ゲート電極の上面に被着せる上面保護膜
を前記第２の絶縁膜から形状形成し、前記上面保護膜の
上面に被着せる層間絶縁膜を形成することが好ましい。
れぞれ第１，第２および第３の多結晶シリコン膜である
ことが好ましい。この場合、前記第１の多結晶シリコン
膜は第１導電型、例えばＰ型の多結晶シリコン膜であ
り、前記第３の多結晶シリコン膜は第２導電型、例えば
Ｎ型の多結晶シリコン膜となる。また、前記第１の導電
膜の上面に被着して第１の絶縁膜、例えば第１の窒化シ
リコン膜を形成し、前記第１の絶縁膜と前記第１の導電
膜とを同一のマスクを用いてパターニングし、前記第２
の導電膜の上面に被着して第２の絶縁膜、例えば第２の
窒化シリコン膜を形成し、前記第２の絶縁膜と前記第２
の導電膜とを同一のマスクを用いてパターニングし、前
記第１および第２の絶縁膜によりそれぞれ前記容量素子
の前記第１および第２の誘電体膜を構成することが好ま
しい。さらに、前記第３の導電膜のパターニングにより
前記ＭＯＳトランジスタのソースおよびドレイン領域に
接続するソースおよびドレイン引き出し電極を形成する
ことができる。また、前記第２の導電膜のパターニング
の後に層間絶縁膜が形成され、前記層間絶縁膜により前
記ベース引き出し電極の上面と前記エミッタ引き出し電
極の下面とが絶縁分離させることが好ましい。さらに前
記第２の導電膜の上面に被着して第２の絶縁膜を形成
し、前記第２の絶縁膜と前記第２の導電膜とを同一のマ
スクを用いてパターニングすることにより、前記第２の
容量電極と同一平面形状の前記第２の誘電体膜を前記第
２の絶縁膜から形状形成し、かつ前記ゲート電極と同一
平面形状で前記ゲート電極の上面に被着せる上面保護膜
を前記第２の絶縁膜から形状形成し、前記上面保護膜の
上面に被着せる層間絶縁膜を形成することが好ましい。
【００１２】
【実施例】以下図面を参照して本発明を説明する。
【００１３】図１は実施例の製造方法により得られた半
導体集積回路装置を示す断面図であり、図２乃至図４は
実施例の製造方法を工程順に示す断面図である。
導体集積回路装置を示す断面図であり、図２乃至図４は
実施例の製造方法を工程順に示す断面図である。
【００１４】Ｐ型シリコン基板１の主面に選択的にフィ
ールド酸化シリコン膜２が形成されている。フィールド
酸化シリコン膜２上の容量素子形成領域１００に積重ね
ＭＯＳ型容量素子が形成され、フィールド酸化シリコン
膜２に区画されたシリコン基板の箇所およびその上のバ
イポーラトランジスタ形成領域２００にＮＰＮバイポー
ラトランジスタが形成され、フィールド酸化シリコン膜
２に区画されたシリコン基板の箇所およびその上のＭＯ
Ｓトランジスタ形成領域３００にＮチャネル型ＭＯＳト
ランジスタが形成されている。このＮチャネル型ＭＯＳ
トランジスタはＣＭＯＳの一方のトランジスタであるこ
とができ、この場合はバイポーラトランジスタと共にＢ
ｉＣＭＯＳ構成となる。
ールド酸化シリコン膜２が形成されている。フィールド
酸化シリコン膜２上の容量素子形成領域１００に積重ね
ＭＯＳ型容量素子が形成され、フィールド酸化シリコン
膜２に区画されたシリコン基板の箇所およびその上のバ
イポーラトランジスタ形成領域２００にＮＰＮバイポー
ラトランジスタが形成され、フィールド酸化シリコン膜
２に区画されたシリコン基板の箇所およびその上のＭＯ
Ｓトランジスタ形成領域３００にＮチャネル型ＭＯＳト
ランジスタが形成されている。このＮチャネル型ＭＯＳ
トランジスタはＣＭＯＳの一方のトランジスタであるこ
とができ、この場合はバイポーラトランジスタと共にＢ
ｉＣＭＯＳ構成となる。
【００１５】容量素子形成領域１００において、膜厚２
００ｎｍのＰ型多結晶シリコン膜からなる第１の容量電
極１１Ｃ、膜厚２０ｎｍの窒化シリコン膜からなる第１
の誘電体膜２１Ｃ、膜厚３００ｎｍのＮ型多結晶シリコ
ン膜からなる第２の容量電極１２Ｃ、膜厚２０ｎｍの窒
化シリコン膜からなる第２の誘電体膜２２Ｃ、膜厚２０
０ｎｍのＮ型多結晶シリコン膜からなる第３の容量電極
１３Ｃが積層されている。
００ｎｍのＰ型多結晶シリコン膜からなる第１の容量電
極１１Ｃ、膜厚２０ｎｍの窒化シリコン膜からなる第１
の誘電体膜２１Ｃ、膜厚３００ｎｍのＮ型多結晶シリコ
ン膜からなる第２の容量電極１２Ｃ、膜厚２０ｎｍの窒
化シリコン膜からなる第２の誘電体膜２２Ｃ、膜厚２０
０ｎｍのＮ型多結晶シリコン膜からなる第３の容量電極
１３Ｃが積層されている。
【００１６】さらに、各容量電極および各誘電体膜の側
面に酸化シリコンによる側壁絶縁膜３１が形成され、膜
厚２００ｎｍの酸化シリコン膜の第１の層間絶縁膜３２
および酸化シリコン膜の第２の層間絶縁膜３３が形成さ
れ、層間絶縁膜に設けられたコンタクト孔を通して各容
量電極と接続するアルミ電極配線１５が形成されてい
る。
面に酸化シリコンによる側壁絶縁膜３１が形成され、膜
厚２００ｎｍの酸化シリコン膜の第１の層間絶縁膜３２
および酸化シリコン膜の第２の層間絶縁膜３３が形成さ
れ、層間絶縁膜に設けられたコンタクト孔を通して各容
量電極と接続するアルミ電極配線１５が形成されてい
る。
【００１７】容量素子形成領域１００において一方のア
ルミ電極配線１５が第１の容量電極１１Ｃおよび第３の
容量電極１３Ｃに接続し他方のアルミ電極配線１５が第
２の容量電極１２Ｃに接続されている。
ルミ電極配線１５が第１の容量電極１１Ｃおよび第３の
容量電極１３Ｃに接続し他方のアルミ電極配線１５が第
２の容量電極１２Ｃに接続されている。
【００１８】この構造により、第１の容量電極１１Ｃ、
第１の誘電体膜２１Ｃおよび第２の容量電極１２Ｃから
成るＭＯＳ容量値と、第２の容量電極１２Ｃ、第２の誘
電体膜２２Ｃおよび第３の容量電極１３Ｃから成るＭＯ
Ｓ容量値とが加算された大きな容量値の容量素子とな
る。
第１の誘電体膜２１Ｃおよび第２の容量電極１２Ｃから
成るＭＯＳ容量値と、第２の容量電極１２Ｃ、第２の誘
電体膜２２Ｃおよび第３の容量電極１３Ｃから成るＭＯ
Ｓ容量値とが加算された大きな容量値の容量素子とな
る。
【００１９】バイポーラトランジスタ形成領域２００に
おいて、シリコン基板１にＮ型コレクタ領域４、Ｐ型ベ
ース領域５、Ｎ型エミッタ領域７が形成されている。Ｐ
型ベース領域５に接続しフィールド酸化シリコン膜２上
に延在するベース引き出し電極１１Ｂは第１の容量電極
１１Ｃと同一の膜厚、すなわち膜厚２００ｎｍで第１の
容量電極１１Ｃと同一の不純物濃度のＰ型多結晶シリコ
ン膜から形成され、Ｎ型エミッタ領域７に接続するエミ
ッタ引き出し電極１３Ｂは第３の容量電極１３Ｃと同一
の膜厚、すなわち膜厚２００ｎｍで第３の容量電極１３
Ｃと同一の不純物濃度のＮ型多結晶シリコン膜から形成
されている。
おいて、シリコン基板１にＮ型コレクタ領域４、Ｐ型ベ
ース領域５、Ｎ型エミッタ領域７が形成されている。Ｐ
型ベース領域５に接続しフィールド酸化シリコン膜２上
に延在するベース引き出し電極１１Ｂは第１の容量電極
１１Ｃと同一の膜厚、すなわち膜厚２００ｎｍで第１の
容量電極１１Ｃと同一の不純物濃度のＰ型多結晶シリコ
ン膜から形成され、Ｎ型エミッタ領域７に接続するエミ
ッタ引き出し電極１３Ｂは第３の容量電極１３Ｃと同一
の膜厚、すなわち膜厚２００ｎｍで第３の容量電極１３
Ｃと同一の不純物濃度のＮ型多結晶シリコン膜から形成
されている。
【００２０】また容量素子形成領域１００と同じ側壁絶
縁膜３１が形成され、第１および第２の層間絶縁膜３
２，３３が形成され、層間絶縁膜に形成されたコンタク
ト孔を通してベース引き出し電極１１Ｂおよびエミッタ
引き出し電極１３Ｂに接続するアルミ電極配線１５がそ
れぞれ形成されている。ここでベース引き出し電極１１
Ｂとエミッタ引き出し電極１３Ｂとの間は、膜厚２００
ｎｍの酸化シリコン膜の第１の層間絶縁膜３２により絶
縁分離されている。
縁膜３１が形成され、第１および第２の層間絶縁膜３
２，３３が形成され、層間絶縁膜に形成されたコンタク
ト孔を通してベース引き出し電極１１Ｂおよびエミッタ
引き出し電極１３Ｂに接続するアルミ電極配線１５がそ
れぞれ形成されている。ここでベース引き出し電極１１
Ｂとエミッタ引き出し電極１３Ｂとの間は、膜厚２００
ｎｍの酸化シリコン膜の第１の層間絶縁膜３２により絶
縁分離されている。
【００２１】ＭＯＳトランジスタ形成領域３００におい
て、シリコン基板１にＮ型ソースおよびドレイン領域６
が形成され、ゲート絶縁膜３上にゲート電極１２Ｍが形
成されている。このゲート電極１２Ｍは第２の容量電極
１２Ｃと同一の膜厚、すなわち膜厚３００ｎｍで第２の
容量電極１２Ｃと同一の不純物濃度のＮ型多結晶シリコ
ン膜から構成されている。またソースおよびドレイン引
き出し電極１３ＭがＮ型ソースおよびドレイン領域６に
それぞれ接続して形成されている。このソースおよびド
レイン引き出し電極１３Ｍは第３の容量電極１３Ｃと同
一の膜厚、すなわち膜厚２００ｎｍで第３の容量電極１
３Ｃと同一の不純物濃度のＮ型多結晶シリコン膜から構
成されている。さらに容量素子形成領域１００と同じ側
壁絶縁膜３１が形成され、第１および第２の層間絶縁膜
３２，３３が形成され、層間絶縁膜に設けられたコンタ
クト孔を通してソースおよびドレイン引き出し電極１３
Ｍに接続するアルミ電極配線１５をそれぞれ形成されて
いる。
て、シリコン基板１にＮ型ソースおよびドレイン領域６
が形成され、ゲート絶縁膜３上にゲート電極１２Ｍが形
成されている。このゲート電極１２Ｍは第２の容量電極
１２Ｃと同一の膜厚、すなわち膜厚３００ｎｍで第２の
容量電極１２Ｃと同一の不純物濃度のＮ型多結晶シリコ
ン膜から構成されている。またソースおよびドレイン引
き出し電極１３ＭがＮ型ソースおよびドレイン領域６に
それぞれ接続して形成されている。このソースおよびド
レイン引き出し電極１３Ｍは第３の容量電極１３Ｃと同
一の膜厚、すなわち膜厚２００ｎｍで第３の容量電極１
３Ｃと同一の不純物濃度のＮ型多結晶シリコン膜から構
成されている。さらに容量素子形成領域１００と同じ側
壁絶縁膜３１が形成され、第１および第２の層間絶縁膜
３２，３３が形成され、層間絶縁膜に設けられたコンタ
クト孔を通してソースおよびドレイン引き出し電極１３
Ｍに接続するアルミ電極配線１５をそれぞれ形成されて
いる。
【００２２】次に図２乃至図４を参照して図１の半導体
集積回路装置を得る本発明の実施例の製造方法を工程順
に説明する。
集積回路装置を得る本発明の実施例の製造方法を工程順
に説明する。
【００２３】まず図２（Ａ）において、Ｐ型シリコン基
板１の主面を選択的に熱酸化して得られたフィールド酸
化シリコン膜２の上面、Ｐ型ベース領域５の表面および
ゲート絶縁膜３の上面に被着して、膜厚２００ｎｍでＰ
型の第１層目の多結晶シリコン膜１１を全体的に形成
し、第１層目の多結晶シリコン膜１１上に膜厚２０ｎｍ
の第１の窒化シリコン膜２１を被着形成し、その上に第
１のフォトレジストパターン５１を形成する。
板１の主面を選択的に熱酸化して得られたフィールド酸
化シリコン膜２の上面、Ｐ型ベース領域５の表面および
ゲート絶縁膜３の上面に被着して、膜厚２００ｎｍでＰ
型の第１層目の多結晶シリコン膜１１を全体的に形成
し、第１層目の多結晶シリコン膜１１上に膜厚２０ｎｍ
の第１の窒化シリコン膜２１を被着形成し、その上に第
１のフォトレジストパターン５１を形成する。
【００２４】次に図２（Ｂ）において、第１のフォトレ
ジストパターン５１をマスクにして、最初に窒化シリコ
ンを優勢的にエッチングする条件で異方性エッチングを
行い、次に多結晶シリコンを優勢的にエッチングする条
件で異方性エッチングを行う。これにより容量素子形成
領域１００では、第１の容量電極１１Ｃおよび第１の誘
電体膜２１Ｃが第１層目の多結晶シリコン膜１１および
第１のシリコン窒化膜２１によりそれぞれ形状形成され
る。バイポーラトランジスタ形成領域２００では、第１
層目の多結晶シリコン膜１１および第１の窒化シリコン
膜２１がベース引き出し電極の外形に形状形成される。
ＭＯＳトランジスタ形成領域３００では、第１層目の多
結晶シリコン膜１１および第１の窒化シリコン膜２１が
全て除去される。
ジストパターン５１をマスクにして、最初に窒化シリコ
ンを優勢的にエッチングする条件で異方性エッチングを
行い、次に多結晶シリコンを優勢的にエッチングする条
件で異方性エッチングを行う。これにより容量素子形成
領域１００では、第１の容量電極１１Ｃおよび第１の誘
電体膜２１Ｃが第１層目の多結晶シリコン膜１１および
第１のシリコン窒化膜２１によりそれぞれ形状形成され
る。バイポーラトランジスタ形成領域２００では、第１
層目の多結晶シリコン膜１１および第１の窒化シリコン
膜２１がベース引き出し電極の外形に形状形成される。
ＭＯＳトランジスタ形成領域３００では、第１層目の多
結晶シリコン膜１１および第１の窒化シリコン膜２１が
全て除去される。
【００２５】その後、第１のシリコン窒化膜の表面を薄
く酸化（図示省略）したあと、膜厚３００ｎｍでＮ型の
第２層目の多結晶シリコン膜１２を全体的に被着形成
し、第２層目の多結晶シリコン膜１２上に膜厚２０ｎｍ
の第２の窒化シリコン膜２２を被着形成し、その上に第
２のフォトレジストパターン５２を形成する。
く酸化（図示省略）したあと、膜厚３００ｎｍでＮ型の
第２層目の多結晶シリコン膜１２を全体的に被着形成
し、第２層目の多結晶シリコン膜１２上に膜厚２０ｎｍ
の第２の窒化シリコン膜２２を被着形成し、その上に第
２のフォトレジストパターン５２を形成する。
【００２６】次に図３（Ａ）において、第２のフォトレ
ジストパターン５２をマスクにして、最初に窒化シリコ
ンを優勢的にエッチングする条件で異方性エッチングを
行い、次に多結晶シリコンを優勢的にエッチングする条
件で異方性エッチングを行い、再度窒化シリコンを優勢
的にエッチングする条件で異方性エッチングを行う。こ
れにより容量素子形成領域１００では、第２の容量電極
１２Ｃおよび第２の誘電体膜２２Ｃが第２層目の多結晶
シリコン膜１２および第２の窒化シリコン膜２２により
それぞれ形状形成される。バイポーラトランジスタ形成
領域２００では第２の窒化シリコン膜２２および第２層
目の多結晶シリコン膜１２を全部除去され、かつベース
引き出し電極の外形に形状形成されていた第１の窒化シ
リコン膜２１が全て除去される。ＭＯＳトランジスタ形
成領域３００では、ゲート電極１２Ｍが第２層目の多結
晶シリコン膜１２により形状形成される。ゲート電極１
２Ｍの上面には上面保護膜２２Ｍが第２の窒化シリコン
膜２２から形成される。容量素子の誘電体膜と同じ材質
の上面保護膜２２Ｍはゲート電極１２Ｍの保護膜として
耐湿性、イオン不動化の点で有効である。その後、酸化
シリコン膜をＣＶＤ法により堆積させ、エッチバックを
行うことにより各電極の側面に側壁絶縁膜３１を形成す
る。そして上面保護膜２２Ｍ、ゲート電極１２Ｍおよび
その両側の側壁絶縁膜３１をマスクにしてＮ型不純物を
導入してＮ型ソースおよびドレイン領域６を形成する。
この際に容量素子形成領域１００およびバイポーラトラ
ンジスタ形成領域２００はマスク材（図示省略）で保護
しておく。
ジストパターン５２をマスクにして、最初に窒化シリコ
ンを優勢的にエッチングする条件で異方性エッチングを
行い、次に多結晶シリコンを優勢的にエッチングする条
件で異方性エッチングを行い、再度窒化シリコンを優勢
的にエッチングする条件で異方性エッチングを行う。こ
れにより容量素子形成領域１００では、第２の容量電極
１２Ｃおよび第２の誘電体膜２２Ｃが第２層目の多結晶
シリコン膜１２および第２の窒化シリコン膜２２により
それぞれ形状形成される。バイポーラトランジスタ形成
領域２００では第２の窒化シリコン膜２２および第２層
目の多結晶シリコン膜１２を全部除去され、かつベース
引き出し電極の外形に形状形成されていた第１の窒化シ
リコン膜２１が全て除去される。ＭＯＳトランジスタ形
成領域３００では、ゲート電極１２Ｍが第２層目の多結
晶シリコン膜１２により形状形成される。ゲート電極１
２Ｍの上面には上面保護膜２２Ｍが第２の窒化シリコン
膜２２から形成される。容量素子の誘電体膜と同じ材質
の上面保護膜２２Ｍはゲート電極１２Ｍの保護膜として
耐湿性、イオン不動化の点で有効である。その後、酸化
シリコン膜をＣＶＤ法により堆積させ、エッチバックを
行うことにより各電極の側面に側壁絶縁膜３１を形成す
る。そして上面保護膜２２Ｍ、ゲート電極１２Ｍおよび
その両側の側壁絶縁膜３１をマスクにしてＮ型不純物を
導入してＮ型ソースおよびドレイン領域６を形成する。
この際に容量素子形成領域１００およびバイポーラトラ
ンジスタ形成領域２００はマスク材（図示省略）で保護
しておく。
【００２７】次に図３（Ｂ）において、膜厚２００ｎｍ
の酸化シリコン膜をＣＶＤ法により堆積して全面に第１
の層間絶縁膜３２を形成する。
の酸化シリコン膜をＣＶＤ法により堆積して全面に第１
の層間絶縁膜３２を形成する。
【００２８】次に図４（Ａ）において、第３のフォトレ
ジストパターン（図示省略）をマスクにして酸化シリコ
ンを優勢的にエッチングする条件の異方性エッチングに
より、第１の層間絶縁膜３２に開口６１，６２，６３を
形成する。そして容量素子形成領域１００およびＭＯＳ
トランジスタ形成領域３００をマスク材（図示省略）し
た状態で、バイポーラトランジスタ形成領域２００の第
１の層間絶縁膜３２の開口６２内に露出する第１層目の
多結晶シリコン膜１１に同一形状の開口６２を形成す
る。その後、酸化シリコン膜をＣＶＤ法により堆積さ
せ、エッチバックを行うことにより各開口の側面に側壁
絶縁膜３１を形成する。
ジストパターン（図示省略）をマスクにして酸化シリコ
ンを優勢的にエッチングする条件の異方性エッチングに
より、第１の層間絶縁膜３２に開口６１，６２，６３を
形成する。そして容量素子形成領域１００およびＭＯＳ
トランジスタ形成領域３００をマスク材（図示省略）し
た状態で、バイポーラトランジスタ形成領域２００の第
１の層間絶縁膜３２の開口６２内に露出する第１層目の
多結晶シリコン膜１１に同一形状の開口６２を形成す
る。その後、酸化シリコン膜をＣＶＤ法により堆積さ
せ、エッチバックを行うことにより各開口の側面に側壁
絶縁膜３１を形成する。
【００２９】これにより容量素子形成領域１００では第
２の誘電体膜２２Ｃの中央部が開口６１内に露出し、バ
イポーラトランジスタ形成領域２００では第１層目の多
結晶シリコン膜１１によるベース引き出し電極１１Ｂが
形状形成され、かつＰ型ベース領域５の中央部が開口６
２内に露出し、ＭＯＳトランジスタ形成領域３００では
ソースおよびドレイン領域６のコンタクト部が開口６３
内に露出する。
２の誘電体膜２２Ｃの中央部が開口６１内に露出し、バ
イポーラトランジスタ形成領域２００では第１層目の多
結晶シリコン膜１１によるベース引き出し電極１１Ｂが
形状形成され、かつＰ型ベース領域５の中央部が開口６
２内に露出し、ＭＯＳトランジスタ形成領域３００では
ソースおよびドレイン領域６のコンタクト部が開口６３
内に露出する。
【００３０】次に図４（Ｂ）において、全面に膜厚２０
０ｎｍでＮ型の第３層目の多結晶シリコン膜を全体的に
被着形成し、第４のフォトレジストパターン（図示省
略）をマスクにして多結晶シリコンを優勢的にエッチン
グする条件の異方性エッチングにより第３層目の多結晶
シリコン膜を選択的にエッチングして、これにより容量
素子形成領域１００では第３の容量電極１３Ｃが形状形
成され、バイポーラトランジスタ形成領域２００ではエ
ミッタ引き出し電極１３Ｂが形状形成され、ＭＯＳトラ
ンジスタ形成領域３００ではソースおよびドレイン引き
出し電極１３Ｍが形状形成される。そして熱処理により
エミッタ引き出し電極１３ＢからＮ型不純物がＰ型ベー
ス領域５に導入されてそこにＮ型エミッタ領域７を形成
する。この熱処理の際に、ソースおよびドレイン引き出
し電極１３ＭからＮ型不純物がソースおよびドレイン領
域６に導入され、またベース引き出し電極１１ＢからＰ
型不純物がベース領域５に導入されてそれぞれのコンタ
クト部（図示省略）を形成する。
０ｎｍでＮ型の第３層目の多結晶シリコン膜を全体的に
被着形成し、第４のフォトレジストパターン（図示省
略）をマスクにして多結晶シリコンを優勢的にエッチン
グする条件の異方性エッチングにより第３層目の多結晶
シリコン膜を選択的にエッチングして、これにより容量
素子形成領域１００では第３の容量電極１３Ｃが形状形
成され、バイポーラトランジスタ形成領域２００ではエ
ミッタ引き出し電極１３Ｂが形状形成され、ＭＯＳトラ
ンジスタ形成領域３００ではソースおよびドレイン引き
出し電極１３Ｍが形状形成される。そして熱処理により
エミッタ引き出し電極１３ＢからＮ型不純物がＰ型ベー
ス領域５に導入されてそこにＮ型エミッタ領域７を形成
する。この熱処理の際に、ソースおよびドレイン引き出
し電極１３ＭからＮ型不純物がソースおよびドレイン領
域６に導入され、またベース引き出し電極１１ＢからＰ
型不純物がベース領域５に導入されてそれぞれのコンタ
クト部（図示省略）を形成する。
【００３１】次に酸化シリコン膜をＣＶＤ法により堆積
して第２の層間絶縁膜３３を形成し、第２の層間絶縁膜
３３または第２の層間絶縁膜３３および第１の層間絶縁
膜３２に各多結晶シリコン電極に達するコンタクト孔を
形成し、このコンタクト孔を通して各電極に接続するア
ルミ電極配線１５をそれぞれ形成して図１に示す半導体
集積回路装置となる。
して第２の層間絶縁膜３３を形成し、第２の層間絶縁膜
３３または第２の層間絶縁膜３３および第１の層間絶縁
膜３２に各多結晶シリコン電極に達するコンタクト孔を
形成し、このコンタクト孔を通して各電極に接続するア
ルミ電極配線１５をそれぞれ形成して図１に示す半導体
集積回路装置となる。
【００３２】尚、上記実施例では第１，第２および第３
の導電膜として多結晶シリコン膜を用いたが、これら導
電膜としてタングステンシリサイド膜等の高融点金属の
シリサイド膜や多結晶シリサイド膜上に高融点金属のシ
リサイド膜を積層したポリサイド膜等の他の導電材料膜
を用いることができる。また、第１および第２の誘電体
膜を形成する第１および第２の絶縁膜として窒化シリコ
ン膜を用いたが、これら絶縁膜として薄い酸化シリコン
膜／窒化シリコン膜／薄い酸化シリコン膜の積層構造等
の絶縁材料膜を用いることができる。
の導電膜として多結晶シリコン膜を用いたが、これら導
電膜としてタングステンシリサイド膜等の高融点金属の
シリサイド膜や多結晶シリサイド膜上に高融点金属のシ
リサイド膜を積層したポリサイド膜等の他の導電材料膜
を用いることができる。また、第１および第２の誘電体
膜を形成する第１および第２の絶縁膜として窒化シリコ
ン膜を用いたが、これら絶縁膜として薄い酸化シリコン
膜／窒化シリコン膜／薄い酸化シリコン膜の積層構造等
の絶縁材料膜を用いることができる。
【００３３】また上記実施例ではＮ型シリコンゲートの
Ｎチャネル型ＭＯＳトランジスタを例示したから第２の
容量電極を形成する第２の多結晶シリコン膜をＮ型とし
て説明した。しかしＭＯＳトランジスタがＰ型チャネル
型でＰ型シリコンゲートの場合は第２の多結晶シリコン
膜をＰ型とすることもできる。
Ｎチャネル型ＭＯＳトランジスタを例示したから第２の
容量電極を形成する第２の多結晶シリコン膜をＮ型とし
て説明した。しかしＭＯＳトランジスタがＰ型チャネル
型でＰ型シリコンゲートの場合は第２の多結晶シリコン
膜をＰ型とすることもできる。
【００３４】
【発明の効果】以上のように本発明によれば容量素子の
第１，第２および第３の容量電極はバイポーラトランジ
スタおよびＭＯＳトランジスタの各電極の形成と同時に
形成される。したがって特別の工程を追加することな
く、ＢｉＭＯＳもしくはＢｉＣＭＯＳの製造工程内で積
重ね容量素子を形成することができ、製造コストが低減
される。また本発明によれば、容量素子とトランジスタ
の電極とが重畳しないから、半導体チップ内に大きな段
差を発生しない。したがって上層のステップカバレッジ
が良好になる。さらに本発明は第２の容量電極をゲート
電極とともに形成し、エミッタ引き出し電極とともに形
成するのではないから、第１の容量電極とともに形成さ
れるベース引き出し電極と第１の容量電極とともに形成
されるエミッタ引き出し電極との絶縁分離は薄い誘電体
膜に依存せず必要な厚さの層間絶縁膜に依存することが
できる。したがってベース−エミッタ間の十分の絶縁分
離を確保することができ、かつ誘電体膜の膜厚は容量素
子の容量値および容量素子における絶縁耐圧のみを考量
して必要膜厚に薄くすることができる。また、第２の誘
電体膜と同材質の窒化シリコン膜等の絶縁膜によりゲー
ト電極の上面を保護することができるから、酸化シリコ
ン膜等の層間絶縁膜のみによりゲート電極を保護する場
合と比較して信頼性が向上する。
第１，第２および第３の容量電極はバイポーラトランジ
スタおよびＭＯＳトランジスタの各電極の形成と同時に
形成される。したがって特別の工程を追加することな
く、ＢｉＭＯＳもしくはＢｉＣＭＯＳの製造工程内で積
重ね容量素子を形成することができ、製造コストが低減
される。また本発明によれば、容量素子とトランジスタ
の電極とが重畳しないから、半導体チップ内に大きな段
差を発生しない。したがって上層のステップカバレッジ
が良好になる。さらに本発明は第２の容量電極をゲート
電極とともに形成し、エミッタ引き出し電極とともに形
成するのではないから、第１の容量電極とともに形成さ
れるベース引き出し電極と第１の容量電極とともに形成
されるエミッタ引き出し電極との絶縁分離は薄い誘電体
膜に依存せず必要な厚さの層間絶縁膜に依存することが
できる。したがってベース−エミッタ間の十分の絶縁分
離を確保することができ、かつ誘電体膜の膜厚は容量素
子の容量値および容量素子における絶縁耐圧のみを考量
して必要膜厚に薄くすることができる。また、第２の誘
電体膜と同材質の窒化シリコン膜等の絶縁膜によりゲー
ト電極の上面を保護することができるから、酸化シリコ
ン膜等の層間絶縁膜のみによりゲート電極を保護する場
合と比較して信頼性が向上する。
【図１】本発明の実施例の製造方法により得られた半導
体集積回路装置示す断面図である。
体集積回路装置示す断面図である。
【図２】本発明の実施例の製造方法を工程順に示す断面
図である。
図である。
【図３】図２の続きの工程を順に示す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】従来技術を示す断面図である。
１ シリコン基板 ２ フィールド酸化シリコン膜 ３ ゲート酸化膜 ４ コレクタ領域 ５ ベース領域 ６ ソース、ドレイン領域 ７ エミッタ領域 １１ 第１層目の多結晶シリコン膜 １１Ｃ 第１の容量電極 １１Ｂ ベース取り出し電極 １２ 第２層目の多結晶シリコン膜 １２Ｃ 第２の容量電極 １２Ｍ ゲート電極 １３ 第３層目の多結晶シリコン膜 １３Ｃ 第３の容量電極 １３Ｂ エミッタ取り出し電極 １３Ｍ ソース、ドレイン取り出し電極 １５ アルミ電極配線 ２１ 第１の窒化シリコン膜 ２１Ｃ 第１の誘電体膜 ２２ 第２の窒化シリコン膜 ２２Ｃ 第２の誘電体膜 ２２Ｍ 上面保護膜 ３１ 側壁絶縁膜 ３２ 第１の層間絶縁膜 ３３ 第２の層間絶縁膜 ５１ 第１のフォトレジストパターン ５２ 第２のフォトレジストパターン ６１，６２，６３ 開口 ７０ ＭＯＳトランジスタ ７１ ソース、ドレイン領域 ７２ ゲート絶縁膜 ７３ 第１層目の多結晶シリコン膜によるゲート電極 ７４ 側壁絶縁膜 ７５ 上面絶縁膜 ８０ 容量素子 ８１ 第２層目の多結晶シリコン膜による第１の容量
電極 ８２ 第１の誘電体膜 ８３ 第３層目の多結晶シリコン膜による第２の容量
電極 ８４ 第２の誘電体膜 ８５ 第４層目の多結晶シリコン膜による第３の容量
電極 ８６ 第５層目の多結晶シリコン膜による接続膜 ８７ 側壁絶縁膜 ８８ 上面絶縁膜 １００ 容量素子形成領域 ２００ バイポーラトランジスタ形成領域 ３００ ＭＯＳトランジスタ形成領域
電極 ８２ 第１の誘電体膜 ８３ 第３層目の多結晶シリコン膜による第２の容量
電極 ８４ 第２の誘電体膜 ８５ 第４層目の多結晶シリコン膜による第３の容量
電極 ８６ 第５層目の多結晶シリコン膜による接続膜 ８７ 側壁絶縁膜 ８８ 上面絶縁膜 １００ 容量素子形成領域 ２００ バイポーラトランジスタ形成領域 ３００ ＭＯＳトランジスタ形成領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１２月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】まず図２（Ａ）において、Ｐ型シリコン基
板１の主面を選択的に熱酸化して得られたフィールド酸
化シリコン膜２の上面、Ｐ型ベース領域５の表面および
薄い絶縁膜３の上面に被着して、膜厚２００ｎｍでＰ型
の第１層目の多結晶シリコン膜１１を全体的に形成し、
第１層目の多結晶シリコン膜１１上に膜厚２０ｎｍの第
１の窒化シリコン膜２１を被着形成し、その上に第１の
フォトレジストパターン５１を形成する。
板１の主面を選択的に熱酸化して得られたフィールド酸
化シリコン膜２の上面、Ｐ型ベース領域５の表面および
薄い絶縁膜３の上面に被着して、膜厚２００ｎｍでＰ型
の第１層目の多結晶シリコン膜１１を全体的に形成し、
第１層目の多結晶シリコン膜１１上に膜厚２０ｎｍの第
１の窒化シリコン膜２１を被着形成し、その上に第１の
フォトレジストパターン５１を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】ＭＯＳトランジスタ形成領域３００で先に
形成した薄い絶縁膜３を除去した後、熱酸化処理を行っ
てここに新たにゲート酸化膜３を形成する。この際に第
１のシリコン窒化膜の表面が薄く酸化（図示省略）され
る。その後、膜厚３００ｎｍでＮ型の第２層目の多結晶
シリコン膜１２を全体的に被着形成し、第２層目の多結
晶シリコン膜１２上に膜厚２０ｎｍの第２の窒化シリコ
ン膜２２を被着形成し、その上に第２のフォトレジスト
パターン５２を形成する。
形成した薄い絶縁膜３を除去した後、熱酸化処理を行っ
てここに新たにゲート酸化膜３を形成する。この際に第
１のシリコン窒化膜の表面が薄く酸化（図示省略）され
る。その後、膜厚３００ｎｍでＮ型の第２層目の多結晶
シリコン膜１２を全体的に被着形成し、第２層目の多結
晶シリコン膜１２上に膜厚２０ｎｍの第２の窒化シリコ
ン膜２２を被着形成し、その上に第２のフォトレジスト
パターン５２を形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】尚、上記実施例では第１，第２および第３
の導電膜として多結晶シリコン膜を用いたが、これら導
電膜としてタングステンシリサイド膜等の高融点金属の
シリサイド膜や多結晶シリコン膜上に高融点金属のシリ
サイド膜を積層したポリサイド膜等の他の導電材料膜を
用いることができる。また、第１および第２の誘電体膜
を形成する第１および第２の絶縁膜として窒化シリコン
膜を用いたが、これら絶縁膜として薄い酸化シリコン膜
／窒化シリコン膜／薄い酸化シリコン膜の積層構造等の
絶縁材料膜を用いることができる。
の導電膜として多結晶シリコン膜を用いたが、これら導
電膜としてタングステンシリサイド膜等の高融点金属の
シリサイド膜や多結晶シリコン膜上に高融点金属のシリ
サイド膜を積層したポリサイド膜等の他の導電材料膜を
用いることができる。また、第１および第２の誘電体膜
を形成する第１および第２の絶縁膜として窒化シリコン
膜を用いたが、これら絶縁膜として薄い酸化シリコン膜
／窒化シリコン膜／薄い酸化シリコン膜の積層構造等の
絶縁材料膜を用いることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】
【発明の効果】以上のように本発明によれば容量素子の
第１，第２および第３の容量電極はバイポーラトランジ
スタおよびＭＯＳトランジスタの各電極の形成と同時に
形成される。したがって特別の工程を追加することな
く、ＢｉＭＯＳもしくはＢｉＣＭＯＳの製造工程内で積
重ね容量素子を形成することができ、製造コストが低減
される。また本発明によれば、容量素子とトランジスタ
の電極とが重畳しないから、半導体チップ内に大きな段
差を発生しない。したがって上層のステップカバレッジ
が良好になる。さらに本発明は第２の容量電極をゲート
電極とともに形成し、エミッタ引き出し電極とともに形
成するのではないから、第１の容量電極とともに形成さ
れるベース引き出し電極と第３の容量電極とともに形成
されるエミッタ引き出し電極との絶縁分離は薄い誘電体
膜に依存せず必要な厚さの層間絶縁膜に依存することが
できる。したがってベース−エミッタ間の十分の絶縁分
離を確保することができ、かつ誘電体膜の膜厚は容量素
子の容量値および容量素子における絶縁耐圧のみを考量
して必要膜厚に薄くすることができる。また、第２の誘
電体膜と同材質の窒化シリコン膜等の絶縁膜によりゲー
ト電極の上面を保護することができるから、酸化シリコ
ン膜等の層間絶縁膜のみによりゲート電極を保護する場
合と比較して信頼性が向上する。
第１，第２および第３の容量電極はバイポーラトランジ
スタおよびＭＯＳトランジスタの各電極の形成と同時に
形成される。したがって特別の工程を追加することな
く、ＢｉＭＯＳもしくはＢｉＣＭＯＳの製造工程内で積
重ね容量素子を形成することができ、製造コストが低減
される。また本発明によれば、容量素子とトランジスタ
の電極とが重畳しないから、半導体チップ内に大きな段
差を発生しない。したがって上層のステップカバレッジ
が良好になる。さらに本発明は第２の容量電極をゲート
電極とともに形成し、エミッタ引き出し電極とともに形
成するのではないから、第１の容量電極とともに形成さ
れるベース引き出し電極と第３の容量電極とともに形成
されるエミッタ引き出し電極との絶縁分離は薄い誘電体
膜に依存せず必要な厚さの層間絶縁膜に依存することが
できる。したがってベース−エミッタ間の十分の絶縁分
離を確保することができ、かつ誘電体膜の膜厚は容量素
子の容量値および容量素子における絶縁耐圧のみを考量
して必要膜厚に薄くすることができる。また、第２の誘
電体膜と同材質の窒化シリコン膜等の絶縁膜によりゲー
ト電極の上面を保護することができるから、酸化シリコ
ン膜等の層間絶縁膜のみによりゲート電極を保護する場
合と比較して信頼性が向上する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ シリコン基板 ２ フィールド酸化シリコン膜 ３ ゲート酸化膜もしくは薄い絶縁膜 ４ コレクタ領域 ５ ベース領域 ６ ソース、ドレイン領域 ７ エミッタ領域 １１ 第１層目の多結晶シリコン膜 １１Ｃ 第１の容量電極 １１Ｂ ベース取り出し電極 １２ 第２層目の多結晶シリコン膜 １２Ｃ 第２の容量電極 １２Ｍ ゲート電極 １３ 第３層目の多結晶シリコン膜 １３Ｃ 第３の容量電極 １３Ｂ エミッタ取り出し電極 １３Ｍ ソース、ドレイン取り出し電極 １５ アルミ電極配線 ２１ 第１の窒化シリコン膜 ２１Ｃ 第１の誘電体膜 ２２ 第２の窒化シリコン膜 ２２Ｃ 第２の誘電体膜 ２２Ｍ 上面保護膜 ３１ 側壁絶縁膜 ３２ 第１の層間絶縁膜 ３３ 第２の層間絶縁膜 ５１ 第１のフォトレジストパターン ５２ 第２のフォトレジストパターン ６１，６２，６３ 開口 ７０ ＭＯＳトランジスタ ７１ ソース、ドレイン領域 ７２ ゲート絶縁膜 ７３ 第１層目の多結晶シリコン膜によるゲート電極 ７４ 側壁絶縁膜 ７５ 上面絶縁膜 ８０ 容量素子 ８１ 第２層目の多結晶シリコン膜による第１の容量
電極 ８２ 第１の誘電体膜 ８３ 第３層目の多結晶シリコン膜による第２の容量
電極 ８４ 第２の誘電体膜 ８５ 第４層目の多結晶シリコン膜による第３の容量
電極 ８６ 第５層目の多結晶シリコン膜による接続膜 ８７ 側壁絶縁膜 ８８ 上面絶縁膜 １００ 容量素子形成領域 ２００ バイポーラトランジスタ形成領域 ３００ ＭＯＳトランジスタ形成領域
電極 ８２ 第１の誘電体膜 ８３ 第３層目の多結晶シリコン膜による第２の容量
電極 ８４ 第２の誘電体膜 ８５ 第４層目の多結晶シリコン膜による第３の容量
電極 ８６ 第５層目の多結晶シリコン膜による接続膜 ８７ 側壁絶縁膜 ８８ 上面絶縁膜 １００ 容量素子形成領域 ２００ バイポーラトランジスタ形成領域 ３００ ＭＯＳトランジスタ形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (7)
- 【請求項１】 半導体基板上に形成した容量素子ならび
に前記半導体基板内からその上にかけて形成したバイポ
ーラトランジスタおよび絶縁ゲート電界効果トランジス
タを具備し、前記容量素子は第１の容量電極、第１の誘
電体膜、第２の容量電極、第２の誘電体膜および第３の
容量電極を前記半導体基板側からこの順で積層した積層
構造を有し、前記バイポーラトランジスタはベース領域
に接続したベース引き出し電極およびエミッタ領域に接
続したエミッタ引き出し電極を有し、前記絶縁ゲート電
界効果トランジスタはゲート電極を有した半導体集積回
路装置を製造する方法において、 第１の導電膜を形成する工程と、前記第１の導電膜をパ
ターニングして前記第１の容量電極と前記ベース引き出
し電極とを形状形成する工程と、第２の導電膜を形成す
る工程と、前記第２の導電膜をパターニングして前記第
２の容量電極と前記ゲート電極とを形状形成する工程
と、第３の導電膜を形成する工程と、前記第３の導電膜
をパターニングして前記第３の容量電極と前記エミッタ
引き出し電極とを形状形成する工程とを有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２】 前記第１，第２および第３の導電体膜は
それぞれ第１，第２および第３の多結晶シリコン膜であ
ることを特徴とする請求項１記載の半導体集積回路装置
の製造方法。 - 【請求項３】 前記第１の多結晶シリコン膜は第１導電
型の多結晶シリコン膜であり、前記第３の多結晶シリコ
ン膜は前記第１の導電型と逆の導電型の第２導電型の多
結晶シリコン膜であることを特徴とする請求項２記載の
半導体集積回路装置の製造方法。 - 【請求項４】 前記第１の導電膜の上面に被着して第１
の絶縁膜を形成し、前記第１の絶縁膜と前記第１の導電
膜とを同一のマスクを用いてパターニングし、前記第２
の導電膜の上面に被着して第２の絶縁膜を形成し、前記
第２の絶縁膜と前記第２の導電膜とを同一のマスクを用
いてパターニングし、前記第１および第２の絶縁膜によ
りそれぞれ前記容量素子の前記第１および第２の誘電体
膜を構成することを特徴とする請求項１記載の半導体集
積回路装置の製造方法。 - 【請求項５】 前記第３の導電膜のパターニングにより
前記絶縁ゲート電界効果トランジスタのソースおよびド
レイン領域に接続するソースおよびドレイン引き出し電
極を形成することを特徴とする請求項１記載の半導体集
積回路装置の製造方法。 - 【請求項６】 前記第２の導電膜のパターニングの後に
層間絶縁膜が形成され、前記層間絶縁膜により前記ベー
ス引き出し電極の上面と前記エミッタ引き出し電極の下
面とが絶縁分離されていることを特徴とする請求項１記
載の半導体集積回路装置の製造方法。 - 【請求項７】 前記第２の導電膜の上面に被着して第２
の絶縁膜を形成し、前記第２の絶縁膜と前記第２の導電
膜とを同一のマスクを用いてパターニングすることによ
り、前記第２の容量電極と同一平面形状の前記第２の誘
電体膜を前記第２の絶縁膜から形状形成し、かつ前記ゲ
ート電極と同一平面形状で前記ゲート電極の上面に被着
せる上面保護膜を前記第２の絶縁膜から形状形成し、前
記上面保護膜の上面に被着せる層間絶縁膜を形成するこ
とを特徴とする請求項１記載の半導体集積回路装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235155A JP2616569B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体集積回路装置の製造方法 |
| US08/535,836 US5633181A (en) | 1994-09-29 | 1995-09-28 | Fabrication method of semiconductor integrated circuit device having capacitors, bipolar transistors and igfets |
| KR1019950032765A KR0153309B1 (ko) | 1994-09-29 | 1995-09-29 | 커패시터, 바이폴라 트랜지스터 및 igfet를 갖는 반도체 집적 회로 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235155A JP2616569B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897310A true JPH0897310A (ja) | 1996-04-12 |
| JP2616569B2 JP2616569B2 (ja) | 1997-06-04 |
Family
ID=16981869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235155A Expired - Lifetime JP2616569B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5633181A (ja) |
| JP (1) | JP2616569B2 (ja) |
| KR (1) | KR0153309B1 (ja) |
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| JP2000349301A (ja) * | 1999-04-01 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6204104B1 (en) | 1997-11-21 | 2001-03-20 | Nec Corporation | Semiconductor device and manufacturing method thereof |
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| JP2008205121A (ja) * | 2007-02-19 | 2008-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US10340088B2 (en) | 2017-02-21 | 2019-07-02 | Tdk Corporation | Thin-film capacitor |
| US10483345B2 (en) | 2017-02-13 | 2019-11-19 | Tdk Corporation | Electronic component embedded substrate |
| US10813220B2 (en) | 2017-02-13 | 2020-10-20 | Tdk Corporation | Electronic component embedded substrate |
| US11114249B2 (en) | 2017-02-21 | 2021-09-07 | Tdk Corporation | Thin-film capacitor |
| US11276531B2 (en) | 2017-05-31 | 2022-03-15 | Tdk Corporation | Thin-film capacitor and method for manufacturing thin-film capacitor |
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| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
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| FR2757683B1 (fr) * | 1996-12-20 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire et capacite |
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1995
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- 1995-09-29 KR KR1019950032765A patent/KR0153309B1/ko not_active IP Right Cessation
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|---|---|
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