JP2001298154A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001298154A
JP2001298154A JP2000115844A JP2000115844A JP2001298154A JP 2001298154 A JP2001298154 A JP 2001298154A JP 2000115844 A JP2000115844 A JP 2000115844A JP 2000115844 A JP2000115844 A JP 2000115844A JP 2001298154 A JP2001298154 A JP 2001298154A
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insulating film
forming
lower electrode
semiconductor device
layer
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JP2000115844A
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Tetsuya Oishi
哲也 大石
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Sony Corp
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Abstract

(57)【要約】 【課題】配線の断線が防止された信頼性の高い半導体装
置、およびそのような半導体装置を製造コストの上昇を
抑えながら形成できる半導体装置の製造方法を提供す
る。 【解決手段】層間絶縁膜４上に下部電極７、キャパシタ
絶縁膜１０およびキャップ金属層１５を形成する工程
と、絶縁膜を堆積させてからエッチバックを行うことに
より絶縁体サイドウォール１４を形成し、キャパシタ絶
縁膜１０上および絶縁体サイドウォール１４の表面に上
部電極１３を形成する工程とを有する半導体装置の製造
方法、およびそれにより形成される半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、金属からなる上下
電極とキャパシタ絶縁膜を含有するＭＩＭ（ｍｅｔａｌ
ｉｎｓｕｌａｔｏｒ ｍｅｔａｌ）型容量素子を有す
る半導体装置およびその製造方法に関し、特に、ＢｉＣ
ＭＯＳプロセスと共通のプロセスで形成可能であるＭＩ
Ｍ型容量素子を有する半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】従来のＭＩＭ型容量素子の形成方法につ
いて図２、図３、図６および図７を参照して以下に説明
する。まず、図２（ａ）に示すように、半導体基板１上
にフィールド絶縁膜２を形成する。フィールド絶縁膜２
は例えば、選択酸化法（ＬＯＣＯＳ）により形成する。
【０００３】次に、図２（ｂ）に示すように、フィール
ド絶縁膜２上に導電プレート３を形成する。導電プレー
ト３はＭＩＭ型容量素子の下部電極引き出しのために形
成される。導電プレート３としては例えば、高濃度に不
純物をドープした多結晶シリコンまたはその上層に金属
シリサイドを積層させた低抵抗層が用いられる。このよ
うな低抵抗層上に、フォトリソグラフィ工程によりレジ
ストを形成し、レジストをマスクとして例えば反応性イ
オンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅｉｏｎ ｅ
ｔｃｈｉｎｇ）を行うことにより、導電プレート３が形
成される。
【０００４】ＭＩＭ型容量素子をＢｉＣＭＯＳプロセス
と共有化させる場合には、導電プレート３は例えばＣＭ
ＯＳのゲート電極やバイポーラトランジスタのベース引
き出し、エミッタ引き出し等と同時に形成される。ま
た、導電プレート３をＭＩＭ型容量素子の上部電極より
も下層の金属配線として用いたり、あるいは、導電プレ
ート３と同時にＭＩＭ型容量素子の上部電極よりも下層
の金属配線を形成してもよい。
【０００５】次に、図３（ａ）に示すように、フィール
ド絶縁膜２および導電プレート３の上層に層間絶縁膜４
を堆積してから、導電プレート３に接続するコンタクト
ホール４ａ、４ｂを層間絶縁膜４に形成する。コンタク
トホール４ａは下部電極取り出しと導電プレート３との
接続のために設けられ、コンタクトホール４ｂは下部電
極と導電プレート３との接続のために設けられる。層間
絶縁膜４としては例えばシリコン酸化膜等を、化学的気
相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）により形成する。
【０００６】コンタクトホール４ａ、４ｂを形成するに
は、例えば、層間絶縁膜４上にフォトリソグラフィ工程
によりレジストを形成してから、レジストをマスクとし
たＲＩＥを行う。層間絶縁膜４へのコンタクトホール４
ａ、４ｂの形成は、ＢｉＣＭＯＳプロセスにおける例え
ばゲート電極取り出しのためのコンタクトホールを層間
絶縁膜４に形成する工程と共有化させることができる。
【０００７】次に、図３（ｂ）に示すように、層間絶縁
膜４上およびコンタクトホール４ａ、４ｂ内部に密着層
５およびタングステン層６を順次積層する。密着層５と
しては例えばスパッタリングにより窒化チタン膜等を形
成する。タングステン層６は例えばＣＶＤによりコンタ
クトホール４ａ、４ｂが埋め込まれる厚さ以上で形成す
る。
【０００８】次に、図６（ａ）に示すように、ＭＩＭ型
容量素子の下部電極７を形成し、同時に、下部電極取り
出し部に金属埋め込みコンタクト８を形成する。下部電
極７および金属埋め込みコンタクト８を形成するには、
例えば、タングステン層６上にフォトリソグラフィ工程
によりレジストを形成し、レジストをマスクとしたＲＩ
Ｅを行う。
【０００９】次に、図６（ｂ）に示すように、下部電極
７、金属埋め込みコンタクト８および層間絶縁膜４の上
層に、ＭＩＭ型容量素子のキャパシタ絶縁膜となる絶縁
膜９を形成する。絶縁膜９としては例えば、ＣＶＤによ
り窒化ケイ素や酸化タンタル等を所望の厚さで堆積す
る。
【００１０】次に、図７（ａ）に示すように、下部電極
７を被覆する絶縁膜９のみ残して絶縁膜９を除去し、キ
ャパシタ絶縁膜１０を形成する。キャパシタ絶縁膜１０
を形成するには例えば、絶縁膜９上にフォトリソグラフ
ィ工程によりレジストを形成してから、レジストをマス
クとしたＲＩＥを行う。
【００１１】次に、図７（ｂ）に示すように、金属埋め
込みコンタクト８およびキャパシタ絶縁膜１０の上部
に、それぞれバリアメタル１１ａ、１１ｂを介してＭＩ
Ｍ型容量素子の下部電極取り出し１２および上部電極１
３を形成する。バリアメタル１１ａ、１１ｂとしては例
えばチタン合金等を用いる。下部電極取り出し１２およ
び上部電極１３としては例えばアルミニウム合金を用い
る。
【００１２】バリアメタル１１ａ、１１ｂ、下部電極取
り出し１２および上部電極１３は、例えばチタン合金層
とアルミニウム合金層をスパッタリングにより順次積層
させてから、その上層にフォトリソグラフィ工程により
レジストを形成し、レジストをマスクとしてチタン合金
層およびアルミニウム合金層にＲＩＥを行うことにより
形成する。
【００１３】その後、図示しないが、上部電極１３や層
間絶縁膜４等の上部に、さらに上層の配線やパッシベー
ション膜を形成する。以上の工程によりＭＩＭ型容量素
子が形成される。半導体基板１上にＣＭＯＳやバイポー
ラトランジスタを形成する場合には、前述したように、
上記のＭＩＭ型容量素子の形成工程の一部を、ＢｉＣＭ
ＯＳプロセスと共有化させることができる。
【００１４】
【発明が解決しようとする課題】上記のように、従来の
ＭＩＭ型容量素子の形成工程をＢｉＣＭＯＳプロセスと
共有化させる場合、図６（ａ）に示す下部電極７の形成
工程と、図７（ａ）に示すキャパシタ絶縁膜１０の形成
工程においてエッチングマスクとして用いられるレジス
トを形成するためのフォトリソグラフィ工程をＢｉＣＭ
ＯＳプロセスに追加する必要がある。
【００１５】近年の半導体技術は微細化が進み、それに
伴って各工程で用いられる技術も複雑化している。フォ
トリグラフィー工程において使用されるマスク（レチク
ル）についても、光源の短波長化などに対応させるた
め、１枚当たりの価格は上昇している。
【００１６】フォトリソグラフィ工程を２回追加する場
合、実際の半導体装置の生産においてはマスクを２枚追
加すればよいが、半導体装置の試作段階では通常、１枚
のマスクについて数回のパターン修正が必要であり、マ
スク使用工程が１工程増加することにより、数枚のマス
クの製作が要求される。したがって、マスク費用の増加
が大きく、半導体装置の製造コストを上昇させる一因と
なっている。
【００１７】また、上記のマスク費用以外の問題もあ
る。上記の従来のＭＩＭ型容量素子の形成方法によれ
ば、図７（ｂ）に示すように、層間絶縁膜４と下部電極
７との段差によって上部電極１３の段差被覆性が良好と
ならない場合には、上部電極あるいはその上層の配線が
断線する可能性がある。したがって、半導体装置の高信
頼性が得られないという問題がある。
【００１８】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、配線の断線が防止され
た信頼性の高い半導体装置を提供することを目的とす
る。また、本発明はそのような半導体装置を、マスク費
用の増加を防止しながら製造することが可能である半導
体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板上に形成された
層間絶縁膜と、前記層間絶縁膜上に形成された第１の導
電体層からなる下部電極と、前記下部電極上に形成され
たキャパシタ絶縁膜と、少なくとも前記下部電極の側面
を被覆して前記キャパシタ絶縁膜と接する絶縁体サイド
ウォールと、前記キャパシタ絶縁膜上および前記絶縁体
サイドウォールの表面に形成された第２の導電体層から
なる上部電極とを有することを特徴とする。
【００２０】本発明の半導体装置は、好適には、前記キ
ャパシタ絶縁膜と前記上部電極との層間に、前記絶縁体
サイドウォールに比較してエッチング選択比を十分に小
さくすることが可能である材料からなる保護層を有する
ことを特徴とする。本発明の半導体装置は、さらに好適
には、前記保護層は前記上部電極との導電性を有する材
料からなることを特徴とする。
【００２１】本発明の半導体装置は、好適には、前記層
間絶縁膜と前記下部電極との層間に密着層を有すること
を特徴とする。本発明の半導体装置は、好適には、前記
上部電極は前記キャパシタ絶縁膜上および前記絶縁体サ
イドウォールの表面にバリアメタル層を介して形成され
ていることを特徴とする。
【００２２】これにより、層間絶縁膜と下部電極との段
差が絶縁体サイドウォールによって緩和され、良好な段
差被覆性で上部電極を形成することが可能となる。した
がって、上部電極の断線が防止され、半導体装置の信頼
性を向上させることができる。
【００２３】本発明の半導体装置は、好適には、前記層
間絶縁膜の下層に形成された第３の導電体層からなる配
線と、前記下部電極と離れた位置の前記層間絶縁膜に設
けられ、前記配線に接続する第１のコンタクトホール
と、前記下部電極と前記配線との間の前記層間絶縁膜に
設けられた第２のコンタクトホールと、前記第１のコン
タクトホール上に形成された導電体からなる下部電極引
き出し部とを有することを特徴とする。
【００２４】本発明の半導体装置は、さらに好適には、
前記第１のコンタクトホールおよび前記第２のコンタク
トホール内には、前記第１の導電体層が埋め込まれてい
ることを特徴とする。また、本発明の半導体装置は、好
適には、前記下部電極引き出し部は前記第２の導電体層
からなることを特徴とする。
【００２５】本発明の半導体装置は、好適には、前記半
導体基板はＭＯＳトランジスタを有し、前記配線は前記
ＭＯＳトランジスタのゲート電極と同一の層からなるこ
とを特徴とする。また、本発明の半導体装置は、好適に
は、前記半導体基板はバイポーラトランジスタを有し、
前記配線は前記バイポーラトランジスタのベース引き出
し部とエミッタ引き出し部の少なくとも一方と同一の層
からなることを特徴とする。
【００２６】これにより、ＢｉＣＭＯＳプロセスに少な
いフォトリソグラフィ工程を追加するのみで、ＢｉＣＭ
ＯＳと同一基板上にＭＩＭ型容量素子を形成することが
できる。
【００２７】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板上に層間絶縁
膜を形成する工程と、前記層間絶縁膜上に第１の導電体
層からなる下部電極を形成し、前記下部電極上にキャパ
シタ絶縁膜を形成する工程と、少なくとも前記下部電極
の側面を被覆して前記キャパシタ絶縁膜と接する絶縁体
サイドウォールを形成する工程と、前記キャパシタ絶縁
膜上および前記絶縁体サイドウォールの表面に第２の導
電体層からなる上部電極を形成する工程とを有すること
を特徴とする。
【００２８】本発明の半導体装置の製造方法は、好適に
は、前記下部電極および前記キャパシタ絶縁膜を形成す
る工程は、前記層間絶縁膜上に第１の導電体層を形成す
る工程と、前記第１の導電体層上に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上にフォトリソグラフィ
により所定のパターンを有するレジストを形成する工程
と、前記レジストをマスクとして前記第１の絶縁膜およ
び前記第１の導電体層にエッチングを行い、前記キャパ
シタ絶縁膜および前記下部電極をそれぞれ形成する工程
とを有することを特徴とする。
【００２９】本発明の半導体装置の製造方法は、好適に
は、前記絶縁体サイドウォールを形成する工程は、少な
くとも前記キャパシタ絶縁膜上部および前記キャパシタ
絶縁膜と前記下部電極の側面を被覆する第２の絶縁膜を
形成する工程と、前記下部電極の側面が露出しないよう
に前記第２の絶縁膜をエッチバックして、前記第２の絶
縁膜からなる前記絶縁体サイドウォールを形成する工程
とを有することを特徴とする。
【００３０】本発明の半導体装置の製造方法は、好適に
は、前記第２の絶縁膜を形成する前に、前記第２の絶縁
膜に比較してエッチング選択比を十分に小さくすること
が可能である材料からなる保護層を前記キャパシタ絶縁
膜上部に形成する工程を有することを特徴とする。
【００３１】本発明の半導体装置の製造方法は、好適に
は、前記保護層を形成する工程は、前記層間絶縁膜上に
第１の導電体層を形成する工程と、前記第１の導電体層
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に前記材料からなる層を形成する工程と、前記材料か
らなる層上にフォトリソグラフィにより所定のパターン
を有するレジストを形成する工程と、前記レジストをマ
スクとして前記材料からなる層、前記第１の絶縁膜およ
び前記第１の導電体層にエッチングを行い、前記保護
層、前記キャパシタ絶縁膜および前記下部電極をそれぞ
れ形成する工程とを有することを特徴とする。
【００３２】これにより、下部電極およびその上部のキ
ャパシタ絶縁膜を保護しながら、下部電極の側面に絶縁
体サイドウォールを形成することができる。絶縁体サイ
ドウォールはエッチバックにより形成されるため、フォ
トリソグラフィ工程を必要とせず、従来、キャパシタ絶
縁膜のパターニングに必要とされていたマスクを１枚削
減することが出来る。これにより、半導体装置の試作段
階で使用される分を含めて数枚のマスクを削減すること
ができ、半導体装置の製造コストを低減することが可能
となる。
【００３３】本発明の半導体装置の製造方法は、好適に
は、半導体基板上に前記層間絶縁膜を形成する前に、前
記半導体基板上に第３の導電体層からなる配線を形成す
る工程と、前記層間絶縁膜を形成後、前記下部電極を形
成する前に、前記下部電極と離れた位置の前記層間絶縁
膜に前記配線に至る第１の開口部を形成し、前記下部電
極と前記配線との間の前記層間絶縁膜に第２の開口部を
形成する工程と、前記第１の導電体層の形成時に、前記
第１の開口部および前記第２の開口部に前記第１の導電
体層を埋め込んで、第１のコンタクトホールと第２のコ
ンタクトホールをそれぞれ形成する工程と、前記第１の
コンタクトホール上に導電体からなる下部電極引き出し
部を形成する工程とを有することを特徴とする。
【００３４】本発明の半導体装置の製造方法は、好適に
は、前記下部電極引き出し部を形成する工程は、前記キ
ャパシタ絶縁膜上および前記絶縁体サイドウォールの表
面および前記層間絶縁膜上に前記第２の導電体層を形成
する工程と、前記第２の導電体層にエッチングを行い、
前記上部電極と前記下部電極引き出し部を形成する工程
とを有することを特徴とする。
【００３５】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板にＭＯＳトランジスタを形成する工
程を有し、前記配線を形成する工程は前記ＭＯＳトラン
ジスタのゲート電極を形成する工程と同一の工程である
ことを特徴とする。また、本発明の半導体装置の製造方
法は、好適には、前記半導体基板にバイポーラトランジ
スタを形成する工程を有し、前記配線を形成する工程は
前記バイポーラトランジスタのベース引き出し部とエミ
ッタ引き出し部の少なくとも一方を形成する工程と同一
の工程であることを特徴とする。
【００３６】これにより、上部電極の断線が防止された
信頼性の高い容量素子を、ＢｉＣＭＯＳと同一の基板上
に、ＢｉＣＭＯＳプロセスに少ない工程を追加するのみ
で形成することが可能となる。このとき、ＢｉＣＭＯＳ
プロセスに追加されるフォトリソグラフィ工程は従来の
２工程に対して１工程でよく、マスク費用を含めた製造
コストの増加を抑制することができる。
【００３７】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。図１は本実施形態の半導体装置に形成される
ＭＩＭ型容量素子の断面図である。図１のＭＩＭ型容量
素子においては半導体基板１上にフィールド絶縁膜２が
形成され、フィールド絶縁膜２の上層に下部電極引き出
しとなる導電プレート３が形成されている。導電プレー
ト３およびフィールド絶縁膜２の上層には層間絶縁膜４
が形成され、層間絶縁膜４には導電プレート３に接続す
るコンタクトホール４ａ、４ｂが設けられている。
【００３８】層間絶縁膜４の上層には、密着層５を介し
て下部電極７が形成されている。下部電極７の上層には
キャパシタ絶縁膜１０が形成され、下部電極７およびキ
ャパシタ絶縁膜１０の側面には絶縁体サイドウォール１
４が形成されている。キャパシタ絶縁膜１０の上層には
キャップ金属層１５が形成されている。
【００３９】キャップ金属層１５および絶縁体サイドウ
ォール１４を被覆するように、バリアメタル１１ｂを介
して上部電極１３が形成されている。また、コンタクト
ホール４ａには密着層５を介して金属埋め込みコンタク
ト８が形成され、その上層にバリアメタル１１ａを介し
て下部電極取り出し１２が形成されている。
【００４０】上記の本実施形態のＭＩＭ型容量素子の構
造によれば、少なくとも下部電極７およびキャパシタ絶
縁膜９に絶縁体サイドウォール１４が形成される。した
がって、図７（ｂ）に示す従来の構造に比較して、下部
電極７による段差が緩和され、上部電極１３およびその
上層に形成される配線（不図示）等を良好な被覆性で形
成することができる。これにより、上部電極の断線を防
止して、半導体装置の信頼性を向上させることができ
る。
【００４１】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、半導体基板１上にフィールド絶縁膜２を形成する。
フィールド絶縁膜２は例えば、選択酸化法（ＬＯＣＯ
Ｓ）により形成する。
【００４２】次に、図２（ｂ）に示すように、フィール
ド絶縁膜２上に導電プレート３を形成する。導電プレー
ト３はＭＩＭ型容量素子の下部電極引き出しのために形
成される。導電プレート３としては例えば、高濃度に不
純物をドープした多結晶シリコンまたはその上層に金属
シリサイドを積層させた低抵抗層が用いられる。このよ
うな低抵抗層上に、フォトリソグラフィ工程によりレジ
ストを形成し、レジストをマスクとして例えばＲＩＥを
行うことにより、導電プレート３が形成される。
【００４３】ＭＩＭ型容量素子をＢｉＣＭＯＳプロセス
と共有化させる場合には、導電プレート３は例えばＣＭ
ＯＳのゲート電極やバイポーラトランジスタのベース引
き出し、エミッタ引き出し等と同時に形成される。ま
た、導電プレート３をＭＩＭ型容量素子の上部電極より
も下層の金属配線として用いたり、あるいは、導電プレ
ート３と同時にＭＩＭ型容量素子の上部電極よりも下層
の金属配線を形成してもよい。
【００４４】次に、図３（ａ）に示すように、フィール
ド絶縁膜２および導電プレート３の上層に層間絶縁膜４
を堆積してから、導電プレート３に接続するコンタクト
ホール４ａ、４ｂを層間絶縁膜４に形成する。コンタク
トホール４ａは下部電極取り出しと導電プレート３との
接続のために設けられ、コンタクトホール４ｂは下部電
極と導電プレート３との接続のために設けられる。層間
絶縁膜４としては例えばシリコン酸化膜等を、ＣＶＤに
より形成する。
【００４５】コンタクトホール４ａ、４ｂを形成するに
は、例えば、層間絶縁膜４上にフォトリソグラフィ工程
によりレジストを形成してから、レジストをマスクとし
たＲＩＥを行う。層間絶縁膜４へのコンタクトホール４
ａ、４ｂの形成は、ＢｉＣＭＯＳプロセスにおける例え
ばゲート電極取り出しのためのコンタクトホールを層間
絶縁膜４に形成する工程と共有化させることができる。
【００４６】次に、図３（ｂ）に示すように、層間絶縁
膜４上およびコンタクトホール４ａ、４ｂ内部に密着層
５およびタングステン層６を順次積層する。密着層５と
しては例えばスパッタリングにより窒化チタン膜等を形
成する。タングステン層６は例えばＣＶＤによりコンタ
クトホール４ａ、４ｂが埋め込まれる厚さ以上で形成す
る。
【００４７】次に、４（ａ）に示すように、タングステ
ン層６の上層にＭＩＭ型容量素子のキャパシタ絶縁膜１
０となる絶縁膜９を形成する。さらに、その上層にキャ
ップ金属層１５となる金属層１６を積層させる。絶縁膜
９としては例えば、ＣＶＤにより窒化ケイ素や酸化タン
タル等を所望の厚さで堆積する。金属層１６としては例
えば、スパッタリングにより窒化チタン等を堆積する。
【００４８】次に、図４（ｂ）に示すように、ＭＩＭ型
容量素子の下部電極７、キャパシタ絶縁膜１０およびキ
ャップ金属層１５を形成し、同時に、下部電極取り出し
部に金属埋め込みコンタクト８を形成する。これらを形
成するには、例えば、タングステン層６上にフォトリソ
グラフィ工程によりレジストを形成し、レジストをマス
クとしたＲＩＥを行う。
【００４９】次に、図５（ａ）に示すように、下部電極
７およびキャパシタ絶縁膜１０の側面が被覆されるよう
に、キャップ金属層１５および層間絶縁膜４の上層に、
絶縁膜１７を形成する。絶縁膜１７は絶縁体サイドウォ
ール１４となる。絶縁膜１７としては例えばＣＶＤによ
り酸化ケイ素等を堆積する。
【００５０】次に、図５（ｂ）に示すように、下部電極
７の側面を被覆する絶縁体サイドウォール１４を形成す
る。絶縁体サイドウォール１４は、例えばＲＩＥにより
絶縁膜１７を、下部電極７が露出しないようにエッチバ
ックして形成する。このとき、キャップ金属層１５はキ
ャパシタ絶縁膜１０を保護する。
【００５１】次に、図１に示すように、金属埋め込みコ
ンタクト８およびキャップ金属層１５の上部に、それぞ
れバリアメタル１１ａ、１１ｂを介してＭＩＭ型容量素
子の下部電極取り出し１２および上部電極１３を形成す
る。バリアメタル１１ａ、１１ｂとしては例えばチタン
合金等を用いる。下部電極取り出し１２および上部電極
１３としては例えばアルミニウム合金を用いる。
【００５２】バリアメタル１１ａ、１１ｂ、下部電極取
り出し１２および上部電極１３は、例えばチタン合金層
とアルミニウム合金層をスパッタリングにより順次積層
させてから、その上層にフォトリソグラフィ工程により
レジストを形成し、レジストをマスクとしてチタン合金
層およびアルミニウム合金層にＲＩＥを行うことにより
形成する。その後、図示しないが、上部電極１３や層間
絶縁膜４等の上部に、さらに上層の配線やパッシベーシ
ョン膜を形成する。
【００５３】上記の本実施形態の半導体装置の製造方法
によれば、下部電極７の上部を被覆するキャパシタ絶縁
膜１０のパターニングを下部電極７のパターニングと同
一のマスクを用いて行う。また、下部電極７の側面を被
覆する絶縁膜１７についてはエッチバックにより絶縁体
サイドウォール１４とする。
【００５４】したがって、従来、下部電極の上部および
側面を被覆するキャパシタ絶縁膜を形成するために必要
とされたフォトリソグラフィ工程を１工程削減すること
が出来る。これにより、試作段階のマスクを含めて数枚
のマスクが不要となり、半導体装置の製造コストを削減
することが可能となる。
【００５５】また、上記の本発明の実施形態の半導体装
置の製造方法によれば、エッチバックにより形成された
絶縁体サイドウォール１４の表面に上部電極１３が形成
される。したがって、下部電極７と下地である層間絶縁
膜４との段差が緩和され、上部電極１３を良好な被覆性
で形成することが可能となる。これにより、上部電極の
被覆率が向上し、上部電極の断線が防止されるため、半
導体装置の信頼性を向上させることができる。
【００５６】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態のＭＩＭ型容量素子をＢｉＣＭＯＳプロセス
と共通のプロセスで形成する場合には、上記以外のプロ
セスの組み合わせとしてもよい。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。
【００５７】
【発明の効果】本発明の半導体装置によれば、上部電極
や配線の断線を防止して半導体装置の信頼性を向上させ
ることができる。本発明の半導体装置の製造方法によれ
ば、製造コストの上昇を抑制して、信頼性の高い半導体
装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置のＭＩＭ型キャパシタ容量
素子を示す断面図である。
【図２】（ａ）および（ｂ）は本発明および従来の半導
体装置の製造方法の製造工程を示す断面図であり、
（ａ）はフィールド絶縁膜形成工程まで、（ｂ）は導電
プレート形成工程までを示す。
【図３】（ａ）および（ｂ）は本発明および従来の半導
体装置の製造方法の製造工程を示す断面図であり、
（ａ）はコンタクトホール形成工程まで、（ｂ）はタン
グステン層形成工程までを示す。
【図４】（ａ）および（ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は金属層
形成工程まで、（ｂ）は下部電極およびその上部のキャ
パシタ絶縁膜パターニング工程までを示す。
【図５】（ａ）および（ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は絶縁体
サイドウォールとなる絶縁膜形成工程まで、（ｂ）は絶
縁体サイドウォール形成工程までを示す。
【図６】（ａ）および（ｂ）は図３（ｂ）に続く従来の
半導体装置の製造方法の製造工程を示す断面図であり、
（ａ）は下部電極形成工程まで、（ｂ）はキャパシタ絶
縁膜となる絶縁膜形成工程までを示す。
【図７】（ａ）および（ｂ）は従来の半導体装置の製造
方法の製造工程を示す断面図であり、（ａ）はキャパシ
タ絶縁膜形成工程まで、（ｂ）は上部電極および下部電
極取り出し形成工程までを示す。
【符号の説明】
１…半導体基板、２…フィールド絶縁膜、３…導電プレ
ート、４…層間絶縁膜、４ａ、４ｂ…コンタクトホー
ル、５…密着層、６…タングステン層、７…下部電極、
８…金属埋め込みコンタクト、９…絶縁膜、１０…キャ
パシタ絶縁膜、１１ａ、１１ｂ…バリアメタル、１２…
下部電極取り出し、１３…上部電極、１４…絶縁体サイ
ドウォール、１５…キャップ金属層、１６…金属層、１
７…絶縁膜。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第１の導電体層からなる
    下部電極と、 前記下部電極上に形成されたキャパシタ絶縁膜と、 少なくとも前記下部電極の側面を被覆して前記キャパシ
    タ絶縁膜と接する絶縁体サイドウォールと、 前記キャパシタ絶縁膜上および前記絶縁体サイドウォー
    ルの表面に形成された第２の導電体層からなる上部電極
    とを有する半導体装置。
  2. 【請求項２】前記キャパシタ絶縁膜と前記上部電極との
    層間に、前記絶縁体サイドウォールに比較してエッチン
    グ選択比を十分に小さくすることが可能である材料から
    なる保護層を有する請求項１記載の半導体装置。
  3. 【請求項３】前記保護層は前記上部電極との導電性を有
    する材料からなる請求項２記載の半導体装置。
  4. 【請求項４】前記層間絶縁膜と前記下部電極との層間に
    密着層を有する請求項１記載の半導体装置。
  5. 【請求項５】前記上部電極は前記キャパシタ絶縁膜上お
    よび前記絶縁体サイドウォールの表面にバリアメタル層
    を介して形成されている請求項１記載の半導体装置。
  6. 【請求項６】前記層間絶縁膜の下層に形成された第３の
    導電体層からなる配線と、 前記下部電極と離れた位置の前記層間絶縁膜に設けら
    れ、前記配線に接続する第１のコンタクトホールと、 前記下部電極と前記配線との間の前記層間絶縁膜に設け
    られた第２のコンタクトホールと、 前記第１のコンタクトホール上に形成された導電体から
    なる下部電極引き出し部とを有する請求項１記載の半導
    体装置。
  7. 【請求項７】前記第１のコンタクトホールおよび前記第
    ２のコンタクトホール内には、前記第１の導電体層が埋
    め込まれている請求項６記載の半導体装置。
  8. 【請求項８】前記下部電極引き出し部は前記第２の導電
    体層からなる請求項６記載の半導体装置。
  9. 【請求項９】前記半導体基板はＭＯＳトランジスタを有
    し、 前記配線は前記ＭＯＳトランジスタのゲート電極と同一
    の層からなる請求項６記載の半導体装置。
  10. 【請求項１０】前記半導体基板はバイポーラトランジス
    タを有し、 前記配線は前記バイポーラトランジスタのベース引き出
    し部とエミッタ引き出し部の少なくとも一方と同一の層
    からなる請求項６記載の半導体装置。
  11. 【請求項１１】半導体基板上に層間絶縁膜を形成する工
    程と、 前記層間絶縁膜上に第１の導電体層からなる下部電極を
    形成し、前記下部電極上にキャパシタ絶縁膜を形成する
    工程と、 少なくとも前記下部電極の側面を被覆して前記キャパシ
    タ絶縁膜と接する絶縁体サイドウォールを形成する工程
    と、 前記キャパシタ絶縁膜上および前記絶縁体サイドウォー
    ルの表面に第２の導電体層からなる上部電極を形成する
    工程とを有する半導体装置の製造方法。
  12. 【請求項１２】前記下部電極および前記キャパシタ絶縁
    膜を形成する工程は、前記層間絶縁膜上に第１の導電体
    層を形成する工程と、 前記第１の導電体層上に第１の絶縁膜を形成する工程
    と、 前記第１の絶縁膜上にフォトリソグラフィにより所定の
    パターンを有するレジストを形成する工程と、 前記レジストをマスクとして前記第１の絶縁膜および前
    記第１の導電体層にエッチングを行い、前記キャパシタ
    絶縁膜および前記下部電極をそれぞれ形成する工程とを
    有する請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】前記絶縁体サイドウォールを形成する工
    程は、少なくとも前記キャパシタ絶縁膜上部および前記
    キャパシタ絶縁膜と前記下部電極の側面を被覆する第２
    の絶縁膜を形成する工程と、 前記下部電極の側面が露出しないように前記第２の絶縁
    膜をエッチバックして、前記第２の絶縁膜からなる前記
    絶縁体サイドウォールを形成する工程とを有する請求項
    １１記載の半導体装置の製造方法。
  14. 【請求項１４】前記第２の絶縁膜を形成する前に、前記
    第２の絶縁膜に比較してエッチング選択比を十分に小さ
    くすることが可能である材料からなる保護層を前記キャ
    パシタ絶縁膜上部に形成する工程を有する請求項１３記
    載の半導体装置の製造方法。
  15. 【請求項１５】前記保護層を形成する工程は、前記層間
    絶縁膜上に第１の導電体層を形成する工程と、 前記第１の導電体層上に第１の絶縁膜を形成する工程
    と、 前記第１の絶縁膜上に前記材料からなる層を形成する工
    程と、 前記材料からなる層上にフォトリソグラフィにより所定
    のパターンを有するレジストを形成する工程と、 前記レジストをマスクとして前記材料からなる層、前記
    第１の絶縁膜および前記第１の導電体層にエッチングを
    行い、前記保護層、前記キャパシタ絶縁膜および前記下
    部電極をそれぞれ形成する工程とを有する請求項１４記
    載の半導体装置の製造方法。
  16. 【請求項１６】半導体基板上に前記層間絶縁膜を形成す
    る前に、前記半導体基板上に第３の導電体層からなる配
    線を形成する工程と、 前記層間絶縁膜を形成後、前記下部電極を形成する前
    に、前記下部電極と離れた位置の前記層間絶縁膜に前記
    配線に至る第１の開口部を形成し、前記下部電極と前記
    配線との間の前記層間絶縁膜に第２の開口部を形成する
    工程と、 前記第１の導電体層の形成時に、前記第１の開口部およ
    び前記第２の開口部に前記第１の導電体層を埋め込ん
    で、第１のコンタクトホールと第２のコンタクトホール
    をそれぞれ形成する工程と、 前記第１のコンタクトホール上に導電体からなる下部電
    極引き出し部を形成する工程とを有する請求項１１記載
    の半導体装置の製造方法。
  17. 【請求項１７】前記下部電極引き出し部を形成する工程
    は、前記キャパシタ絶縁膜上および前記絶縁体サイドウ
    ォールの表面および前記層間絶縁膜上に前記第２の導電
    体層を形成する工程と、 前記第２の導電体層にエッチングを行い、前記上部電極
    と前記下部電極引き出し部を形成する工程とを有する請
    求項１６記載の半導体装置の製造方法。
  18. 【請求項１８】前記半導体基板にＭＯＳトランジスタを
    形成する工程を有し、 前記配線を形成する工程は前記ＭＯＳトランジスタのゲ
    ート電極を形成する工程と同一の工程である請求項１６
    記載の半導体装置の製造方法。
  19. 【請求項１９】前記半導体基板にバイポーラトランジス
    タを形成する工程を有し、 前記配線を形成する工程は前記バイポーラトランジスタ
    のベース引き出し部とエミッタ引き出し部の少なくとも
    一方を形成する工程と同一の工程である請求項１６記載
    の半導体装置の製造方法。
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