JPH1168047A - 半導体装置の製造方法およびキャパシタ - Google Patents
半導体装置の製造方法およびキャパシタInfo
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- JPH1168047A JPH1168047A JP9219547A JP21954797A JPH1168047A JP H1168047 A JPH1168047 A JP H1168047A JP 9219547 A JP9219547 A JP 9219547A JP 21954797 A JP21954797 A JP 21954797A JP H1168047 A JPH1168047 A JP H1168047A
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Abstract
(57)【要約】
【課題】 孔径の小さいコンタクト孔への導電材料の埋
め込みが可能で、信頼性および生産性に優れたキャパシ
タを形成可能な半導体製造方法を提供する。 【解決手段】 本発明では、Ｓｉ基板４上に例えばMOSF
ET１とキャパシタとを形成する。MOSFET１を分離するフ
ィールド酸化膜２上にポリシリコン層３を形成し、MOSF
ET１の電極形成領域５，６とポリシリコン層３の各上面
にシリサイド層９を形成する。次に、基板上面全体に層
間絶縁膜１０を形成した後に、素子コンタクト孔１１、
容量コンタクト孔１２、容量下部電極コンタクト孔１３
を形成する。次に、基板上面全体に配線メタル層１４を
形成して基板上面を平坦化する。次に、容量コンタクト
孔１２に埋め込まれた配線メタル層１４の上面に誘電体
層１５を形成した後、基板上面にMOSFET１の電極配線部
１６と、キャパシタの上部電極配線部１７と、キャパシ
タの下部電極配線部１８とを形成する。
め込みが可能で、信頼性および生産性に優れたキャパシ
タを形成可能な半導体製造方法を提供する。 【解決手段】 本発明では、Ｓｉ基板４上に例えばMOSF
ET１とキャパシタとを形成する。MOSFET１を分離するフ
ィールド酸化膜２上にポリシリコン層３を形成し、MOSF
ET１の電極形成領域５，６とポリシリコン層３の各上面
にシリサイド層９を形成する。次に、基板上面全体に層
間絶縁膜１０を形成した後に、素子コンタクト孔１１、
容量コンタクト孔１２、容量下部電極コンタクト孔１３
を形成する。次に、基板上面全体に配線メタル層１４を
形成して基板上面を平坦化する。次に、容量コンタクト
孔１２に埋め込まれた配線メタル層１４の上面に誘電体
層１５を形成した後、基板上面にMOSFET１の電極配線部
１６と、キャパシタの上部電極配線部１７と、キャパシ
タの下部電極配線部１８とを形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上にキ
ャパシタを形成する技術に関するものである。
ャパシタを形成する技術に関するものである。
【０００２】
【従来の技術】半導体基板上には、トランジスタなどの
能動素子だけではなく、抵抗やキャパシタなどの受動素
子も形成される。図８はキャパシタを有する半導体装置
の従来の製造工程図であり、MOSFETとキャパシタを隣接
して形成する例を示している。
能動素子だけではなく、抵抗やキャパシタなどの受動素
子も形成される。図８はキャパシタを有する半導体装置
の従来の製造工程図であり、MOSFETとキャパシタを隣接
して形成する例を示している。
【０００３】図８（ａ）では、MOSFETのゲート領域、ド
レイン領域およびソース領域の上面と、キャパシタの下
部電極形成領域の上面とに、公知のサリサイドプロセス
によりシリサイド層９を形成する。
レイン領域およびソース領域の上面と、キャパシタの下
部電極形成領域の上面とに、公知のサリサイドプロセス
によりシリサイド層９を形成する。
【０００４】図８（ａ）の工程が終了すると、次に図８
（ｂ）に示すように、基板上面全体に層間絶縁膜１０を
形成してその上面を平坦化し、キャパシタ形成領域に開
口部（以下、容量コンタクト孔１２と呼ぶ）を形成す
る。次に、スパッタ法やＣＶＤ法などにより基板上面全
体に誘電体層１５を形成した後、図８（ｃ）に示すよう
に、異方性エッチング等によりキャパシタ形成領域のみ
誘電体層１５を残し、それ以外の誘電体層１５を除去す
る。
（ｂ）に示すように、基板上面全体に層間絶縁膜１０を
形成してその上面を平坦化し、キャパシタ形成領域に開
口部（以下、容量コンタクト孔１２と呼ぶ）を形成す
る。次に、スパッタ法やＣＶＤ法などにより基板上面全
体に誘電体層１５を形成した後、図８（ｃ）に示すよう
に、異方性エッチング等によりキャパシタ形成領域のみ
誘電体層１５を残し、それ以外の誘電体層１５を除去す
る。
【０００５】次に、図８（ｄ）に示すように、異方性エ
ッチング等によりMOSFET１の素子コンタクト領域に開口
部（以下、素子コンタクト孔１１と呼ぶ）を形成し、シ
リサイド層９を露出させる。次に、図８（ｅ）に示すよ
うに、容量コンタクト孔１２と素子コンタクト孔１１の
内部およびその上面に、一層目の配線を兼ねた上部電極
１６，１７を形成する。
ッチング等によりMOSFET１の素子コンタクト領域に開口
部（以下、素子コンタクト孔１１と呼ぶ）を形成し、シ
リサイド層９を露出させる。次に、図８（ｅ）に示すよ
うに、容量コンタクト孔１２と素子コンタクト孔１１の
内部およびその上面に、一層目の配線を兼ねた上部電極
１６，１７を形成する。
【０００６】
【発明が解決しようとする課題】集積回路の集積度は次
第に高くなる傾向にあり、それとともにデザインルール
に対する要求も厳しくなり、コンタクトサイズも０．６
μｍ以下になってきた。ところが、コンタクトサイズが
小さくなると、コンタクト孔に導電性材料を埋め込むの
が技術的に難しくなり、抵抗値が高くなったり、不良率
が増えたりする。
第に高くなる傾向にあり、それとともにデザインルール
に対する要求も厳しくなり、コンタクトサイズも０．６
μｍ以下になってきた。ところが、コンタクトサイズが
小さくなると、コンタクト孔に導電性材料を埋め込むの
が技術的に難しくなり、抵抗値が高くなったり、不良率
が増えたりする。
【０００７】このような問題に対する対策として、シリ
サイド上に選択的に成膜可能なタングステンＷをコンタ
クト孔に埋め込む技術が提案されている。ところが、図
８（ｅ）のように誘電体層１５の上面にタングステンＷ
を埋め込もうとしても、タングステンＷは誘電体に対す
る接着性が悪いため、キャパシタ孔の面積が大きい場合
には、タングステンＷがはがれるおそれがある。また、
タングステンＷを成膜する際には、その前工程としてBC
L3と呼ばれるガスで絶縁膜上面を軽くエッチングする必
要があり、この処理によって誘電体層１５の上面がダメ
ージを受けるおそれもあり、キャパシタの信頼性が低下
してしまう。
サイド上に選択的に成膜可能なタングステンＷをコンタ
クト孔に埋め込む技術が提案されている。ところが、図
８（ｅ）のように誘電体層１５の上面にタングステンＷ
を埋め込もうとしても、タングステンＷは誘電体に対す
る接着性が悪いため、キャパシタ孔の面積が大きい場合
には、タングステンＷがはがれるおそれがある。また、
タングステンＷを成膜する際には、その前工程としてBC
L3と呼ばれるガスで絶縁膜上面を軽くエッチングする必
要があり、この処理によって誘電体層１５の上面がダメ
ージを受けるおそれもあり、キャパシタの信頼性が低下
してしまう。
【０００８】さらに、図８に示す従来のキャパシタ製造
方法では、半導体素子のコンタクト部分にキャパシタ用
の誘電体層が入り込むのを防ぐために、キャパシタ用の
誘電体層１５を形成した後に、MOSFET１などの素子コン
タクト孔１１を形成しており、キャパシタを形成する分
だけ、リソグラフィの回数が増えて製造工程が複雑化し
てしまう。
方法では、半導体素子のコンタクト部分にキャパシタ用
の誘電体層が入り込むのを防ぐために、キャパシタ用の
誘電体層１５を形成した後に、MOSFET１などの素子コン
タクト孔１１を形成しており、キャパシタを形成する分
だけ、リソグラフィの回数が増えて製造工程が複雑化し
てしまう。
【０００９】また、図８のように、絶縁膜に孔を掘って
孔に沿ってキャパシタを形成するような構造にすると、
キャパシタの上部電極の上面に、上層の配線層につなが
るコンタクト孔を形成するのが技術的に難しくなる。そ
の理由は、キャパシタ孔の形状に形成する分、二層配線
用のコンタクト孔が深くなるためである。このため、キ
ャパシタの横側に、上層の配線層に接続するためのコン
タクト領域を設けなければならず、集積度を上げること
ができない。また、キャパシタの横側にコンタクト領域
を設けて上層の配線層と接続するようにすると、抵抗成
分が増えて高周波特性が悪くなるという問題がある。
孔に沿ってキャパシタを形成するような構造にすると、
キャパシタの上部電極の上面に、上層の配線層につなが
るコンタクト孔を形成するのが技術的に難しくなる。そ
の理由は、キャパシタ孔の形状に形成する分、二層配線
用のコンタクト孔が深くなるためである。このため、キ
ャパシタの横側に、上層の配線層に接続するためのコン
タクト領域を設けなければならず、集積度を上げること
ができない。また、キャパシタの横側にコンタクト領域
を設けて上層の配線層と接続するようにすると、抵抗成
分が増えて高周波特性が悪くなるという問題がある。
【００１０】本発明は、このような問題点に鑑みてなさ
れたものであり、その目的は、孔径の小さいコンタクト
孔に対しても導電材料を確実に埋め込むことができ、信
頼性および生産性に優れたキャパシタを形成することが
できる半導体製造方法と、高集積化が可能なキャパシタ
とを提供することにある。
れたものであり、その目的は、孔径の小さいコンタクト
孔に対しても導電材料を確実に埋め込むことができ、信
頼性および生産性に優れたキャパシタを形成することが
できる半導体製造方法と、高集積化が可能なキャパシタ
とを提供することにある。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、半導体基板上の第１の導電
層の上面に形成されるキャパシタと、半導体基板上の第
２の導電層を電極の一部として形成される半導体素子と
を備えた半導体装置の製造方法であって、前記第１およ
び第２の導電層の上面を含めた基板上面に絶縁層を形成
する第１の工程と、前記絶縁層の一部に、容量コンタク
ト孔を形成して前記第１の導電層を露出させ、同時に、
素子コンタクト孔を形成して前記第２の導電層を露出さ
せる第２の工程と、前記容量コンタクト孔および前記素
子コンタクト孔の内部を含めて基板上面に第３の導電層
を形成した後に、基板上面を平坦化して前記絶縁層を露
出させる第３の工程と、前記容量コンタクト孔の内部に
形成された前記第３の導電層の上面に、前記キャパシタ
の一部を構成する誘電体層を形成する第４の工程と、前
記誘電体層の上面に、前記キャパシタの上部電極となる
第４の導電層を形成し、かつ、前記素子コンタクト孔の
内部に形成された前記第３の導電層の上面に、前記第４
の導電層と同一材料からなる第５の導電層を同時に形成
する第５の工程と、を備える。
ために、請求項１の発明は、半導体基板上の第１の導電
層の上面に形成されるキャパシタと、半導体基板上の第
２の導電層を電極の一部として形成される半導体素子と
を備えた半導体装置の製造方法であって、前記第１およ
び第２の導電層の上面を含めた基板上面に絶縁層を形成
する第１の工程と、前記絶縁層の一部に、容量コンタク
ト孔を形成して前記第１の導電層を露出させ、同時に、
素子コンタクト孔を形成して前記第２の導電層を露出さ
せる第２の工程と、前記容量コンタクト孔および前記素
子コンタクト孔の内部を含めて基板上面に第３の導電層
を形成した後に、基板上面を平坦化して前記絶縁層を露
出させる第３の工程と、前記容量コンタクト孔の内部に
形成された前記第３の導電層の上面に、前記キャパシタ
の一部を構成する誘電体層を形成する第４の工程と、前
記誘電体層の上面に、前記キャパシタの上部電極となる
第４の導電層を形成し、かつ、前記素子コンタクト孔の
内部に形成された前記第３の導電層の上面に、前記第４
の導電層と同一材料からなる第５の導電層を同時に形成
する第５の工程と、を備える。
【００１２】請求項２の発明は、半導体基板上の第１の
導電層の上面に形成されるキャパシタと、半導体基板上
の第２の導電層を電極の一部として形成される半導体素
子とを備えた半導体装置の製造方法であって、前記第１
および第２の導電層の上面を含めた基板上面に絶縁層を
形成する第１の工程と、前記絶縁層の一部に、容量コン
タクト孔を形成して前記第１の導電層を露出させ、同時
に、素子コンタクト孔を形成して前記第２の導電層を露
出させる第２の工程と、前記容量コンタクト孔および前
記素子コンタクト孔の内部にそれぞれ、選択的に成膜可
能な導電材料を埋め込んで第３の導電層を形成した後
に、基板上面を平坦化する第３の工程と、前記容量コン
タクト孔の内部に形成された前記第３の導電層の上面
に、前記キャパシタの一部を構成する誘電体層を形成す
る第４の工程と、前記誘電体層の上面に、前記キャパシ
タの上部電極となる第４の導電層を形成し、かつ、前記
素子コンタクト孔の内部に形成された前記第３の導電層
の上面に、前記第４の導電層と同一材料からなる第５の
導電層を同時に形成する第５の工程と、を備える。
導電層の上面に形成されるキャパシタと、半導体基板上
の第２の導電層を電極の一部として形成される半導体素
子とを備えた半導体装置の製造方法であって、前記第１
および第２の導電層の上面を含めた基板上面に絶縁層を
形成する第１の工程と、前記絶縁層の一部に、容量コン
タクト孔を形成して前記第１の導電層を露出させ、同時
に、素子コンタクト孔を形成して前記第２の導電層を露
出させる第２の工程と、前記容量コンタクト孔および前
記素子コンタクト孔の内部にそれぞれ、選択的に成膜可
能な導電材料を埋め込んで第３の導電層を形成した後
に、基板上面を平坦化する第３の工程と、前記容量コン
タクト孔の内部に形成された前記第３の導電層の上面
に、前記キャパシタの一部を構成する誘電体層を形成す
る第４の工程と、前記誘電体層の上面に、前記キャパシ
タの上部電極となる第４の導電層を形成し、かつ、前記
素子コンタクト孔の内部に形成された前記第３の導電層
の上面に、前記第４の導電層と同一材料からなる第５の
導電層を同時に形成する第５の工程と、を備える。
【００１３】請求項３の発明は、半導体基板上の第１の
導電層の上面に形成されるキャパシタと、半導体基板上
の第２の導電層を電極の一部として形成される半導体素
子とを備えた半導体装置の製造方法であって、表面がシ
リサイドかメタルである前記第１および第２の導電層の
上面を含めた基板上面に絶縁層を形成する第１の工程
と、前記第１の導電層上部の絶縁層の一部に、互いに分
離された複数の容量コンタクト孔を形成してそれぞれ前
記第１の導電層を露出させ、同時に、素子コンタクト孔
を形成して前記第２の導電層を露出させる第２の工程
と、前記複数の容量コンタクト孔および前記素子コンタ
クト孔の内部にそれぞれ、選択的に成膜可能な導電材料
を埋め込んで第３の導電層を形成した後に、必要に応じ
て基板上面を平坦化する第３の工程と、前記複数の容量
コンタクト孔の各内部に形成された前記第３の導電層の
上面に、前記キャパシタの一部を構成する誘電体層を形
成する第４の工程と、前記誘電体層の上面に、前記キャ
パシタの上部電極となる第４の導電層を形成するととも
に、前記素子コンタクト孔の内部に形成された前記第３
の導電層の上面に、前記第４の導電層と同一材料からな
る第５の導電層を同時に形成する第５の工程と、を備え
る。
導電層の上面に形成されるキャパシタと、半導体基板上
の第２の導電層を電極の一部として形成される半導体素
子とを備えた半導体装置の製造方法であって、表面がシ
リサイドかメタルである前記第１および第２の導電層の
上面を含めた基板上面に絶縁層を形成する第１の工程
と、前記第１の導電層上部の絶縁層の一部に、互いに分
離された複数の容量コンタクト孔を形成してそれぞれ前
記第１の導電層を露出させ、同時に、素子コンタクト孔
を形成して前記第２の導電層を露出させる第２の工程
と、前記複数の容量コンタクト孔および前記素子コンタ
クト孔の内部にそれぞれ、選択的に成膜可能な導電材料
を埋め込んで第３の導電層を形成した後に、必要に応じ
て基板上面を平坦化する第３の工程と、前記複数の容量
コンタクト孔の各内部に形成された前記第３の導電層の
上面に、前記キャパシタの一部を構成する誘電体層を形
成する第４の工程と、前記誘電体層の上面に、前記キャ
パシタの上部電極となる第４の導電層を形成するととも
に、前記素子コンタクト孔の内部に形成された前記第３
の導電層の上面に、前記第４の導電層と同一材料からな
る第５の導電層を同時に形成する第５の工程と、を備え
る。
【００１４】請求項４の発明は、半導体基板上の第１の
導電層の上面に形成されるキャパシタと、半導体基板上
の第２の導電層を電極の一部として形成される半導体素
子とを備えた半導体装置の製造方法であって、前記第１
および第２の導電層の上面を含めた基板上面に絶縁層を
形成する第１の工程と、前記絶縁層の一部に、容量コン
タクト孔を形成して前記第１の導電層を露出させ、同時
に、素子コンタクト孔を形成して前記第２の導電層を露
出させる第２の工程と、前記容量コンタクト孔および前
記素子コンタクト孔の内部と基板上面とをメタル層でコ
ーティングし、前記コーティングされた孔内に十分成膜
することができる導電材料からなる第３の導電層を、Ｃ
ＶＤ法を用いて前記メタル層の上面に形成して前記容量
コンタクト孔および前記素子コンタクト孔への埋め込み
を行った後に、基板上面を平坦化して前記絶縁層を露出
させる第３の工程と、前記容量コンタクト孔の内部に形
成された前記第３の導電層の上面に、前記キャパシタの
一部を構成する誘電体層を形成する第４の工程と、前記
誘電体層の上面に、前記キャパシタの上部電極となる第
４の導電層を形成し、かつ、前記素子コンタクト孔の内
部に形成された前記第３の導電層の上面に、前記第４の
導電層と同一材料からなる第５の導電層を同時に形成す
る第５の工程と、を備える。
導電層の上面に形成されるキャパシタと、半導体基板上
の第２の導電層を電極の一部として形成される半導体素
子とを備えた半導体装置の製造方法であって、前記第１
および第２の導電層の上面を含めた基板上面に絶縁層を
形成する第１の工程と、前記絶縁層の一部に、容量コン
タクト孔を形成して前記第１の導電層を露出させ、同時
に、素子コンタクト孔を形成して前記第２の導電層を露
出させる第２の工程と、前記容量コンタクト孔および前
記素子コンタクト孔の内部と基板上面とをメタル層でコ
ーティングし、前記コーティングされた孔内に十分成膜
することができる導電材料からなる第３の導電層を、Ｃ
ＶＤ法を用いて前記メタル層の上面に形成して前記容量
コンタクト孔および前記素子コンタクト孔への埋め込み
を行った後に、基板上面を平坦化して前記絶縁層を露出
させる第３の工程と、前記容量コンタクト孔の内部に形
成された前記第３の導電層の上面に、前記キャパシタの
一部を構成する誘電体層を形成する第４の工程と、前記
誘電体層の上面に、前記キャパシタの上部電極となる第
４の導電層を形成し、かつ、前記素子コンタクト孔の内
部に形成された前記第３の導電層の上面に、前記第４の
導電層と同一材料からなる第５の導電層を同時に形成す
る第５の工程と、を備える。
【００１５】請求項５の発明は、請求項１〜４のいずれ
かに記載の半導体装置の製造方法において、前記第２の
工程では、前記容量コンタクト孔および前記素子コンタ
クト孔の他に、前記キャパシタの下部電極を基板上面側
に引き出すための下部電極コンタクト孔を形成して前記
第１の導電層を露出させ、前記第３の工程では、前記容
量コンタクト孔、前記素子コンタクト孔および前記下部
電極コンタクト孔の内部にそれぞれ前記第３の導電層を
形成して基板上面を平坦化し、前記第５の工程では、前
記下部電極コンタクト孔の内部に形成された前記第３の
導電層の上面に、前記第４および第５の導電層と同一材
料からなる第６の導電層を形成する。
かに記載の半導体装置の製造方法において、前記第２の
工程では、前記容量コンタクト孔および前記素子コンタ
クト孔の他に、前記キャパシタの下部電極を基板上面側
に引き出すための下部電極コンタクト孔を形成して前記
第１の導電層を露出させ、前記第３の工程では、前記容
量コンタクト孔、前記素子コンタクト孔および前記下部
電極コンタクト孔の内部にそれぞれ前記第３の導電層を
形成して基板上面を平坦化し、前記第５の工程では、前
記下部電極コンタクト孔の内部に形成された前記第３の
導電層の上面に、前記第４および第５の導電層と同一材
料からなる第６の導電層を形成する。
【００１６】請求項６の発明は、請求項１〜５のいずれ
かに記載の半導体装置の製造方法において、前記第３の
工程では、前記第３の導電層を形成した後に、化学機械
的研磨法またはドライエッチング法により基板上面を平
坦化する。
かに記載の半導体装置の製造方法において、前記第３の
工程では、前記第３の導電層を形成した後に、化学機械
的研磨法またはドライエッチング法により基板上面を平
坦化する。
【００１７】請求項７の発明は、請求項１〜６のいずれ
かに記載の半導体装置の製造方法において、前記第１の
工程では、前記第１および第２の導電層上面にシリサイ
ド層を形成した後に、このシリサイド層の上面を含めて
前記第１および第２の導電層の上面に前記絶縁層を形成
する。
かに記載の半導体装置の製造方法において、前記第１の
工程では、前記第１および第２の導電層上面にシリサイ
ド層を形成した後に、このシリサイド層の上面を含めて
前記第１および第２の導電層の上面に前記絶縁層を形成
する。
【００１８】請求項８の発明は、半導体基板上に形成さ
れるキャパシタにおいて、前記半導体基板上に形成され
る第１の導電層と、この第１の導電層の上面に形成され
るシリサイド層と、このシリサイド層の上面に互いに絶
縁層を挟んで分離して形成され、それぞれ同一材料から
なる第２および第３の導電層と、前記第２の導電層の上
面に形成される誘電体層と、この誘電体層の上面に形成
される前記キャパシタの上部電極配線部と、前記上部電
極配線部と分離して形成され、前記上部電極配線部と同
一材料からなり、前記第３の導電層の上面に形成される
前記キャパシタの下部電極配線部と、を備える。
れるキャパシタにおいて、前記半導体基板上に形成され
る第１の導電層と、この第１の導電層の上面に形成され
るシリサイド層と、このシリサイド層の上面に互いに絶
縁層を挟んで分離して形成され、それぞれ同一材料から
なる第２および第３の導電層と、前記第２の導電層の上
面に形成される誘電体層と、この誘電体層の上面に形成
される前記キャパシタの上部電極配線部と、前記上部電
極配線部と分離して形成され、前記上部電極配線部と同
一材料からなり、前記第３の導電層の上面に形成される
前記キャパシタの下部電極配線部と、を備える。
【００１９】請求項９の発明は、半導体基板上に形成さ
れるキャパシタにおいて、前記半導体基板上に形成され
る第１の導電層と、この第１の導電層の上面に形成され
るシリサイド層と、このシリサイド層の上面に互いに絶
縁層を挟んで分離して形成され、それぞれ同一材料から
なる複数の第２の導電層と、前記シリサイド層の上面
に、前記複数の第２の導電層のそれぞれと絶縁層を挟ん
で分離して形成される第３の導電層と、前記複数の第２
の導電層の上面に形成される誘電体層と、前記誘電体層
の上面に形成される前記キャパシタの上部電極配線部
と、前記上部電極配線部と分離して形成され、前記上部
電極配線部と同一材料からなり、前記第３の導電層の上
面に形成される前記キャパシタの下部電極配線部と、を
備える。
れるキャパシタにおいて、前記半導体基板上に形成され
る第１の導電層と、この第１の導電層の上面に形成され
るシリサイド層と、このシリサイド層の上面に互いに絶
縁層を挟んで分離して形成され、それぞれ同一材料から
なる複数の第２の導電層と、前記シリサイド層の上面
に、前記複数の第２の導電層のそれぞれと絶縁層を挟ん
で分離して形成される第３の導電層と、前記複数の第２
の導電層の上面に形成される誘電体層と、前記誘電体層
の上面に形成される前記キャパシタの上部電極配線部
と、前記上部電極配線部と分離して形成され、前記上部
電極配線部と同一材料からなり、前記第３の導電層の上
面に形成される前記キャパシタの下部電極配線部と、を
備える。
【００２０】請求項１の発明を、例えば図１，２に対応
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「第２の導電層」は電極形成領域（ドレイン領域
５とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」はゲ
ート電極９および配線メタル層１４に、「誘電体層」は
誘電体層１５に、「第４の導電層」は電極配線部１７
に、「第５の導電層」は電極配線部１６に、それぞれ対
応する。
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「第２の導電層」は電極形成領域（ドレイン領域
５とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」はゲ
ート電極９および配線メタル層１４に、「誘電体層」は
誘電体層１５に、「第４の導電層」は電極配線部１７
に、「第５の導電層」は電極配線部１６に、それぞれ対
応する。
【００２１】請求項２の発明を、例えば図３，４に対応
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「第２の導電層」は電極形成領域（ドレイン領域
５とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」はゲ
ート電極９および導電材料層１９に、「誘電体層」は誘
電体層１５に、「第４の導電層」は電極配線部１７に、
「第５の導電層」は電極配線部１６に、それぞれ対応す
る。
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「第２の導電層」は電極形成領域（ドレイン領域
５とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」はゲ
ート電極９および導電材料層１９に、「誘電体層」は誘
電体層１５に、「第４の導電層」は電極配線部１７に、
「第５の導電層」は電極配線部１６に、それぞれ対応す
る。
【００２２】請求項３の発明を、例えば図５，６に対応
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「第２の導電層」は電極形成領域（ドレイン領域
５とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」はゲ
ート電極９および導電材料層１９に、「誘電体層」は誘
電体層１５に、「第５の導電層」は電極配線部１６〜１
８に、それぞれ対応する。
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「第２の導電層」は電極形成領域（ドレイン領域
５とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」はゲ
ート電極９および導電材料層１９に、「誘電体層」は誘
電体層１５に、「第５の導電層」は電極配線部１６〜１
８に、それぞれ対応する。
【００２３】請求項４の発明を、例えば図７に対応づけ
て説明すると、「第１の導電層」はポリシリコン層３
に、「第２の導電層」は電極形成領域（ドレイン領域５
とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」は配
線メタル層１４に、「メタル層」はメタル層２０に、
「誘電体層」は誘電体層１５に、「第４の導電層」は電
極配線部１７に、「第５の導電層」は電極配線部１６
に、それぞれ対応する。
て説明すると、「第１の導電層」はポリシリコン層３
に、「第２の導電層」は電極形成領域（ドレイン領域５
とソース領域６）に、「半導体素子」はMOSFET１に、
「絶縁層」は層間絶縁膜１０に、「第３の導電層」は配
線メタル層１４に、「メタル層」はメタル層２０に、
「誘電体層」は誘電体層１５に、「第４の導電層」は電
極配線部１７に、「第５の導電層」は電極配線部１６
に、それぞれ対応する。
【００２４】請求項５の発明を、例えば図２に対応づけ
て説明すると、「第６の導電層」は電極配線部１８に対
応する。
て説明すると、「第６の導電層」は電極配線部１８に対
応する。
【００２５】請求項８の発明を、例えば図１，２に対応
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「シリサイド層」はシリサイド層９に、「絶縁
層」は層間絶縁膜１０に、「第３の導電層」は配線メタ
ル層１４に、「誘電体層」は誘電体層１５に、「上部電
極配線部」は上部電極配線部１７に、「下部電極配線
部」は下部電極配線部１８に、それぞれ対応する。
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「シリサイド層」はシリサイド層９に、「絶縁
層」は層間絶縁膜１０に、「第３の導電層」は配線メタ
ル層１４に、「誘電体層」は誘電体層１５に、「上部電
極配線部」は上部電極配線部１７に、「下部電極配線
部」は下部電極配線部１８に、それぞれ対応する。
【００２６】請求項９の発明を、例えば図５，６に対応
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「シリサイド層」はシリサイド層９に、「絶縁
層」は層間絶縁膜１０に、「第３の導電層」は配線メタ
ル層１４に、「誘電体層」は誘電体層１５に、「上部電
極配線部」は上部電極配線部１７に、「下部電極配線
部」は下部電極配線部１８に、それぞれ対応する。
づけて説明すると、「第１の導電層」はポリシリコン層
３に、「シリサイド層」はシリサイド層９に、「絶縁
層」は層間絶縁膜１０に、「第３の導電層」は配線メタ
ル層１４に、「誘電体層」は誘電体層１５に、「上部電
極配線部」は上部電極配線部１７に、「下部電極配線
部」は下部電極配線部１８に、それぞれ対応する。
【００２７】
【発明の実施の形態】以下、本発明を適用した半導体装
置について、図面を参照しながら具体的に説明する。以
下に説明する第１〜第４の実施形態は、MOSFETなどの素
子コンタクト領域とキャパシタとを同時に形成するもの
である。
置について、図面を参照しながら具体的に説明する。以
下に説明する第１〜第４の実施形態は、MOSFETなどの素
子コンタクト領域とキャパシタとを同時に形成するもの
である。
【００２８】〔第１の実施形態〕図１，２は本発明に係
る半導体装置の第１の実施形態の製造工程図であり、MO
SFETなどの半導体素子とキャパシタとを隣接して形成す
る例を示している。各半導体素子はフィールド酸化膜２
で電気的に分離され、キャパシタはフィールド酸化膜２
上に形成される。
る半導体装置の第１の実施形態の製造工程図であり、MO
SFETなどの半導体素子とキャパシタとを隣接して形成す
る例を示している。各半導体素子はフィールド酸化膜２
で電気的に分離され、キャパシタはフィールド酸化膜２
上に形成される。
【００２９】以下では、キャパシタに隣接してMOSFETを
形成する例を説明する。図１（ａ）はMOSFET１を形成し
た後の工程を示しており、MOSFET１に隣接して形成され
たフィールド酸化膜２の上面に、キャパシタ形成用のポ
リシリコン層３を形成する。なお、図１（ａ）に示すMO
SFET１は、Ｓｉ基板４上に形成されたドレイン拡散層５
とソース拡散層６と、Ｓｉ基板４上にゲート酸化膜７を
介して形成されたゲート電極層８ａとゲート側壁８ｂと
を有する。
形成する例を説明する。図１（ａ）はMOSFET１を形成し
た後の工程を示しており、MOSFET１に隣接して形成され
たフィールド酸化膜２の上面に、キャパシタ形成用のポ
リシリコン層３を形成する。なお、図１（ａ）に示すMO
SFET１は、Ｓｉ基板４上に形成されたドレイン拡散層５
とソース拡散層６と、Ｓｉ基板４上にゲート酸化膜７を
介して形成されたゲート電極層８ａとゲート側壁８ｂと
を有する。
【００３０】次に図１（ｂ）に示すように、MOSFET１の
電極形成領域５，６の上面とポリシリコン層３の上面と
に、サリサイドプロセスにより、CoSi2 ,NiSi,TiSi2 ,P
tSi2 等からなるシリサイド層９を形成する。
電極形成領域５，６の上面とポリシリコン層３の上面と
に、サリサイドプロセスにより、CoSi2 ,NiSi,TiSi2 ,P
tSi2 等からなるシリサイド層９を形成する。
【００３１】次に、基板上面全体を層間絶縁膜１０で覆
う。この層間絶縁膜１０の膜厚は、例えば7000オンク゛ストーム
程度でよい。次に図１（ｃ）に示すように、異方性エッ
チング等により層間絶縁膜１０の一部を除去し、素子コ
ンタクト孔１１、容量コンタクト孔１２および容量下部
電極コンタクト孔１３とを形成する。素子コンタクト孔
１１はMOSFET１の電極形成領域５，６，８ａの上面に形
成され、容量コンタクト孔１２と容量下部電極コンタク
ト孔１３はポリシリコン層３の上面に形成される。素子
コンタクト孔１１はMOSFET１の電極を引き出すのに用い
られ、容量コンタクト孔１２はキャパシタを形成するの
に用いられ、容量下部電極コンタクト孔１３はキャパシ
タの下部電極を引き出すのに用いられる。これらの孔が
形成された箇所では、シリサイド層９が露出される。
う。この層間絶縁膜１０の膜厚は、例えば7000オンク゛ストーム
程度でよい。次に図１（ｃ）に示すように、異方性エッ
チング等により層間絶縁膜１０の一部を除去し、素子コ
ンタクト孔１１、容量コンタクト孔１２および容量下部
電極コンタクト孔１３とを形成する。素子コンタクト孔
１１はMOSFET１の電極形成領域５，６，８ａの上面に形
成され、容量コンタクト孔１２と容量下部電極コンタク
ト孔１３はポリシリコン層３の上面に形成される。素子
コンタクト孔１１はMOSFET１の電極を引き出すのに用い
られ、容量コンタクト孔１２はキャパシタを形成するの
に用いられ、容量下部電極コンタクト孔１３はキャパシ
タの下部電極を引き出すのに用いられる。これらの孔が
形成された箇所では、シリサイド層９が露出される。
【００３２】次に図１（ｄ）に示すように、各コンタク
ト孔１１〜１３の内壁と、その周囲の基板上面を、逆ス
パッタなどによりバリアメタル層でコーティングした
後、AlSiCuやAlCu等からなる配線メタル層１４をスパッ
タ法等により成膜する。ここでは、高温スパッタ法によ
り成膜してもよい。
ト孔１１〜１３の内壁と、その周囲の基板上面を、逆ス
パッタなどによりバリアメタル層でコーティングした
後、AlSiCuやAlCu等からなる配線メタル層１４をスパッ
タ法等により成膜する。ここでは、高温スパッタ法によ
り成膜してもよい。
【００３３】次に図２（ａ）に示すように、化学機械的
研磨法(CMP:Chemical Mechanical Polishing) やドライ
エッチング等により基板上面を平坦化する。次に、基板
上面全体に誘電体層１５を形成する。誘電体層１５の材
料はSi3 N4 など任意であり、SiO2 、Si3 N4 とSiO2 の
積層、BSTO、SrO3 、MgO2 等の酸化物でもよい。誘電体
層１５の膜厚は、例えば500 オングストローム程度でよ
い。
研磨法(CMP:Chemical Mechanical Polishing) やドライ
エッチング等により基板上面を平坦化する。次に、基板
上面全体に誘電体層１５を形成する。誘電体層１５の材
料はSi3 N4 など任意であり、SiO2 、Si3 N4 とSiO2 の
積層、BSTO、SrO3 、MgO2 等の酸化物でもよい。誘電体
層１５の膜厚は、例えば500 オングストローム程度でよ
い。
【００３４】次に図２（ｂ）に示すように、リソグラフ
ィと異方性エッチングによりパターンニングを行い、キ
ャパシタの形成領域以外の誘電体層１５を除去する。次
に図２（ｃ）に示すように、MOSFET１とキャパシタＣと
の相互配線などを目的として、AlSiCuやAlCu等の材料を
スパッタしてパターンニングを行い、MOSFET１の電極配
線部１６と、キャパシタＣの上部電極配線部１７と、キ
ャパシタＣの下部電極配線部１８とを形成する。その
後、必要に応じて、２層目、３層目の配線を行う。
ィと異方性エッチングによりパターンニングを行い、キ
ャパシタの形成領域以外の誘電体層１５を除去する。次
に図２（ｃ）に示すように、MOSFET１とキャパシタＣと
の相互配線などを目的として、AlSiCuやAlCu等の材料を
スパッタしてパターンニングを行い、MOSFET１の電極配
線部１６と、キャパシタＣの上部電極配線部１７と、キ
ャパシタＣの下部電極配線部１８とを形成する。その
後、必要に応じて、２層目、３層目の配線を行う。
【００３５】このように、第１の実施形態の半導体装置
は、MOSFET１などの半導体素子の素子コンタクト領域を
形成する際に、同時にキャパシタＣも形成するため、リ
ソグラフィの回数が少なくなり、製造工程を簡略化でき
る。また、第１の実施形態の半導体装置は、従来のよう
に基板に形成した孔に誘電体層１５を埋め込んでキャパ
シタを形成するのではなく、平坦化した基板上面に誘電
体層１５を形成してその上面に上部電極を取り付けるよ
うな構造であるため、キャパシタの上部電極１８の上面
に上層の配線層につながるコンタクト孔を縦積みするこ
とができ、集積度が向上するとともに、半導体装置の高
周波特性がよくなる。
は、MOSFET１などの半導体素子の素子コンタクト領域を
形成する際に、同時にキャパシタＣも形成するため、リ
ソグラフィの回数が少なくなり、製造工程を簡略化でき
る。また、第１の実施形態の半導体装置は、従来のよう
に基板に形成した孔に誘電体層１５を埋め込んでキャパ
シタを形成するのではなく、平坦化した基板上面に誘電
体層１５を形成してその上面に上部電極を取り付けるよ
うな構造であるため、キャパシタの上部電極１８の上面
に上層の配線層につながるコンタクト孔を縦積みするこ
とができ、集積度が向上するとともに、半導体装置の高
周波特性がよくなる。
【００３６】〔第２の実施形態〕コンタクト孔の孔径が
小さくなると、孔の中に導電材料を埋め込むのが困難に
なるが、上述したように、タングステンＷなどのＣＶＤ
法で成膜可能な金属は、孔径の小さいコンタクト孔の内
部に密着性よく選択成長できるという性質がある。そこ
で、第２の実施形態は、タングステンＷなどの選択的に
成膜可能な導電材料をコンタクト孔に埋め込むものであ
る。
小さくなると、孔の中に導電材料を埋め込むのが困難に
なるが、上述したように、タングステンＷなどのＣＶＤ
法で成膜可能な金属は、孔径の小さいコンタクト孔の内
部に密着性よく選択成長できるという性質がある。そこ
で、第２の実施形態は、タングステンＷなどの選択的に
成膜可能な導電材料をコンタクト孔に埋め込むものであ
る。
【００３７】図３，４は半導体装置の第２の実施形態の
製造工程を示す図である。図３（ａ）〜（ｃ）の工程は
図１（ａ）〜（ｃ）の工程と同じであり、フィールド酸
化膜２上にキャパシタの下部電極取り出し用のポリシリ
コン層３を形成した後、ポリシリコン層３の上面とMOSF
ET１の電極形成領域の上面とにシリサイド層９を形成す
る。
製造工程を示す図である。図３（ａ）〜（ｃ）の工程は
図１（ａ）〜（ｃ）の工程と同じであり、フィールド酸
化膜２上にキャパシタの下部電極取り出し用のポリシリ
コン層３を形成した後、ポリシリコン層３の上面とMOSF
ET１の電極形成領域の上面とにシリサイド層９を形成す
る。
【００３８】次に、基板上面全体に、例えば9000オンク゛スト
ーム程度の層間絶縁膜１０を形成して基板上面を平坦化
し、層間絶縁膜１０の一部を異方性エッチング等により
除去して、素子コンタクト孔１１、容量コンタクト孔１
２および容量下部電極コンタクト孔１３を形成する。
ーム程度の層間絶縁膜１０を形成して基板上面を平坦化
し、層間絶縁膜１０の一部を異方性エッチング等により
除去して、素子コンタクト孔１１、容量コンタクト孔１
２および容量下部電極コンタクト孔１３を形成する。
【００３９】次に、図４（ａ）に示すように、図３
（ｃ）の工程で形成した孔に、タングステンＷなどの選
択的に成膜可能な導電材料１９を選択ＣＶＤ法およびエ
ッチバック法により埋め込む。埋め込む材料は、選択的
に成膜可能な導電材料であればタングステンＷ以外の金
属でもよく、例えば、Wsi,Al,TiN等や、TiSi2 ,CoSi 2
等のシリサイド一般が対象となる。
（ｃ）の工程で形成した孔に、タングステンＷなどの選
択的に成膜可能な導電材料１９を選択ＣＶＤ法およびエ
ッチバック法により埋め込む。埋め込む材料は、選択的
に成膜可能な導電材料であればタングステンＷ以外の金
属でもよく、例えば、Wsi,Al,TiN等や、TiSi2 ,CoSi 2
等のシリサイド一般が対象となる。
【００４０】次に、基板上面にＣＶＤ法やスパッタ法な
どにより誘電体層１５を形成する。なお、誘電体層１５
の材料は、Si3 N 4 など任意であり、その膜厚は500オンク
゛ストローム程度でよい。次に、図４（ｂ）に示すように、リ
ソグラフィと異方性エッチングによりパターンニングを
行い、キャパシタ形成箇所以外の誘電体層１５を除去す
る。次に、図４（ｃ）に示すように、半導体素子とキャ
パシタとの相互配線などを目的として、一層目の配線層
を形成する。以後、必要に応じて二層目、三層目の配線
を行う。
どにより誘電体層１５を形成する。なお、誘電体層１５
の材料は、Si3 N 4 など任意であり、その膜厚は500オンク
゛ストローム程度でよい。次に、図４（ｂ）に示すように、リ
ソグラフィと異方性エッチングによりパターンニングを
行い、キャパシタ形成箇所以外の誘電体層１５を除去す
る。次に、図４（ｃ）に示すように、半導体素子とキャ
パシタとの相互配線などを目的として、一層目の配線層
を形成する。以後、必要に応じて二層目、三層目の配線
を行う。
【００４１】このように、第２の実施形態は、各コンタ
クト孔の内部に選択的に成膜可能なタングステンＷ等を
埋め込んで電極を形成するため、孔径の小さいコンタク
ト孔に対しても密着性よく導電材料を埋め込むことがで
きる。
クト孔の内部に選択的に成膜可能なタングステンＷ等を
埋め込んで電極を形成するため、孔径の小さいコンタク
ト孔に対しても密着性よく導電材料を埋め込むことがで
きる。
【００４２】また、第２の実施形態では、タングステン
Ｗ等の高融点金属の上面に誘電体層１５を形成するた
め、高温にした状態で誘電体層１５を形成でき、誘電体
層１５の膜厚を均一にできるとともに、緻密な膜が得ら
れる。したがって、耐圧等のキャパシタの電気的特性が
優れたものになる。
Ｗ等の高融点金属の上面に誘電体層１５を形成するた
め、高温にした状態で誘電体層１５を形成でき、誘電体
層１５の膜厚を均一にできるとともに、緻密な膜が得ら
れる。したがって、耐圧等のキャパシタの電気的特性が
優れたものになる。
【００４３】〔第３の実施形態〕タングステンＷなどの
選択的に成膜可能な導電材料は一般に、孔径の大きいコ
ンタクト孔に対しては密着性が悪く、はがれなどの問題
が生じる。このため、以下に説明する第３の実施形態
は、孔径の小さいコンタクト孔を複数並べてキャパシタ
の下部電極を構成することで、実質的にコンタクト孔の
孔径を大きくしたものである。
選択的に成膜可能な導電材料は一般に、孔径の大きいコ
ンタクト孔に対しては密着性が悪く、はがれなどの問題
が生じる。このため、以下に説明する第３の実施形態
は、孔径の小さいコンタクト孔を複数並べてキャパシタ
の下部電極を構成することで、実質的にコンタクト孔の
孔径を大きくしたものである。
【００４４】図５，６は本発明に係る第３の実施形態の
製造工程を示す図である。図５（ａ），（ｂ）の工程は
図１（ａ），（ｂ）の工程と同じであるため、説明を省
略する。図５（ｃ）では、層間絶縁膜１０の一部を異方
性エッチング等により除去し、素子コンタクト孔１１、
容量コンタクト孔１２および容量下部電極コンタクト孔
１３を形成する。容量コンタクト孔１２は互いに距離を
隔てて複数形成され、各容量コンタクト孔１２は、その
内部にタングステンＷ等が密着性よく成膜されるよう
に、コンタクト孔の孔径を小さくしている。
製造工程を示す図である。図５（ａ），（ｂ）の工程は
図１（ａ），（ｂ）の工程と同じであるため、説明を省
略する。図５（ｃ）では、層間絶縁膜１０の一部を異方
性エッチング等により除去し、素子コンタクト孔１１、
容量コンタクト孔１２および容量下部電極コンタクト孔
１３を形成する。容量コンタクト孔１２は互いに距離を
隔てて複数形成され、各容量コンタクト孔１２は、その
内部にタングステンＷ等が密着性よく成膜されるよう
に、コンタクト孔の孔径を小さくしている。
【００４５】次に、図５（ｄ）では、選択ＣＶＤ法やド
ライエッチング法等により、各コンタクト孔１１〜１３
の内部にタングステンＷ等の選択的に成膜可能な導電材
料を埋め込んだ後、基板上面を平坦化する。次に、図６
（ａ）では、基板上面全体にＣＶＤ法やスパッタ法等に
より誘電体層１５を形成し、その後に、リソグラフィや
異方性エッチング等により、キャパシタ形成領域以外の
誘電体層１５を除去する。誘電体層１５の材料はSi3 N
4 など任意であり、その膜厚は500オンク゛ストローム程度でよ
い。
ライエッチング法等により、各コンタクト孔１１〜１３
の内部にタングステンＷ等の選択的に成膜可能な導電材
料を埋め込んだ後、基板上面を平坦化する。次に、図６
（ａ）では、基板上面全体にＣＶＤ法やスパッタ法等に
より誘電体層１５を形成し、その後に、リソグラフィや
異方性エッチング等により、キャパシタ形成領域以外の
誘電体層１５を除去する。誘電体層１５の材料はSi3 N
4 など任意であり、その膜厚は500オンク゛ストローム程度でよ
い。
【００４６】次に、図６（ｂ）では、基板上面にスパッ
タ法等によりAlSiCuやAlCu等からなる配線メタル層を形
成した後にパターンニングを行い、MOSFET１の電極配線
部１６と、キャパシタの上部電極配線部１７と、キャパ
シタの下部電極配線部１８とを形成する。
タ法等によりAlSiCuやAlCu等からなる配線メタル層を形
成した後にパターンニングを行い、MOSFET１の電極配線
部１６と、キャパシタの上部電極配線部１７と、キャパ
シタの下部電極配線部１８とを形成する。
【００４７】このように、第３の実施形態は、キャパシ
タの下部電極用として、孔径の小さいコンタクト孔を複
数形成するため、各コンタクト孔にタングステンＷ等の
金属を密着性よく選択成長させることができる。また、
複数のコンタクト孔によりキャパシタの下部電極を構成
するため、下部電極部分の抵抗値を下げることができる
とともに、誘電体層１５の面積を広くすることができ、
容量の大きいキャパシタが得られる。
タの下部電極用として、孔径の小さいコンタクト孔を複
数形成するため、各コンタクト孔にタングステンＷ等の
金属を密着性よく選択成長させることができる。また、
複数のコンタクト孔によりキャパシタの下部電極を構成
するため、下部電極部分の抵抗値を下げることができる
とともに、誘電体層１５の面積を広くすることができ、
容量の大きいキャパシタが得られる。
【００４８】図５，６では、４つの容量コンタクト孔１
２を形成する例を示したが、容量コンタクト孔１２の数
は特に４つに限定されない。また、容量コンタクト孔１
２の孔径をどの程度にするかは、埋め込む導電材料の種
類との関係で設定するのが望ましい。すなわち、導電材
料が密着性よく選択成長するような孔径に設定するのが
望ましく、例えばタングステンＷを選択成長させる場合
には、コンタクトサイズは例えば２μm 程度に設定すれ
ばよい。
２を形成する例を示したが、容量コンタクト孔１２の数
は特に４つに限定されない。また、容量コンタクト孔１
２の孔径をどの程度にするかは、埋め込む導電材料の種
類との関係で設定するのが望ましい。すなわち、導電材
料が密着性よく選択成長するような孔径に設定するのが
望ましく、例えばタングステンＷを選択成長させる場合
には、コンタクトサイズは例えば２μm 程度に設定すれ
ばよい。
【００４９】また、キャパシタを形成するのに必要な容
量コンタクト孔１２の孔径が５μm以下であれば第２の
実施形態のように容量コンタクト孔１２を１つだけに
し、５μm 以上であれば第３の実施形態のように複数の
容量コンタクト孔１２を設けるようにしてもよい。
量コンタクト孔１２の孔径が５μm以下であれば第２の
実施形態のように容量コンタクト孔１２を１つだけに
し、５μm 以上であれば第３の実施形態のように複数の
容量コンタクト孔１２を設けるようにしてもよい。
【００５０】〔第４の実施形態〕第４の実施形態は、バ
リアメタル層を介在させることで、タングステンＷ等の
導電材料の密着性を向上させたものである。
リアメタル層を介在させることで、タングステンＷ等の
導電材料の密着性を向上させたものである。
【００５１】図７は本発明に係る第４の実施形態の製造
工程を示す図である。図７（ａ），（ｂ）の工程は図１
（ａ），（ｂ）の工程と同じであるため、説明を省略す
る。図７（ｃ）では、層間絶縁膜１０上に形成された素
子コンタクト孔１１、容量コンタクト孔１２、および容
量下部電極コンタクト孔１３の内壁と、その周囲の基板
上面を、チタンナイトライドなどのバリアメタル層２０
でコーティングした後、その上面にタングステンＷ等の
導電材料１９をＣＶＤ成長させる。ここでは、高温Al法
を用いてもよく、あるいは、Ｃｕ層を形成してもよい。
工程を示す図である。図７（ａ），（ｂ）の工程は図１
（ａ），（ｂ）の工程と同じであるため、説明を省略す
る。図７（ｃ）では、層間絶縁膜１０上に形成された素
子コンタクト孔１１、容量コンタクト孔１２、および容
量下部電極コンタクト孔１３の内壁と、その周囲の基板
上面を、チタンナイトライドなどのバリアメタル層２０
でコーティングした後、その上面にタングステンＷ等の
導電材料１９をＣＶＤ成長させる。ここでは、高温Al法
を用いてもよく、あるいは、Ｃｕ層を形成してもよい。
【００５２】ここで、容量コンタクト孔１２等の内壁は
バリアメタル層２０でコーティングされているため、タ
ングステンＷ等の導電材料１９は、各コンタクト孔の底
面側だけでなく、側面側からも徐々に成長する。したが
って、第２の実施形態よりも各コンタクト孔１１〜１３
の孔径を大きくしても、タングステンＷ等は各コンタク
ト孔の内部に密着性よく選択成長する。
バリアメタル層２０でコーティングされているため、タ
ングステンＷ等の導電材料１９は、各コンタクト孔の底
面側だけでなく、側面側からも徐々に成長する。したが
って、第２の実施形態よりも各コンタクト孔１１〜１３
の孔径を大きくしても、タングステンＷ等は各コンタク
ト孔の内部に密着性よく選択成長する。
【００５３】次に、図７（ｄ）では、ＣＭＰ法またはド
ライエッチング法などにより、基板上面を平坦化して層
間絶縁膜１０を露出させる。次に、図７（ｅ）では、キ
ャパシタ形成用の誘電体層１５を形成した後、スパッタ
法などによりAlSiCuやAlCuなどからなる配線メタル層を
形成してパターンニングし、電極配線部１６〜１８を形
成する。
ライエッチング法などにより、基板上面を平坦化して層
間絶縁膜１０を露出させる。次に、図７（ｅ）では、キ
ャパシタ形成用の誘電体層１５を形成した後、スパッタ
法などによりAlSiCuやAlCuなどからなる配線メタル層を
形成してパターンニングし、電極配線部１６〜１８を形
成する。
【００５４】このように、第４の実施形態は、容量コン
タクト孔１２や素子コンタクト孔１１等の内壁をバリア
メタル層２０でコーティングした後に、タングステンＷ
等の導電材料１９を埋め込むため、コンタクト孔の孔径
を大きくしても、これら金属を密着性よく形成すること
ができる。したがって、第３の実施形態（図５，６）の
ように、キャパシタの下部電極を分割構造にする必要も
なくなり、半導体装置の構造を簡略化できる。
タクト孔１２や素子コンタクト孔１１等の内壁をバリア
メタル層２０でコーティングした後に、タングステンＷ
等の導電材料１９を埋め込むため、コンタクト孔の孔径
を大きくしても、これら金属を密着性よく形成すること
ができる。したがって、第３の実施形態（図５，６）の
ように、キャパシタの下部電極を分割構造にする必要も
なくなり、半導体装置の構造を簡略化できる。
【００５５】なお、バリアメタル層２０は、タングステ
ンＷ等の導電材料１９が選択成長するような材料であれ
ば、特に種類は問わない。
ンＷ等の導電材料１９が選択成長するような材料であれ
ば、特に種類は問わない。
【００５６】以上に説明した上述した第１〜第４の実施
形態では、MOSFET１の素子コンタクト領域とキャパシタ
とを同時に形成する例を説明したが、キャパシタと同時
に形成する半導体素子の種類はMOSFETに限定されず、例
えばバイポーラトランジスタなどの種々の能動素子とキ
ャパシタとを同時に形成する場合や、抵抗やコイル等の
種々の受動素子とキャパシタとを同時に形成する場合に
も本発明は適用できる。
形態では、MOSFET１の素子コンタクト領域とキャパシタ
とを同時に形成する例を説明したが、キャパシタと同時
に形成する半導体素子の種類はMOSFETに限定されず、例
えばバイポーラトランジスタなどの種々の能動素子とキ
ャパシタとを同時に形成する場合や、抵抗やコイル等の
種々の受動素子とキャパシタとを同時に形成する場合に
も本発明は適用できる。
【００５７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体素子の素子コンタクト領域を形成する際、
同時にキャパシタを形成するため、リソグラフィの回数
を減らすことができ、半導体製造工程を簡略化できる。
また、半導体基板に孔を掘ってキャパシタを形成するの
ではなく、基板上面に誘電体層を形成してその上面にキ
ャパシタの上部電極を形成するような構造にしたため、
キャパシタの形成領域の上面に、上層の配線層と接続す
るためのコンタクト領域を縦積みすることができ、従来
に比べて集積度を向上できる。
れば、半導体素子の素子コンタクト領域を形成する際、
同時にキャパシタを形成するため、リソグラフィの回数
を減らすことができ、半導体製造工程を簡略化できる。
また、半導体基板に孔を掘ってキャパシタを形成するの
ではなく、基板上面に誘電体層を形成してその上面にキ
ャパシタの上部電極を形成するような構造にしたため、
キャパシタの形成領域の上面に、上層の配線層と接続す
るためのコンタクト領域を縦積みすることができ、従来
に比べて集積度を向上できる。
【図１】本発明に係る半導体装置の第１の実施形態の製
造工程図。
造工程図。
【図２】図１に続く製造工程図。
【図３】本発明に係る半導体装置の第２の実施形態の製
造工程図。
造工程図。
【図４】図３に続く製造工程図。
【図５】本発明に係る半導体装置の第３の実施形態の製
造工程図。
造工程図。
【図６】図５に続く製造工程図。
【図７】本発明に係る半導体装置の第４の実施形態の製
造工程図。
造工程図。
【図８】従来のキャパシタの製造工程図。
１ MOSFET ２ フィールド酸化膜 ３ ポリシリコン層 ４ Ｓｉ基板 ５ ドレイン拡散層 ６ ソース拡散層 ７ ゲート酸化膜 ８ａ ゲート電極 ８ｂ ゲート側壁 ９ シリサイド層 １０ 層間絶縁膜 １１ 素子コンタクト孔 １２ 容量コンタクト孔 １３ 容量下部電極コンタクト孔 １４ 配線メタル層 １５ 誘電体層 １６ 素子電極配線部 １７ キャパシタ上部電極配線部 １８ キャパシタ下部電極配線部 １９ タングステン層 ２０ バリアメタル層
Claims (9)
- 【請求項１】半導体基板上の第１の導電層の上面に形成
されるキャパシタと、半導体基板上の第２の導電層を電
極の一部として形成される半導体素子とを備えた半導体
装置の製造方法であって、 前記第１および第２の導電層の上面を含めた基板上面に
絶縁層を形成する第１の工程と、 前記絶縁層の一部に、容量コンタクト孔を形成して前記
第１の導電層を露出させ、同時に、素子コンタクト孔を
形成して前記第２の導電層を露出させる第２の工程と、 前記容量コンタクト孔および前記素子コンタクト孔の内
部を含めて基板上面に第３の導電層を形成した後に、基
板上面を平坦化して前記絶縁層を露出させる第３の工程
と、 前記容量コンタクト孔の内部に形成された前記第３の導
電層の上面に、前記キャパシタの一部を構成する誘電体
層を形成する第４の工程と、 前記誘電体層の上面に、前記キャパシタの上部電極とな
る第４の導電層を形成し、かつ、前記素子コンタクト孔
の内部に形成された前記第３の導電層の上面に、前記第
４の導電層と同一材料からなる第５の導電層を同時に形
成する第５の工程と、を備えることを特徴とする半導体
装置の製造方法。 - 【請求項２】半導体基板上の第１の導電層の上面に形成
されるキャパシタと、半導体基板上の第２の導電層を電
極の一部として形成される半導体素子とを備えた半導体
装置の製造方法であって、 前記第１および第２の導電層の上面を含めた基板上面に
絶縁層を形成する第１の工程と、 前記絶縁層の一部に、容量コンタクト孔を形成して前記
第１の導電層を露出させ、同時に、素子コンタクト孔を
形成して前記第２の導電層を露出させる第２の工程と、 前記容量コンタクト孔および前記素子コンタクト孔の内
部にそれぞれ、選択的に成膜可能な導電材料を埋め込ん
で第３の導電層を形成した後に、基板上面を平坦化する
第３の工程と、 前記容量コンタクト孔の内部に形成された前記第３の導
電層の上面に、前記キャパシタの一部を構成する誘電体
層を形成する第４の工程と、 前記誘電体層の上面に、前記キャパシタの上部電極とな
る第４の導電層を形成し、かつ、前記素子コンタクト孔
の内部に形成された前記第３の導電層の上面に、前記第
４の導電層と同一材料からなる第５の導電層を同時に形
成する第５の工程と、を備えることを特徴とする半導体
装置の製造方法。 - 【請求項３】半導体基板上の第１の導電層の上面に形成
されるキャパシタと、半導体基板上の第２の導電層を電
極の一部として形成される半導体素子とを備えた半導体
装置の製造方法であって、 表面がシリサイドまたはメタルである前記第１および第
２の導電層の上面を含めた基板上面に絶縁層を形成する
第１の工程と、 前記第１の導電層上部の前記絶縁層の一部に、互いに分
離された複数の容量コンタクト孔を形成してそれぞれ前
記第１の導電層を露出させ、同時に、素子コンタクト孔
を形成して前記第２の導電層を露出させる第２の工程
と、 前記複数の容量コンタクト孔および前記素子コンタクト
孔の内部にそれぞれ、選択的に成膜可能な導電材料を埋
め込んで第３の導電層を形成した後に、必要に応じて基
板上面を平坦化する第３の工程と、 前記複数の容量コンタクト孔の各内部に形成された前記
第３の導電層の上面に、前記キャパシタの一部を構成す
る誘電体層を形成する第４の工程と、 前記誘電体層の上面に、前記キャパシタの上部電極とな
る第４の導電層を形成するとともに、前記素子コンタク
ト孔の内部に形成された前記第３の導電層の上面に、前
記第４の導電層と同一材料からなる第５の導電層を同時
に形成する第５の工程と、を備えることを特徴とする半
導体装置の製造方法。 - 【請求項４】半導体基板上の第１の導電層の上面に形成
されるキャパシタと、半導体基板上の第２の導電層を電
極の一部として形成される半導体素子とを備えた半導体
装置の製造方法であって、 前記第１および第２の導電層の上面を含めた基板上面に
絶縁層を形成する第１の工程と、 前記絶縁層の一部に、容量コンタクト孔を形成して前記
第１の導電層を露出させ、同時に、素子コンタクト孔を
形成して前記第２の導電層を露出させる第２の工程と、 前記容量コンタクト孔および前記素子コンタクト孔の内
部と基板上面とをメタル層でコーティングし、前記コー
ティングされた孔内に十分成膜することができる導電材
料からなる第３の導電層を、ＣＶＤ法を用いて前記メタ
ル層の上面に形成して前記容量コンタクト孔および前記
素子コンタクト孔への埋め込みを行った後に、基板上面
を平坦化して前記絶縁層を露出させる第３の工程と、 前記容量コンタクト孔の内部に形成された前記第３の導
電層の上面に、前記キャパシタの一部を構成する誘電体
層を形成する第４の工程と、 前記誘電体層の上面に、前記キャパシタの上部電極とな
る第４の導電層を形成し、かつ、前記素子コンタクト孔
の内部に形成された前記第３の導電層の上面に、前記第
４の導電層と同一材料からなる第５の導電層を同時に形
成する第５の工程と、を備えることを特徴とする半導体
装置の製造方法。 - 【請求項５】前記第２の工程では、前記容量コンタクト
孔および前記素子コンタクト孔の他に、前記キャパシタ
の下部電極を基板上面側に引き出すための下部電極コン
タクト孔を形成して前記第１の導電層を露出させ、 前記第３の工程では、前記容量コンタクト孔、前記素子
コンタクト孔および前記下部電極コンタクト孔の内部に
それぞれ前記第３の導電層を形成して基板上面を平坦化
し、 前記第５の工程では、前記下部電極コンタクト孔の内部
に形成された前記第３の導電層の上面に、前記第４およ
び第５の導電層と同一材料からなる第６の導電層を形成
することを特徴とする請求項１〜４のいずれかに記載の
半導体装置の製造方法。 - 【請求項６】前記第３の工程では、前記第３の導電層を
形成した後に、化学機械的研磨法またはドライエッチン
グ法により基板上面を平坦化することを特徴とする請求
項１〜５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】前記第１の工程では、前記第１および第２
の導電層上面とにシリサイド層を形成した後に、このシ
リサイド層の上面を含めて前記第１および第２の導電層
の上面に前記絶縁層を形成することを特徴とする請求項
１〜６のいずれかに記載の半導体装置の製造方法。 - 【請求項８】半導体基板上に形成されるキャパシタにお
いて、 前記半導体基板上に形成される第１の導電層と、 この第１の導電層の上面に形成されるシリサイド層と、 このシリサイド層の上面に互いに絶縁層を挟んで分離し
て形成され、それぞれ同一材料からなる第２および第３
の導電層と、 前記第２の導電層の上面に形成される誘電体層と、 この誘電体層の上面に形成される前記キャパシタの上部
電極配線部と、 前記上部電極配線部と分離して形成され、前記上部電極
配線部と同一材料からなり、前記第３の導電層の上面に
形成される前記キャパシタの下部電極配線部と、を備え
ることを特徴とするキャパシタ。 - 【請求項９】半導体基板上に形成されるキャパシタにお
いて、 前記半導体基板上に形成される第１の導電層と、 この第１の導電層の上面に形成されるシリサイド層と、 このシリサイド層の上面に互いに絶縁層を挟んで分離し
て形成され、それぞれ同一材料からなる複数の第２の導
電層と、 前記シリサイド層の上面に、前記複数の第２の導電層の
それぞれと絶縁層を挟んで分離して形成される第３の導
電層と、 前記複数の第２の導電層の上面に形成される誘電体層
と、 前記誘電体層の上面に形成される前記キャパシタの上部
電極配線部と、 前記上部電極配線部と分離して形成され、前記上部電極
配線部と同一材料からなり、前記第３の導電層の上面に
形成される前記キャパシタの下部電極配線部と、を備え
ることを特徴とするキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219547A JPH1168047A (ja) | 1997-08-14 | 1997-08-14 | 半導体装置の製造方法およびキャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219547A JPH1168047A (ja) | 1997-08-14 | 1997-08-14 | 半導体装置の製造方法およびキャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168047A true JPH1168047A (ja) | 1999-03-09 |
Family
ID=16737219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219547A Pending JPH1168047A (ja) | 1997-08-14 | 1997-08-14 | 半導体装置の製造方法およびキャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801076B1 (ko) * | 2006-02-28 | 2008-02-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
1997
- 1997-08-14 JP JP9219547A patent/JPH1168047A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801076B1 (ko) * | 2006-02-28 | 2008-02-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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