JP2003282728A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
- Publication number
- JP2003282728A JP2003282728A JP2003074539A JP2003074539A JP2003282728A JP 2003282728 A JP2003282728 A JP 2003282728A JP 2003074539 A JP2003074539 A JP 2003074539A JP 2003074539 A JP2003074539 A JP 2003074539A JP 2003282728 A JP2003282728 A JP 2003282728A
- Authority
- JP
- Japan
- Prior art keywords
- plate electrode
- film
- electrode
- forming
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 159
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 52
- 239000011229 interlayer Substances 0.000 claims abstract description 107
- 238000000034 method Methods 0.000 claims abstract description 80
- 239000003990 capacitor Substances 0.000 claims abstract description 77
- 229910052751 metal Inorganic materials 0.000 claims abstract description 75
- 239000002184 metal Substances 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 150000002736 metal compounds Chemical class 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 181
- 238000005530 etching Methods 0.000 claims description 37
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 26
- 229910052802 copper Inorganic materials 0.000 claims description 26
- 239000010949 copper Substances 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 238000009713 electroplating Methods 0.000 claims description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 10
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 291
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 101150016011 RR11 gene Proteins 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 金属電極を有して高速動作及び周波数特性を
向上させるアナログキャパシタを有した半導体素子及び
その製造方法を提供する。 【解決手段】 金属／絶縁膜／金属構造のキャパシタを
有する半導体素子及びその製造方法であって、半導体基
板の所定の領域に配置された下部平板電極と、下部平板
電極の上部に重畳された領域を有する上部平板電極とを
含み、上部平板電極及び下部平板電極は金属化合物で形
成し、下部平板電極及び上部平板電極の間にキャパシタ
誘電膜を介在するとともに、上部平板電極及び下部平板
電極は層間絶縁膜で覆って、層間絶縁膜を貫通して下部
平板電極及び上部平板電極に各々下部電極プラグ及び上
部電極プラグを接続する。
向上させるアナログキャパシタを有した半導体素子及び
その製造方法を提供する。 【解決手段】 金属／絶縁膜／金属構造のキャパシタを
有する半導体素子及びその製造方法であって、半導体基
板の所定の領域に配置された下部平板電極と、下部平板
電極の上部に重畳された領域を有する上部平板電極とを
含み、上部平板電極及び下部平板電極は金属化合物で形
成し、下部平板電極及び上部平板電極の間にキャパシタ
誘電膜を介在するとともに、上部平板電極及び下部平板
電極は層間絶縁膜で覆って、層間絶縁膜を貫通して下部
平板電極及び上部平板電極に各々下部電極プラグ及び上
部電極プラグを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関するものであり、さらに具体的には、金属
／絶縁体／金属（ＭＩＭ：ｍｅｔａｌ−ｉｎｓｕｌａｔ
ｏｒ−ｍｅｔａｌ）構造のアナログキャパシタを有する
半導体素子及びその製造方法に関するものである。
製造方法に関するものであり、さらに具体的には、金属
／絶縁体／金属（ＭＩＭ：ｍｅｔａｌ−ｉｎｓｕｌａｔ
ｏｒ−ｍｅｔａｌ）構造のアナログキャパシタを有する
半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】最近、登場している複合半導体素子（Ｍ
ＭＬ：Ｍｅｒｇｅｄ ＭｅｍｏｒｙＬｏｇｉｃ）は、一
つのチップ内にメモリセルアレイ部、例えば、ＤＲＡＭ
とアナログまたは周辺回路が共に集積化された素子であ
る。このような複合半導体素子の登場によりマルチメデ
ィア機能が大きく向上して従前より半導体素子の高集積
化及び高速化を効果的に達成することができるようにな
った。一方、高速動作を要求するアナログ回路では、高
容量のキャパシタを実現するために半導体素子の開発が
進行中である。一般的に、キャパシタがＰＩＰ（Ｐｏｌ
ｙｓｉｌｉｃｏｎ／Ｉｎｓｕｌａｔｏｒ／Ｐｏｌｙｓｉ
ｌｉｃｏｎ）構造である場合には、上部電極及び下部電
極を導電性ポリシリコンで使用するので、上部電極／下
部電極と誘電体薄膜界面で酸化反応を起こって、自然酸
化膜が形成されて全体キャパシタンスが低くなる短所が
ある。また、ポリシリコン層に形成される空乏層により
キャパシタンスが低くなり、これによって高速及び高周
波動作に適しない短所がある。これを解決するために、
キャパシタの構造をＭＩＳ乃至ＭＩＭに変更するように
なり、その中でも、ＭＩＭ型キャパシタは非抵抗が小さ
く、内部に空乏による寄生キャパシタンスがないので、
高性能半導体素子に主に利用されている。最近、アルミ
ニウムに比べて非抵抗が低い銅を使用して半導体素子の
金属配線を形成する技術が導入され、これによって、銅
を電極として使用したＭＩＭ構造の多様なキャパシタが
提案されている。ＭＩＭ構造のキャパシタ及びその製造
方法に関してＧａｍｂｉｎｏなどにより提案された米国
特許登録番号６，０２５，２２６（Ｕ．Ｓ Ｐａｔｅｎ
ｔ Ｎｏ．６，０２５，２２６）、“キャパシタの形成
方法及びこの方法を使用して形成されたキャパシタ（Ｍ
ｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ａ ｃａｐａｃｉ
ｔｏｒ ａｎｄ ｃａｐａｃｉｔｏｒ ｆｏｒｍｅｄ
ｕｓｉｎｇ ｔｈｅ ｍｅｔｈｏｄ）”及び米国特許登
録番号６，０８１，０２１（Ｕ．Ｓ Ｐａｔｅｎｔ Ｎ
ｏ．６，０８１，０２１）、“導電体−絶縁体−導電体
構造（Ｃｏｎｄｕｃｔｏｒ−Ｉｎｓｕｌａｔｏｒ−Ｃｏ
ｎｄｕｃｔｏｒ ｓｔｒｕｃｔｕｒｅ）”には配線と
キャパシタを同時に形成する方法が開示されている。
ＭＬ：Ｍｅｒｇｅｄ ＭｅｍｏｒｙＬｏｇｉｃ）は、一
つのチップ内にメモリセルアレイ部、例えば、ＤＲＡＭ
とアナログまたは周辺回路が共に集積化された素子であ
る。このような複合半導体素子の登場によりマルチメデ
ィア機能が大きく向上して従前より半導体素子の高集積
化及び高速化を効果的に達成することができるようにな
った。一方、高速動作を要求するアナログ回路では、高
容量のキャパシタを実現するために半導体素子の開発が
進行中である。一般的に、キャパシタがＰＩＰ（Ｐｏｌ
ｙｓｉｌｉｃｏｎ／Ｉｎｓｕｌａｔｏｒ／Ｐｏｌｙｓｉ
ｌｉｃｏｎ）構造である場合には、上部電極及び下部電
極を導電性ポリシリコンで使用するので、上部電極／下
部電極と誘電体薄膜界面で酸化反応を起こって、自然酸
化膜が形成されて全体キャパシタンスが低くなる短所が
ある。また、ポリシリコン層に形成される空乏層により
キャパシタンスが低くなり、これによって高速及び高周
波動作に適しない短所がある。これを解決するために、
キャパシタの構造をＭＩＳ乃至ＭＩＭに変更するように
なり、その中でも、ＭＩＭ型キャパシタは非抵抗が小さ
く、内部に空乏による寄生キャパシタンスがないので、
高性能半導体素子に主に利用されている。最近、アルミ
ニウムに比べて非抵抗が低い銅を使用して半導体素子の
金属配線を形成する技術が導入され、これによって、銅
を電極として使用したＭＩＭ構造の多様なキャパシタが
提案されている。ＭＩＭ構造のキャパシタ及びその製造
方法に関してＧａｍｂｉｎｏなどにより提案された米国
特許登録番号６，０２５，２２６（Ｕ．Ｓ Ｐａｔｅｎ
ｔ Ｎｏ．６，０２５，２２６）、“キャパシタの形成
方法及びこの方法を使用して形成されたキャパシタ（Ｍ
ｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ａ ｃａｐａｃｉ
ｔｏｒ ａｎｄ ｃａｐａｃｉｔｏｒ ｆｏｒｍｅｄ
ｕｓｉｎｇ ｔｈｅ ｍｅｔｈｏｄ）”及び米国特許登
録番号６，０８１，０２１（Ｕ．Ｓ Ｐａｔｅｎｔ Ｎ
ｏ．６，０８１，０２１）、“導電体−絶縁体−導電体
構造（Ｃｏｎｄｕｃｔｏｒ−Ｉｎｓｕｌａｔｏｒ−Ｃｏ
ｎｄｕｃｔｏｒ ｓｔｒｕｃｔｕｒｅ）”には配線と
キャパシタを同時に形成する方法が開示されている。
【０００３】図１乃至図４は、このようなＭＩＭ構造の
キャパシタを有する従来の半導体素子の製造方法を説明
するための（第１〜第４）工程断面図である。
キャパシタを有する従来の半導体素子の製造方法を説明
するための（第１〜第４）工程断面図である。
【０００４】図１（第１工程）を参照すれば、半導体基
板５の所定の領域に配線層１５及び下部電極１０を形成
する。通常、配線層１５及び下部電極１０は、ダマシン
工程を使用して絶縁層に形成される。次に、配線層１５
及び下部電極１０を有する半導体基板の全面に層間絶縁
膜７を形成し、この層間絶縁膜７をパターニングして配
線層１５及び下部電極１０の所定の領域を露出させる第
１、第２開口部３０、２０を形成する。層間絶縁膜７の
全面には、誘電膜２２をコンフォマルに（整合させて、
等角に）形成する。この誘電膜は、第１及び第２開口部
３０、２０の内壁に覆われ、この第１、第２開口部３
０、２０内で露出した配線層１５及び下部電極１０を覆
う。
板５の所定の領域に配線層１５及び下部電極１０を形成
する。通常、配線層１５及び下部電極１０は、ダマシン
工程を使用して絶縁層に形成される。次に、配線層１５
及び下部電極１０を有する半導体基板の全面に層間絶縁
膜７を形成し、この層間絶縁膜７をパターニングして配
線層１５及び下部電極１０の所定の領域を露出させる第
１、第２開口部３０、２０を形成する。層間絶縁膜７の
全面には、誘電膜２２をコンフォマルに（整合させて、
等角に）形成する。この誘電膜は、第１及び第２開口部
３０、２０の内壁に覆われ、この第１、第２開口部３
０、２０内で露出した配線層１５及び下部電極１０を覆
う。
【０００５】図２（第２工程）を参照すれば、層間絶縁
膜７の上部をエッチングして第１開口部３０の上部にト
レンチ３２を形成する。このトレンチ３２は、フォトリ
ソグラフィエッチング工程を使用して形成する。この時
に、第１開口３０内の誘電膜２２は異方性エッチングさ
れて第１開口部３０内の配線層１５が露出される。
膜７の上部をエッチングして第１開口部３０の上部にト
レンチ３２を形成する。このトレンチ３２は、フォトリ
ソグラフィエッチング工程を使用して形成する。この時
に、第１開口３０内の誘電膜２２は異方性エッチングさ
れて第１開口部３０内の配線層１５が露出される。
【０００６】図３（第３工程）を参照すれば、第１開口
部３０、トレンチ３２及び第２開口部２０内には、金属
を充填して配線層１５に接続された配線プラグ２６及び
第２開口部２０内に上部電極２４を形成する。通常、配
線プラグ２６及び上部電極２４は、第１開口部３０、第
２開口部２０及びトレンチ３２を充填する金属膜をＣＭ
Ｐ工程使用して研磨することによって形成することがで
きる。この時に、従来の技術では、第１開口部３０の形
成と金属埋め立てとの間の遅延時間の間で、第１開口部
３０内に露出した配線層１５の表面に自然酸化膜が形成
されることがある。この配線層１５の表面の自然酸化膜
は、寄生抵抗及び寄生キャパシタンスを増加させて高速
動作と優れた周波数特性が要求される半導体素子の特性
を低下させてしまう。したがって、配線層１５と前記配
線プラグ２６との間の接触抵抗を低めるために、金属を
埋め立てる前に、自然酸化膜の除去のためにエッチング
工程が必要である。この時に、第２開口部２０内の誘電
膜２２がエッチング工程の間、露出して損傷される。
部３０、トレンチ３２及び第２開口部２０内には、金属
を充填して配線層１５に接続された配線プラグ２６及び
第２開口部２０内に上部電極２４を形成する。通常、配
線プラグ２６及び上部電極２４は、第１開口部３０、第
２開口部２０及びトレンチ３２を充填する金属膜をＣＭ
Ｐ工程使用して研磨することによって形成することがで
きる。この時に、従来の技術では、第１開口部３０の形
成と金属埋め立てとの間の遅延時間の間で、第１開口部
３０内に露出した配線層１５の表面に自然酸化膜が形成
されることがある。この配線層１５の表面の自然酸化膜
は、寄生抵抗及び寄生キャパシタンスを増加させて高速
動作と優れた周波数特性が要求される半導体素子の特性
を低下させてしまう。したがって、配線層１５と前記配
線プラグ２６との間の接触抵抗を低めるために、金属を
埋め立てる前に、自然酸化膜の除去のためにエッチング
工程が必要である。この時に、第２開口部２０内の誘電
膜２２がエッチング工程の間、露出して損傷される。
【０００７】そして、配線プラグ２６及び上部電極２４
が形成された基板の全面にモールド層９を形成し、この
モールド層９をパターニングして配線プラグ２６の所定
の領域及び上部電極２４を露出させる第３開口部４０を
形成する。
が形成された基板の全面にモールド層９を形成し、この
モールド層９をパターニングして配線プラグ２６の所定
の領域及び上部電極２４を露出させる第３開口部４０を
形成する。
【０００８】図４（第４工程）を参照すれば、第３開口
部４０を充填し、配線プラグ２６及び上部電極２４に選
択的に接続された金属配線４２を形成する。下部電極１
０及び上部電極２４と、これらの間に介在された誘電膜
２２とは、半導体素子のキャパシタを構成する。
部４０を充填し、配線プラグ２６及び上部電極２４に選
択的に接続された金属配線４２を形成する。下部電極１
０及び上部電極２４と、これらの間に介在された誘電膜
２２とは、半導体素子のキャパシタを構成する。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
素子及びその製造方法によれば、上部電極２４が垂直構
造を有するので、層間絶縁膜７と上部電極２４との間に
介在された誘電膜２２の面積が広くて、寄生キャパシタ
ンスが増加するという不具合があった。
素子及びその製造方法によれば、上部電極２４が垂直構
造を有するので、層間絶縁膜７と上部電極２４との間に
介在された誘電膜２２の面積が広くて、寄生キャパシタ
ンスが増加するという不具合があった。
【００１０】本発明の課題は、金属電極を使用したキャ
パシタを有する半導体素子及びその製造方法を提供する
ことを目的とする。
パシタを有する半導体素子及びその製造方法を提供する
ことを目的とする。
【００１１】また、本発明の他の課題は、高速動作及び
周波数の特性を向上する半導体素子及びその製造方法を
提供することを目的とする。
周波数の特性を向上する半導体素子及びその製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上述の目的を達成するた
めに本発明は、金属／絶縁膜／金属構造のキャパシタを
有する半導体素子であって、この素子は、半導体基板の
所定の領域に配置された下部平板電極と、下部平板電極
の上部に重畳された領域を有する上部平板電極とを含
み、上部平板電極及び下部平板電極は金属化合物で形成
し、下部平板電極及び上部平板電極の間にキャパシタ誘
電膜を介在するとともに、上部平板電極及び下部平板電
極は層間絶縁膜で覆われ、層間絶縁膜を貫通して下部平
板電極及び上部平板電極に各々下部電極プラグ及び上部
電極プラグを接続する。
めに本発明は、金属／絶縁膜／金属構造のキャパシタを
有する半導体素子であって、この素子は、半導体基板の
所定の領域に配置された下部平板電極と、下部平板電極
の上部に重畳された領域を有する上部平板電極とを含
み、上部平板電極及び下部平板電極は金属化合物で形成
し、下部平板電極及び上部平板電極の間にキャパシタ誘
電膜を介在するとともに、上部平板電極及び下部平板電
極は層間絶縁膜で覆われ、層間絶縁膜を貫通して下部平
板電極及び上部平板電極に各々下部電極プラグ及び上部
電極プラグを接続する。
【００１３】上述の課題を達成するために本発明は、金
属／絶縁膜／金属構造のキャパシタを有する半導体素子
の製造方法であって、この方法は、半導体基板の所定の
領域に下部平板電極を形成し、この下部平板電極と重畳
された領域を有する上部平板電極と、下部平板電極及び
上部平板電極の間に介在されたキャパシタ誘電膜とを形
成することを含み、上部平板電極が形成された半導体基
板の全面に層間絶縁膜を形成するとともに、層間絶縁膜
を貫通して下部平板電極及び上部平板電極に各々接続さ
せた下部電極プラグ及び上部電極プラグを形成し、下部
平板電極及び上部平板電極は金属化合物で形成する。
属／絶縁膜／金属構造のキャパシタを有する半導体素子
の製造方法であって、この方法は、半導体基板の所定の
領域に下部平板電極を形成し、この下部平板電極と重畳
された領域を有する上部平板電極と、下部平板電極及び
上部平板電極の間に介在されたキャパシタ誘電膜とを形
成することを含み、上部平板電極が形成された半導体基
板の全面に層間絶縁膜を形成するとともに、層間絶縁膜
を貫通して下部平板電極及び上部平板電極に各々接続さ
せた下部電極プラグ及び上部電極プラグを形成し、下部
平板電極及び上部平板電極は金属化合物で形成する。
【００１４】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず、他の形
態で具体化することもできる。むしろ、ここで紹介する
実施形態は、開示された内容が徹底で完全になるよう
に、そして当業者に本発明の思想を十分に伝達するため
に提供するものである。そして、図面において、層及び
領域の厚さは明確性のために誇張したものである。ま
た、層が他の層、または基板上にあると言及される場合
に、それは他の層、または基板上に直接形成することが
できるもの、またはそれらの間に第３の層を介在するこ
とができるものである。また、明細書の全体にわたって
同一の参照番号は同一の構成要素を示す。
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず、他の形
態で具体化することもできる。むしろ、ここで紹介する
実施形態は、開示された内容が徹底で完全になるよう
に、そして当業者に本発明の思想を十分に伝達するため
に提供するものである。そして、図面において、層及び
領域の厚さは明確性のために誇張したものである。ま
た、層が他の層、または基板上にあると言及される場合
に、それは他の層、または基板上に直接形成することが
できるもの、またはそれらの間に第３の層を介在するこ
とができるものである。また、明細書の全体にわたって
同一の参照番号は同一の構成要素を示す。
【００１５】図５は、本発明の第１実施形態によるＭＩ
Ｍ構造のキャパシタを有する半導体素子を説明するため
の断面図である。
Ｍ構造のキャパシタを有する半導体素子を説明するため
の断面図である。
【００１６】図５を参照すれば、本発明の第１実施形態
による半導体素子は、下部平板電極５６と、この下部平
板電極５６と重畳された領域を有する上部平板電極６４
ａとを含む。この下部平板電極５６及び上部平板電極６
４ａは、金属化合物で形成されている。例えば、上部平
板電極６４ａ及び下部平板電極は、チタン窒化膜Ｔｉ
Ｎ、タンタル窒化膜ＴａＮ及びチタンタングステンＴｉ
Ｗで構成されたグループのうち選択された一つで形成す
ることができる。この下部平板電極５６及び上部平板電
極６４ａは、２００Å乃至１０００Å程度の薄い厚さを
有する。下部平板電極５６は、半導体基板５０の所定の
領域に配置されている。半導体基板５０は、シリコン基
板または絶縁膜で覆われたシリコン基板であることが望
ましい。また、半導体基板５０の所定の領域には、配線
層５２が配置されている。例えば、配線層５２は、シリ
コン基板上に覆われた絶縁膜にダマシン工程を使用して
形成された金属層があり得る。配線層５２を有する半導
体基板５０の全面は、下部誘電膜５４で覆われている。
下部平板電極５６及び上部平板電極６４ａは、前述した
下部誘電膜５４上の所定の領域に配置される。下部平板
電極５６及び上部平板電極６４ａの間には、キャパシタ
誘電膜が介在され、このキャパシタ誘電膜は中間絶縁膜
５８及び酸化膜パターン６２で構成されている。中間誘
電膜５８は、下部平板電極５６の上部を覆って、下部誘
電膜５４の上部まで拡張されて配線層５２の上部を覆っ
ている。酸化膜パターン６２は、中間誘電膜５８及び上
部平板電極６４ａの間に介在されている。中間誘電膜５
８及び下部誘電膜５４は、同一の物質で形成されること
が望ましい。酸化膜パターン６２は、高い誘電常数を有
する酸化物で形成することが望ましい。例えば、酸化膜
パターン６２は、シリコン酸化膜、タンタル酸化膜及び
チタン酸化膜で構成されたグループのうち選択された一
つで形成することができる。
による半導体素子は、下部平板電極５６と、この下部平
板電極５６と重畳された領域を有する上部平板電極６４
ａとを含む。この下部平板電極５６及び上部平板電極６
４ａは、金属化合物で形成されている。例えば、上部平
板電極６４ａ及び下部平板電極は、チタン窒化膜Ｔｉ
Ｎ、タンタル窒化膜ＴａＮ及びチタンタングステンＴｉ
Ｗで構成されたグループのうち選択された一つで形成す
ることができる。この下部平板電極５６及び上部平板電
極６４ａは、２００Å乃至１０００Å程度の薄い厚さを
有する。下部平板電極５６は、半導体基板５０の所定の
領域に配置されている。半導体基板５０は、シリコン基
板または絶縁膜で覆われたシリコン基板であることが望
ましい。また、半導体基板５０の所定の領域には、配線
層５２が配置されている。例えば、配線層５２は、シリ
コン基板上に覆われた絶縁膜にダマシン工程を使用して
形成された金属層があり得る。配線層５２を有する半導
体基板５０の全面は、下部誘電膜５４で覆われている。
下部平板電極５６及び上部平板電極６４ａは、前述した
下部誘電膜５４上の所定の領域に配置される。下部平板
電極５６及び上部平板電極６４ａの間には、キャパシタ
誘電膜が介在され、このキャパシタ誘電膜は中間絶縁膜
５８及び酸化膜パターン６２で構成されている。中間誘
電膜５８は、下部平板電極５６の上部を覆って、下部誘
電膜５４の上部まで拡張されて配線層５２の上部を覆っ
ている。酸化膜パターン６２は、中間誘電膜５８及び上
部平板電極６４ａの間に介在されている。中間誘電膜５
８及び下部誘電膜５４は、同一の物質で形成されること
が望ましい。酸化膜パターン６２は、高い誘電常数を有
する酸化物で形成することが望ましい。例えば、酸化膜
パターン６２は、シリコン酸化膜、タンタル酸化膜及び
チタン酸化膜で構成されたグループのうち選択された一
つで形成することができる。
【００１７】下部平板電極５６、上部平板電極６４ａ及
び中間誘電膜５８の全面には、層間絶縁膜６８が覆われ
ている。この層間絶縁膜６８は、誘電常数が小さい低誘
電物質で形成されて半導体素子の動作スピードを高め、
周波数特性を向上させることができる。例えば、層間絶
縁膜６８は、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）及びＳｉＯＣ（ｓｉｌｉｃｏ
ｎ ｏｘｙ−ｃａｒｂｉｄｅ）で構成されたグループの
うち選択された一つで形成することができる。上部平板
電極６４ａ及び層間絶縁膜６８の間には、上部誘電膜６
６が介在されている。この上部誘電膜６６は、中間誘電
膜５８の上部まで拡張され、中間誘電膜５８及び層間絶
縁膜６８の間に介在される。下部誘電膜５４、中間誘電
膜５８及び上部誘電膜６６は、層間絶縁膜６８とエッチ
ング選択比を有する。また、下部誘電膜５４、中間誘電
膜５８及び上部誘電膜６６は、同一の物質で形成するこ
とが望ましい。例えば、誘電膜５４、５８、６６は、シ
リコン窒化膜またはシリコンカーバイドで形成すること
ができる。層間絶縁膜６８内には、上部電極プラグ７
６、下部電極プラグ７４及び配線プラグ７２が配置され
ている。上部電極プラグ７６は、層間絶縁膜６８及び上
部誘電膜６６を順次に貫通して上部平板電極６４ａに接
続されている。下部電極プラグ７４は、層間絶縁膜６
８、上部誘電膜６６及び中間誘電膜５８を順次に貫通し
て下部平板電極５６に接続されている。配線プラグ７２
は、層間絶縁膜６８、上部誘電膜６６、中間誘電膜５８
及び下部誘電膜５４を順次に貫通して配線層５２に接続
されている。
び中間誘電膜５８の全面には、層間絶縁膜６８が覆われ
ている。この層間絶縁膜６８は、誘電常数が小さい低誘
電物質で形成されて半導体素子の動作スピードを高め、
周波数特性を向上させることができる。例えば、層間絶
縁膜６８は、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）及びＳｉＯＣ（ｓｉｌｉｃｏ
ｎ ｏｘｙ−ｃａｒｂｉｄｅ）で構成されたグループの
うち選択された一つで形成することができる。上部平板
電極６４ａ及び層間絶縁膜６８の間には、上部誘電膜６
６が介在されている。この上部誘電膜６６は、中間誘電
膜５８の上部まで拡張され、中間誘電膜５８及び層間絶
縁膜６８の間に介在される。下部誘電膜５４、中間誘電
膜５８及び上部誘電膜６６は、層間絶縁膜６８とエッチ
ング選択比を有する。また、下部誘電膜５４、中間誘電
膜５８及び上部誘電膜６６は、同一の物質で形成するこ
とが望ましい。例えば、誘電膜５４、５８、６６は、シ
リコン窒化膜またはシリコンカーバイドで形成すること
ができる。層間絶縁膜６８内には、上部電極プラグ７
６、下部電極プラグ７４及び配線プラグ７２が配置され
ている。上部電極プラグ７６は、層間絶縁膜６８及び上
部誘電膜６６を順次に貫通して上部平板電極６４ａに接
続されている。下部電極プラグ７４は、層間絶縁膜６
８、上部誘電膜６６及び中間誘電膜５８を順次に貫通し
て下部平板電極５６に接続されている。配線プラグ７２
は、層間絶縁膜６８、上部誘電膜６６、中間誘電膜５８
及び下部誘電膜５４を順次に貫通して配線層５２に接続
されている。
【００１８】上部電極プラグ７６、下部電極プラグ７４
及び配線プラグ７２は、銅またはアルミニウムで形成す
ることができる。望ましくは、プラグ７２、７４、７６
は、アルミニウムより非抵抗が低い銅で形成する。図示
していないが、上部電極プラグ７６、下部電極プラグ７
４及び配線プラグ７２の各々と層間絶縁膜６８との間に
は、バリヤ金属層をさらに介在させることができる。こ
のバリヤ金属層は、プラグ７２、７４、７６と前記層間
絶縁膜６８との間の接着層及び拡散防止層の機能をす
る。上部電極プラグ７６、下部電極プラグ７４及び配線
プラグ７２を有する層間絶縁膜６８の全面には、モール
ド層８０が覆われている。層間絶縁膜６８及びモールド
層８０との間には、エッチング阻止膜７８をさらに介在
させることができる。モールド層８０及びエッチング阻
止膜７８を順次に貫通して上部電極プラグ７６、下部電
極プラグ７４及び配線プラグ７２に各々金属配線８４を
接続している。金属配線８４は、銅またはアルミニウム
で形成することができる。モールド層８０は、シリコン
酸化膜として、例えば、ＦＳＧ及びシリコンオキシカー
バイドで構成されたグループのうち選択された一つで形
成することができる。また、エッチング阻止膜７８は、
シリコン窒化膜またはシリコンカーバイドで形成するこ
とができる。
及び配線プラグ７２は、銅またはアルミニウムで形成す
ることができる。望ましくは、プラグ７２、７４、７６
は、アルミニウムより非抵抗が低い銅で形成する。図示
していないが、上部電極プラグ７６、下部電極プラグ７
４及び配線プラグ７２の各々と層間絶縁膜６８との間に
は、バリヤ金属層をさらに介在させることができる。こ
のバリヤ金属層は、プラグ７２、７４、７６と前記層間
絶縁膜６８との間の接着層及び拡散防止層の機能をす
る。上部電極プラグ７６、下部電極プラグ７４及び配線
プラグ７２を有する層間絶縁膜６８の全面には、モール
ド層８０が覆われている。層間絶縁膜６８及びモールド
層８０との間には、エッチング阻止膜７８をさらに介在
させることができる。モールド層８０及びエッチング阻
止膜７８を順次に貫通して上部電極プラグ７６、下部電
極プラグ７４及び配線プラグ７２に各々金属配線８４を
接続している。金属配線８４は、銅またはアルミニウム
で形成することができる。モールド層８０は、シリコン
酸化膜として、例えば、ＦＳＧ及びシリコンオキシカー
バイドで構成されたグループのうち選択された一つで形
成することができる。また、エッチング阻止膜７８は、
シリコン窒化膜またはシリコンカーバイドで形成するこ
とができる。
【００１９】図６乃至図１７は、本発明の第１実施形態
によるＭＩＭ構造のキャパシタを有する半導体素子の製
造方法を説明するための（第１〜第１２）工程断面図で
ある。
によるＭＩＭ構造のキャパシタを有する半導体素子の製
造方法を説明するための（第１〜第１２）工程断面図で
ある。
【００２０】図６（第１工程）を参照すれば、半導体基
板５０の所定の領域に配線層５２を形成する。この半導
体基板５０は、シリコン基板、または絶縁膜で覆われた
シリコン基板等があり得る。配線層５２を有する半導体
基板の全面には、下部誘電膜５４を形成する。この下部
誘電膜５４は、２００Å乃至１０００Åの厚さのシリコ
ン窒化膜またシリコンカーバイドで形成することが望ま
しい。下部誘電膜５４上の所定の領域には、下部平板電
極５６を形成する。下部平板電極５６は、下部誘電膜５
４上に下部電極膜を形成し、この下部電極膜をパターニ
ングして形成することができる。例えば、下部平板電極
５６は、チタン窒化膜、タンタル窒化膜及びチタンタン
グステンで構成されたグループのうち選択された一つで
形成することができる。下部平板電極５６は、２００Å
乃至１０００Å程度の薄い厚さで形成することが望まし
い。
板５０の所定の領域に配線層５２を形成する。この半導
体基板５０は、シリコン基板、または絶縁膜で覆われた
シリコン基板等があり得る。配線層５２を有する半導体
基板の全面には、下部誘電膜５４を形成する。この下部
誘電膜５４は、２００Å乃至１０００Åの厚さのシリコ
ン窒化膜またシリコンカーバイドで形成することが望ま
しい。下部誘電膜５４上の所定の領域には、下部平板電
極５６を形成する。下部平板電極５６は、下部誘電膜５
４上に下部電極膜を形成し、この下部電極膜をパターニ
ングして形成することができる。例えば、下部平板電極
５６は、チタン窒化膜、タンタル窒化膜及びチタンタン
グステンで構成されたグループのうち選択された一つで
形成することができる。下部平板電極５６は、２００Å
乃至１０００Å程度の薄い厚さで形成することが望まし
い。
【００２１】図７（第２工程）を参照すれば、下部平板
電極５６が形成された半導体基板の全面に中間誘電膜５
８、酸化膜６０及び上部電極膜６４を順次に形成する。
中間誘電膜５８は、酸化膜６０とエッチング選択比を有
する誘電膜として、例えば、シリコン窒化膜またはシリ
コンカーバイドで形成することが望ましい。中間誘電膜
５８及び酸化膜６０は、各々１００Å乃至５００Å程度
の厚さで形成することが望ましい。また、酸化膜６０
は、シリコン酸化膜または誘電常数が大きいタンタル酸
化膜、チタン酸化膜及び酸化アルミニウムで構成された
グループのうち選択された一つで形成することが望まし
い。上部電極膜６４は、金属化合物として、例えば、チ
タン窒化膜、タンタル窒化膜及びチタンタングステンで
構成されたグループのうち選択された一つで形成するこ
とができる。上部電極膜６４は、２００Å乃至１０００
Å程度の薄い厚さで形成することが望ましい。
電極５６が形成された半導体基板の全面に中間誘電膜５
８、酸化膜６０及び上部電極膜６４を順次に形成する。
中間誘電膜５８は、酸化膜６０とエッチング選択比を有
する誘電膜として、例えば、シリコン窒化膜またはシリ
コンカーバイドで形成することが望ましい。中間誘電膜
５８及び酸化膜６０は、各々１００Å乃至５００Å程度
の厚さで形成することが望ましい。また、酸化膜６０
は、シリコン酸化膜または誘電常数が大きいタンタル酸
化膜、チタン酸化膜及び酸化アルミニウムで構成された
グループのうち選択された一つで形成することが望まし
い。上部電極膜６４は、金属化合物として、例えば、チ
タン窒化膜、タンタル窒化膜及びチタンタングステンで
構成されたグループのうち選択された一つで形成するこ
とができる。上部電極膜６４は、２００Å乃至１０００
Å程度の薄い厚さで形成することが望ましい。
【００２２】図８及び図９（第３及び第４工程）を参照
すれば、上部電極膜６４及び酸化膜６０を順次にパター
ニングして下部平板電極５６と重畳された領域を有する
上部平板電極６４ａを形成し、上部平板電極６４ａと中
間誘電膜５８との間に介在された酸化膜パターン６２を
形成する。上部平板電極６４ａは、下部平板電極５６と
交差しない領域を有するように形成するか、図９に示し
たように、上部平板電極６４ａ上に配置されるように形
成することができる。 中間誘電膜５８は、酸化膜６２
がエッチングされる間、下部平板電極５６が損傷される
ことを防止する。下部平板電極５６及び上部平板電極６
４ａはキャパシタの電極に該当し、下部平板電極５６及
び上部平板電極６４ａの間に介在された中間誘電膜５８
及び酸化膜パターン６２はキャパシタ誘電膜に該当す
る。
すれば、上部電極膜６４及び酸化膜６０を順次にパター
ニングして下部平板電極５６と重畳された領域を有する
上部平板電極６４ａを形成し、上部平板電極６４ａと中
間誘電膜５８との間に介在された酸化膜パターン６２を
形成する。上部平板電極６４ａは、下部平板電極５６と
交差しない領域を有するように形成するか、図９に示し
たように、上部平板電極６４ａ上に配置されるように形
成することができる。 中間誘電膜５８は、酸化膜６２
がエッチングされる間、下部平板電極５６が損傷される
ことを防止する。下部平板電極５６及び上部平板電極６
４ａはキャパシタの電極に該当し、下部平板電極５６及
び上部平板電極６４ａの間に介在された中間誘電膜５８
及び酸化膜パターン６２はキャパシタ誘電膜に該当す
る。
【００２３】図１０（第５工程）を参照すれば、上部平
板電極６４ａが形成された半導体基板の全面に上部誘電
膜６６を形成する。上部誘電膜６６は、上部平板電極６
４ａ及び中間誘電膜５８の全面に覆われる。また、上部
誘電膜６６は、中間誘電膜５８及び下部誘電膜５４と同
一の物質として、例えば、シリコン窒化膜またはシリコ
ンカーバイドで形成することが望ましい。上部誘電膜６
６は、２００Å乃至１０００Åの厚さで形成することが
望ましい。
板電極６４ａが形成された半導体基板の全面に上部誘電
膜６６を形成する。上部誘電膜６６は、上部平板電極６
４ａ及び中間誘電膜５８の全面に覆われる。また、上部
誘電膜６６は、中間誘電膜５８及び下部誘電膜５４と同
一の物質として、例えば、シリコン窒化膜またはシリコ
ンカーバイドで形成することが望ましい。上部誘電膜６
６は、２００Å乃至１０００Åの厚さで形成することが
望ましい。
【００２４】上部誘電膜６６の全面を覆う層間絶縁膜６
８を形成する。層間絶縁膜６８は、誘電常数が小さい物
質として形成することが望ましい。その結果、寄生キャ
パシタンスが減少して半導体素子の動作速度及び周波数
特性が向上する。層間絶縁膜６８は、シリコン酸化膜と
して、例えば、ＦＳＧまたはシリコンオキシカーバイド
（ｓｉｌｉｃｏｎ−ｏｘｙ−ｃａｒｂｉｄｅ）で形成す
ることができる。層間絶縁膜６８を形成した後に、平坦
化させることができるが、本発明によるキャパシタは平
板電極を有するので、その厚さが薄い。したがって、層
間絶縁膜６８を平坦化する工程を省略することができ
る。
８を形成する。層間絶縁膜６８は、誘電常数が小さい物
質として形成することが望ましい。その結果、寄生キャ
パシタンスが減少して半導体素子の動作速度及び周波数
特性が向上する。層間絶縁膜６８は、シリコン酸化膜と
して、例えば、ＦＳＧまたはシリコンオキシカーバイド
（ｓｉｌｉｃｏｎ−ｏｘｙ−ｃａｒｂｉｄｅ）で形成す
ることができる。層間絶縁膜６８を形成した後に、平坦
化させることができるが、本発明によるキャパシタは平
板電極を有するので、その厚さが薄い。したがって、層
間絶縁膜６８を平坦化する工程を省略することができ
る。
【００２５】図１１（第６工程）を参照すれば、層間絶
縁膜６８上にフォトレジストパターン６９を形成し、こ
のフォトレジストパターン６９をエッチングマスクとし
て使用して層間絶縁膜６８をパターニングして上部誘電
膜６６が露出されたビアホール７０を形成する。層間絶
縁膜６８及び上部誘電膜６６は、エッチング選択比を有
するので、上部誘電膜６６をエッチング停止層として使
用して層間絶縁膜６８をエッチングすることができる。
縁膜６８上にフォトレジストパターン６９を形成し、こ
のフォトレジストパターン６９をエッチングマスクとし
て使用して層間絶縁膜６８をパターニングして上部誘電
膜６６が露出されたビアホール７０を形成する。層間絶
縁膜６８及び上部誘電膜６６は、エッチング選択比を有
するので、上部誘電膜６６をエッチング停止層として使
用して層間絶縁膜６８をエッチングすることができる。
【００２６】図１２（第７工程）を参照すれば、フォト
レジストパターン６９をエッチングマスクとして使用し
てビアホール７０内に露出された上部誘電膜６６、中間
誘電膜５８及び下部誘電膜５４をエッチングして配線層
５２、下部平板電極５６及び上部平板電極６４ａの所定
の領域を露出させる。そして、フォトレジストパターン
６９を除去する。上部平板電極６４ａは上部誘電膜６６
がエッチングされて露出され、下部平板電極５６は上部
誘電膜６６、中間誘電膜５８が順次にエッチングされて
露出され、配線層５２は上部誘電膜６６、中間誘電膜５
８及び下部誘電膜５４が順次にエッチングされて露出さ
れる。
レジストパターン６９をエッチングマスクとして使用し
てビアホール７０内に露出された上部誘電膜６６、中間
誘電膜５８及び下部誘電膜５４をエッチングして配線層
５２、下部平板電極５６及び上部平板電極６４ａの所定
の領域を露出させる。そして、フォトレジストパターン
６９を除去する。上部平板電極６４ａは上部誘電膜６６
がエッチングされて露出され、下部平板電極５６は上部
誘電膜６６、中間誘電膜５８が順次にエッチングされて
露出され、配線層５２は上部誘電膜６６、中間誘電膜５
８及び下部誘電膜５４が順次にエッチングされて露出さ
れる。
【００２７】図１３（第８工程）を参照すれば、ビアホ
ール７０を有する層間絶縁膜６８上にビアホール７０を
充填する金属膜７５を形成する。この金属膜７５は、銅
またはアルミニウムで形成することができる。また、金
属膜７５を形成する前に、層間絶縁膜６８上にバリヤ金
属膜（図示せず）をさらに形成することもできる。金属
膜７５は、スパッタリング 、化学気相蒸着及び電気鍍
金（電気メッキ）で構成されたグループのうち選択され
た方法で形成することができる。例えば、銅電気鍍金法
により金属膜７５を形成する場合に、ビアホール７０が
形成された層間絶縁膜６８上に銅シード層７１を形成す
る。銅シード層は、５００Å乃至２０００Åの厚さで形
成することが望ましい。シード層７１は、銅をスパッタ
リングして形成することができる。シード層７１が形成
された半導体基板には、電気鍍金を適用してシード層７
１上に銅層７３を形成する。したがって、ビアホール７
０は、銅シード層７１及び銅層７３で構成された金属膜
７５で充填される。
ール７０を有する層間絶縁膜６８上にビアホール７０を
充填する金属膜７５を形成する。この金属膜７５は、銅
またはアルミニウムで形成することができる。また、金
属膜７５を形成する前に、層間絶縁膜６８上にバリヤ金
属膜（図示せず）をさらに形成することもできる。金属
膜７５は、スパッタリング 、化学気相蒸着及び電気鍍
金（電気メッキ）で構成されたグループのうち選択され
た方法で形成することができる。例えば、銅電気鍍金法
により金属膜７５を形成する場合に、ビアホール７０が
形成された層間絶縁膜６８上に銅シード層７１を形成す
る。銅シード層は、５００Å乃至２０００Åの厚さで形
成することが望ましい。シード層７１は、銅をスパッタ
リングして形成することができる。シード層７１が形成
された半導体基板には、電気鍍金を適用してシード層７
１上に銅層７３を形成する。したがって、ビアホール７
０は、銅シード層７１及び銅層７３で構成された金属膜
７５で充填される。
【００２８】図１４（第９工程）を参照すれば、化学機
械的研磨工程（ＣＭＰ工程）を使用して前記金属膜７５
を研磨する。この時に、層間絶縁膜６８の上部も共に研
磨されて層間絶縁膜６８の上部面が平坦化される。その
結果、導電性プラグがビアホール７０内に各々対応して
形成される。すなわち、配線プラグ７２が層間絶縁膜６
８を貫通して配線層５２に接続され、上部電極プラグ７
６及び下部電極プラグ７４が層間絶縁膜６８を貫通して
各々下部平板電極５６及び上部平板電極６４ａに接続さ
れる。金属膜７５を形成する前に、バリヤ金属層をさら
に形成すれば、プラグ７２、７４、７６の金属が層間絶
縁膜６８に拡散されて抵抗が増加することを防止するこ
とができる。
械的研磨工程（ＣＭＰ工程）を使用して前記金属膜７５
を研磨する。この時に、層間絶縁膜６８の上部も共に研
磨されて層間絶縁膜６８の上部面が平坦化される。その
結果、導電性プラグがビアホール７０内に各々対応して
形成される。すなわち、配線プラグ７２が層間絶縁膜６
８を貫通して配線層５２に接続され、上部電極プラグ７
６及び下部電極プラグ７４が層間絶縁膜６８を貫通して
各々下部平板電極５６及び上部平板電極６４ａに接続さ
れる。金属膜７５を形成する前に、バリヤ金属層をさら
に形成すれば、プラグ７２、７４、７６の金属が層間絶
縁膜６８に拡散されて抵抗が増加することを防止するこ
とができる。
【００２９】図１５（第１０工程）を参照すれば、配線
プラグ７２、下部電極配線７４及び上部電極プラグ７６
が形成された層間絶縁膜６８上にモールド層８０を形成
する。このモールド層８０を形成する前に、層間絶縁膜
６８上にエッチング阻止膜７８をまず形成することが望
ましい。エッチング阻止膜７８は、後続に進行する金属
配線工程でモールド層をパターニングする間、層間絶縁
膜６８がエッチングされることを防止する。モールド層
８０は、低誘電常数を有する物質として、例えば、ＦＳ
ＧまたはＳｉＯＣなどで形成することが望ましい。エッ
チング阻止膜７８は、モールド層８０及び層間絶縁膜６
８とエッチング選択比を有する物質として、シリコン窒
化膜またはシリコンカーバイドで形成することが望まし
い。
プラグ７２、下部電極配線７４及び上部電極プラグ７６
が形成された層間絶縁膜６８上にモールド層８０を形成
する。このモールド層８０を形成する前に、層間絶縁膜
６８上にエッチング阻止膜７８をまず形成することが望
ましい。エッチング阻止膜７８は、後続に進行する金属
配線工程でモールド層をパターニングする間、層間絶縁
膜６８がエッチングされることを防止する。モールド層
８０は、低誘電常数を有する物質として、例えば、ＦＳ
ＧまたはＳｉＯＣなどで形成することが望ましい。エッ
チング阻止膜７８は、モールド層８０及び層間絶縁膜６
８とエッチング選択比を有する物質として、シリコン窒
化膜またはシリコンカーバイドで形成することが望まし
い。
【００３０】図１６（第１１工程）を参照すれば、モー
ルド層８０及びエッチング阻止膜７８を順次にパターニ
ングしてプラグ７２、７４、７６を露出させるグルーブ
８２を形成する。この時に、エッチング阻止膜７８を停
止層として使用してモールド層８０をエッチングし、そ
の後に、エッチング阻止膜７８を除去する。すなわち、
モールド層８０及びエッチング阻止膜７８を二段階にエ
ッチングすることによって、層間絶縁膜６８が不要にな
ってエッチングされることを防止することができる。
ルド層８０及びエッチング阻止膜７８を順次にパターニ
ングしてプラグ７２、７４、７６を露出させるグルーブ
８２を形成する。この時に、エッチング阻止膜７８を停
止層として使用してモールド層８０をエッチングし、そ
の後に、エッチング阻止膜７８を除去する。すなわち、
モールド層８０及びエッチング阻止膜７８を二段階にエ
ッチングすることによって、層間絶縁膜６８が不要にな
ってエッチングされることを防止することができる。
【００３１】図１７（第１２工程）を参照すれば、モー
ルド層８０上にグルーブ８２を充填する金属膜８３を形
成する。この金属膜８３は、銅またはアルミニウムで形
成することが望ましい。また、金属膜８３は、化学気相
蒸着、スパッタリング及び電気鍍金法を使用して形成す
ることができる。
ルド層８０上にグルーブ８２を充填する金属膜８３を形
成する。この金属膜８３は、銅またはアルミニウムで形
成することが望ましい。また、金属膜８３は、化学気相
蒸着、スパッタリング及び電気鍍金法を使用して形成す
ることができる。
【００３２】続けて、金属膜８３を化学機械的研磨工程
を使用して研磨して、図５に示したような金属配線８４
を形成する。金属配線８４は、グルーブ８２のデザイン
に従って配線プラグ７２、下部電極プラグ７４及び上部
電極プラグ７６に選択的に接続される。
を使用して研磨して、図５に示したような金属配線８４
を形成する。金属配線８４は、グルーブ８２のデザイン
に従って配線プラグ７２、下部電極プラグ７４及び上部
電極プラグ７６に選択的に接続される。
【００３３】図１８は、本発明の第２実施形態によるＭ
ＩＭ構造のキャパシタを有する半導体素子を説明するた
めの断面図である。
ＩＭ構造のキャパシタを有する半導体素子を説明するた
めの断面図である。
【００３４】図１８を参照すれば、本発明の第２実施形
態による半導体素子は、第１実施形態による他の半導体
素子の構造と類似である。すなわち、本発明の第２実施
形態による半導体素子は、下部平板電極５６及び上部平
板電極６４ａを含み、上部平板電極６４ａは下部平板電
極５６と重畳された領域を有する。下部平板電極５６及
び上部平板電極６４ａは、金属化合物で形成されてい
る。例えば、上部平板電極６４ａ及び下部平板電極は、
チタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ及びチタン
タングステンＴｉＷで構成されたグループのうち選択さ
れた一つで形成することができる。下部平板電極５６及
び上部平板電極６４ａは、２００Å乃至１０００Å程度
の薄い厚さを有する。そして、半導体基板５０の所定の
領域に配線層５２が配置される。例えば、配線層５２
は、シリコン基板上に覆われた絶縁膜にダマシン工程を
使用して形成された金属層があり得る。配線層５２を有
する半導体基板の全面は、下部誘電膜で覆われる。下部
平板電極５６及び上部平板電極６４ａは、下部誘電膜５
４上の所定の領域に配置される。下部平板電極５６の上
部に覆われ、下部誘電膜５４の上部まで拡張されて配線
層５２の上部に中間誘電膜５８が覆われる。上部平板電
極６４ａ及び下部平板電極５６の間に介在された中間誘
電膜５８は、キャパシタ誘電膜に該当する。中間誘電膜
５８及び下部誘電膜５４は、同一の物質で形成されるこ
とが望ましい。
態による半導体素子は、第１実施形態による他の半導体
素子の構造と類似である。すなわち、本発明の第２実施
形態による半導体素子は、下部平板電極５６及び上部平
板電極６４ａを含み、上部平板電極６４ａは下部平板電
極５６と重畳された領域を有する。下部平板電極５６及
び上部平板電極６４ａは、金属化合物で形成されてい
る。例えば、上部平板電極６４ａ及び下部平板電極は、
チタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ及びチタン
タングステンＴｉＷで構成されたグループのうち選択さ
れた一つで形成することができる。下部平板電極５６及
び上部平板電極６４ａは、２００Å乃至１０００Å程度
の薄い厚さを有する。そして、半導体基板５０の所定の
領域に配線層５２が配置される。例えば、配線層５２
は、シリコン基板上に覆われた絶縁膜にダマシン工程を
使用して形成された金属層があり得る。配線層５２を有
する半導体基板の全面は、下部誘電膜で覆われる。下部
平板電極５６及び上部平板電極６４ａは、下部誘電膜５
４上の所定の領域に配置される。下部平板電極５６の上
部に覆われ、下部誘電膜５４の上部まで拡張されて配線
層５２の上部に中間誘電膜５８が覆われる。上部平板電
極６４ａ及び下部平板電極５６の間に介在された中間誘
電膜５８は、キャパシタ誘電膜に該当する。中間誘電膜
５８及び下部誘電膜５４は、同一の物質で形成されるこ
とが望ましい。
【００３５】下部平板電極５６、上部平板電極６４ａ及
び中間誘電膜５８の全面には、層間絶縁膜６８が覆われ
る。この層間絶縁膜６８は、第１実施形態のように、誘
電常数が小さい低誘電物質で形成することができる。上
部平板電極６４ａ及び層間絶縁膜６８の間には、上部誘
電膜６６が介在される。上部誘電膜６８は、中間誘電膜
５８の上部まで拡張され、中間誘電膜５８及び層間絶縁
膜６８の間に介在される。層間絶縁膜６８内には、上部
電極プラグ７６、下部電極プラグ７４及び配線プラグ７
２が配置される。上部電極プラグ７６は、層間絶縁膜６
８及び上部誘電膜６６を順次に貫通して上部平板電極６
４ａに接続される。下部電極プラグ７２は、層間絶縁膜
６８、上部誘電膜６６及び中間誘電膜５８を順次に貫通
して下部平板電極５６に接続される。配線プラグ７２
は、層間絶縁膜６８、上部誘電膜６６、中間誘電膜５８
及び下部誘電膜５４を順次に貫通して下部平板電極５６
に接続される。
び中間誘電膜５８の全面には、層間絶縁膜６８が覆われ
る。この層間絶縁膜６８は、第１実施形態のように、誘
電常数が小さい低誘電物質で形成することができる。上
部平板電極６４ａ及び層間絶縁膜６８の間には、上部誘
電膜６６が介在される。上部誘電膜６８は、中間誘電膜
５８の上部まで拡張され、中間誘電膜５８及び層間絶縁
膜６８の間に介在される。層間絶縁膜６８内には、上部
電極プラグ７６、下部電極プラグ７４及び配線プラグ７
２が配置される。上部電極プラグ７６は、層間絶縁膜６
８及び上部誘電膜６６を順次に貫通して上部平板電極６
４ａに接続される。下部電極プラグ７２は、層間絶縁膜
６８、上部誘電膜６６及び中間誘電膜５８を順次に貫通
して下部平板電極５６に接続される。配線プラグ７２
は、層間絶縁膜６８、上部誘電膜６６、中間誘電膜５８
及び下部誘電膜５４を順次に貫通して下部平板電極５６
に接続される。
【００３６】図示しないが、上部電極プラグ７６、下部
電極プラグ７４及び配線プラグ７２の各々と層間絶縁膜
６８との間にバリヤ金属層をさらに介在させることがで
きる。このバリヤ金属層は、プラグ７２、７４、７６と
層間絶縁膜６８との間の接着層及び拡散防止層の機能を
する。上部電極プラグ７６、下部電極プラグ７４及び配
線プラグ７２を有する層間絶縁膜６８の全面には、モー
ルド層８０が覆われる。層間絶縁膜６８及びモールド層
８０の間には、エッチング阻止膜７８がさらに介在させ
ることができる。モールド層８０及びエッチング阻止膜
７８を順次に貫通して上部電極プラグ７６、下部電極プ
ラグ７４及び配線プラグ７２に各々金属配線５２が形成
される。上部平板電極６４ａは、図９に示したように、
下部平板電極５６上に配置させることができる。この時
に、上部電極プラグ７６も図９に示したように、下部平
板電極５６の上部で上部平板電極６４ａに接続される。
電極プラグ７４及び配線プラグ７２の各々と層間絶縁膜
６８との間にバリヤ金属層をさらに介在させることがで
きる。このバリヤ金属層は、プラグ７２、７４、７６と
層間絶縁膜６８との間の接着層及び拡散防止層の機能を
する。上部電極プラグ７６、下部電極プラグ７４及び配
線プラグ７２を有する層間絶縁膜６８の全面には、モー
ルド層８０が覆われる。層間絶縁膜６８及びモールド層
８０の間には、エッチング阻止膜７８がさらに介在させ
ることができる。モールド層８０及びエッチング阻止膜
７８を順次に貫通して上部電極プラグ７６、下部電極プ
ラグ７４及び配線プラグ７２に各々金属配線５２が形成
される。上部平板電極６４ａは、図９に示したように、
下部平板電極５６上に配置させることができる。この時
に、上部電極プラグ７６も図９に示したように、下部平
板電極５６の上部で上部平板電極６４ａに接続される。
【００３７】上述のように、本発明の第２実施形態によ
る半導体素子は、第１実施形態による半導体素子と類似
した構造を有し、第１実施形態による半導体素子に対応
する構成要素のような物質で形成される。しかし、第１
実施形態による半導体素子は、下部平板電極５６と上部
平板電極６４ａとの間に中間誘電膜及び酸化膜パターン
のマルチキャパシタ誘電膜が介在される。しかし、第２
実施形態による半導体素子は、下部平板電極５６及び上
部平板電極６４ａの間に中間誘電膜５８が介在される
が、酸化膜パターン（図５の６２）は介在されない。
る半導体素子は、第１実施形態による半導体素子と類似
した構造を有し、第１実施形態による半導体素子に対応
する構成要素のような物質で形成される。しかし、第１
実施形態による半導体素子は、下部平板電極５６と上部
平板電極６４ａとの間に中間誘電膜及び酸化膜パターン
のマルチキャパシタ誘電膜が介在される。しかし、第２
実施形態による半導体素子は、下部平板電極５６及び上
部平板電極６４ａの間に中間誘電膜５８が介在される
が、酸化膜パターン（図５の６２）は介在されない。
【００３８】図１９乃至図２１は本発明の第２実施形態
による半導体素子の製造方法を説明するための（第１〜
第３）工程断面図である。
による半導体素子の製造方法を説明するための（第１〜
第３）工程断面図である。
【００３９】図１９（第１工程）を参照すれば、半導体
基板５０の所定の領域に配線層５２を形成する。半導体
基板５０は、シリコン基板または絶縁膜で覆われたシリ
コン基板であり得る。配線層５２を有する半導体基板の
全面に下部誘電膜５４を形成する。下部誘電膜５４は、
２００Å乃至１０００Åの厚さのシリコン窒化膜または
シリコンカーバイドで形成することが望ましい。下部誘
電膜５４上の所定の領域に下部平板電極５６を形成す
る。下部平板電極５６は、チタン窒化膜、タンタル窒化
膜及びチタンタングステンで構成されたグループのうち
選択された一つで形成することができる。下部平板電極
５６は、２００Å乃至１０００Å程度の薄い厚さで形成
することが望ましい。下部平板電極５６が形成された半
導体基板の全面に中間誘電膜５８を形成し、中間誘電膜
５８上に上部平板電極６４ａを形成する。この中間誘電
膜５８は、シリコン窒化膜またはシリコンカーバイドで
１００Å乃至５００Å程度の厚さで形成することが望ま
しい。上部平板電極６４ａは、２００Å乃至１０００Å
程度の薄い厚さで形成することが望ましい。下部平板電
極５６及び上部平板電極６４ａはキャパシタの電極に該
当し、下部平板電極５６及び上部平板電極６４ａの間に
介在された中間誘電膜５８はキャパシタ誘電膜に該当す
る。
基板５０の所定の領域に配線層５２を形成する。半導体
基板５０は、シリコン基板または絶縁膜で覆われたシリ
コン基板であり得る。配線層５２を有する半導体基板の
全面に下部誘電膜５４を形成する。下部誘電膜５４は、
２００Å乃至１０００Åの厚さのシリコン窒化膜または
シリコンカーバイドで形成することが望ましい。下部誘
電膜５４上の所定の領域に下部平板電極５６を形成す
る。下部平板電極５６は、チタン窒化膜、タンタル窒化
膜及びチタンタングステンで構成されたグループのうち
選択された一つで形成することができる。下部平板電極
５６は、２００Å乃至１０００Å程度の薄い厚さで形成
することが望ましい。下部平板電極５６が形成された半
導体基板の全面に中間誘電膜５８を形成し、中間誘電膜
５８上に上部平板電極６４ａを形成する。この中間誘電
膜５８は、シリコン窒化膜またはシリコンカーバイドで
１００Å乃至５００Å程度の厚さで形成することが望ま
しい。上部平板電極６４ａは、２００Å乃至１０００Å
程度の薄い厚さで形成することが望ましい。下部平板電
極５６及び上部平板電極６４ａはキャパシタの電極に該
当し、下部平板電極５６及び上部平板電極６４ａの間に
介在された中間誘電膜５８はキャパシタ誘電膜に該当す
る。
【００４０】図２０（第２工程）を参照すれば、上部平
板電極６４ａが形成された半導体基板の全面に上部誘電
膜６６及び層間絶縁膜６８を順次に形成する。上部誘電
膜６６は、上部平板電極６４ａ及び中間誘電膜５８の全
面に覆われる。上部誘電膜６６は、中間誘電膜５８及び
下部誘電膜５４と同一の物質として、例えば、シリコン
窒化膜またはシリコンカーバイドで形成することが望ま
しい。上部誘電膜６６は、２００Å乃至１０００Åの厚
さで形成することが望ましい。層間絶縁膜６８は、ＦＳ
Ｇまたはシリコンオキシカーバイドで形成することがで
きる。次に、図１１乃至図１４を参照して記述した第１
実施形態のような方法により、配線層５２に接続された
配線プラグ７２と、下部平板電極５６に接続された下部
電極プラグ７４と、上部平板電極６４ａに接続された上
部電極プラグ７６とを形成する。このプラグ７２、７
４、７６の各々は、層間絶縁膜６８に形成されたビアホ
ール７０に充填される。
板電極６４ａが形成された半導体基板の全面に上部誘電
膜６６及び層間絶縁膜６８を順次に形成する。上部誘電
膜６６は、上部平板電極６４ａ及び中間誘電膜５８の全
面に覆われる。上部誘電膜６６は、中間誘電膜５８及び
下部誘電膜５４と同一の物質として、例えば、シリコン
窒化膜またはシリコンカーバイドで形成することが望ま
しい。上部誘電膜６６は、２００Å乃至１０００Åの厚
さで形成することが望ましい。層間絶縁膜６８は、ＦＳ
Ｇまたはシリコンオキシカーバイドで形成することがで
きる。次に、図１１乃至図１４を参照して記述した第１
実施形態のような方法により、配線層５２に接続された
配線プラグ７２と、下部平板電極５６に接続された下部
電極プラグ７４と、上部平板電極６４ａに接続された上
部電極プラグ７６とを形成する。このプラグ７２、７
４、７６の各々は、層間絶縁膜６８に形成されたビアホ
ール７０に充填される。
【００４１】図２１（第３工程）を参照すれば、プラグ
７２を有する層間絶縁膜６８上にグルーブ８２を有する
モールド層８０を形成する。モールド層８０は、図１５
及び図１６を参照して記述した第１実施形態と同一の段
階を過ぎて（用いて）形成することができる。すなわ
ち、プラグ７２、７４、７６が形成された層間絶縁膜６
８上にモールド層８０を形成し、このモールド層８０を
パターニングしてプラグ７２、７４、７６を露出させる
ことでグルーブを形成することができる。ここで、モー
ルド層８０を形成する前に、層間絶縁膜６８上にエッチ
ング阻止膜７８をまず形成してモールド層をパターニン
グすることで、この間、層間絶縁膜６８がエッチングさ
れることを防止することができる。
７２を有する層間絶縁膜６８上にグルーブ８２を有する
モールド層８０を形成する。モールド層８０は、図１５
及び図１６を参照して記述した第１実施形態と同一の段
階を過ぎて（用いて）形成することができる。すなわ
ち、プラグ７２、７４、７６が形成された層間絶縁膜６
８上にモールド層８０を形成し、このモールド層８０を
パターニングしてプラグ７２、７４、７６を露出させる
ことでグルーブを形成することができる。ここで、モー
ルド層８０を形成する前に、層間絶縁膜６８上にエッチ
ング阻止膜７８をまず形成してモールド層をパターニン
グすることで、この間、層間絶縁膜６８がエッチングさ
れることを防止することができる。
【００４２】続けて、モールド層８０上にグルーブ８２
を充填する金属膜を形成し、この金属膜を化学機械的研
磨工程を使用して研磨し、図１８に示したような金属配
線８４を形成する。
を充填する金属膜を形成し、この金属膜を化学機械的研
磨工程を使用して研磨し、図１８に示したような金属配
線８４を形成する。
【００４３】図２２は、本発明の第３実施形態によるＭ
ＩＭ構造のキャパシタを有する半導体素子を説明するた
めの断面図である。
ＩＭ構造のキャパシタを有する半導体素子を説明するた
めの断面図である。
【００４４】図２２を参照すれば、上述の第１実施形態
と異なり、第３実施形態による半導体素子は中間誘電膜
（図５の５８）を有しない。すなわち、第３実施形態に
よれば、上部平板電極６４ａの下部に配置された酸化膜
パターン６２がＭＩＭ構造のキャパシタの誘電膜に該当
する。また、配線プラグ７２は層間絶縁膜６８、上部誘
電膜６６及び下部誘電膜５４を順次に貫通して半導体基
板５０の所定の領域に配置された配線層５２に接続さ
れ、下部電極プラグ７４は層間絶縁膜６８及び上部誘電
膜６６を順次に貫通して下部平板電極５６に接続され、
上部電極プラグ７６は層間絶縁膜６８及び上部誘電膜６
６を順次に貫通して上部平板電極６４ａに接続される。
層間絶縁膜６８上に覆われたエッチング阻止膜７８、モ
ールド層８０及び金属配線８４は、上述の第１実施形態
と同一の構造を有する。上部平板電極６４ａは、図９に
示したように、下部平板電極５６上に配置することがで
きる。この時に、上部電極プラグ７６も、図９に示した
ように、下部平板電極５６の上部で上部平板電極６４ａ
に接続される。第１実施形態及び第３実施形態におい
て、互いに対応する構成要素は同一の物質で形成するこ
とができる。
と異なり、第３実施形態による半導体素子は中間誘電膜
（図５の５８）を有しない。すなわち、第３実施形態に
よれば、上部平板電極６４ａの下部に配置された酸化膜
パターン６２がＭＩＭ構造のキャパシタの誘電膜に該当
する。また、配線プラグ７２は層間絶縁膜６８、上部誘
電膜６６及び下部誘電膜５４を順次に貫通して半導体基
板５０の所定の領域に配置された配線層５２に接続さ
れ、下部電極プラグ７４は層間絶縁膜６８及び上部誘電
膜６６を順次に貫通して下部平板電極５６に接続され、
上部電極プラグ７６は層間絶縁膜６８及び上部誘電膜６
６を順次に貫通して上部平板電極６４ａに接続される。
層間絶縁膜６８上に覆われたエッチング阻止膜７８、モ
ールド層８０及び金属配線８４は、上述の第１実施形態
と同一の構造を有する。上部平板電極６４ａは、図９に
示したように、下部平板電極５６上に配置することがで
きる。この時に、上部電極プラグ７６も、図９に示した
ように、下部平板電極５６の上部で上部平板電極６４ａ
に接続される。第１実施形態及び第３実施形態におい
て、互いに対応する構成要素は同一の物質で形成するこ
とができる。
【００４５】図２３乃至図２５は本発明の第３実施形態
による半導体素子の製造方法を説明するための（第１〜
第３）工程断面図である。
による半導体素子の製造方法を説明するための（第１〜
第３）工程断面図である。
【００４６】図２３（第１工程）を参照すれば、半導体
基板５０の所定の領域に配線層５２を形成し、この配線
層を有する半導体基板５０の全面に下部誘電膜５４を形
成する。次に、下部誘電膜５４上の所定の領域に下部平
板電極５６を形成し、順次に積層させて下部平板電極５
６の上部と重畳された領域を有する酸化膜パターン６２
及び上部平板電極６４ａを形成する。この酸化膜パター
ン６２及び上部平板電極６４ａは、下部平板電極５６が
形成された下部誘電膜５４の全面に酸化膜及び上部電極
膜を形成し、上部電極膜及び酸化膜を順次にパターニン
グすることで形成することができる。
基板５０の所定の領域に配線層５２を形成し、この配線
層を有する半導体基板５０の全面に下部誘電膜５４を形
成する。次に、下部誘電膜５４上の所定の領域に下部平
板電極５６を形成し、順次に積層させて下部平板電極５
６の上部と重畳された領域を有する酸化膜パターン６２
及び上部平板電極６４ａを形成する。この酸化膜パター
ン６２及び上部平板電極６４ａは、下部平板電極５６が
形成された下部誘電膜５４の全面に酸化膜及び上部電極
膜を形成し、上部電極膜及び酸化膜を順次にパターニン
グすることで形成することができる。
【００４７】図２４（第２工程）を参照すれば、上部平
板電極６４ａが形成された半導体基板の全面に（沿っ
て）上部誘電膜６６をコンフォマルに（整合させて、等
角に）形成し、上部誘電膜６６上に層間絶縁膜６８を形
成する。この層間絶縁膜６８内には、導電性プラグを形
成する。層間絶縁膜６８、上部誘電膜６６及び下部誘電
膜５４を順次にパターニングしてビアホール７０を形成
し、上述の第１実施形態のような方法を使用すること
で、配線層５２に接続された配線プラグ７２、下部平板
電極５６に接続された下部電極プラグ７４、及び上部平
板電極６４ａに接続された上部電極プラグ７６を形成す
ることができる。
板電極６４ａが形成された半導体基板の全面に（沿っ
て）上部誘電膜６６をコンフォマルに（整合させて、等
角に）形成し、上部誘電膜６６上に層間絶縁膜６８を形
成する。この層間絶縁膜６８内には、導電性プラグを形
成する。層間絶縁膜６８、上部誘電膜６６及び下部誘電
膜５４を順次にパターニングしてビアホール７０を形成
し、上述の第１実施形態のような方法を使用すること
で、配線層５２に接続された配線プラグ７２、下部平板
電極５６に接続された下部電極プラグ７４、及び上部平
板電極６４ａに接続された上部電極プラグ７６を形成す
ることができる。
【００４８】図２５（第３工程）を参照すれば、プラグ
７２、７４、７６を有する層間絶縁膜６８上にグルーブ
８２を有するモールド層８０を形成する。このモールド
層８０は、図１５及び図１６を参照して記述した第１実
施形態と同一の段階を過ぎて（用いて）形成することが
できる。すなわち、プラグ７２、７４、７６が形成され
た層間絶縁膜６８上にモールド層８０を形成し、このモ
ールド層８０をパターニングしてプラグ７２、７４、７
６を露出させることでグルーブ８２を形成することがで
きる。ここで、モールド層８０を形成する前に、層間絶
縁膜６８上にエッチング阻止膜７８をまず形成してモー
ルド層をパターニングすることで、この間、層間絶縁膜
６８がエッチングされることを防止することができる。
７２、７４、７６を有する層間絶縁膜６８上にグルーブ
８２を有するモールド層８０を形成する。このモールド
層８０は、図１５及び図１６を参照して記述した第１実
施形態と同一の段階を過ぎて（用いて）形成することが
できる。すなわち、プラグ７２、７４、７６が形成され
た層間絶縁膜６８上にモールド層８０を形成し、このモ
ールド層８０をパターニングしてプラグ７２、７４、７
６を露出させることでグルーブ８２を形成することがで
きる。ここで、モールド層８０を形成する前に、層間絶
縁膜６８上にエッチング阻止膜７８をまず形成してモー
ルド層をパターニングすることで、この間、層間絶縁膜
６８がエッチングされることを防止することができる。
【００４９】続けて、モールド層８０上にグルーブ８２
を充填する金属膜を形成し、この金属膜を化学機械的研
磨工程を使用して研磨し、図１８に示したように、グル
ーブ８２内に金属配線（図１８の８４）を形成する。
を充填する金属膜を形成し、この金属膜を化学機械的研
磨工程を使用して研磨し、図１８に示したように、グル
ーブ８２内に金属配線（図１８の８４）を形成する。
【００５０】尚、本発明の第１実施形態、第２実施形態
及び第３実施形態による半導体素子の製造方法におい
て、互いに対応する構造要素は同一の物質で形成するこ
とができる。
及び第３実施形態による半導体素子の製造方法におい
て、互いに対応する構造要素は同一の物質で形成するこ
とができる。
【００５１】
【発明の効果】上述のように本発明による半導体素子及
びその製造方法によれば、高速動作及び優れた周波数特
性を有する半導体素子において、金属−絶縁体−金属構
造のキャパシタの電極を平板構造で形成して、キャパシ
タ誘電膜の均一度を向上させることができ、寄生キャパ
シタンスを減らすことができる。また、銅配線を有する
従来の半導体素子において（比べて）、キャパシタの上
・下部電極を銅で形成させず、チタン窒化膜、タンタル
窒化膜及びチタンタングステンなどの金属化合物で形成
することによって、銅の拡散により誘電膜の特性が低下
することを防止できる。さらに、キャパシタ誘電膜で酸
化物を使用することができるので、優れた周波数特性を
有する半導体素子を製造することができる。
びその製造方法によれば、高速動作及び優れた周波数特
性を有する半導体素子において、金属−絶縁体−金属構
造のキャパシタの電極を平板構造で形成して、キャパシ
タ誘電膜の均一度を向上させることができ、寄生キャパ
シタンスを減らすことができる。また、銅配線を有する
従来の半導体素子において（比べて）、キャパシタの上
・下部電極を銅で形成させず、チタン窒化膜、タンタル
窒化膜及びチタンタングステンなどの金属化合物で形成
することによって、銅の拡散により誘電膜の特性が低下
することを防止できる。さらに、キャパシタ誘電膜で酸
化物を使用することができるので、優れた周波数特性を
有する半導体素子を製造することができる。
【００５２】その以外に、キャパシタ誘電膜と上部電極
物質とを時間間隔なしに、順次に形成し、配線構造とキ
ャパシタとを同時に形成しても、キャパシタ誘電膜が損
傷される工程がないので、優れた特性のキャパシタ誘電
膜を形成することができる。
物質とを時間間隔なしに、順次に形成し、配線構造とキ
ャパシタとを同時に形成しても、キャパシタ誘電膜が損
傷される工程がないので、優れた特性のキャパシタ誘電
膜を形成することができる。
【００５３】これに加えて、下部配線層と下部平板電極
及び上部平板電極とを金属配線に接続させる導電性プラ
グを同時に形成することによって、工程時間を短縮させ
ることができる。
及び上部平板電極とを金属配線に接続させる導電性プラ
グを同時に形成することによって、工程時間を短縮させ
ることができる。
【図１】ＭＩＭ構造のキャパシタを有する従来の半導体
素子の製造方法を説明するための（第１）工程断面図。
素子の製造方法を説明するための（第１）工程断面図。
【図２】ＭＩＭ構造のキャパシタを有する従来の半導体
素子の製造方法を説明するための（第２）工程断面図。
素子の製造方法を説明するための（第２）工程断面図。
【図３】ＭＩＭ構造のキャパシタを有する従来の半導体
素子の製造方法を説明するための（第３）工程断面図。
素子の製造方法を説明するための（第３）工程断面図。
【図４】ＭＩＭ構造のキャパシタを有する従来の半導体
素子の製造方法を説明するための（第４）工程断面図。
素子の製造方法を説明するための（第４）工程断面図。
【図５】本発明の第１実施形態によるＭＩＭ構造のキャ
パシタを有する半導体素子を説明するための断面図。
パシタを有する半導体素子を説明するための断面図。
【図６】本発明の第１実施形態によるＭＩＭ構造のキャ
パシタを有する半導体素子の製造方法を説明するための
（第１）工程断面図。
パシタを有する半導体素子の製造方法を説明するための
（第１）工程断面図。
【図７】本発明の第１実施形態によるＭＩＭ構造のキャ
パシタを有する半導体素子の製造方法を説明するための
（第２）工程断面図。
パシタを有する半導体素子の製造方法を説明するための
（第２）工程断面図。
【図８】本発明の第１実施形態によるＭＩＭ構造のキャ
パシタを有する半導体素子の製造方法を説明するための
（第３）工程断面図。
パシタを有する半導体素子の製造方法を説明するための
（第３）工程断面図。
【図９】本発明の第１実施形態によるＭＩＭ構造のキャ
パシタを有する半導体素子の製造方法を説明するための
（第４）工程断面図。
パシタを有する半導体素子の製造方法を説明するための
（第４）工程断面図。
【図１０】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第５）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第５）工程断面図。
【図１１】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第６）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第６）工程断面図。
【図１２】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第７）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第７）工程断面図。
【図１３】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第８）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第８）工程断面図。
【図１４】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第９）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第９）工程断面図。
【図１５】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第１０）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第１０）工程断面図。
【図１６】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第１１）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第１１）工程断面図。
【図１７】本発明の第１実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子の製造方法を説明するため
の（第１２）工程断面図。
ャパシタを有する半導体素子の製造方法を説明するため
の（第１２）工程断面図。
【図１８】本発明の第２実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子を説明するための断面図。
ャパシタを有する半導体素子を説明するための断面図。
【図１９】本発明の第２実施形態による半導体素子の製
造方法を説明するための（第１）工程断面図。
造方法を説明するための（第１）工程断面図。
【図２０】本発明の第２実施形態による半導体素子の製
造方法を説明するための（第２）工程断面図。
造方法を説明するための（第２）工程断面図。
【図２１】本発明の第２実施形態による半導体素子の製
造方法を説明するための（第３）工程断面図。
造方法を説明するための（第３）工程断面図。
【図２２】本発明の第３実施形態によるＭＩＭ構造のキ
ャパシタを有する半導体素子を説明するための断面図。
ャパシタを有する半導体素子を説明するための断面図。
【図２３】本発明の第３実施形態による半導体素子の製
造方法を説明するための（第１）工程断面図。
造方法を説明するための（第１）工程断面図。
【図２４】本発明の第３実施形態による半導体素子の製
造方法を説明するための（第２）工程断面図。
造方法を説明するための（第２）工程断面図。
【図２５】本発明の第３実施形態による半導体素子の製
造方法を説明するための（第３）工程断面図。
造方法を説明するための（第３）工程断面図。
【符号の説明】
５０ 半導体基板
５２ 配線層
５４ 下部誘電膜
５６ 下部平板電極
６２ 酸化膜パターン
６４ａ 上部平板電極
６６ 上部誘電膜
６８ 層間絶縁膜
７０ ビアホール
７２ プラグ
７４ 下部電極プラグ
７６ 上部電極プラグ
７８ エッチング阻止膜
８０ モールド層
８２ グルーブ
フロントページの続き
Ｆターム(参考） 5F033 HH08 HH11 HH23 HH32 HH33
JJ08 JJ11 JJ23 JJ32 JJ33
KK08 KK11 KK23 KK32 KK33
MM01 MM12 MM13 NN06 NN07
PP06 PP15 PP27 PP33 QQ09
QQ10 QQ21 QQ25 QQ37 QQ48
RR01 RR06 RR11 TT02 VV10
XX00 XX01 XX14 XX24 XX28
5F038 AC05 AC17 EZ20
Claims (54)
- 【請求項１】 半導体基板の所定の領域に配置された下
部平板電極と、 前記下部平板電極の上部に重畳された領域を有する上部
平板電極と、 前記下部平板電極及び前記上部平板電極の間に介在され
たキャパシタ誘電膜と、 前記上部平板電極及び前記下部平板電極上に覆われた層
間絶縁膜と、 前記層間絶縁膜を貫通して前記下部平板電極及び前記上
部平板電極に各々接続された下部電極プラグ及び上部電
極プラグとを含み、前記上部平板電極及び前記下部平板
電極は金属化合物で形成されることを特徴とする半導体
素子。 - 【請求項２】 前記上部平板電極及び前記下部平板電極
は、チタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ及びチ
タンタングステンＴｉＷで構成されたグループのうち選
択された一つからなることを特徴とする請求項１に記載
の半導体素子。 - 【請求項３】 前記半導体基板上に形成された下部誘電
膜をさらに含み、 前記下部平板電極は前記下部誘電膜上に配置されること
を特徴とする請求項１に記載の半導体素子。 - 【請求項４】 前記キャパシタ誘電膜は、前記下部平板
電極及び前記層間絶縁膜の間と、前記下部平板電極及び
前記上部平板電極の間に介在された中間誘電膜とを含
み、前記下部電極プラグは前記中間誘電膜を貫通するこ
とを特徴とする請求項１に記載の半導体素子。 - 【請求項５】 前記中間誘電膜は、シリコン窒化膜また
はシリコンカーバイドであることを特徴とする請求項４
に記載の半導体素子。 - 【請求項６】 前記キャパシタ誘電膜は、 前記中間誘電膜と前記上部平板電極との間に介在された
酸化膜パターンをさらに含むことを特徴とする請求項４
に記載の半導体素子。 - 【請求項７】 前記上部平板電極及び前記層間絶縁膜の
間にコンフォマルに介在された上部誘電膜をさらに含
み、前記上部電極プラグは前記上部誘電膜を貫通するこ
とを特徴とする請求項１に記載の半導体素子。 - 【請求項８】 前記上部誘電膜は、前記層間絶縁膜とエ
ッチング選択比を有する誘電膜であることを特徴とする
請求項７に記載の半導体素子。 - 【請求項９】 前記下部平板電極及び前記層間絶縁膜の
間と、前記下部平板電極及び前記上部平板電極の間とに
介在されて前記キャパシタ誘電膜を構成する中間誘電膜
と、 前記中間誘電膜及び前記層間絶縁膜の間と、前記上部平
板電極及び前記層間絶縁膜の間とに介在された上部誘電
膜とをさらに含むことを特徴とする請求項１に記載の半
導体素子。 - 【請求項１０】 前記中間誘電膜及び前記上部誘電膜
は、同一の物質膜であることを特徴とする請求項９に記
載の半導体素子。 - 【請求項１１】 前記上部誘電膜は、前記上部平板電極
の上部から拡張されて前記中間誘電膜及び前記層間絶縁
膜の間に介在されることを特徴とする請求項９に記載の
半導体素子。 - 【請求項１２】 前記中間誘電膜及び前記上部誘電膜
は、前記層間絶縁膜とエッチング選択比を有する物質で
形成されることを特徴とする請求項９に記載の半導体素
子。 - 【請求項１３】 前記キャパシタ誘電膜は、前記中間誘
電膜及び前記上部平板電極の間に介在された酸化膜パタ
ーンをさらに含むことを特徴とする請求項９に記載の半
導体素子。 - 【請求項１４】 前記下部電極プラグは前記誘電膜及び
前記中間誘電膜を順次に貫通し、前記上部電極プラグは
前記上部誘電膜を貫通することを特徴とする請求項９に
記載の半導体素子。 - 【請求項１５】 前記上部電極プラグ及び前記下部電極
プラグは、銅またはアルミニウムで形成されることを特
徴とする請求項１に記載の半導体素子。 - 【請求項１６】 前記層間絶縁膜は、ＦＳＧまたはシリ
コンオキシカーバイドＳｉＯＣで形成されることを特徴
とする請求項１に記載の半導体素子。 - 【請求項１７】 前記層間絶縁膜上に順次に形成された
エッチング阻止膜及びモールド層と、 前記モールド層及び前記エッチング阻止膜を順次に貫通
して前記上部電極プラグ及び前記下部電極プラグに各々
接続される金属配線とをさらに含むことを特徴とする請
求項１に記載の半導体素子。 - 【請求項１８】 前記モールド層は、ＦＳＧまたはシリ
コンオキシカーバイドで形成されることを特徴とする請
求項１７に記載の半導体素子。 - 【請求項１９】 前記上部電極プラグは、前記下部平板
電極の上部で前記上部平板電極に垂直に接続されること
を特徴とする請求項１に記載の半導体素子。 - 【請求項２０】 前記上部電極プラグ及び前記層間絶縁
間の間と、前記下部電極プラグと前記層間絶縁膜の間と
に介在されたバリヤ金属層をさらに含むことを特徴とす
る請求項１に記載の半導体素子。 - 【請求項２１】 半導体基板の所定の領域に配置された
配線層と、 前記配線層及び前記半導体基板の全面を覆う下部誘電膜
と、 前記下部誘電膜上に配置された下部平板電極と、 前記下部平板電極の上部に重畳された領域を有する上部
平板電極と、 前記下部平板電極及び前記上部平板電極の間に介在され
たキャパシタ誘電膜と、 前記配線層上の下部誘電膜、前記上部平板電極、前記下
部平板電極上にコンフォマルに覆われた上部誘電膜と、 前記上部誘電膜上に覆われた層間絶縁膜と、 前記層間絶縁膜、前記上部誘電膜及び前記下部誘電膜を
順次に貫通して前記配線層に垂直に接続された配線プラ
グと、 前記層間絶縁膜、前記上部誘電膜及び前記中間誘電膜を
順次に貫通して前記下部平板電極に垂直に接続された下
部電極プラグと、 前記層間絶縁膜及び前記上部誘電膜を順次に貫通して前
記上部平板電極に垂直に接続された上部電極プラグとを
含み、前記上部平板電極及び前記下部平板電極は金属化
合物からなることを特徴とする半導体素子。 - 【請求項２２】 前記上部平板電極及び前記下部平板電
極は、チタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、チ
タンタングステンＴｉＷで構成されたグループのうち選
択された一つで形成されることを特徴とする請求項２２
に記載の半導体素子。 - 【請求項２３】 前記上部電極プラグ、前記下部電極プ
ラグ及び前記配線プラグは、銅またはアルミニウムで形
成されることを特徴とする請求項２２に記載の半導体素
子。 - 【請求項２４】 前記キャパシタ誘電膜は、 前記下部平板電極及び前記上部誘電膜の間に介在された
中間誘電膜を含み、前記下部電極プラグは前記上部誘電
膜及び前記中間誘電膜を順次に貫通することを特徴とす
る請求項２２に記載の半導体素子。 - 【請求項２５】 前記中間誘電膜は拡張されて前記下部
誘電膜及び前記上部誘電膜の間に介在され、前記配線プ
ラグは前記上部誘電膜、前記中間誘電膜及び前記下部誘
電膜を順次に貫通することを特徴とする請求項２５に記
載の半導体素子。 - 【請求項２６】 前記キャパシタ誘電膜は、前記中間誘
電膜と前記上部平板電極との間に介在された酸化膜パタ
ーンをさらに含むことを特徴とする請求項２５に記載の
半導体素子。 - 【請求項２７】 前記層間絶縁膜上に順次に形成された
エッチング阻止膜及びモールド層と、 前記モールド層及び前記エッチング阻止膜を順次に貫通
して前記配線プラグ、前記上部電極プラグ及び前記下部
電極プラグに各々接続された金属配線をさらに含むこと
を特徴とする請求項２２に記載の半導体素子。 - 【請求項２８】 前記上部電極プラグは、前記下部平板
電極の上部で前記上部平板電極に垂直に接続されること
を特徴とする請求項２２に記載の半導体素子。 - 【請求項２９】 前記配線プラグ、前記上部電極プラグ
及び前記下部電極プラグの各々と、前記層間絶縁膜の間
に介在されたバリヤ金属層とをさらに含むことを特徴と
する請求項２２に記載の半導体素子。 - 【請求項３０】 半導体基板の所定の領域に下部平板電
極を形成する段階と、 前記下部平板電極と重畳された領域を有する上部平板電
極と、前記下部平板電極及び前記上部平板電極の間に介
在されたキャパシタ誘電膜を形成する段階と、 前記上部平板電極が形成された半導体基板の全面を覆う
層間絶縁膜を形成する段階と、 前記層間絶縁膜を貫通して前記下部平板電極及び前記上
部平板電極に各々接続された下部電極プラグ及び上部電
極プラグを形成する段階とを含み、前記下部平板電極及
び前記上部平板電極は金属化合物で形成されることを特
徴とする半導体素子の製造方法。 - 【請求項３１】 前記下部平板電極を形成する前に、前
記半導体基板の全面に下部誘電膜を形成する段階をさら
に含むことを特徴とする請求項３２に記載の半導体素子
の製造方法。 - 【請求項３２】 前記キャパシタ誘電膜、前記上部平板
電極及び前記下部電極プラグを形成する段階は、 前記下部平板電極が形成された半導体基板の全面をコン
フォマルに覆う中間誘電膜を形成する段階と、 前記中間誘電膜上に前記下部平板電極と重畳された領域
を有する上部平板電極を形成する段階と、 前記層間絶縁膜及び前記中間誘電膜を順次に貫通して前
記下部平板電極に接続された下部電極プラグを形成する
段階とを含むことを特徴とする請求項３２に記載の半導
体素子の製造方法。 - 【請求項３３】 前記中間誘電膜を形成した後に、前記
中間誘電膜上の全面に酸化膜を形成する段階と、 前記上部平板電極を形成した後に、前記酸化膜をパター
ニングして上部平板電極及び前記中間誘電膜の間に介在
されて前記上部平板電極の側壁と自己整列された側壁と
を有する酸化膜パターンを形成する段階とをさらに含む
ことを特徴とする請求項３４に記載の半導体素子の製造
方法。 - 【請求項３４】 前記キャパシタ誘電膜及び前記上部平
板電極を形成する段階は、 前記下部平板電極が形成された半導体基板の全面をコン
フォマルに覆う酸化膜を形成する段階と、 前記酸化膜上に前記下部平板電極と重畳された領域を有
する上部平板電極を形成する段階と、 前記酸化膜をエッチングして前記上部平板電極の下部に
配置され、前記上部平板電極の側壁と自己整列された側
壁とを有する酸化膜パターンを形成する段階とを含むこ
とを特徴とする請求項３２に記載の半導体素子の製造方
法。 - 【請求項３５】 前記下部平板電極及び前記上部平板電
極は、チタン窒化膜ＴｉＮ、タンタル窒化膜ＴｉＮ及び
チタンタングステンＴｉＷで構成されたグループのうち
選択された一つで形成することを特徴とする請求項３２
に記載の半導体素子の製造方法。 - 【請求項３６】 前記上部電極プラグ及び前記下部電極
プラグを形成する段階は、 前記層間絶縁膜をパターニングして前記下部平板電極及
び前記上部平板電極を各々露出させるビアホールを形成
する段階と、 前記ビアホールの内部に充填されて前記上、下部平板電
極に接続された金属膜を形成する段階と、 化学機械的研磨工程を使用して前記金属膜を研磨して前
記層間絶縁膜を露出させる段階とを含むことを特徴とす
る請求項３２に記載の半導体素子の製造方法。 - 【請求項３７】 前記層間絶縁膜を形成する前に、前記
上部平板電極が形成された半導体基板の全面に上部誘電
膜を形成する段階をさらに含み、 前記下部電極プラグホール及び前記上部電極プラグホー
ルは前記層間絶縁膜及び前記上部誘電膜を順次に形成す
ることを特徴とする請求項３８に記載の半導体素子の製
造方法。 - 【請求項３８】 前記金属膜は、スパッタリング法、化
学気相蒸着法及び電気鍍金法で構成されたグループのう
ちの一つの方法で形成することを特徴とする請求項３８
に記載の半導体素子の製造方法。 - 【請求項３９】 前記金属膜を形成する段階は、 前記ビアホールの内部をコンフォマルに覆う銅シード層
を形成する段階と、 電気鍍金法を使用して前記銅シード層上に前記ビアホー
ルの内部を充填する銅層を形成する段階とを含むことを
特徴とする請求項３８に記載の半導体素子の製造方法。 - 【請求項４０】 前記金属膜を形成する前に、 前記ビアホールの内壁をコンフォマルに覆うバリヤ金属
層を形成する段階をさらに含むことを特徴とする請求項
３８に記載の半導体素子の製造方法。 - 【請求項４１】 前記上部電極プラグ及び前記下部電極
プラグを形成した後に、 前記半導体基板の全面にエッチング阻止膜及びモールド
膜を順次に形成する段階と、 前記モールド膜及び前記エッチング阻止膜を順次にパタ
ーニングして配線グルーブを形成する段階と、 前記配線グルーブの内部を充填する金属配線を形成する
段階とをさらに含むことを特徴とする請求項３２に記載
の半導体素子の製造方法。 - 【請求項４２】 前記金属配線は、銅及びアルミニウム
で形成することを特徴とする請求項４３に記載の半導体
素子の製造方法。 - 【請求項４３】 前記金属配線は、スパッタリング法、
化学気相蒸着法及び電気鍍金法で構成されたグループの
うちの一つの方法で形成することを特徴とする請求項４
３に記載の半導体素子の製造方法。 - 【請求項４４】 半導体基板の所定の領域に配線層を形
成する段階と、 前記配線層を有する半導体基板の全面に下部誘電膜を形
成する段階と、 前記下部誘電膜上に下部平板電極を形成する段階と、 前記下部平板電極と重畳された領域を有する上部平板電
極と、前記上部平板電極及び前記下部平板電極の間に介
在されたキャパシタ誘電膜を形成する段階と、 前記上部平板電極が形成された半導体基板の全面に上部
誘電膜をコンフォマルに形成する段階と、 前記上部誘電膜上の全面に層間絶縁膜を形成する段階
と、 前記層間絶縁膜及び前記上部誘電膜を順次に貫通して前
記下部平板電極及び前記上部平板電極に各々接続された
下部電極プラグ及び上部電極プラグと、前記層間絶縁
膜、前記上部誘電膜及び前記下部誘電膜を順次に貫通し
て前記配線層に接続された配線プラグを形成する段階と
を含み、前記下部平板電極及び前記上部平板電極は金属
化合物で形成することを特徴とする半導体素子の製造方
法。 - 【請求項４５】 前記上部平板電極及び前記下部平板電
極は、チタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ及び
チタンタングステンＴｉＷで構成されたグループのうち
選択された一つで形成することを特徴とする請求項４６
に記載の半導体素子の製造方法。 - 【請求項４６】 前記キャパシタ誘電膜及び前記上部平
板電極を形成する段階は、 前記下部平板電極が形成された半導体基板の全面をコン
フォマルに覆う酸化膜を形成する段階と、 前記酸化膜上に前記下部平板電極と重畳された領域を有
する上部平板電極を形成する段階と、 前記酸化膜をパターニングして前記下部平板電極及び前
記上部平板電極の間に介在された酸化膜パターンを形成
する段階とを含むことを特徴とする請求項４６に記載の
半導体素子の製造方法。 - 【請求項４７】 前記キャパシタ誘電膜及び前記上部平
板電極を形成する段階は、 前記下部平板電極が形成された半導体基板の全面をコン
フォマルに覆う中間誘電膜を形成する段階と、 前記中間誘電膜上に前記下部平板電極と重畳された領域
を有する上部平板電極を形成する段階とを含み、前記下
部電極プラグは前記中間誘電膜を貫通して前記下部平板
電極に接続されることを特徴とする請求項４６に記載の
半導体素子の製造方法。 - 【請求項４８】 前記中間誘電膜を形成した後に、前記
中間誘電膜の上部の全面に酸化膜を形成する段階をさら
に含み、 前記上部平板電極を形成した後に、前記酸化膜をパター
ニングして前記上部平板電極及び前記中間誘電膜の間に
介在された酸化膜パターンを形成する段階をさらん含む
ことを特徴とする請求項４９に記載の半導体素子の製造
方法。 - 【請求項４９】 前記配線プラグ、前記下部電極プラグ
及び前記上部電極プラグを形成する段階は、 前記層間絶縁膜、前記上部誘電膜及び前記下部誘電膜を
順次にパターニングして前記配線層、前記下部平板電極
及び前記上部平板電極の一部を各々露出させる配線プラ
グホール、下部電極プラグホール及び上部電極プラグホ
ールを形成する段階と、 前記ビアホールの内部に充填されて前記配線層、前記
上、下部平板電極に接続された金属層を形成する段階
と、 化学機械的研磨工程を使用して前記金属層を研磨して前
記層間絶縁膜を露出させる段階とを含むことを特徴とす
る請求項４６に記載の半導体素子の製造方法。 - 【請求項５０】 前記金属層を形成する段階は、 前記ビアホールの内部をコンフォマルに充填する銅シー
ド層を形成する段階と、 前記銅シード層上に前記ビアホールの内部を充填する銅
層を電気鍍金する段階とを含むことを特徴とする請求項
５１に記載の半導体素子の製造方法。 - 【請求項５１】 前記金属層を形成する前に、前記ビア
ホールの内壁をコンフォマルに覆うバリヤ金属層を形成
する段階をさらに含むことを特徴する請求項５１に記載
の半導体素子の製造方法。 - 【請求項５２】 前記配線プラグ、前記上部電極プラグ
及び前記下部電極プラグを形成した後に、 前記半導体基板の全面にエッチング阻止膜及びモールド
膜を順次に形成する段階と、 前記モールド膜及び前記エッチング阻止膜を順次にパタ
ーニングして配線グルーブを形成する段階と、 前記配線グルーブの内部を充填する金属配線を形成する
段階とをさらに含むことを特徴とする請求項４６に記載
の半導体素子の製造方法。 - 【請求項５３】 前記金属配線は、銅及びアルミニウム
で形成することを特徴とする請求項５４に記載の半導体
素子の製造方法。 - 【請求項５４】 前記金属配線は、スパッタリング法、
化学気相蒸着法及び電気鍍金法で構成されたグループの
うちの一つの方法で形成することを特徴とする請求項５
４に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-015276 | 2002-03-21 | ||
| KR20020015276 | 2002-03-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282728A true JP2003282728A (ja) | 2003-10-03 |
Family
ID=28450044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003074539A Pending JP2003282728A (ja) | 2002-03-21 | 2003-03-18 | 半導体素子及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2003282728A (ja) |
| KR (1) | KR100553679B1 (ja) |
| CN (1) | CN1297010C (ja) |
| DE (1) | DE10313793A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128498A (ja) * | 2002-09-30 | 2004-04-22 | Agere Systems Inc | コンデンサ構造及びこれをジュアルダマスカス過程にて製造する方法 |
| JP2006108490A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | Ｍｉｍ型キャパシタを有する半導体デバイスおよびその製造方法 |
| KR101400061B1 (ko) | 2007-12-07 | 2014-06-27 | 삼성전자주식회사 | 커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의형성 방법 및 커패시터를 포함하는 반도체 장치의 제조방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102367B2 (en) * | 2002-07-23 | 2006-09-05 | Fujitsu Limited | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
| KR100605506B1 (ko) | 2004-02-09 | 2006-07-28 | 삼성전자주식회사 | 엠아이엠 아날로그 캐패시터 및 그 제조방법 |
| US7282404B2 (en) * | 2004-06-01 | 2007-10-16 | International Business Machines Corporation | Inexpensive method of fabricating a higher performance capacitance density MIMcap integrable into a copper interconnect scheme |
| KR100864927B1 (ko) * | 2006-11-13 | 2008-10-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 엠아이엠 형성 방법 |
| CN104103495A (zh) * | 2013-04-02 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 具有mim电容的半导体器件及其形成方法 |
| CN105336725A (zh) * | 2014-07-23 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
| TWI622176B (zh) * | 2015-12-04 | 2018-04-21 | 力晶科技股份有限公司 | Ｍｉｍ電容之結構及其製造方法 |
| CN107438355A (zh) * | 2016-05-25 | 2017-12-05 | 佳邦科技股份有限公司 | 积层式电子冲击保护电磁干扰滤波组件及其制造方法 |
| CN108962818B (zh) * | 2017-05-26 | 2020-09-29 | 中芯国际集成电路制造(上海)有限公司 | 电容结构的制作方法以及电容结构 |
| US10741488B2 (en) * | 2017-09-29 | 2020-08-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device with integrated capacitor and manufacturing method thereof |
| US10971684B2 (en) * | 2018-10-30 | 2021-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Intercalated metal/dielectric structure for nonvolatile memory devices |
| CN112885831B (zh) * | 2019-11-29 | 2022-05-27 | 长鑫存储技术有限公司 | 半导体存储器及其制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261917B1 (en) * | 2000-05-09 | 2001-07-17 | Chartered Semiconductor Manufacturing Ltd. | High-K MOM capacitor |
-
2003
- 2003-01-13 KR KR1020030002113A patent/KR100553679B1/ko not_active IP Right Cessation
- 2003-03-18 JP JP2003074539A patent/JP2003282728A/ja active Pending
- 2003-03-20 DE DE10313793A patent/DE10313793A1/de not_active Ceased
- 2003-03-21 CN CNB031285945A patent/CN1297010C/zh not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128498A (ja) * | 2002-09-30 | 2004-04-22 | Agere Systems Inc | コンデンサ構造及びこれをジュアルダマスカス過程にて製造する方法 |
| JP2006108490A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | Ｍｉｍ型キャパシタを有する半導体デバイスおよびその製造方法 |
| KR101400061B1 (ko) | 2007-12-07 | 2014-06-27 | 삼성전자주식회사 | 커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의형성 방법 및 커패시터를 포함하는 반도체 장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1453875A (zh) | 2003-11-05 |
| KR100553679B1 (ko) | 2006-02-24 |
| CN1297010C (zh) | 2007-01-24 |
| DE10313793A1 (de) | 2003-10-16 |
| KR20030076246A (ko) | 2003-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7462535B2 (en) | Semiconductor device with analog capacitor and method of fabricating the same | |
| US6800549B2 (en) | Method of fabricating semiconductor device including forming contact hole with anisotropic and isotropic etching and forming discontinuous barrier layer | |
| US7517763B2 (en) | Semiconductor device having fuse and capacitor at the same level and method of fabricating the same | |
| US7560795B2 (en) | Semiconductor device with a capacitor | |
| US20040232557A1 (en) | Semiconductor device having a metal insulator metal capacitor | |
| US7439130B2 (en) | Semiconductor device with capacitor and method for fabricating the same | |
| US20060006543A1 (en) | Semiconductor device | |
| US20050263848A1 (en) | Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same | |
| KR20050013823A (ko) | Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 | |
| JP2003282728A (ja) | 半導体素子及びその製造方法 | |
| KR100572828B1 (ko) | 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 | |
| JP2001274328A (ja) | 半導体装置およびその製造方法 | |
| JP3525788B2 (ja) | 半導体装置の製造方法 | |
| JP2001085518A (ja) | 多層配線構造体及び半導体装置の製造方法 | |
| JP2003007850A (ja) | 半導体装置及びその製造方法 | |
| JPH11274428A (ja) | 半導体装置及びその製造方法 | |
| KR101153224B1 (ko) | 다마신 공정에 의해 형성된 캐패시터와 금속 배선을 갖는 반도체 소자 제조방법 | |
| JP2000208743A (ja) | ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法 | |
| US7018903B2 (en) | Method of forming semiconductor device with capacitor | |
| KR20010019182A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP3257801B2 (ja) | 半導体装置の製造方法 | |
| JPH10214895A (ja) | 配線構造及びその製造方法 | |
| KR100539242B1 (ko) | 커패시턴스 증대시키기 위한 디램과 아날로그 소자를포함하는 시스템 온 칩 및 그 제조방법 | |
| KR100545203B1 (ko) | 반도체 소자의 캐패시터 및 그의 형성 방법 | |
| KR20040059363A (ko) | 반도체 소자의 ｍｉｍ 커패시터 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090811 |