KR100864927B1 - 반도체 소자의 엠아이엠 형성 방법 - Google Patents

반도체 소자의 엠아이엠 형성 방법 Download PDF

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Abstract

본 발명은 층간 절연막으로 둘러싸인 금속 배선이 콘택으로 연결되어 다층으로 구비된 상태에서, 층간 절연막으로 둘러싸인 금속 배선이 콘택으로 연결되어 다층으로 구비된 상태에서, 상기 층간 절연막으로 둘러싸인 금속 배선 상에 산화막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막 상에 금속 베리어막을 형성하여 MIM(Metal/Insulator/Metal) 구조를 형성하는 단계를 포함하며, 상기 산화막은 -4.49E8의 압축 응력을 갖는 USG막으로 형성되고, 상기 질화막은 실리콘 질화막(SiN)의 재질로 형성되는 것을 특징으로 하는 반도체 소자의 엠아이엠 형성 방법에 관한 것이다.
MIM, 응력(Stress), 들뜸

Description

반도체 소자의 엠아이엠 형성 방법{Method for Forming ΜΙΜ in Semiconductor Device}
도 1은 종래 기술에 따른 엠아이엠을 형성하는 과정에서 발생한 들뜸 현상의 문제를 나타낸 주사전자현미경(SEM) 이미지.
도 2는 본 발명의 실시예에 따른 반도체 소자의 엠아이엠 형성 방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따라 형성된 엠아이엠 구조의 단면을 나타내는 주사전자현미경(SEM) 이미지.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 층간 절연막
210 : 금속 배선
220 : 산화막
230 : 질화막
240 : 금속 베리어막
250 : MIM
본 발명은 반도체 소자의 MIM(Metal/Insulator/Metal) 형성 방법에 관한 것으로, 특히 MIM 막질간의 응력(stress)을 감소시킴으로써 들뜸 현상을 방지할 수 있는 반도체 소자의 MIM 형성 방법에 관한 것이다.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라 PIP(Poly/Insulator/Poly) 캐패시터 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는MOS(Metal Oxide Semiconductor) 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 많이 사용되고 있다. 또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 더 크게 제조하기 어려운 단점이 있는 반면에, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)와 TCC(Temperature Coefficient for Capacitor)가 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는 데 매우 유리하다.
반도체 소자의 집적도가 증가함에 따라 종래의 MIS(Metal/Insulator/Semiconductor) 캐패시터는 유전막과 폴리실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스를 얻을 수 없게 되었다. 이에 따라, MIS 캐패시터를 대체할 수 있는 MIM 캐패시터에 대한 필요성이 커지고 있다. 현재 가장 많이 사용되고 있는 유전막으로는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의한 실리콘산화막(SiO2) 또는 실리콘질화막(SiN)이다. 이러한 유전막들을 사용할 경우, 유전밀도(capacitance density)는 1fF/㎛2 정도를 얻을 수 있다.
한편, 반도체 기술이 발전을 하면서, 더욱 높은 집적도와 고 동작 속도를 요구하게 된다. 이러한 요구를 충족하기 위해서 새로운 물질 개발 및 보다 미세한 공정 기술을 필요로 하게 된다. 90nm 이하의 기술에서는 저 유전율(Low-K)의 물질인 BD(Black-Diamond, k~2.9) 및 SiC를 사용하여 RC 지연(delay)을 감소시킴으로써 보다 빠른 동작 속도의 반도체 소자를 제작할 수 있다.
그러나, MIM을 형성하는 과정에서 IMD(Inter-Metal Dielectric)로 BD(Black-Diamond)의 재질로 이루어진 절연 물질을 사용함에 따라 문제가 발생한다. 즉, 도 1에서 보듯이, 반도체 배선 및 MIM 평판으로 사용되는 구리(Cu)의 베리어(Barrier) 물질인 탄탈륨(Ta) 및 MIM 유전체(insulator) 물질인 실리콘 질화막(SiN)과 층간 절연막 물질로 사용된 BD 사이에 큰 응력(stress) 차이로 인한 들뜸 현상이 발생하여 층간 절연막과 유전체막 사이의 접착 특성이 저하된다. 더욱이 BD는 건식 식각 및 구리 평탄화 공정시 이러한 접착 특성의 저하 현상을 가중시켜 들뜸 현상이 더욱 두드러져 소자의 신뢰성 및 수율 저하에 큰 영향을 미치게 된다.
전술한 문제를 해결하기 위해 본 발명은, MIM 막질간의 응력(stress)을 감소시킴으로써 들뜸 현상을 방지할 수 있는 반도체 소자의 MIM 형성 방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 층간 절연막으로 둘러싸인 금속 배선이 콘택으로 연결되어 다층으로 구비된 상태에서, 상기 층간 절연막으로 둘러싸인 금속 배선 상에 산화막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막 상에 금속 베리어막을 형성하여 MIM(Metal/Insulator/Metal) 구조를 형성하는 단계를 포함하며, 상기 산화막은 -4.49E8의 압축 응력을 갖는 USG막으로 형성되고, 상기 질화막은 실리콘 질화막(SiN)의 재질로 형성되는 것을 특징으로 하는 반도체 소자의 엠아이엠 형성 방법을 제공한다.
본 발명에서, 상기 MIM 구조를 형성한 후, 다층의 금속 배선을 포함한 상부 구조물을 형성하는 단계를 더 포함한다.
본 발명에서, 상기 산화막은 -2.49E8 ~ -6.49E8의 압축 응력을 갖는 산화막(Oxide)으로 형성한다.
본 발명에서, 상기 층간 절연막은 BD(Black-Diamond)의 재질로 형성되고, 상기 질화막은 실리콘 질화막(SiN)의 재질로 형성되며, 상기 금속 베리어막은 탄탈륨(Ta) 또는 티타늄(Ti)의 재질로 형성한다.
본 발명에서, 상기 금속 배선은 0.8 ~ 1.0㎛의 두께, 상기 산화막은 550 ~ 650Å의 두께, 상기 질화막은 650 ~ 750Å의 두께, 상기 금속 베리어막은 950 ~ 1050Å의 두께로 형성한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 MIM 형성 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련 이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2에 도시된 바와 같이, 층간 절연막으로 둘러싸인 금속 배선이 콘택으로 연결되어 다층으로 구비된 상태에서, 층간 절연막(200)으로 둘러싸인 금속 배선(210) 상에 산화막(220) 및 질화막(230)을 순차적으로 형성한다.
이어서, 질화막(230)상에 상부 금속 배선의 금속 베리어막(240)을 형성한다. 즉, 금속 배선(210) 상에 산화막(220)과 질화막(230) 및 금속 베리어막(240)을 형성함으로써 MIM(250)의 구조가 형성될 수 있다.
이후, MIM(250) 구조를 형성한 후, 다층의 금속 배선을 포함한 상부 구조물을 형성하는 공정을 수행하여 소정의 반도체 소자를 구현할 수 있다. 여기서, 산화막(220)은 MIM(250) 막질간의 큰 응력(stress)차에 의해 접착(adhesion) 특성이 가장 좋지 않은 MIM(250)의 유전체로 사용된 질화막(230)과 층간 절연막(200) 사이의 들뜸 현상을 방지하기 위한 버퍼(buffer) 막의 기능을 하기 위함이다. 구체적으로, 층간 절연막(200)은 유전상수가 2.9이고 9.6E8의 팽창 응력을 갖으며 1.8 ~ 2.2㎛ 두께의 BD(Black-Diamond) 재질의 막질로 형성되며, 질화막(230)은 -1.32E9의 압축 응력을 갖는 650 ~ 750Å 두께의 SiN 재질의 막질로 형성됨으로써 층간 절연막(200)과의 큰 응력차를 보인다. 또한, 질화막(230) 상에 형성된 금속 베리어막(240)은 -2.09E10의 압축응력, 즉, 질화막(230) 보다 더 큰 압축응력을 가지는 Ta 또는 Ti 재질의 막질로 형성됨으로써 층간 절연막(200)과 질화막(230) 사이에서 발생한 응력차보다 층간 절연막(200)과 금속 베리어막(240) 사이에 발생할 수 있는 응력차는 더 큰 차이를 보인다.
따라서, 전술한 바와 같이 형성된 막들 사이에 -2.49E8 ~ -6.49E8의 압축 응력을 갖는 버퍼막의 기능을 하는 옥사이드(oxide) 계열의 산화막(220)을 형성함으로써 막질간에 들뜸 현상을 해소할 수 있다. 이때, 바람직하게는, 산화막(220)이 -4.49E8의 압축 응력을 받는 USG(Undoped Silicate Glass)막으로 형성하는 것이 적합하다.
이러한 막질간에 응력의 수치를 다음과 같이 [표 1]에 나타내었다.
막질 종류 응력(stress, dyn/cm2) 응력 종류
BD(Black Diamond) 9.6E8 팽창 응력
USG(Undoped Silicate Glass) -4.49E8 압축 응력
SiN -1.32E9 압축 응력
Ta -2.09E10 압축 응력
[표 1]에 나타낸 바와 같이, BD의 재질로 이루어진 팽창 응력을 갖는 층간 절연막(200)과 SiN의 재질로 이루어지고 MIM의 유전체로 사용되며 압축 응력을 갖는 질화막(230) 사이에 큰 응력차가 발생함을 알 수 있다. 또한, Ta 재질의 금속 베리어막(240)을 사용할 경우, 질화막(230) 보다 더욱 큰 압축 응력을 갖음으로써 BD의 층간 절연막(200)과 더욱 큰 응력차가 발생한다.
따라서, 도 3에서 보듯이, 이러한 큰 응력차에 의해 막질간에 발생하는 들뜸 현상을 방지하기 위해 BD의 층간 절연막(200)상에 USG의 재질로 이루어져 버퍼막의 기능을 하는 산화막(220)을 형성함으로써 MIM(250) 막질간의 응력을 완화할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, MIM 막질간의 응력(stress) 차가 가장 큰 막질 사이에 큰 응력 차를 감소시키며 버퍼막 기능을 하는 산화막을 형성함으로써 들뜸 현상을 방지하여 막질간의 응력을 완화할 수 있다. 따라서, 막질간의 접착 특성이 강화됨에 따라 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 층간 절연막으로 둘러싸인 금속 배선이 콘택으로 연결되어 다층으로 구비된 상태에서, 상기 층간 절연막으로 둘러싸인 금속 배선 상에 산화막 및 질화막을 순차적으로 형성하는 단계와,
    상기 질화막 상에 금속 베리어막을 형성하여 MIM(Metal/Insulator/Metal) 구조를 형성하는 단계를 포함하며, 상기 산화막은 -4.49E8의 압축 응력을 갖는 USG막으로 형성되고, 상기 질화막은 실리콘 질화막(SiN)의 재질로 형성되는 것을 특징으로 하는 반도체 소자의 엠아이엠 형성 방법.
  2. 제 1 항에서,
    상기 MIM 구조를 형성한 후, 다층의 금속 배선을 포함한 상부 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 엠아이엠 형성 방법.
  3. 삭제
  4. 제 1 항에서,
    상기 층간 절연막은 BD(Black-Diamond)의 재질로 형성되고, 상기 금속 베리어막은 탄탈륨(Ta) 또는 티타늄(Ti)의 재질로 형성되는 것을 특징으로 하는 반도체 소자의 엠아이엠 형성 방법.
  5. 제 1 항에서,
    상기 금속 배선은 0.8 ~ 1.0㎛의 두께, 상기 산화막은 550 ~ 650Å의 두께, 상기 질화막은 650 ~ 750Å의 두께, 상기 금속 베리어막은 950 ~ 1050Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 엠아이엠 형성 방법.
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