KR100553679B1 - 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판의 소정영역에 배치된 하부 평판 전극(bottom plate electrode)과, 하부 평판 전극의 상부에 중첩된 영역을 갖는 상부 평판전극(upper plate electrode)을 포함한다. 상부 평판전극 및 하부 평판전극은 금속화합물로 형성된다. 하부 평판 전극 및 상부 평판 전극 사이에 커패시터 유전막이 개재되고, 상부 평판전극 및 하부 평판전극은 층간절연막으로 덮여진다. 층간절연막을 관통하여 하부 평판전극 및 상부 평판전극에 각각 하부전극 플러그 및 상부전극 플러그가 접속된다.
Description
도 1 내지 도 4는 MIM 구조의 커패시터를 갖는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 5는 본 발명의 제1 실시예에 따른 MIM구조의 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 6 내지 도 17은 본 발명의 제1 실시예에 따른 MIM구조의 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 18은 본 발명의 제2 실시예에 따른 MIM구조의 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 19 내지 도 21은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 22는 본 발명의 제3 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 23 내지 도 25는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 26, 도 27A, 도 27B, 도 28, 도 29 및 도 30는 본 발명의 제4 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 31 내지 도 34은 본 발명의 제5 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 35 내지 도 38은 본 발명의 제6 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 금속/절연체/금속(MIM;metal-insulator-metal) 구조의 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 Chip내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/ 하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 커패시터의 구조를 MIS(Metal/Insulator/Silicon) 내지 MIM(Metal/Insulator/Metal)로 변경하게 되었는데, 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다. MIM 구조의 커패시터 및 그 제조방법에 관하여 Gambino 등에 의해 제안된 미국특허등록번호 6,025,226(U.S. Patent No. 6,025,226), "커패시터의 형성방법 및 이 방법을 사용하여 형성된 커패시터(Method of forming a capacitor and a capacitor formed using the method)" 및 미국특허등록번호 6,081,021(U.S.Patent No. 6,081,021),"도전체-절연체-도전체 구조(Conductor-Insulator-Conductor structure)"에는 배선과 커패시터를 동시에 형성하는 방법이 개시되어 있다.
도 1 내지 도 4는 MIM 구조의 커패시터를 갖는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체 기판(5)의 소정영역에 배선층(15) 및 하부전극(10)을 형성한다. 통상적으로 상기 배선층(15) 및 상기 하부전극(10)은 다마신 공정을 사용하여 절연층에 형성된다. 이어서, 상기 배선층(15) 및 상기 하부전극(10)을 갖는 반도체 기판의 전면에 층간절연막(7)을 형성하고, 상기 층간절연막(7)을 패터닝하여 상기 배선층(15) 및 상기 하부전극(10)의 소정영역을 노출시키는 제1, 제2 개구부(opening;30, 20)를 형성한다. 상기 층간절연막(7)의 전면에 유전막(22)을 콘포말하게 형성한다. 상기 유전막은 상기 제1 제2 개구부(30,20) 내벽에 덮이고, 상기 제1, 제2 개구부(30,20) 내에 노출된 상기 배선층(15) 및 상기 하부전극(10)에 덮인다.
도 2를 참조하면, 상기 층간절연막(7)의 상부를 식각하여 상기 제1 개구부(30) 상부에 트렌치(32)를 형성한다. 상기 트렌치(32)는 사진식각공정(photo lithography)를 사용하여 형성한다. 이 때, 상기 제1 개구부(30) 내의 유전막(22)은 이방성 식각되어 상기 제1 개구부(30) 내의 상기 배선층(15)이 노출된다.
도 3을 참조하면, 상기 제1 개구부(30), 상기 트렌치(32) 및 상기 제2 개구부(20) 내에 금속을 채워 상기 배선층(15)에 접속된 배선 플러그(26) 및 상기 제2 개구부(20) 내에 상부 전극(24)을 형성한다. 통상적으로, 상기 배선 플러그(26) 및 상기 상부 전극(24)은 상기 제1 개구부(30), 상기 제2 개구부(20) 및 상기 트렌치(32)를 채우는 금속막을 CMP공정을 사용하여 연마함으로써 형성할 수 있다. 이때, 종래기술은 상기 제1 개구부(30)의 형성과 금속 매립 사이의 지연시간동안에 상기 제1 개구부(30) 내에 노출된 상기 배선층(15)의 표면에 자연산화막(native oxide)이 형성될 수 있다. 상기 배선층(15) 표면의 자연산화막은 기생 저항(parasitic resistace) 및 기생 커패시턴스를 증가시켜 고속동작과 우수한 주 파수 특성이 요구되는 반도체 소자의 특성을 저하시킬 수 있다. 따라서, 상기 배선층(15)과 상기 배선 플러그(26) 사이의 접촉저항을 낮추기 위하여 금속을 매립하기 전에 상기 자연산화막 제거를 위한 식각공정이 필요하다. 이때 상기 제2 개구부(20) 내의 상기 유전막(22)이 상기 식각공정 동안 노출되어 손상될 수 있다.
상기 배선 플러그(26) 및 상기 상부 전극(24)이 형성된 기판 전면에 주형층(mold layer;9)을 형성하고, 상기 주형층(9)을 패터닝하여 상기 배선 플러그(26)의 소정영역 및 상기 상부전극(24)을 노출시키는 제3 개구부들(40)을 형성한다.
도 4를 참조하면, 상기 제3 개구부(40)를 채우며 상기 배선 플러그(26) 및 상기 상부전극(24)에 선택적으로 접속된 금속 배선(42)을 형성한다. 상기 하부전극(10) 및 상기 상부전극(24)과, 이들 사이에 개재된 상기 유전막(22)은 반도체 소자의 커패시터를 구성한다.
상술한 종래기술에 따르면, 상기 상부전극(24)이 수직구조를 가지기 때문에 상기 층간절연막(7)과 상기 상부전극(24) 사이에 개재된 상기 유전막(22)의 면적이 넓어 기생 커패시턴스가 증가할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 금속전극을 사용한 커패시터를 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고속동작 및 주파수 특성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 금속/절연막/금속 구조(metal-insulator-metal structure)의 커패시터를 갖는 반도체 소자를 제공한다. 이 소자는, 반도체 기판의 소정영역에 배치된 하부 평판 전극(bottom plate electrode)과, 상기 하부 평판 전극의 상부에 중첩된 영역을 갖는 상부 평판전극(upper plate electrode)을 포함한다. 상기 상부 평판전극 및 상기 하부 평판전극은 금속화합물로 형성된다. 상기 하부 평판 전극 및 상기 상부 평판 전극 사이에 커패시터 유전막이 개재되고, 상기 상부 평판전극 및 상기 하부 평판전극은 층간절연막으로 덮여진다. 상기 층간절연막을 관통하여 상기 하부 평판전극 및 상기 상부 평판전극에 각각 하부전극 플러그 및 상부전극 플러그가 접속된다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 금속/절연막/금속 구조의 커패시터를 갖는 반도체 소자의 제조방법을 제공한다. 본 발명의 일실시예에 따른 반도체소자의 제조방법은 반도체 기판의 소정영역에 하부 평판전극을 형성하는 것을 포함한다. 상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성한다. 상기 상부 평판전극이 형성된 반도체 기판의 전면에 층간절연막을 형성한다. 상기 층간절연막을 관통하여 상기 하부 평판전극 및 상기 상부 평판전극에 각각 접속된 하부전극 플러그 및 상부전극 플러그를 형성한다. 상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 반도체기판의 소정 영역에 하부 평판전극을 형성하는 것을 포함한다. 상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성한다. 상기 상부 평판전극이 형성된 반도체 기판의 전면 상에 층간절연막 및 주형층을 차례로 형성한다. 상기 주형층 내에, 상기 층간절연막의 상부를 가로지르되, 상기 층간절연막을 통하여 연장되어 상기 상부 평판전극 및 상기 하부 평판전극에 각각 접속된 제1 및 제2 금속배선을 형성한다. 상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 5는 본 발명의 제1 실시예에 따른 MIM구조의 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명은 하부 평판전극(56)과, 상기 하부 평판전극(56) 과 중첩된 영역을 갖는 상부 평판전극(64a)을 포함한다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 금속화합물로 형성된다. 예컨대 상기 상부 평판전극(64a) 및 상기 하부 평판전극은 티타늄질화막(TiN), 탄탈륨질화막(TaN) 및 티타늄텅스텐막(TiW)으로 구성된 그룹중 선택된 하나로 형성할 수 있다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 200Å 내지 1000Å 정도의 얇은 두께를 갖는다. 상기 하부 평판전극(56)은 반도체 기판(50)의 소정영역에 배치된다. 상기 반도체 기판(50)은 실리콘 기판 또는 절연막으로 덮여진 실리콘 기판인 것이 바람직하다. 또한, 상기 반도체 기판(50)의 소정영역에 배선층(52)이 배치된다. 예컨대 상기 배선층(52)은 실리콘 기판 상에 덮여진 절연막에 다마신 공정을 사용하여 형성된 금속층일 수 있다. 상기 배선층(52)을 갖는 반도체 기판(50)의 전면은 하부 유전막(54)으로 덮여진다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 상기 하부 유전막(54) 상의 소정영역에 배치된다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a) 사이에 커패시터 유전막이 개재되는데, 상기 커패시터 유전막은 중간 유전막(58) 및 산화막 패턴(62)으로 구성된다. 상기 중간 유전막(58)은 상기 하부 평판전극(56)의 상부에 덮여지고, 상기 하부 유전막(54)의 상부까지 확장되어 상기 배선층(52)의 상부에 덮여진다. 상기 산화막 패턴(62)은 상기 중간 유전막(58) 및 상기 상부 평판전극(64a) 사이에 개재된다. 상기 중간 유전막(58) 및 상기 하부 유전막(54)은 동일 물질로 형성되는 것이 바람직하다. 상기 산화막 패턴(62)은 높은 유전 상수를 갖는 산화물로 형성하는 것이 바람직하다. 예컨대 상기 산화막 패턴(62)은 실리콘산화막, 탄탈륨산화막 및 티타늄산화막으로 구성된 그 룹 중 선택되어진 하나로 형성할 수 있다.
상기 하부 평판전극(56), 상기 상부 평판전극(64a) 및 상기 중간 유전막(58)의 전면에 층간절연막(68)이 덮여진다. 상기 층간절연막(68)은 유전 상수가 작은 저유전물질로 형성되어 반도체 소자의 동작속도를 높이고, 주파수 특성을 향상시킬 수 있다. 예컨대 상기 층간절연막(68)은 플루오르화 규산염 유리(FSG;Fluorinated Silicate Glass) 및 실리콘옥시카바이드(SiOC; silicon oxy-carbide)로 구성된 그룹 중 선택된 하나로 형성할 수 있다. 상기 상부 평판전극(64a) 및 상기 층간절연막(68) 사이에 상부 유전막(66)이 개재된다. 상기 상부 유전막(66)은 상기 중간 유전막(58) 상부까지 확장되어, 상기 중간 유전막(58) 및 상기 층간절연막(68) 사이에 개재된다. 상기 하부 유전막(54), 상기 중간 유전막(58) 및 상기 상부 유전막(66)은 상기 층간절연막(68)과 식각선택비를 가진다. 또한, 상기 하부 유전막(54), 상기 중간 유전막(58) 및 상기 상부 유전막(66)은 동일 물질로 형성하는 것이 바람직하다. 예컨대, 상기 유전막들(54, 58, 66)은 실리콘질화막 또는 실리콘카바이드로 형성할 수 있다. 상기 층간절연막(68) 내에 상부전극 플러그(76), 하부전극 플러그(74) 및 배선플러그(72)가 배치된다. 상기 상부전극 플러그(76)는 상기 층간절연막(68) 및 상기 상부 유전막(66)을 차례로 관통하여 상기 상부 평판전극(44a)에 접속된다. 상기 하부전극 플러그(74)는 상기 층간절연막(68), 상기 상부 유전막(66) 및 상기 중간 유전막(58)을 차례로 관통하여 상기 하부 평판전극(56)에 접속된다. 상기 배선 플러그(72)는 상기 층간절연막(68), 상기 상부 유전막(66), 상기 중간 유전막(58) 및 상기 하부 유전막(54)을 차례로 관통하여 상기 배선층(52)에 접속된다.
상기 상부전극 플러그(76), 상기 하부전극 플러그(74) 및 상기 배선 플러그(72)는 구리 또는 알루미늄으로 형성될 수 있다. 바람직하게는, 상기 플러그들(72, 74, 76)은 알루미늄보다 비저항이 낮은 구리로 형성한다. 도시하지는 않았지만, 상기 상부전극 플러그(76), 상기 하부전극 플러그(74) 및 상기 배선 플러그(72)의 각각과 상기 층간절연막(68) 사이에 장벽금속층(barrier metal layer)이 더 개재될 수 있다. 상기 장벽금속층은 상기 플러그들(72, 74, 76)과 상기 층간절연막(68) 사이의 접착층 및 확산방지층의 기능을 한다. 상기 플러그들(72, 74, 76)을 갖는 상기 층간절연막(68)의 전면에 주형층(mold layer; 80)이 덮여진다. 상기 층간절연막(68) 및 상기 주형층(80) 사이에 식각저지막(78)이 더 개재될 수 있다. 상기 주형층(80) 및 상기 식각저지막(78)을 차례로 관통하여 상기 상부전극 플러그(76), 상기 하부전극 플러그(74) 및 상기 배선 플러그(72)에 각각 금속배선(84)이 접속된다. 상기 금속배선(84)은 구리 또는 알루미늄으로 형성할 수 있다. 상기 주형층(80)은 실리콘 산화막으로써, 예컨대 FSG 및 실리콘옥시카바이드로 구성된 그룹 중 선택된 하나로 형성할 수 있다. 또한, 상기 식각저지막(78)은 실리콘질화막 또는 실리콘 카바이드로 형성할 수 있다.
도 6 내지 도 17은 본 발명의 제1 실시예에 따른 MIM구조의 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6을 참조하면, 반도체 기판(50)의 소정영역에 배선층(52)을 형성한다. 상기 반도체 기판(50)은 실리콘기판, 또는 절연막으로 덮여진 실리콘 기판일 수 있 다. 상기 배선층(52)을 갖는 반도체 기판의 전면에 하부 유전막(54)을 형성한다. 상기 하부 유전막(54)은 200Å 내지 1000Å 두께의 실리콘질화막 또는 실리콘 카바이드로 형성하는 것이 바람직하다. 상기 하부 유전막(54) 상의 소정영역에 하부 평판전극(56)을 형성한다. 상기 하부 평판전극(56)은 상기 하부 유전막(54) 상에 하부전극막을 형성하고, 상기 하부전극막을 패터닝하여 형성할 수 있다. 예컨대 상기 하부 평판전극(56)은 티타늄질화막, 탄탈륨질화막 및 티타늄텅스텐막으로 구성된 그룹 중 선택된 하나로 형성할 수 있다. 상기 하부 평판전극(56)은 200Å 내지 1000Å 정도의 얇은 두께로 형성하는 것이 바람직하다.
도 7을 참조하면, 상기 하부 평판전극(56)이 형성된 반도체 기판의 전면에 중간 유전막(58), 산화막(60) 및 상부전극막(64)을 차례로 형성한다. 상기 중간 유전막(58)은 상기 산화막(60)과 식각선택비를 갖는 유전막으로써, 예컨대 실리콘 질화막 또는 실리콘 카바이드로 형성하는 것이 바람직하다. 상기 중간 유전막(58) 및 상기 산화막(60)은 각각 100Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다. 또한, 상기 산화막(60)은 실리콘산화막과, 실리콘산화막에 비하여 유전 상수가 큰 탄탈륨산화막, 티타늄산화막 및 산화알루미늄으로 구성된 그룹중 선택된 하나로 형성하는 것이 바람직하다. 상기 상부전극막(64)은 금속화합물로서, 예컨대 티타늄질화막, 탄탈륨질화막 및 티타늄텅스텐막으로 구성된 그룹중 선택된 하나로 형성할 수 있다. 상기 상부 전극막(64)은 200Å 내지 1000Å 정도의 얇은 두께로 형성하는 것이 바람직하다.
도 8 및 도 9를 참조하면, 상기 상부 전극막(64) 및 상기 산화막(60)을 순차 적으로 패터닝하여 상기 하부 평판전극(56)과 중첩된 영역을 갖는 상부 평판전극(64a)을 형성하고, 상기 상부 평판전극(64a)과 상기 중간 유전막(58) 사이에 개재된 산화막 패턴(62)을 형성한다. 상기 상부 평판전극(64a)은 상기 하부 평판전극(56)과 중첩되지 않는 영역을 가지도록 형성할 수 있다. 이와는 다르게, 도 9에 도시된 바와 같이, 상부 평판전극(64b)은 상기 하부 평판전극(56) 상부에 배치되도록 형성할 수 있다. 상기 중간 유전막(58)은 상기 산화막(62)이 식각되는 동안 상기 하부 평판전극(56)이 손상되는 것을 막아준다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 커패시터의 전극에 해당하고, 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a) 사이에 개재된 상기 중간 유전막(58) 및 상기 산화막 패턴(62)은 커패시터 유전막에 해당한다.
도 10을 참조하면, 상기 상부 평판전극(64a)이 형성된 반도체 기판의 전면에 상부 유전막(66)을 형성한다. 상기 상부 유전막(66)은 상기 상부 평판전극(64a) 및 상기 중간 유전막(58)의 전면에 덮여진다. 상기 상부 유전막(66)은 상기 중간 유전막(58) 및 상기 하부 유전막(54)과 동일한 물질로써, 예컨대 실리콘질화막 또는 실리콘 카바이드로 형성하는 것이 바람직하다. 상기 상부 유전막(66)은 200Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.
상기 상부 유전막(66)의 전면을 덮는 층간절연막(68)을 형성한다. 상기 층간절연막(68)은 유전 상수가 작은 물질로써 형성하는 것이 바람직하다. 그 결과, 기생 커패시턴스가 감소하여 반도체 소자의 동작속도 및 주파수 특성이 향상된다. 상기 층간절연막(68)은 실리콘산화막으로써, 예컨대 FSG(Fluorinated silicate glass) 또는 실리콘옥시카바이드(silicon oxy-carbide)로 형성할 수 있다. 상기 층간절연막(68)을 형성한 후 평탄화시킬 수 있으나, 본 발명에 따른 커패시터는 평판전극을 가지기 때문에 그 두께가 얇다. 따라서, 상기 층간절연막(68)을 평탄화하는 공정을 생략할 수 있다.
도 11을 참조하면, 상기 층간절연막(68) 상에 포토레지스트 패턴(69)을 형성하고, 상기 포토레지스트 패턴(69)을 식각마스크로 사용하여 상기 층간절연막(68)을 패터닝하여 상기 상부 유전막(66)이 노출된 비아홀들(70)을 형성한다. 상기 층간절연막(68) 및 상기 상부 유전막(66)은 식각 선택비를 가지므로, 상기 상부 유전막(66)을 식각정지층(etch stopping layer)으로 사용하여 상기 층간절연막(68)을 식각할 수 있다.
도 12를 참조하면, 상기 포토레지스트 패턴(69)을 식각마스크로 사용하여 상기 비아홀들(70) 내에 노출된 상기 상부 유전막(66), 상기 중간 유전막(58) 및 상기 하부 유전막(54)을 식각하여 상기 배선층(52), 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)의 소정영역을 노출시킨다. 이어서, 상기 포토레지스트 패턴(69)를 제거한다. 상기 상부 평판전극(64a)은 상기 상부 유전막(66)이 식각되어 노출되고, 상기 하부 평판전극(56)은 상기 상부 유전막(66), 상기 중간 유전막(58)이 차례로 식각되어 노출되고, 상기 배선층(52)은 상기 상부 유전막(66), 상기 중간 유전막(58) 및 상기 하부 유전막(54)이 차례로 식각되어 노출된다.
도 13을 참조하면, 상기 비아홀들(70)을 갖는 상기 층간절연막(68) 상에 상 기 비아홀들(70)을 채우는 도전막(75)을 형성한다. 상기 도전막(75)은 구리 또는 알루미늄으로 형성할 수 있다. 또한, 상기 도전막(75)을 형성하기 전에 상기 층간절연막(68) 상에 장벽금속막(도시 안함)을 더 형성할 수도 있다. 상기 도전막(75)은 스퍼터링, 화학기상증착 및 전기도금으로 구성된 그룹중 선택되어진 방법으로 형성할 수 있다. 예컨대 구리 전기도금법으로 상기 도전막(75)을 형성할 경우, 상기 비아홀들(70)이 형성된 상기 층간절연막(68) 상에 구리 시드층(seed Cu layer; 71)을 형성한다. 상기 구리 시드층(71)은 500Å 내지 2000Å의 두께로 형성하는 것이 바람직하다. 상기 시드층(71)은 구리를 스퍼터링하여 형성할 수 있다. 상기 시드층(71)이 형성된 반도체 기판에 전기도금을 적용하여 상기 시드층(71) 상에 구리층(73)을 형성한다. 따라서, 상기 비아홀들(70)은 상기 구리 시드층(71) 및 구리층(73)으로 구성된 도전막(75)으로 채워진다.
도 14를 참조하면, 화학적기계적 연마공정(CMP공정)을 사용하여 상기 금속막(75)을 연마한다. 이 때, 상기 층간절연막(68)의 상부도 함께 연마되어 상기 층간절연막(68)의 상부면이 평탄화된다. 그 결과, 도전성 플러그들이 상기 비아홀들(70) 내에 각각 대응하여 형성된다. 다시 말해서, 배선 플러그(72)가 상기 층간절연막(68)을 관통하여 상기 배선층(52)에 접속되고, 상부전극 플러그(76) 및 하부전극 플러그(74)가 상기 층간절연막(68)을 관통하여 각각 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)에 접속된다. 상기 금속막(75)을 형성하기 전에 장벽금속층을 더 형성하면, 상기 플러그들(72,74,76)의 금속이 상기 층간절연막(68)으로 확산되어 저항이 증가하는 것을 막을 수 있다.
도 15를 참조하면, 상기 배선 플러그(72), 상기 하부전극 플러그(74) 및 상기 상부전극 플러그(76)가 형성된 상기 층간절연막(68) 상에 주형층(80)을 형성한다. 상기 주형층(80)을 형성하기 전에 상기 층간절연막(68) 상에 식각저지막(78)을 먼저 형성하는 것이 바람직하다. 상기 식각저지막(78)은 후속으로 진행되는 금속배선공정(metal interconnection process)에서 상기 주형층을 패터닝하는 동안 상기 층간절연막(68)이 식각되는 것을 방지한다. 상기 주형층(80)은 저 유전상수를 갖는 물질로써, 예컨대 플루오르화 규산염유리(FSG) 또는 실리콘옥시카바이드(SiOC) 등으로 형성하는 것이 바람직하다. 상기 식각저지막(78)은 상기 주형층(80) 및 상기 층간절연막(68)과 식각선택비를 갖는 물질로써 실리콘질화막 또는 실리콘 카바이드로 형성하는 것이 바람직하다.
도 16을 참조하면, 상기 주형층(80) 및 상기 식각저지막(78)을 차례로 패터닝하여 상기 플러그들(72, 74, 76)을 노출시키는 그루브들(82)을 형성한다. 이때, 상기 식각저지막(78)을 정지층(stoping layer)로 사용하여 상기 주형층(80)을 식각하고, 그 후 상기 식각저지막(78)을 제거한다. 즉, 상기 주형층(80) 및 상기 식각저지막(78)을 이 단계로 식각함으로써, 상기 층간절연막(68)이 불필요하게 식각되는 것을 막을 수 있다.
도 17을 참조하면, 상기 주형층(80) 상에 상기 그루브들(82)을 채우는 금속막(83)을 형성한다. 상기 금속막(83)은 구리 또는 알루미늄으로 형성하는 것이 바람직하다. 또, 상기 금속막(83)은 화학기상증착, 스퍼터링 및 전기도금법을 사용하여 형성할 수 있다.
계속해서, 상기 금속막(83)을 화학적기계적 연마공정을 사용하여 연마하여 도 5에 도시된 것과 같은 금속배선(84)을 형성한다. 상기 금속배선(84)은 상기 그루브들(82)의 디자인에 따라 상기 배선 플러그(72), 상기 하부전극 플러그(74) 및 상기 상부전극 플러그(76)에 선택적으로 접속된다.
(제2 실시예)
도 18은 본 발명의 제2 실시예에 따른 MIM구조의 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 18을 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자는 상기 제1 실시예에 다른 반도체 소자의 구조와 유사하다. 즉, 본 발명의 제2 실시예에 따른 반도체 소자는 하부 평판전극(56) 및 상부 평판전극(64a)을 포함하고, 상기 상부 평판전극(64a)은 상기 하부 평판전극(56)과 중첩된 영역을 갖는다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 금속화합물로 형성된다. 예컨대 상기 상부 평판전극(64a) 및 상기 하부 평판전극은 티타늄질화막(TiN), 탄탈륨질화막(TaN) 및 티타늄텅스텐(TiW)로 구성된 그룹중 선택된 하나로 형성할 수 있다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 200Å 내지 1000Å 정도의 얇은 두께를 갖는다. 반도체 기판(50)의 소정영역에 배선층(52)이 배치된다. 예컨대 상기 배선층(52)은 실리콘 기판 상에 덮여진 절연막에 다마신 공정을 사용하여 형성된 금속층일 수 있다. 상기 배선층(52)을 갖는 반도체 기판의 전면은 하부 유전막(54)으로 덮여진다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 상기 하부 유전막(54) 상의 소정영역에 배치된다. 상기 하부 평판전극(56)의 상부에 덮여지고, 상 기 하부 유전막(54)의 상부까지 확장되어 상기 배선층(52)의 상부에 중간 유전막(58)이 덮여진다. 상기 상부 평판전극(64a) 및 상기 하부 평판전극(56) 사이에 개재된 상기 중간 유전막(58)은 커패시터 유전막에 해당한다. 상기 중간 유전막(58) 및 상기 하부 유전막(54)은 동일 물질로 형성되는 것이 바람직하다.
상기 하부 평판전극(56), 상기 상부 평판전극(64a) 및 상기 중간 유전막(58)의 전면에 층간절연막(68)이 덮여진다. 상기 층간절연막(68)은 상기 제1 실시예와 마찬가지로 유전 상수가 작은 저유전물질로 형성할 수 있다. 상기 상부 평판전극(64a) 및 상기 층간절연막(68) 사이에 상부 유전막(66)이 개재된다. 상기 상부 유전막(68)은 상기 중간 유전막(58) 상부까지 확장되어, 상기 중간 유전막(58) 및 상기 층간절연막(68) 사이에 개재된다. 상기 층간절연막(68) 내에 상부전극 플러그(76), 하부전극 플러그(74) 및 배선 플러그(72)가 배치된다. 상기 상부전극 플러그(76)는 상기 층간절연막(68) 및 상기 상부 유전막(66)을 차례로 관통하여 상기 상부 평판전극(64a)에 접속된다. 상기 하부전극 플러그(72)는 상기 층간절연막(68), 상기 상부 유전막(66) 및 상기 중간 유전막(58)을 차례로 관통하여 상기 하부 평판전극(56)에 접속된다. 상기 배선 플러그(72)는 상기 층간절연막(68), 상기 상부 유전막(66), 상기 중간 유전막(58) 및 상기 하부 유전막(54)을 차례로 관통하여 상기 하부 평판전극(56)에 접속된다.
도시하지는 않았지만, 상부전극 플러그(76), 하부전극 플러그(74) 및 배선 플러그(72)의 각각과 상기 층간절연막(68) 사이에 장벽금속층(barrier metal layer)이 더 개재될 수 있다. 상기 장벽금속층은 상기 플러그들(72, 74, 76)과 상 기 층간절연막(68) 사이의 접착층 및 확산방지층의 기능을 한다. 상기 상부전극 플러그(76), 상기 하부전극 플러그(74) 및 상기 배선 플러그(72)를 갖는 상기 층간절연막(68)의 전면에 주형층(mold layer; 80)이 덮여진다. 상기 층간절연막(68) 및 상기 주형층(80) 사이에 식각저지막(78)이 더 개재될 수 있다. 상기 주형층(80) 및 상기 식각저지막(78)을 차례로 관통하여 상기 상부전극 플러그(76), 상기 하부전극 플러그(74) 및 상기 배선 플러그(72)에 각각 금속배선(52)이 형성된다. 상기 상부 평판전극(64a)은 도 9에 도시된 것과 마찬가지로 상기 하부 평판전극(56) 상에 배치될 수 있다. 이 때, 상기 상부전극 플러그(76) 또한 도 9에 도시된 것과 마찬가지로 상기 하부 평판전극(56) 상부에서 상기 상부 평판전극(64a)에 접속된다.
상술한 것과 같이 본 발명의 제2 실시예에 따른 반도체 소자는 제1 실시예에 따른 반도체 소자와 유사한 구조를 가지고, 상기 제1 실시예에 따른 반도체 소자에 대응하는 구성요소와 같은 물질들로 형성된다. 그러나, 제1 실시예에 따른 반도체 소자는 상기 하부 평판전극(56)과 상기 상부 평판전극(64a)사이에 상기 중간 유전막 및 상기 산화막 패턴의 다중 커패시터 유전막이 개재되지만, 제2 실시예에 따른 반도체 소자는 하부 평판전극(56) 및 상부 평판전극(64a) 사이에 중간 유전막(58)이 개재되나, 산화막 패턴(도 5의 62)은 개재되지 않는다.
도 19 내지 도 21은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 19를 참조하면, 반도체 기판(50)의 소정영역에 배선층(52)을 형성한다. 상기 반도체 기판(50)은 실리콘기판 또는 절연막으로 덮여진 실리콘 기판일 수 있 다. 상기 배선층(52)을 갖는 반도체 기판의 전면에 하부 유전막(54)을 형성한다. 상기 하부 유전막(54)은 200Å 내지 1000Å 두께의 실리콘질화막 또는 실리콘카바이드로 형성하는 것이 바람직하다. 상기 하부 유전막(54) 상의 소정영역에 하부 평판전극(56)을 형성한다. 상기 하부 평판전극(56)은 티타늄질화막, 탄탈륨질화막 및 티타늄텅스텐으로 구성된 그룹 중 선택된 하나로 형성할 수 있다. 상기 하부 평판전극(56)은 200Å 내지 1000Å 정도의 얇은 두께로 형성하는 것이 바람직하다. 상기 하부 평판전극(56)이 형성된 반도체 기판의 전면에 중간 유전막(58)을 형성하고, 상기 중간 유전막(58) 상에 상부 평판전극(64a)을 형성한다. 상기 중간 유전막(58)은 실리콘 질화막 또는 실리콘 카바이드로 100Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다. 상기 상부 평판전극(64a)은 200Å 내지 1000Å 정도의 얇은 두께로 형성하는 것이 바람직하다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 커패시터의 전극에 해당하고, 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a) 사이에 개재된 상기 중간 유전막(58)은 커패시터 유전막에 해당한다.
도 20을 참조하면, 상기 상부 평판전극(64a)이 형성된 반도체 기판의 전면에 상부 유전막(66) 및 층간절연막(68)을 차례로 형성한다. 상기 상부 유전막(66)은 상기 상부 평판전극(64a) 및 상기 중간 유전막(58)의 전면에 덮여진다. 상기 상부 유전막(66)은 상기 중간 유전막(58) 및 상기 하부 유전막(54)과 동일 물질로써, 예컨대 실리콘질화막 또는 실리콘카바이드로 형성하는 것이 바람직하다. 상기 상부 유전막(66)은 200Å 내지 1000Å의 두께로 형성하는 것이 바람직하다. 상기 층간절 연막(68)은 FSG(Fluorinated silicate glass) 또는 실리콘옥시카바이드(silicon oxy-carbide)로 형성할 수 있다. 이어서, 도 11 내지 도 14를 참조하여 기술된 제1 실시예와 같은 방법으로 상기 배선층(52)에 접속된 배선 플러그(72)와, 상기 하부 평판전극(56)에 접속된 하부전극 플러그(74)와, 상기 상부 평판전극(64a)에 접속된 상부전극 플러그(76)를 형성한다. 상기 플러그들(72, 74, 76)의 각각은 상기 층간절연막(68)에 형성된 비아홀들(70)에 채워진다.
도 21을 참조하면, 상기 플러그들(72)을 갖는 상기 층간절연막(68) 상에 그루브(82)를 갖는 주형층(80)을 형성한다. 상기 주형층(80)은 도 15 및 도 16을 참조하여 기술된 제1 실시예와 동일한 단계를 거쳐 형성할 수 있다. 즉, 상기 플러그들(72, 74, 76)이 형성된 상기 층간절연막(68) 상에 주형층(80)을 형성하고, 상기 주형층(80)을 패터닝하여 상기 플러그들(72, 74, 76)을 노출시키는 그루브를 형성할 수 있다. 상기 주형층(80)을 형성하기 전에 상기 층간절연막(68) 상에 식각저지막(78)을 먼저 형성하여 상기 주형층을 패터닝하는 동안 상기 층간절연막(68)이 식각되는 것을 방지할 수도 있다.
계속해서 상기 주형층(80) 상에 상기 그루브들(82)을 채우는 금속막을 형성하고, 상기 금속막을 화학적기계적 연마공정을 사용하여 연마하여 도 18에 도시된 것과 같은 금속배선(84)을 형성한다.
(제3 실시예)
도 22는 본 발명의 제3 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 22를 참조하면, 상술한 제1 실시예와 달리 제3 실시예에 따른 반도체 소자는 중간 유전막(도 5의 58)을 가지지 않는다. 즉, 제3 실시예에 따르면 상부 평판전극(64a) 하부에 배치된 산화막 패턴(62)이 MIM 구조의 커패시터 유전막에 해당한다. 또한, 배선 플러그(72)는 층간절연막(68), 상부 유전막(66) 및 하부유전막(54)을 차례로 관통하여 반도체 기판(50)의 소정영역에 배치된 배선층(52)에 접속되고, 하부전극 플러그(74)는 상기 층간절연막(68) 및 상기 상부 유전막(66)을 차례로 관통하여 하부 평판전극(56)에 접속되고, 상기 상부전극 플러그(76)는 상기 층간절연막(68) 및 상기 상부 유전막(66)을 차례로 관통하여 상부 평판전극(64a)에 접속된다. 상기 층간절연막(68) 상에 덮여진 식각저지막(78), 주형층(80) 및 금속배선(84)은 상술한 제1 실시예와 동일한 구조를 갖는다. 상기 상부 평판전극(64a)은 도 9에 도시된 것과 마찬가지로 상기 하부 평판전극(56) 상에 배치될 수 있다. 이 때, 상기 상부전극 플러그(76) 또한 도 9에 도시된 것과 마찬가지로 상기 하부 평판전극(56) 상부에서 상기 상부 평판전극(64a)에 접속된다. 제1 실시예 및 제3 실시예에서 서로 대응하는 구성요소는 동일한 물질로 형성될 수 있다.
도 23 내지 도 25는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 23을 참조하면, 반도체 기판(50)의 소정영역에 배선층(52)을 형성하고, 상기 배선층을 갖는 반도체 기판(50)의 전면에 하부 유전막(54)을 형성한다. 이어서, 상기 하부 유전막(54) 상의 소정영역에 하부 평판전극(56)을 형성하고, 차례로 적층되어 상기 하부 평판전극(56)의 상부와 중첩된 영역을 갖는 산화막 패턴(62) 및 상부 평판전극(64a)을 형성한다. 상기 산화막 패턴(62) 및 상기 상부 평판전극(64a)은 상기 하부 평판전극(56)이 형성된 하부 유전막(54)의 전면에 산화막 및 상부 전극막을 형성하고, 상기 상부 전극막 및 상기 산화막을 차례로 패터닝하여 형성할 수 있다.
도 24를 참조하면, 상기 상부 평판전극(64a)이 형성된 반도체 기판의 전면에 상부 유전막(66)을 콘포말하게 형성하고, 상기 상부 유전막(66) 상에 층간절연막(68)을 형성한다. 상기 층간절연막(68) 내에 도전성 플러그들을 형성한다. 상기 층간절연막(68), 상기 상부 유전막(66) 및 상기 하부 유전막(54)을 차례로 패터닝하여 비아홀들(70)을 형성하고, 상술한 제1 실시예와 같은 방법을 사용하여 상기 배선층(52)에 접속된 배선 플러그(72), 상기 하부 평판전극(56)에 접속된 하부전극 플러그(74) 및 상기 상부 평판전극(64a)에 접속된 상부전극 플러그(76)를 형성할 수 있다.
도 25를 참조하면, 상기 플러그들(72, 74, 76)을 갖는 상기 층간절연막(68) 상에 그루브(82)를 갖는 주형층(80)을 형성한다. 상기 주형층(80)은 도 15 및 도 16을 참조하여 기술된 제1 실시예와 동일한 단계를 거쳐 형성할 수 있다. 즉, 상기 플러그들(72, 74, 76)이 형성된 상기 층간절연막(68) 상에 주형층(80)을 형성하고, 상기 주형층(80)을 패터닝하여 상기 플러그들(72, 74, 76)을 노출시키는 그루브(82)를 형성할 수 있다. 상기 주형층(80)을 형성하기 전에 상기 층간절연막(68) 상에 식각저지막(78)을 먼저 형성하여 상기 주형층을 패터닝하는 동안 상기 층간절연막(68)이 식각되는 것을 방지할 수도 있다.
계속해서 상기 주형층(80) 상에 상기 그루브들(82)을 채우는 금속막을 형성하고, 상기 금속막을 화학적기계적 연마공정을 사용하여 연마하여 도 18에 도시된 것과 같이 상기 그루브들(82) 내에 금속배선(도 18의 84)을 형성한다.
(제4 실시예)
제4 실시예에서는, 상술한 제1 실시예에 개시된 MIM 커패시터를 갖는 반도체소자의 다른 제조방법을 개시한다. 제4 실시예에 따른 제조방법은 상술한 제1 실시예의 제조방법과 유사하다. 차이점은 평판전극들 및 배선층과 접속하는 금속배선들의 형성방법에 있다.
도 26, 도 27A, 도 27B, 도 28, 도 29 및 도 30는 본 발명의 제4 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 26을 참조하면, 반도체기판(50)의 소정영역에 배선층(52)을 형성하고, 상기 배선층(52)을 갖는 반도체기판의 전면에 하부 유전막(54)을 형성한다. 상기 반도체기판(50)은 실리콘기판 또는 실리콘산화막이 덮혀진 실리콘기판일 수 있다. 상기 배선층(52)은 구리 또는 알루미늄막으로 형성할 수 있다. 상기 배선층(52)이 구리막으로 형성될 경우에, 다마신 기법으로 형성할 수 있다. 상기 하부 유전막(54)은 실리콘질화막 또는 실리콘 카바이드로 형성하는 것이 바람직하다. 상기 하부 유전막(54) 상의 소정영역에 하부 평판전극(56)을 형성한다. 상기 하부 평판전극(56)을 갖는 반도체기판(50) 전면 상에 중간 유전막(58)을 형성하고, 상기 중간유전막(58) 상에 상기 하부 평판전극(56)과 중첩된 영역을 갖는 산화막 패턴(62) 및 상부 평탄전극(64a)을 차례로 형성한다. 상기 산화막 패턴(62) 및 상기 상부 평탄전극(64a)은 도 9에 도시된 바와 같이, 상기 하부 평탄전극(56)와 전면이 중첩되도록 형성될 수도 있다. 상기 산화막 패턴(62) 및 상기 상부 평판전극(64a)은 측벽이 서로 자기정렬되도록 형성하는 것이 바람직하다. 즉, 상기 하부 평판전극(56)을 갖는 반도체기판(50) 전면에 산화막 및 상부 전극막을 차례로 형성하고, 상기 상부 전극막 및 상기 산화막을 연속적으로 패터닝하여 적층된 상기 산화막 패턴(62) 및 상기 상부 평판전극(64a)을 형성할 수 있다.
상기 하부 평탄전극(56) 및 상기 상부 평탄전극(64a)은 금속화합물로 형성하는 것이 바람직하다. 예컨대, 티타늄질화막, 탄탈늄질화막 및 티타늄텅스텐으로 구성된 그룹 중 선택된 하나로 형성하는 것이 바람직하다. 상기 하부 및 상부 평판전극(56,64a)은 200Å 내지 1000Å 정도의 얇은 두께로 형성하는 것이 바람직하다. 상기 중간 유전막(58)은 상기 산화막 패턴(62)과 식각선택비를 갖는 유전막, 예컨대, 실리콘질화막 또는 실리콘 카바이드로 형성하는 것이 바람직하다. 상기 산화막 패턴(62)은 실리콘산화막, 탄탄륨산화막, 티타늄산화막 및 산화알루미늄으로 구성된 그룹중 선택된 하나로 형성하는 것이 바람직하다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(64a)은 커패시터의 전극에 해당하고, 상기 하부 평판전극(56)과 상기 상부 평판전극(64a) 사이에 개재된 상기 중간 유전막(58) 및 상기 산화막 패턴(62)은 커패시터 유전막에 해당한다.
상기 상부 평탄전극(64a)을 갖는 반도체기판(50) 전면 상에 상부 유전막(66), 층간절연막(68), 식각저지막(78) 및 주형층(80)을 차례로 형성한다. 상기 상부 유전막(66)은 상기 중간 유전막(58) 및 상기 하부 유전막(54)과 동일한 물질막으로 형성하는 것이 바람직하다. 예컨대, 실리콘질화막 또는 실리콘 카바이드로 형성하는 것이 바람직하다. 상기 상부 유전막(66)은 상기 층간절연막(68)에 대하여 식각선택비를 갖는다. 이에 더하여, 상기 상부 유전막(66)은 상기 주형층(80)에 대하여 식각선택비를 갖는 것이 바람직하다. 상기 층간절연막(68)은 유전상수가 작은 절연막으로 형성하는 것이 바람직하다. 예컨대, 실리콘산화막인 FSG(Fluorinated silicate glass) 또는 실리콘옥시카바이드(silicon oxy-carbide)로 형성할 수 있다. 상기 식각저지막(78)은 상기 주형층(80)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막 또는 실리콘카바이드로 형성하는 것이 바람직하다. 상기 주형층(80)은 유전 상수가 작은 절연막, 예컨대, FSG막 또는 실리콘옥시카바이드로 형성할 수 있다.
도 27A, 도 27B 및 도 28을 참조하면, 상기 식각저지막(78) 및 상기 층간절연막(80)을 통하여 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)과, 상기 주형층(80)에 상기 제1, 제2 및 제3 비아홀(70a,70b,70c)을 각각 가로지르는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한다. 이때, 상기 배선 그루브들(82a,82b,82c)은 상기 식각저지막(78)의 소정영역을 각각 노출시킨다.
상기 비아홀들(70a,70b,70c) 및 상기 배선 그루브들(82a,82b,82c)를 형성하는 방법은 두가지 형태일 수 있다. 첫번째 형성방법을 도 27A 및 도 28을 참조하여 설명한다.
먼저, 상기 주형층(80), 상기 식각저지막(78), 상기 층간절연막(68)을 연속적으로 패터닝하여 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)을 형성한다. 이때, 상기 상부 유전막(66)은 상기 층간절연막(68)에 대하여 식각선택비를 가짐으로써, 정지층 역활을 한다. 상기 제1 비아홀(70a) 및 상기 제2 비아홀(70b)은 각각 상기 상부 평판전극(64a) 및 상기 하부 평판전극(56) 상부에 위치한 상기 상부 유전막(66)의 소정영역을 노출시킨다. 상기 제3 비아홀(70c)은 상기 배선층(52) 상부에 위치하는 상기 상부 유전막(66)의 소정영역을 노출시킨다.
이어서, 상기 식각저지막(78)을 정지층으로 사용하여 상기 주형층(80)을 패터닝하여 상기 제1, 제2 및 제3 비아홀(70a,70b,70c)을 각각 가로지르는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한다. 상기 식각저지막(78)은 상기 주형층(80)에 대하여 식각선택비를 가짐으로써, 상기 층간절연막(68)이 식각되는 것을 보호한다. 또한, 상기 비아홀들(70a,70b,70c)에 노출된 상부 유전막(66)은 상기 상부 평탄전극(64a), 상기 하부 평탄전극(56) 및 상기 배선층(52)이 식각손상되는 것을 보호한다.
다음으로, 상기 비아홀들(70a,70b,70c) 및 상기 배선 그루브(82a,82b,82c)을 형성하는 두번째 방법을 도 27B 및 도 28을 참조하여 설명한다. 이 방법의 특징은 상기 배선 그루브들(82a,82b,82c)을 먼저 형성한 후에, 상기 비아홀들(70a,70b,70c)을 형성한다.
상기 주형층(80)을 패터닝하여 상기 식각저지막(78)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한다. 이어서, 상기 노출된 식각저지막(78)의 소정영역 및 상기 층간절연막(68)을 연속적으로 패터닝하여 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)을 형성한다. 즉, 이 방법에서는 상기 배선 그루브들(82a,82b,82c)를 먼저 형성하고, 상기 비아홀들(70a,70b,70c)을 형성함으로써, 상기 상부 유전막(66)에 가해지는 식각 데미지를 감소시킬 수 있다.
도 29를 참조하면, 상기 비아홀들(70a,70b,70c)에 노출된 상부 유전막(66), 상기 중간 유전막(58) 및 상기 하부 유전막(54)을 연속적으로 식각하여 상기 상부 평판전극(64a), 상기 하부 평판전극(56) 및 상기 배선층(52)의 소정영역을 노출시킨다. 이때, 식각 공정은 에치백(etch back) 공정으로 진행하는 것이 바람직하다. 이에 따라, 상기 배선 그루브들(82a,82b,82c)에 노출된 상기 식각저지막(78)도 식각된다. 상기 상부 평판전극(64a)은 상기 상부 유전막(66)이 식각되어 노출되고, 상기 하부 평판전극(56)은 상기 상부 및 중간 유전막(66,58)이 차례로 식각되어 노출되며, 상기 배선층(52)은 상기 상부, 중간 및 하부 유전막(66,58,54)이 차례로 식각되어 노출된다.
이어서, 상기 노출된 상부 평판전극(64a), 하부 평판전극(56) 및 배선층(52)을 갖는 반도체기판(50) 전면에 상기 배선 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)을 채우는 금속막(75a)을 형성한다. 상기 금속막(75a)은 구리 또는 알루미늄막으로 형성할 수 있다. 또한, 상기 금속막(75a)을 형성하기 전에, 상기 배선 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)의 측벽 및 저면에 콘포말한 장벽금속막(미도시함)을 형성할 수 있다. 상기 장벽금속막은 상기 금속막(75a) 내의 금속원소들이 상기 주형층(80) 또는 상기 층간절연막(68)으로 확산되는 것을 방지한다. 상기 장벽금속막은 티타늄질화막 또는 탄탈륨질화막으로 형성할 수 있다. 이와는 달리, 상기 장벽 금속막은 치밀한 구조의 금속화합물로 형성할 수 있다.
상기 금속막(75a)은 스퍼터링, 화학기상증착 및 전기도금으로 구성된 그룹중 선택되어진 방법으로 형성할 수 있다. 예를 들면, 구리 전기도금법으로 상기 도전막(75a)을 형성할 경우, 상기 배선 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)이 형성된 반도체기판(50)에 구리 시드층(71a, seed Cu layer)을 형성한다. 상기 구리 시드층(71a)은 스퍼터링법으로 형성할 수 있다. 상기 구리 시드층(71a) 상에 전기도금을 적용하여 구리층(73)을 형성한다. 이에 따라, 상기 배선 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)은 상기 구리 시드층(71a) 및 구리층(73)으로 구성된 금속막(75a)으로 채워진다.
도 30을 참조하면, 상기 금속막(75a)을 화학적기계적 연마공정을 사용하여 상기 주형층(80)이 노출될때까지 평탄화시켜 제1, 제2 및 제3 금속배선(84a,84b,84c)을 형성한다. 상기 제1 금속배선(84a)은 상기 제1 배선 그루브(82a) 및 상기 제1 비아홀(70a) 내에 형성되어 상기 상부 평판전극(64a)과 전기적으로 접속하고, 상기 제2 금속배선(84b)은 상기 제2 배선 그루브(82b) 및 상기 제2 비아홀(70b) 내에 형성되어 상기 하부 평판전극(56)과 전기적으로 접속한다. 상기 제3 금속배선(84c)은 상기 제3 배선 그루브(82c) 및 상기 제3 비아홀(70c) 내에 형성되어 상기 배선층(52)과 전기적으로 접속한다. 상기 화학적기계적 연마공정으로 평탄화할때, 상기 주형층(80)의 상부도 함께 평탄화시키어 상기 주형층(80)의 상부면을 평탄화시킬 수 있다.
상기 제1 비아홀(70a) 내에 형성된 상기 제1 금속배선(84a)의 일부분은 도 5에 도시된 상부전극 플러그(76)에 해당하고, 상기 제2 비아홀(70b) 내에 형성된 상기 제2 금속배선(84b)의 일부분은 도 5에 도시된 하부전극 플러그(74)에 해당한다. 또한, 상기 제3 비아홀(70c) 내에 형성된 상기 제3 금속배선(84c)의 일부분은 도 5에 도시된 배선 플러그(72)에 해당한다.
(제5 실시예)
제5 실시예에서는 상술한 제2 실시예에 개시된 MIM 커패시터를 갖는 반도체 소자의 다른 제조방법을 개시한다.
도 31 내지 도 34는 본 발명의 제5 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 공정단면도들이다.
도 31을 참조하면, 반도체기판(50)의 소정영역에 배선층(52)을 형성한다. 상기 배선층(52)은 상기 반도체기판(50) 상에 형성된 절연막내에 형성될 수 있다. 상기 배선층(52)을 갖는 반도체기판(50) 전면 상에 하부 유전막(54)을 형성한다. 상기 하부 유전막(54)은 실리콘질화막 또는 실리콘카바이드로 형성하는 것이 바람직하다. 상기 하부 유전막(54) 상의 소정영역에 하부 평판전극(56)을 형성한다. 상기 하부 평판전극(56)을 갖는 반도체기판(50) 전면 상에 중간 유전막(58)을 형성하고, 상기 중간 유전막(58) 상에 상기 하부 평판전극(56)과 중첩된 영역을 갖는 상부 평판전극(64a)을 형성한다. 상기 상부 평판전극(64a)은 도 9의 도시된 참조부호 64b와 같이, 상기 하부 평판전극(56) 상에 형성될 수 있다. 이 경우에, 상기 상부 평판전극(64b)은 상기 하부 평판전극(56)에 비하여 작은 면적을 갖을 수 있다. 상기 중간 유전막(58)은 실리콘질화막 또는 실리콘카바이드로 형성하는 것이 바람직하다. 상기 하부 평판전극(56) 및 상기 상부 평판전극(56)은 금속화합물로 형성한다. 예를 들면, 티타늄질화막, 탄탈륨질화막 및 티타늄텅스텐으로 구성된 그룹 중에 선택된 하나로 형성하는 것이 바람직하다. 상기 하부 및 상부 평판전극(56,64a)은 200Å 내지 1000Å의 얇은 두께로 형성하는 것이 바람직하다. 상기 하부 및 상부 평판전극(56,64a)은 커패시터의 전극에 해당하고, 상기 하부 및 상부 평판전극(56,64a) 사이에 개재된 상기 중간 유전막(58)은 커패시터 유전막에 해당한다.
상기 상부 평판전극(64a)을 갖는 반도체기판(50) 전면 상에 상부 유전막(66), 층간절연막(68), 식각저지막(78) 및 주형층(80)을 차례로 형성한다. 상기 상부 유전막(66)은 상기 층간절연막(68)에 대하여 식각선택비를 갖는 절연막으로 형성한다. 이에 더하여, 상기 상부 유전막(66)은 상기 주형층(80)에 대하여 식각선택비를 갖는 것이 바람직하다. 상기 상부 유전막(66)은 상기 하부 및 중간 유전막(54,58)과 동일한 물질로 형성하는 것이 바람직하다. 예컨대, 실리콘질화막 또는 실리콘카바이드로 형성하는 것이 바람직하다. 상기 층간절연막(68)은 저유전 상수를 갖는 절연막인 FSG막 또는 실리콘옥시카바이드로 형성할 수 있다. 상기 식 각저지막(78)은 상기 주형층(80)에 대하여 식각선택비를 갖는 절연막으로 형성한다. 이에 더하여, 상기 식각저지막(78)은 상기 상부 유전막(66)과 동일한 물질로 형성하는 것이 바람직하다. 예를 들면, 실리콘질화막 또는 실리콘카바이드로 형성하는 것이 바람직하다. 상기 주형층(80)은 FSG막 또는 실리콘옥시카바이드로 형성할 수 있다.
도 32를 참조하면, 상기 식각저지막(78) 및 상기 층간절연막(80) 내에 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)과, 상기 주형층(80)에 상기 제1, 제2 및 제3 비아홀(70a,70b,70c)을 각각 가로지르는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한다. 이때, 상기 배선 그루브들(82a,82b,82c)은 상기 식각저지막(78)의 소정영역을 노출시킨다. 상기 비아홀들(70a,70b,70c) 및 상기 배선 그루브들(82a,82b,82c)을 형성하는 방법은 도 27A, 도 27B 및 도 28을 참조하여 기술된 제4 실시예의 제조방법들과 동일한 방법으로 형성할 수 있다. 다시 말해서, 상기 주형층(80), 상기 식각저지막(78) 및 상기 층간절연막(68)을 연속적으로 패터닝하여 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)을 형성한다. 이어서, 상기 식각저지막(78)을 정지층으로 사용하여 상기 주형층(80)을 패터닝하여 상기 제1, 제2 및 제3 비아홀(70a,70b,70c)을 각각 가로지르는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한다. 이와는 다르게, 상기 주형층(80)을 패터닝하여 상기 식각저지막(78)을 노출시키는 배선 그루브들(82a,82b,82c)을 형성한 후에, 상기 노출된 식각저지막(78)의 소정영역 및 상기 층간절연막(68)을 패터닝하여 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 비아홀들(70a,70b,70c)을 형성할 수 있다.
도 33 및 34를 참조하면, 상기 비아홀들(70a,70b,70c)에 노출된 상부 유전막(66), 상기 중간 유전막(58) 및 상기 하부 유전막(54)을 연속적으로 식각하여 상기 상부 평판전극(64a), 상기 하부 평판전극(56) 및 상기 배선층(52)의 소정영역을 노출시킨다. 이때, 식각 공정은 에치백(etch back) 공정으로 진행하는 것이 바람직하다. 이에 따라, 상기 배선 그루브들(82a,82b,82c)에 노출된 상기 식각저지막(78)도 식각될 수 있다. 상기 상부 평판전극(64a)은 상기 상부 유전막(66)이 식각되어 노출되고, 상기 하부 평판전극(56)은 상기 상부 및 중간 유전막(66,58)이 차례로 식각되어 노출되며, 상기 배선층(52)은 상기 상부, 중간 및 하부 유전막(66,58,54)이 차례로 식각되어 노출된다.
이어서, 상기 노출된 상부 평판전극(64a), 하부 평판전극(56) 및 배선층(52)을 갖는 반도체기판(50) 전면에 상기 배선 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)을 채우는 금속막(75a)을 형성한다. 상기 금속막(75a)은 구리 또는 알루미늄막으로 형성할 수 있다. 또한, 상기 금속막(75a)을 형성하기 전에, 상기 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)의 측벽 및 저면에 콘포말한 장벽금속막(미도시함)을 형성할 수 있다. 상기 장벽금속막은 상기 금속막(75a) 내의 금속원소들이 상기 주형층(80) 또는 상기 층간절연막(68)으로 확산되는 것을 방지한다. 상기 장벽금속막은 티타늄질화막 또는 탄탈륨질화막으로 형성할 수 있다. 이와는 달리, 상기 장벽 금속막은 치밀한 구조의 금속화합물로 형성할 수 있다.
상기 금속막(75a)은 스퍼터링, 화학기상증착 및 전기도금으로 구성된 그룹중 선택되어진 방법으로 형성할 수 있다. 구리 전기도금법으로 상기 도전막(75a)을 형성할 경우는, 도 29를 참조하여 기술된 실시예4 와 동일하게 형성할 수 있다. 즉, 구리 시드층을 형성하고, 상기 구리 시드층 상에 전기도금법으로 구리층을 형성할 수 있다.
상기 금속막(75a)을 화학적기계적 연마공정을 사용하여 상기 주형층(80)이 노출될때까지 평탄화하여 상기 제1 비아홀 및 제1 배선 그루브(70a,82a)내의 제1 금속배선(84a), 상기 제2 비아홀 및 제2 배선 그루브(70b,82b) 내의 제2 금속배선(84b) 및, 상기 제3 비아홀 및 제3 배선 그루브(70c,82c) 내의 제3 금속배선(84c)을 형성한다. 상기 제1, 제2 및 제3 금속배선(84a,84b,84c)은 각각 상기 상부 평판전극(64a), 상기 하부 평판전극(56) 및 상기 배선층(52)과 전기적으로 접속한다. 상기 평탄화 공정시, 상기 주형층(80)의 상부도 함께 평탄화시켜 상기 주형층(80)의 상부면을 평탄화시킬 수 있다.
상기 제1 비아홀(70a) 내의 상기 제1 금속배선(84a)의 일부분은 도 18에 도시된 상부전극 플러그(76)에 해당하고, 상기 제2 비아홀(70b) 내의 상기 제2 금속배선의 일부분은 도 18에 도시된 하부전극 플러그(74)에 해당한다. 상기 제3 비아홀(70c) 내의 상기 제3 금속배선의 일부분은 도 18에 도시된 배선 플러그(72)에 해당한다.
(제6 실시예)
제6 실시예에서는 상술한 제3 실시예에 개시된 MIM 커패시터를 갖는 반도체 소자의 다른 제조방법을 개시한다.
도 35 내지 도 38은 본 발명의 제6 실시예에 따른 MIM 구조의 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 35를 참조하면, 반도체기판(50)의 소정영역에 배선층(52)을 형성하고, 상기 배선층(52)을 갖는 반도체기판(50)의 전면에 하부 유전막(54)을 형성한다. 상기 하부 유전막(54) 상의 소정영역에 하부 평판전극(56)을 형성한다. 상기 하부 평판전극(56)을 갖는 반도체기판(50) 상에 차례로 적층되어 상기 하부 평판전극(56)의 상부와 중첩된 영역을 갖는 산화막 패턴(62) 및 상부 평판전극(64a)을 형성한다. 상기 산화막 패턴(62) 및 상기 상부 평판전극(64a)은 상기 하부 평판전극(56) 상에만 형성될 수 있다.(도 9의 64b 및 62 참조) 상기 산화막 패턴(62) 및 상기 상부 평판전극(64a)은 상기 하부 평판전극(56)이 형성된 하부 유전막(54)의 전면에 산화막 및 상부 전극막을 형성하고, 상기 상부 전극막 및 상기 산화막을 차례로 패터닝하여 형성할 수 있다. 상기 하부 및 상부 평판전극(56,64a)은 커패시터의 전극에 해당하고, 상기 상부 평판전극(64a) 및 상기 하부 평판전극(56) 사이에 개재된 상기 산화막 패턴(62)은 커패시터 유전막에 해당한다.
상기 상부 평판전극(64a)을 갖는 반도체기판(50) 전면 상에 상부 유전막(66), 층간절연막(68), 식각저지막(78) 및 주형층(80)을 차례로 형성한다.
상기 상부 유전막(66), 상기 층간절연막(68), 상기 식각저지막(78) 및 상기 주형층(80)은 상술한 실시예들에서 대응되는 구성요소와 동일한 물질로 형성할 수 있다.
도 36을 참조하면, 상기 식각저지막(78) 및 상기 층간절연막(80) 내에 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)과, 상기 주형층(80)에 상기 제1, 제2 및 제3 비아홀(70a,70b,70c)을 각각 가로지르는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한다. 상기 제1, 제2 및 제3 배선 그루브(82a,82b,82c)는 상기 식각저지막(78)의 소정영역을 각각 노출시킨다. 상기 비아홀들(70a,70b,70c) 및 상기 배선 그루브들(82a,82b,82c)을 형성하는 방법은 도 27A, 도 27B 및 도 28을 참조하여 기술된 제4 실시예의 제조방법들과 동일한 방법으로 형성할 수 있다. 즉, 상기 주형층(80), 상기 식각저지막(78), 상기 층간절연막(68)을 관통하여 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)을 형성한 후에, 상기 주형층(80)에 상기 제1, 제2 및 제3 비아홀(70a,70b,70c)을 각각 가로지르는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한다. 이와는 달리, 상기 주형층(80)에 상기 식각저지막(78)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 배선 그루브(82a,82b,82c)를 형성한 후에, 상기 노출된 식각저지막(78)의 소정영역 및 상기 층간절연막(68)을 관통하여 상기 상부 유전막(66)의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀(70a,70b,70c)을 형성할 수 있다.
도 37 및 도 38을 참조하면, 상기 비아홀들(70a,70b,70c)에 노출된 상부 유전막(66) 및 하부 유전막(54)을 연속적으로 식각하여 상기 상부 평판전극(64a), 상기 하부 평판전극(56) 및 상기 배선층(52)의 소정영역을 노출시킨다. 이때, 상기 식각공정은 에치백(etch back)으로 진행하는 것이 바람직하다. 이에 따라, 상기 배선 그루브들(82a,82b,82c)에 노출된 식각저지막(78)도 식각되어 상기 노출된 식각저지막(78) 하부의 상기 층간절연막(68)이 노출될 수 있다. 상기 상부 및 하부 평판전극(64a, 56)은 상기 상부 유전막(66)이 식각되어 노출되고, 상기 배선층(52)은 상기 상부 및 하부 유전막(66,54)이 차례로 식각되어 노출된다.
이어서, 상기 노출된 상부 평판전극(64a), 하부 평판전극(56) 및 배선층(52)을 갖는 반도체기판(50) 전면에 상기 배선 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)을 채우는 금속막(75a)을 형성한다. 상기 금속막(75a)은 구리 또는 알루미늄막으로 형성할 수 있다. 물론, 상기 금속막(75a)를 형성하기 전에, 상기 그루브들(82a,82b,82c) 및 상기 비아홀들(70a,70b,70c)의 측벽 및 저면에 콘포말한 장벽금속막(미도시함)을 형성할 수 있다.
상기 금속막(75a)은 스퍼터링, 화학기상증착 및 전기도금으로 구성된 그룹중 선택되어진 방법으로 형성할 수 있다. 구리 전기도금법으로 상기 도전막(75a)을 형성할 경우는, 도 29를 참조하여 기술된 실시예4 와 동일하게 형성할 수 있다.
상기 금속막(75a)을 화학적기계적 연마공정을 사용하여 상기 주형층(80)이 노출될때까지 평탄화하여 상기 제1 비아홀 및 제1 그루브(70a,82a), 상기 제2 비아홀 및 제2 그루브(70b,82b) 및, 상기 제3 비아홀 및 제3 그루브(70c,82c)의 내부에 각각 제1, 제2 및 제3 금속배선(84a,84b,84c)을 형성한다. 상기 제1, 제2 및 제3 금속배선(84a,84b,84c)은 각각 상기 상부 평판전극(64a), 상기 하부 평판전극(56) 및 상기 배선층(52)과 전기적으로 접속한다. 상기 평탄화 공정시, 상기 주형층(80) 의 상부도 함께 평탄화시키어, 상기 주형층(80)의 상부면을 평탄화시킬 수 있다.
상기 제1 비아홀(70a) 내의 상기 제1 금속배선(84a)의 연장된 부분은 도 22에 도시된 상부전극 플러그(76)에 해당하고, 상기 제2 비아홀(70b) 내의 상기 제2 금속배선의 연장된 부분은 도 22에 도시된 하부전극 플러그(74)에 해당한다. 상기 제3 비아홀(70c) 내의 상기 제3 금속배선의 연장된 부분은 도 22에 도시된 배선 플러그(72)에 해당한다.
본 발명의 제1, 제2, 제3, 제4, 제5 및 제6 실시예에 따른 반도체 소자의 제조방법에서 서로 대응하는 구성요소는 동일한 물질로 형성할 수 있다.
상술한 것과 같이 본 발명에 따르면, 고속동작 및 우수한 주파수 특성을 갖는 반도체 소자에 있어서, 금속-절연체-금속(Metal-Insulator-Metal)구조의 커패시터의 전극을 평판 구조로 형성하여 커패시터 유전막의 균일도를 향상시킬 수 있고, 기생 커패시턴스를 줄일 수 있다. 또한, 구리배선을 갖는 반도체 소자에서 커패시터의 상.하부 전극을 구리로 형성하지 않고, 티타늄질화막, 탄탈륨질화막 및 티타늄텅스텐 등의 금속화합물로 형성함으로써 구리의 확산에 의한 유전막의 특성이 저하되는 것을 막을 수 있다. 뿐만아니라, 커패시터 유전막으로 산화물을 사용할 수 있어 우수한 주파수 특성을 갖는 반도체 소자를 제조할 수 있다.
이밖에, 커패시터 유전막과 상부전극 물질을 시간간격 없이 순차적으로 형성하여 배선구조와 커패시터를 동시에 형성하더라도 커패시터 유전막이 손상받는 공정이 없어 우수한 특성의 커패시터 유전막을 형성할 수 있다.
이에 더하여, 하부 배선층과 하부 평판전극 및 상부 평판전극을 금속배선에 접속시키는 도전성 플러그들을 동시에 형성함으로써 공정시간을 단축시킬 수 있다.
Claims (82)
- 삭제
- 반도체 기판의 소정영역에 배치된 하부 평판 전극;상기 하부 평판 전극의 상부에 중첩된 영역을 갖는 상부 평판전극;상기 하부 평판 전극 및 상기 상부 평판 전극 사이에 개재된 커패시터 유전막;상기 상부 평판전극 및 상기 하부 평판전극 상에 형성된 상부 유전막;상기 상부 유전막 상에 형성된 층간절연막; 및상기 층간절연막 및 상부 유전막을 관통하여 상기 하부 평판 전극 및 상기 상부 평판 전극에 각각 접속된 하부전극 플러그 및 상부전극 플러그를 포함하되,상기 상부 평판전극 및 상기 하부 평판전극은 금속화합물로 형성되고, 상기 상부 유전막은 상기 층간절연막과 식각 선택비를 갖는 유전막이고,상기 커패시터 유전막은 상기 하부 평판전극 및 상기 층간절연막 사이와, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 중간 유전막을 포함하되, 상기 하부전극 플러그는 상기 층간 절연막, 상기 상부 유전막 및 상기 중간 유전막을 연속적으로 관통하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 반도체 기판의 소정영역에 배치된 하부 평판 전극;상기 하부 평판 전극의 상부에 중첩된 영역을 갖는 상부 평판전극;상기 하부 평판 전극 및 상기 상부 평판 전극 사이에 개재된 커패시터 유전막;상기 상부 평판전극 및 상기 하부 평판전극 상에 덮혀진 상부 유전막;상기 상부 유전막 상에 덮혀진 층간절연막; 및상기 층간절연막 및 상부 유전막을 연속적으로 관통하여 상기 하부 평판 전극 및 상기 상부 평판 전극에 각각 접속된 하부전극 플러그 및 상부전극 플러그를 포함하되,상기 상부 평판전극 및 상기 하부 평판전극은 금속화합물로 형성되고, 상기 상부 유전막은 상기 층간절연막과 식각 선택비를 갖는 유전막이고,상기 커패시터 유전막은 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 산화막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 소정영역에 배치된 하부 평판 전극;상기 하부 평판 전극의 상부에 중첩된 영역을 갖는 상부 평판전극;상기 하부 평판 전극 및 상기 상부 평판 전극 사이에 개재된 커패시터 유전막;상기 상부 평판전극 및 상기 하부 평판전극 상에 덮혀진 상부 유전막;상기 상부 유전막 상에 덮혀진 층간절연막; 및상기 층간절연막 및 상부 유전막을 연속적으로 관통하여 상기 하부 평판 전극 및 상기 상부 평판 전극에 각각 접속된 하부전극 플러그 및 상부전극 플러그를 포함하되,상기 상부 평판전극 및 상기 하부 평판전극은 금속화합물로 형성되고, 상기 상부 유전막은 상기 층간절연막과 식각 선택비를 갖는 유전막이고,상기 커패시터 유전막은, 상기 커패시터 유전막은 상기 하부 평판전극 및 상기 층간절연막 사이와, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 중간 유전막; 및 상기 중간 유전막과 상기 상부 평판 전극 사이에 개재된 산화막 패턴을 포함하되, 상기 하부전극 플러그는 상기 층간 절연막, 상기 상부 유전막 및 상기 중간 유전막을 관통하는 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 중간 유전막 및 상기 상부 유전막은 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 상부 평판전극 및 상기 하부 평판전극은 티타늄질화막(TiN), 탄탈륨질화막(TaN) 및 티타늄텅스텐(TiW)으로 구성된 그룹중 선택되어진 하나로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 반도체 기판에 형성된 배선층; 그리고상기 배선층을 덮도록 상기 반도체 기판 상에 형성된 하부 유전막을 더 포함하며,상기 하부 평판전극은 상기 하부 유전막 상에 배치되는 것을 특징으로 하는 반도체 소자.
- 제 8 항에 있어서,상기 하부 유전막 및 상기 상부 유전막은 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 상부전극 플러그 및 상기 하부전극 플러그는 구리 또는 알루미늄으로 형성된 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 층간절연막은 FSG(Fluorinated silicate glass) 또는 실리콘옥시카바이드(SiOC)으로 형성된 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 층간절연막 상에 차례로 형성된 식각저지막 및 주형층(mold layer);및상기 주형층 및 상기 식각저지막을 차례로 관통하여 상기 상부전극 플러그 및 상기 하부전극 플러그에 각각 접속된 금속배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 주형층은 FSG(Fluorinated silicate glass) 또는 실리콘옥시카바이드로 형성된 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 상부전극 플러그는 상기 상부 평판전극의 상기 하부 평판전극의 상부로부터 벗어난 영역에 수직으로 접속된 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 상부전극 플러그는 상기 하부 평판전극의 상부에서 상기 상부 평판전극에 수직으로 접속된 것을 특징으로 하는 반도체 소자.
- 제 2 항, 제 4 항 또는 제 5 항중 어느 한 항에 있어서,상기 상부전극 플러그 및 상기 층간절연막 사이와, 상기 하부전극 플러그와 상기 층간절연막 사이에 개재된 장벽금속층을 더 포함하는 것을 특징으로 하는 반도체 소자.
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- 제 8 항에 있어서,상기 층간절연막, 상기 상부 유전막 및 상기 하부 유전막을 관통하여 상기 배선층에 수직으로 접속된 배선 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 22 항에 있어서,상기 중간 유전막은 확장되어 상기 하부 유전막 및 상기 상부 유전막 사이에 개재되고, 상기 배선 플러그는 상기 상부 유전막, 상기 중간 유전막 및 상기 하부 유전막을 차례로 관통하는 것을 특징으로 하는 반도체 소자.
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- 제 22 항에 있어서,상기 층간절연막 상에 차례로 형성된 식각저지막 및 주형층(mold layer);상기 주형층 및 상기 식각저지막을 차례로 관통하여 상기 배선 플러그, 상기 상부전극 플러그 및 상기 하부전극 플러그에 각각 접속된 금속배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 22 항에 있어서,상기 상부전극 플러그는 상기 상부 평판전극의 상기 하부 평판전극의 상부로부터 벗어난 영역에 수직으로 접속된 것을 특징으로 하는 반도체 소자.
- 제 22 항에 있어서,상기 상부전극 플러그는 상기 하부 평판전극 상부에서 상기 상부 평판전극에 수직으로 접속된 것을 특징으로 하는 반도체 소자.
- 제 22 항에 있어서,상기 배선 플러그, 상기 상부전극 플러그 및 상기 하부전극 플러그의 각각과 상기 층간절연막 사이에 개재된 장벽금속층을 더 포함하는 것을 특징으로 하는 반도체 소자.
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- 반도체 기판의 소정영역에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 형성하는 단계;상기 상부 유전막 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막 및 상기 상부 유전막을 연속적으로 관통하여 상기 상부 평판전극 및 상기 하부 평판전극을 각각 노출시키는 제1 및 제2 비아홀들을 형성하는 단계; 및상기 제1 및 제2 비아홀들을 각각 채워 상기 상부 평판전극 및 상기 하부 평판전극과 각각 접속하는 상부전극 플러그 및 하부전극 플러그를 형성하는 단계를 포함하되,상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성하고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면을 콘포말하게 덮는 중간 유전막을 형성하는 단계; 및상기 중간유전막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 소정영역에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 형성하는 단계;상기 상부 유전막 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막 및 상기 상부 유전막을 연속적으로 관통하여 상기 상부 평판전극 및 상기 하부 평판전극을 각각 노출시키는 제1 및 제2 비아홀들을 형성하는 단계; 및상기 제1 및 제2 비아홀들을 각각 채워 상기 상부 평판전극 및 상기 하부 평판전극과 각각 접속하는 상부전극 플러그 및 하부전극 플러그를 형성하는 단계를 포함하되,상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성하고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면을 콘포말하게 덮는 산화막을 형성하는 단계;상기 산화막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계; 및상기 산화막을 식각하여 상기 상부 평판전극 하부에 배치되고, 상기 상부 평판전극의 측벽들과 자기정렬된 측벽들을 갖는 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 소정영역에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 형성하는 단계;상기 상부 유전막 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막 및 상기 상부 유전막을 연속적으로 관통하여 상기 상부 평판전극 및 상기 하부 평판전극을 각각 노출시키는 제1 및 제2 비아홀들을 형성하는 단계; 및상기 제1 및 제2 비아홀들을 각각 채워 상기 상부 평판전극 및 상기 하부 평판전극과 각각 접속하는 상부전극 플러그 및 하부전극 플러그를 형성하는 단계를 포함하되,상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성하고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면을 콘포말하게 덮는 중간 유전막을 형성하는 단계;상기 중간 유전막 상의 전면에 산화막을 형성하는 단계;상기 산화막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계; 및상기 산화막을 패터닝하여 상부 평판전극 및 상기 중간 유전막 사이에 개재되어 상기 상부 평판전극의 측벽들과 자기정렬된 측벽들을 갖는 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 33 항 내지 제 35 항 중에 어느 한 항에 있어서,상기 하부 평판전극을 형성하기 전에 상기 반도체 기판에 배선층을 형성하고;상기 배선층 상에 하부 유전막을 형성하는 단계를 더 포함하고,상기 제1 및 제2 비아홀들을 형성할 때에 상기 층간절연막, 상기 상부 유전막 및 상기 하부유전막을 관통하여 상기 배선층을 노출시키는 제3 비아홀을 더 형성하고,상기 제1 및 제2 비아홀들을 각각 채워 상기 상부 평판전극 및 상기 하부 평판전극과 각각 접속하는 상부전극 플러그 및 하부전극 플러그를 형성할 때에 상기 제3 비아홀을 채워 상기 금속층과 접속하는 배선 플러그를 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 33 항 내지 제 35 항 중에 어느 한 항에 있어서,상기 하부 평판전극 및 상기 상부 평판전극은 티타늄질화막(TiN), 탄탈륨 질화막(TiN) 및 티타늄텅스텐(TiW)로 구성된 그룹중 선택된 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 33 항 내지 제 35 항 중에 어느 한 항에 있어서,상기 상부전극 플러그 및 상기 하부전극 플러그를 형성하는 단계는,상기 반도체 기판 전면에 상기 비아홀들을 채우는 금속막을 형성하는 단계; 및화학적기계적 연마공정을 사용하여 상기 금속막을 연마하여 상기 층간절연막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 제 38 항에 있어서,상기 금속막은 스퍼터링 방법, 화학적기상증착 방법 및 전기도금방법으로 구성된 그룹 중 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 38 항에 있어서,상기 금속막을 형성하는 단계는,상기 비아홀들의 내부를 콘포말하게 덮는 구리 시드층(seed Cu layer)을 형성하는 단계;전기도금방법을 사용하여 상기 구리 시드층 상에 상기 비아홀 내부를 채우는 구리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 38 항에 있어서,상기 금속막을 형성하기 전에,상기 비아홀들의 내벽을 콘포말하게 덮는 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 33 항 내지 제 35 항 중에 어느 한 항에 있어서,상기 상부전극 플러그 및 상기 하부전극 플러그를 형성한 후에,상기 반도체 기판 전면에 식각저지막 및 주형막(mold layer)를 차례로 형성하는 단계;상기 주형막 및 상기 식각저지막을 차례로 패터닝하여 배선 그루브를 형성하는 단계;및상기 배선 그루브 내부를 채우는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 43 항에 있어서,상기 금속배선은 구리 또는 알루미늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 43 항에 있어서,상기 금속배선은 스퍼터링 방법, 화학기상증착방법 및 전기도금방법으로 구성된 그룹중 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 제 36 항에 있어서,상기 하부전극 플러그, 상기 상부전극 플러그 및 상기 배선 플러그를 형성하는 단계는,상기 반도체 기판 전면에, 상기 비아홀들을 채우는 금속층을 형성하는 단계; 및화학적기계적 연마공정을 사용하여 상기 금속층을 연마하여 상기 층간절연막을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제 51 항에 있어서,상기 금속층을 형성하는 단계는,상기 비아홀들 내부를 콘포말하게 채우는 구리 시드층을 형성하는 단계;및상기 구리 시드층 상에 상기 비아홀들의 내부를 채우는 구리층을 전기도금하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 51 항에 있어서,상기 금속층을 형성하기 전에 상기 비아홀들 내벽을 콘포말하게 덮는 장벽금속층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 36 항에 있어서,상기 배선 플러그, 상기 상부전극 플러그 및 상기 하부전극 플러그를 형성한 후에,상기 반도체 기판 전면에 식각저지막 및 주형막(mold layer)를 차례로 형성하는 단계;상기 주형막 및 상기 식각저지막을 차례로 패터닝하여 배선 그루브를 형성하는 단계;및상기 배선 그루브 내부를 채우는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 54 항에 있어서,상기 금속배선은 구리 또는 알루미늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 54 항에 있어서,상기 금속배선은 스퍼터링 방법, 화학기상증착방법 및 전기도금방법으로 구성된 그룹중 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 반도체 기판의 소정영역에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 형성하는 단계;상기 상부 유전막 상에 층간 절연막 및 주형층을 차례로 형성하는 단계;상기 층간절연막을 관통하여 상기 상부 평판 전극 상의 상기 상부 유전막, 및 상기 하부 평판전극 상의 상기 상부 유전막을 각각 노출시키는 제1 비아홀 및 제2 비아홀과, 상기 주형층내에 상기 제1 및 제2 비아홀들을 각각 가로지르는 제1 및 제2 배선 그루브들을 형성하는 단계;상기 제1 및 제2 비아홀들에 노출된 상기 상부 유전막을 제거하여 상기 상부 및 상기 하부 평판전극을 노출시키는 단계; 및상기 제1 비아홀 및 제1 배선 그루브를 채워 상기 상부 평판전극과 접속하는 제1 금속 배선, 및 상기 제2 비아홀 및 제2 배선 그루브를 채워 상기 하부 평판전극과 접속하는 제2 금속 배선을 형성하는 단계를 포함하되,상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성하고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면을 콘포말하게 덮는 중간 유전막을 형성하는 단계; 및상기 중간유전막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계를 포함하되,상기 하부 평판전극은 상기 제2 비아홀에 노출된 상기 상부 유전막, 및 상기 중간 유전막을 연속적으로 제거하여 노출되고, 상기 상부 평판전극 및 상기 하부 평판전극 사이에 개재된 상기 중간 유전막은 상기 커패시터 유전막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판의 소정영역에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 형성하는 단계;상기 상부 유전막 상에 층간 절연막 및 주형층을 차례로 형성하는 단계;상기 층간절연막을 관통하여 상기 상부 평판 전극 상의 상기 상부 유전막, 및 상기 하부 평판전극 상의 상기 상부 유전막을 각각 노출시키는 제1 비아홀 및 제2 비아홀과, 상기 주형층내에 상기 제1 및 제2 비아홀들을 각각 가로지르는 제1 및 제2 배선 그루브들을 형성하는 단계;상기 제1 및 제2 비아홀들에 노출된 상기 상부 유전막을 제거하여 상기 상부 및 상기 하부 평판전극을 노출시키는 단계; 및상기 제1 비아홀 및 제1 배선 그루브를 채워 상기 상부 평판전극과 접속하는 제1 금속 배선, 및 상기 제2 비아홀 및 제2 배선 그루브를 채워 상기 하부 평판전극과 접속하는 제2 금속 배선을 형성하는 단계를 포함하되,상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성하고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면을 콘포말하게 덮는 중간 유전막을 형성하는 단계;상기 중간 유전막 상의 전면에 산화막을 형성하는 단계;상기 산화막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계; 및상기 산화막을 패터닝하여 상기 상부 평판전극 및 상기 중간 유전막 사이에 개재되어 상기 상부 평판전극의 측벽들과 자기정렬된 측벽들을 갖는 산화막 패턴을 형성하는 단계를 포함하되, 상기 커패시터 유전막은 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 상기 중간 유전막 및 상기 산화막 패턴을 포함하고, 상기 하부 평판전극은 상기 제2 비아홀에 노출된 상기 상부 유전막, 및 상기 중간 유전막을 연속적으로 제거하여 노출되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 소정영역에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 형성하는 단계;상기 상부 유전막 상에 층간 절연막 및 주형층을 차례로 형성하는 단계;상기 층간절연막을 관통하여 상기 상부 평판 전극 상의 상기 상부 유전막, 및 상기 하부 평판전극 상의 상기 상부 유전막을 각각 노출시키는 제1 비아홀 및 제2 비아홀과, 상기 주형층내에 상기 제1 및 제2 비아홀들을 각각 가로지르는 제1 및 제2 배선 그루브들을 형성하는 단계;상기 제1 및 제2 비아홀들에 노출된 상기 상부 유전막을 제거하여 상기 상부 및 상기 하부 평판전극을 노출시키는 단계; 및상기 제1 비아홀 및 제1 배선 그루브를 채워 상기 상부 평판전극과 접속하는 제1 금속 배선, 및 상기 제2 비아홀 및 제2 배선 그루브를 채워 상기 하부 평판전극과 접속하는 제2 금속 배선을 형성하는 단계를 포함하되,상기 하부 평판전극 및 상기 상부 평판전극은 금속화합물로 형성하고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면을 콘포말하게 덮는 산화막을 형성하는 단계;상기 산화막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계; 및상기 산화막을 식각하여 상기 상부 평판전극 및 상기 하부 평판전극 사이에 개재되고, 상기 상부 평판전극의 측벽들과 자기정렬된 측벽들을 갖는 산화막 패턴을 형성하는 단계를 포함하되, 상기 산화막 패턴은 상기 커패시터 유전막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 59 항, 제 60 항 및 제 61 항 중에 어느 한 항에 있어서,상기 하부 평판전극을 형성하기 전에 상기 반도체 기판에 배선층을 형성하고;상기 배선층 상에 하부 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 59 항, 제 60 항 및 제 61 항 중에 어느 한 항에 있어서,상기 하부 평판전극 및 상기 상부 평판전극은 티타늄질화막(TiN), 탄탈륨 질화막(TiN) 및 티타늄텅스텐(TiW)로 구성된 그룹중 선택된 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 59 항, 제 60 항 및 제 61 항 중에 어느 한 항에 있어서,상기 제1 및 제2 금속 배선을 형성하는 단계는,상기 제1 및 제2 비아홀과, 상기 제1 및 제2 배선 그루브를 채워 상기 상부 및 하부 평판 전극들과 접속하는 금속막을 반도체 기판 전면에 형성하는 단계; 및상기 금속막을 화학적기계적 연마공정으로 평탄화시키어 상기 제1 및 제2 금속배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 59 항, 제 60 항 및 제 61 항 중에 어느 한 항에 있어서,상기 주형층을 형성하기 전에, 상기 층간절연막 상에 식각저지막을 형성하는 단계를 더 포함하되,상기 배선 그루브들은 상기 주형층 및 상기 식각저지막 내에 형성되고, 상기 배선 그루브들의 형성을 위해 제거되는 상기 식각저지막은 상기 비아홀들에 노출된 상기 상부 유전막과 동시에 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 59 항, 제 60 항 및 제 61 항 중에 어느 한 항에 있어서,상기 비아홀들 및 상기 배선 그루브들을 형성하는 단계는,상기 주형층 및 상기 층간절연막을 연속적으로 패터닝하여 상기 상부 평판전극 상의 상기 상부 유전막을 노출시키는 제1 비아홀, 및 상기 하부 평판전극 상의 상기 상부 유전막을 노출시키는 제2 비아홀을 형성하는 단계; 및상기 주형층을 패터닝하여 상기 제1 및 제2 비아홀을 각각 가로지르는 제1 및 제2 배선 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 59 항, 제 60 항 및 제 61 항 중에 어느 한 항에 있어서,상기 비아홀들 및 상기 배선 그루브들을 형성하는 단계는,상기 주형층을 패터닝하여 상기 층간절연막의 소정영역을 각각 노출시키는 제1 및 제2 배선 그루브를 형성하는 단계; 및상기 노출된 층간절연막을 패터닝하여 상기 상부 평판전극 상의 상기 상부 유전막을 노출시키는 제1 비아홀, 및 상기 하부 평판전극 상의 상기 상부 유전막을 노출시키는 제2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 64 항에 있어서,상기 금속막은 스퍼터링 방법, 화학적기상증착 방법 및 전기도금방법으로 구성된 그룹 중 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 64 항에 있어서,상기 금속막을 형성하는 단계는,상기 비아홀들의 내부를 콘포말하게 덮는 구리 시드층(seed Cu layer)을 형성하는 단계; 및전기도금방법을 사용하여 상기 구리 시드층 상에 상기 비아홀 내부를 채우는 구리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 64 항에 있어서,상기 금속막을 형성하기 전에,상기 비아홀들 및 상기 그루브들의 내벽을 콘포말하게 덮는 장벽금속층을 형 성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 반도체 기판의 소정영역에 배선층을 형성하는 단계;상기 배선층을 갖는 반도체 기판의 전면에 하부 유전막을 형성하는 단계;상기 하부 유전막 상에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 상부 평판전극 및 상기 하부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 배선층 상의 상기 하부 유전막, 상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 콘포말하게 형성하는 단계;상기 상부 유전막 상에 층간절연막, 식각저지막 및 주형층을 형성하는 단계;상기 층간절연막을 관통하여 상기 상부 평판전극, 상기 하부 평판전극 및 상기 배선층 상의 상기 상부 유전막을 각각 노출시키는 제1, 제2 및 제3 비아홀들과, 상기 주형층 및 상기 식각저지막 내에 상기 제1, 제2 및 제3 비아홀들을 각각 가로지르는 제1, 제2 및 제3 배선 그루브들을 형성하는 단계;상기 비아홀들에 노출된 상기 상부 유전막, 및 상기 제3 비아홀에 노출된 상기 상부 유전막 아래의 상기 하부 유전막을 제거하여 상기 상부 평판 전극, 상기 하부 평판전극 및 상기 배선층을 노출시키는 단계; 및상기 제1 비아홀 및 제1 배선 그루브를 채워 상기 상부 평판전극과 접속하는 제1 금속배선, 상기 제2 비아홀 및 제2 배선 그루브를 채워 상기 하부 평판전극과 접속하는 제2 금속 배선 및 상기 제3 비아홀 및 제3 배선 그루브를 채워 상기 배선층과 접속하는 제3 금속 배선을 형성하는 단계를 포함하되,상기 상부 및 하부 평판 전극들은 금속화합물로 형성되고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면에 콘포말한 중간 유전막을 형성하는 단계; 및상기 중간 유전막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계를 포함하되,상기 하부 평판전극은 상기 제2 비아홀에 노출된 상기 상부 유전막, 및 상기 중간 유전막을 연속적으로 제거하여 노출되고, 상기 배선층은 상기 제3 비아홀에 노출된 상기 상부 유전막, 상기 중간 유전막 및 상기 하부 유전막을 연속적으로 제거하여 노출되며, 상기 상부 평판전극 및 상기 하부 평판전극 사이에 개재된 상기 중간 유전막은 상기 커패시터 유전막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 소정영역에 배선층을 형성하는 단계;상기 배선층을 갖는 반도체 기판의 전면에 하부 유전막을 형성하는 단계;상기 하부 유전막 상에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 상부 평판전극 및 상기 하부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 배선층 상의 상기 하부 유전막, 상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 콘포말하게 형성하는 단계;상기 상부 유전막 상에 층간절연막, 식각저지막 및 주형층을 형성하는 단계;상기 층간절연막을 관통하여 상기 상부 평판전극, 상기 하부 평판전극 및 상기 배선층 상의 상기 상부 유전막을 각각 노출시키는 제1, 제2 및 제3 비아홀들과, 상기 주형층 및 상기 식각저지막 내에 상기 제1, 제2 및 제3 비아홀들을 각각 가로지르는 제1, 제2 및 제3 배선 그루브들을 형성하는 단계;상기 비아홀들에 노출된 상기 상부 유전막, 및 상기 제3 비아홀에 노출된 상기 상부 유전막 아래의 상기 하부 유전막을 제거하여 상기 상부 평판 전극, 상기 하부 평판전극 및 상기 배선층을 노출시키는 단계; 및상기 제1 비아홀 및 제1 배선 그루브를 채워 상기 상부 평판전극과 접속하는 제1 금속배선, 상기 제2 비아홀 및 제2 배선 그루브를 채워 상기 하부 평판전극과 접속하는 제2 금속 배선 및 상기 제3 비아홀 및 제3 배선 그루브를 채워 상기 배선층과 접속하는 제3 금속 배선을 형성하는 단계를 포함하되,상기 상부 및 하부 평판 전극들은 금속화합물로 형성되고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면에 콘포말한 중간 유전막을 형성하는 단계;상기 중간 유전막 상부 전면에 산화막을 형성하는 단계;상기 산화막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계; 및상기 산화막을 패터닝하여 상기 상부 평판전극 및 상기 중간 유전막 사이에 개재되고, 상기 상부 평판전극의 측벽들과 자기정렬된 측벽들을 갖는 산화막 패턴을 형성하는 단계를 포함하되,상기 상부 평판전극 및 상기 하부 평판전극 사이에 개재된 상기 중간 유전막 및 상기 산화막 패턴은 상기 커패시터 유전막에 포함되고, 상기 제2 비아홀에 노출된 상기 상부 유전막, 및 상기 중간 유전막을 연속적으로 제거하여 노출되고, 상기 배선층은 상기 제3 비아홀에 노출된 상기 상부 유전막, 상기 중간 유전막 및 상기 하부 유전막을 연속적으로 제거하여 노출되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 소정영역에 배선층을 형성하는 단계;상기 배선층을 갖는 반도체 기판의 전면에 하부 유전막을 형성하는 단계;상기 하부 유전막 상에 하부 평판전극을 형성하는 단계;상기 하부 평판전극과 중첩된 영역을 갖는 상부 평판전극과, 상기 상부 평판전극 및 상기 하부 평판전극 사이에 개재된 커패시터 유전막을 형성하는 단계;상기 배선층 상의 상기 하부 유전막, 상기 상부 평판전극 및 상기 하부 평판전극을 덮는 상부 유전막을 반도체 기판 전면에 콘포말하게 형성하는 단계;상기 상부 유전막 상에 층간절연막, 식각저지막 및 주형층을 형성하는 단계;상기 층간절연막을 관통하여 상기 상부 평판전극, 상기 하부 평판전극 및 상기 배선층 상의 상기 상부 유전막을 각각 노출시키는 제1, 제2 및 제3 비아홀들과, 상기 주형층 및 상기 식각저지막 내에 상기 제1, 제2 및 제3 비아홀들을 각각 가로지르는 제1, 제2 및 제3 배선 그루브들을 형성하는 단계;상기 비아홀들에 노출된 상기 상부 유전막, 및 상기 제3 비아홀에 노출된 상기 상부 유전막 아래의 상기 하부 유전막을 제거하여 상기 상부 평판 전극, 상기 하부 평판전극 및 상기 배선층을 노출시키는 단계; 및상기 제1 비아홀 및 제1 배선 그루브를 채워 상기 상부 평판전극과 접속하는 제1 금속배선, 상기 제2 비아홀 및 제2 배선 그루브를 채워 상기 하부 평판전극과 접속하는 제2 금속 배선 및 상기 제3 비아홀 및 제3 배선 그루브를 채워 상기 배선층과 접속하는 제3 금속 배선을 형성하는 단계를 포함하되,상기 상부 및 하부 평판 전극들은 금속화합물로 형성되고, 상기 상부 유전막은 상기 층간절연막과 식각선택비를 갖는 유전막으로 형성하고,상기 커패시터 유전막 및 상기 상부 평판전극을 형성하는 단계는,상기 하부 평판전극이 형성된 반도체 기판의 전면 상부에 콘포말한 산화막을 형성하는 단계;상기 산화막 상에 상기 하부 평판전극과 중첩된 영역을 가지는 상부 평판전극을 형성하는 단계; 및상기 산화막을 패터닝하여 상기 하부 평판전극 및 상기 상부 평판전극 사이에 개재되고, 상기 상부 평판전극의 측벽들과 자기정렬된 측벽들을 갖는 산화막 패턴을 형성하는 단계를 포함하되, 상기 산화막 패턴은 상기 커패시터 유전막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 73 항, 제 74 항 및 제 75 항 중에 어느 한 항에 있어서,상기 상부 및 하부 평판전극은 티타늄질화막(TiN), 탄탈륨질화막(TaN) 및 티타늄텅스텐(TiW)으로 구성된 그룹 중 선택된 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 73 항, 제 74 항 및 제 75 항 중에 어느 한 항에 있어서,상기 제1, 제2 및 제3 금속배선을 형성하는 단계는,상기 비아홀들 및 상기 배선 그루브들을 채워 상기 상부 평판전극, 상기 하부 평판전극 및 상기 배선층과 접속하는 금속막을 반도체기판 전면에 형성하는 단계; 및상기 금속막을 화학적기계적 연마공정으로 평탄화하여 상기 제1, 제2 및 제3 금속 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 73 항, 제 74 항 및 제 75 항 중에 어느 한 항에 있어서,상기 비아홀들 및 상기 배선 그루브들을 형성하는 단계는,상기 주형층, 식각저지막, 층간절연막을 연속적으로 패터닝하여 상기 상부 유전막의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀을 형성하는 단계;상기 주형층을 패터닝하여 상기 제1, 제2 및 제3 비아홀을 각각 가로지르고, 상기 식각저지막의 소정영역을 각각 노출시키는 제1, 제2 및 제3 배선 그루브를 형성하는 단계; 및상기 배선 그루브에 노출된 상기 식각저지막의 잔여물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 73 항, 제 74 항 및 제 75 항 중에 어느 한 항에 있어서,상기 비아홀들 및 상기 배선 그루브들을 형성하는 단계는,상기 주형층을 패터닝하여 상기 식각저지막의 소정영역을 각각 노출시키는 제1, 제2 및 제3 배선 그루브를 형성하는 단계;상기 노출된 식각저지막 및 층간절연막을 연속적으로 패터닝하여 상기 상부 유전막의 소정영역을 각각 노출시키는 제1, 제2 및 제3 비아홀들을 형성하는 단계; 및상기 배선 그루브에 노출된 상기 식각저지막의 잔여물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 77 항에 있어서,상기 금속막은 스퍼터링 방법, 화학적기상증착 방법 및 전기도금방법으로 구성된 그룹 중 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 77 항에 있어서,상기 금속막을 형성하는 단계는,상기 비아홀들의 내부를 콘포말하게 덮는 구리 시드층(seed Cu layer)을 형성하는 단계; 및전기도금방법을 사용하여 상기 구리 시드층 상에 상기 비아홀 내부를 채우는 구리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 77 항에 있어서,상기 금속막을 형성하기 전에,상기 비아홀들 및 상기 배선 그루브들의 내벽을 콘포말하게 덮는 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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