JP2003007850A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭ混載ＬＳＩに適したプラグ，キャパ
シタ，配線層の構造及びその製造方法を提供する。 【解決手段】 プラグの構造をポリシリコン層とその上
に形成された金属層の２層で形成する。さらに、このプ
ラグをＤＲＡＭ混載ＬＳＩのセルトランジスタとキャパ
シタを結ぶプラグに応用した場合、この金属層をロジッ
クトランジスタのプラグを形成する金属材料と共通化す
る構成とする。メモリ部のキャパシタとロジック部の第
１層目の配線がＳｉ基板から同一の高さで形成する。白
金等の貴金属をエッチングするためのハードマスクとし
て、チタンを含む導体膜とその上のシリカ系ガラスから
なる積層構造を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報記憶部となる
キャパシタ及びこれにつながるメモリセルトランジスタ
と、ロジック演算用のトランジスタとを備えた半導体装
置に関する。

【０００２】

【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと記す）を搭載したロジック
計算用大規模集積回路（ロジックＬＳＩと記す）は、Ｄ
ＲＡＭ混載ＬＳＩと呼ばれている。ＤＲＡＭ混載ＬＳＩ
は、ＤＲＡＭとロジックＬＳＩを相異なるチップにそれ
ぞれ設けた場合に比べ、 （１）消費電力が小さくなる （２）演算速度が速くなる という特長がある。つまり、両者が互いに異なるチップ
に設けられている場合のごとく、複数のチップの間にプ
リント基板やボンディングパッドが介在する場合のごと
く、ＤＲＡＭやロジックＬＳＩが動作する際に、プリン
ト基板やボンディングパッドが有する巨大な容量を充放
電する必要がないからである。

【０００３】ところで、スタック型キャパシタを搭載し
たＤＲＡＭ混載ＬＳＩでは、ＭＯＳトランジスタを形成
してからＤＲＡＭのキャパシタを形成するため、キャパ
シタ形成時に高温処理が必要な場合には、ＭＯＳトラン
ジスタの不純物拡散層が広がるなどによって特性が劣化
してしまう。また、ロジック回路上には多層の配線が形
成されるが、キャパシタの厚みが大きいと、その部分の
高さが大きくなることにより、後述するように配線構造
が複雑になる。

【０００４】そこで、これらの問題を解決するために、
高い比誘電率を有する容量絶縁膜を用いることにより、
キャパシタ形成時の処理温度の低下と、キャパシタのト
ータル厚みの低減とを図ろうとする試みが多数ある。そ
の代表例がチタン酸バリウムストロンチウム（（Ｂａ_x
Ｓｒ_1-x ）ＴｉＯ₃ 、以下ＢＳＴと記す）を容量絶縁膜
に用い、白金やルテニウム等の貴金属を上下の電極に用
いたキャパシタ（以下ＢＳＴキャパシタと記す）であ
る。

【０００５】図１９は、文献“1997 Technical Digest
of International Electron Devices Meeting pp. 245-
248 ）第１の従来例におけるＢＳＴキャパシタの部分の
構造を示す断面図である。同図に示すように、半導体基
板であるＳｉ基板２０１の上に、ＳｉＯ₂ からなる厚み
約５００ｎｍの層間絶縁膜２０２が設けられており、層
間絶縁膜２０２に設けられた開口には、ポリシリコンプ
ラグ２０３とコバルトシリサイド層２０４とＴｉＡｌＮ
からなるバリア層２０５とが埋め込まれている。ポリシ
リコンプラグ２０３，コバルトシリサイド層２０４及び
バリア層２０５は、後述するように、キャパシタの下部
電極と繋がっていることから、特にストレージノードコ
ンタクトプラグと呼ばれる。そして、層間絶縁膜２０２
の上には、バリア層２０５に接続される厚み約７０ｎｍ
の白金からなる下部電極２０６と、厚み３０ｎｍのＢＳ
Ｔからなる容量絶縁膜２０７と、厚み５０ｎｍの白金か
らなる上部電極２０８とが設けられている。

【０００６】ここで、図１９に示すＢＳＴキャパシタの
構造を設けるためには、層間絶縁膜２０２に、直径０．
２μｍ程度のコンタクトホールを形成し、コンタクトホ
ールの中に、ｎ型ポリシリコンからなるポリシリコンプ
ラグ２０３を形成する。このとき、ポリシリコンプラグ
２０３は、当初コンタクトホール全体に充填されるが、
その後のドライエッチングでその上部がリセスされて深
さ約５０ｎｍの窪みが作られる。その後、基板上へのコ
バルト膜の形成と、コバルト−シリコンの反応による厚
み約２０ｎｍのコバルトシリサイド２０４の形成とを行
なった後、さらに、コンタクトホールの上部に残った凹
部にＴｉＡｌＮを埋めて、耐熱性のバリア層２０５を形
成する。その後、下部電極２０６と容量絶縁膜２０７と
上部電極２０８とを形成する。コバルトシリサイド層２
０４は、ポリシリコンプラグ２０３とバリア層２０５と
の間の接触抵抗を下げるための部材である。

【０００７】図２０は、第２の従来例におけるＤＲＡＭ
混載ＬＳＩである半導体装置のプラグ構造を示す断面図
であって、この半導体装置では図１９に示す３層構造の
プラグのような複雑さを回避するための対策が講じられ
ている。この第２の従来例の半導体装置は、キャパシタ
につながるメモリセルトランジスタ２１３が設けられた
メモリ部Ｒmemoと、ロジック回路用のＭＩＳトランジス
タ２１４が設けられたロジック部Ｒlogcとを有する。こ
の半導体装置の製造工程においては、ロジック部Ｒlogc
とメモリ部Ｒmemoとにおいて、Ｓｉ基板２１１上の層間
絶縁膜２１２を貫通してＳｉ基板２１１中の不純物拡散
層２１１ａ（ソース・ドレイン領域）に到達するコンタ
クトホールを開口し、その中にタングステンプラグ２１
５，２１６を埋め込む。そして、層間絶縁膜２１２のう
ちメモリ部Ｒmemoに位置する部分のみをエッチングによ
りリセスして、タングステンプラグ２１５の上部をある
高さＨ１だけ突出させる。その後、タングステンプラグ
２１５の突出している部分を窒化した後、基板上に、タ
ンタルオキサイドからなる容量絶縁膜２１７と、窒化チ
タンからなる上部電極２１８と、ＳｉＯ₂ からなる上部
層間絶縁膜２２０とを形成する。この構造においては、
容量絶縁膜がタンタルオキサイドによって構成されてい
るので、上部電極２１８を白金ではなく窒化タングステ
ンや窒化チタンによって構成することができる。

【０００８】図２１は、特開平１１−８７６３８号公報
に開示されている第３の従来例のＤＲＡＭ混載ＬＳＩで
ある半導体装置の構造を示す断面図である。ＤＲＡＭ混
載ＬＳＩでは、キャパシタがあるために配線構造が複雑
になって、ロジック回路の高速動作が確保されないおそ
れがあるが、この第３の従来例は、かかる不具合の回避
を図っている。

【０００９】図２１に示すように、メモリセルトランジ
スタ２４３が形成されたメモリ部Ｒmemoと、ロジック回
路用のＭＩＳトランジスタ２４４が形成されたロジック
部Ｒlogcとを有するＳｉ基板２４１の上に、第１の層間
絶縁膜２４２が形成されている。また、第１の層間絶縁
膜２４２には、ストレージノードコンタクト２４６と、
ビット線コンタクト２４７と、ソース・ドレインコンタ
クト２４８と、ビット線コンタクト２４７に接続される
ビット線２４９とが設けられている。さらに、第１の層
間絶縁膜２４２のうちメモリ部Ｒmemoに位置する部分の
上に、ストレージノードノードコンタクト２４６に接続
される下部電極２５１と、下部電極２５１及び第１の層
間絶縁膜２４２上を覆う容量絶縁膜２５２と、容量絶縁
膜２５２を覆う上部電極２５３とが形成されている。さ
らに、第１の層間絶縁膜２４２のうちメモリ部Ｒmemoに
位置する部分の上に、第２の層間絶縁膜２５０が設けら
れている。そして、第１の層間絶縁膜２４２のうちロジ
ック部Ｒlogcに位置する部分と、第２の層間絶縁膜２５
０との上に、それぞれ引き出し配線２６０と、第３の層
間絶縁膜２５５とが形成されている。また、第３の層間
絶縁膜２５５の上に配線層２５４が設けられていて、第
３の配線層２５４はプラグ２５２によって、引き出し配
線２１に接続されている。

【００１０】この第３の従来例においては、ロジック部
Ｒlogcのソース・ドレインコンタクト２４８を短くする
ことにより、その部分の電気抵抗を低減することがで
き、かつ、引き出し配線２６０が存在することでプラグ
２５２の断面積を大きくすることができるので、ロジッ
ク回路の高速化を確保することができる。ただし、第２
の層間絶縁膜２５０のうちロジック部Ｒlogcに位置する
部分は除去されているので、引き出し配線２６０の高さ
がロジック部Ｒlogcとメモリ部Ｒmemoとで異なってい
る。この第３の従来例は、容量絶縁膜２５２としてＢＳ
Ｔを構成していることを開示するものではないが、この
構成において容量絶縁膜２５２としてＢＳＴを用いるこ
とにより、キャパシタ全体の厚みを低減することは可能
である。しかし、キャパシタの厚みが２００ｎｍ〜３０
０ｎｍ程度、第２層間絶縁膜２５０の厚みが３００ｎｍ
程度は必要なので、引き出し配線２６０のうち第１の層
間絶縁膜２４２の上に形成されているものと第２の層間
絶縁膜２５０の上に形成されているものとでは、５００
ｎｍ〜６００ｎｍ程度の段差が存在している。

【００１１】図２２は、特開平１０−９３０４１号公報
に開示されている第４の従来例のＤＲＡＭ混載ＬＳＩで
ある半導体装置の構造を示す断面図である。第４の従来
例では、ビット線上置き型の構造を採用しているので、
第３の従来例のような大きな段差が残らない。

【００１２】図２２に示すように、メモリセルトランジ
スタ２６３が形成されたメモリ部Ｒmemoと、ロジック回
路用のＭＩＳトランジスタ２６４が形成されたロジック
部Ｒlogcとを有するＳｉ基板２６１の上に、第１の層間
絶縁膜２６２が形成されている。また、第１の層間絶縁
膜２６２には、ストレージノードコンタクト２６５と、
ビット線コンタクト２６６とが設けられている。また、
第１の層間絶縁膜２６２の上には、第２の層間絶縁膜２
７０が設けられている。第２の層間絶縁膜２７０のうち
メモリ部Ｒmemoに位置する部分の上には、凹部の壁面に
沿って形成されストレージノードコンタクト２６５に接
続される導電型ペロブスカイト結晶からなる下部電極２
７１と、下部電極２７１及び第１の層間絶縁膜２６２上
を覆う容量絶縁膜２７２と、容量絶縁膜２７２を覆う導
電型ペロブスカイト結晶からなる上部電極２７３とを有
するキャパシタが形成されている。さらに、第２の層間
絶縁膜２７０の上には、第３の層間絶縁膜２７５が設け
られている。そして、第３の層間絶縁膜２７５のうちメ
モリ部Ｒmemoに位置する部分の上に、ビット線２７６が
設けられ、ビット線２７６は、第２，第３の層間絶縁膜
２７０，２７５を貫通するタングステンからなるビット
線コンタクトプラグ２７７とビット線コンタクト２６６
とにより、メモリセルトランジスタ２６３の不純物拡散
層（図示せず）に接続されている。また、第３の層間絶
縁膜２７５のうちロジック部Ｒlogcに位置する部分の上
に、ロジック回路用配線２７８が設けられており、ロジ
ック回路用配線２７８は、第１〜第３の層間絶縁膜２６
２，２７０，２７５を貫通するプラグ２７９により、Ｍ
ＩＳトランジスタ２６４の不純物拡散層（図示せず）に
接続されている。

【００１３】この第４の従来例では、ロジック回路用配
線２７８が、図２２に示す厚みｔ１だけビット線２７６
よりも低い位置にある。つまり、ロジック部Ｒlogcにお
いては、第２の層間絶縁膜２７０の上に容量絶縁膜２７
２と上部電極２７３とが設けられていないからである。

【００１４】図２３は、特開平０９−３２１２４２号公
報に開示されている，第５の従来例のＤＲＡＭ混載ＬＳ
Ｉである半導体装置の断面図である。図２３では、トラ
ンジスタの図示が省略されているが、第２，第３の従来
例と同様にメモリセルトランジスタとロジック回路用の
ＭＩＳトランジスタとが設けられている。

【００１５】図２３に示すように、メモリ部Ｒmemoとロ
ジック部Ｒlogcとを有するＳｉ基板２８１の上に、第１
の層間絶縁膜２８２が形成されている。また、第１の層
間絶縁膜２８２を貫通する，ストレージノードコンタク
ト２８４とロジック回路のトランジスタの不純物拡散層
（図示せず）などに到達するコンタクト２８３とがそれ
ぞれ設けられている。第１の層間絶縁膜２８２のうちメ
モリ部Ｒmemoに位置する部分の上には、ストレージノー
ドコンタクト２８４に接続される下部電極２８６と、下
部電極２８６及び第１の層間絶縁膜２８２を覆う容量絶
縁膜２８７と、容量絶縁膜２８７を覆う上部電極２８８
とからなるキャパシタが形成されている。また、第１の
層間絶縁膜２８２の上には、第２の層間絶縁膜２８５が
設けられており、第２の層間絶縁膜２８５の上面は平坦
化されている。さらに、第２の層間絶縁膜２８５の上に
は、配線２９０が設けられており、メモリ部Ｒmemoにお
ける配線２９０は、上部電極コンタクト２８９により上
部電極２８８に接続され、ロジック部Ｒlogcにおける配
線２９０は、プラグ２９１によりロジック回路のトラン
ジスタのコンタクト２８３に接続されている。図２３に
おいては、ビット線の図示が省略されているが、ビット
線は第２の層間絶縁膜２８５の上方に設けられていて、
このメモリ部Ｒmemoはビット線上置き型の構造を有して
いる。

【００１６】この第５の従来例の半導体装置において
も、ロジック部Ｒlogcにおいてはメモリ部Ｒmemoのよう
な容量絶縁膜と上部電極が存在しないことから、配線が
影響を受ける。上述の公報には、容量絶縁膜２８７がＢ
ＳＴにより構成されることは開示されていないが、容量
絶縁膜２８７をＢＳＴにより構成して、キャパシタの下
部電極２８６が薄くなった場合でも、上部電極コンタク
ト２８９とロジック部Ｒlogcのプラグ２９１との高さ方
向の寸法差が大きい。

【００１７】図２４，図２５は、ハードマスクを用いて
キャパシタを形成する例である第６の従来例に係る半導
体装置の製造工程の一部を示す断面図である。

【００１８】図２４に示すように、Ｓｉ基板３０１の上
に第１の層間絶縁膜３０２が形成され、第１の層間絶縁
膜３０２を貫通するストレージノードコンタクト３０４
が設けられている。第１の層間絶縁膜３０２の上には、
ストレージノードコンタクト３０４に接続される白金か
らなる下部電極３０５と、下部電極３０６を覆うＢＳＴ
からなる容量絶縁膜３０６と、容量絶縁膜３０６を覆う
白金からなる上部電極３０７とからなるキャパシタが形
成されている。このキャパシタは、プラズマ化学気相堆
積法（以下、プラズマＣＶＤ（Chemical vapor deposit
ion ）と記す）で堆積されたＳｉＯ₂ からなるエッチン
グマスク（ハードマスク）３０８を用いてパターニング
されたものである。そのパターニングの際、キャパシタ
を貫通するビット線コンタクト用ホール３０９が形成さ
れている。その後、図２５に示すように、ホール３０９
を埋めて第１の層間絶縁膜３０２の上を覆う第２の層間
絶縁膜３１０が設けられている。つまり、この従来例の
メモリ部Ｒmemoはビット線上置き型の構造を有してい
る。

【００１９】図２６は、ハードマスクを用いてキャパシ
タを形成する例である第７の従来例に係る半導体装置の
メモリ部Ｒmemoの構成のみを示す断面図である。

【００２０】図２６に示すように、Ｓｉ基板３２１の上
に第１の層間絶縁膜３２２が形成され、第１の層間絶縁
膜３２２を貫通するストレージノードコンタクト３２４
が設けられている。第１の層間絶縁膜３２２の上には、
ストレージノードコンタクト３２４に接続される白金か
らなる下部電極３２５と、下部電極３２５を覆うＢＳＴ
からなる容量絶縁膜３２６と、容量絶縁膜３２６を覆う
白金からなる上部電極３２７とからなるキャパシタが形
成されている。

【００２１】このキャパシタは、第６の従来例と同様
に、ＳｉＯ₂ （シリカガラス）により構成された，キャ
パシタを形成するためのエッチングマスク３２８を備え
ている。この従来例のメモリ部Ｒmemoも、ビット線上置
き型の構造を有している。

【００２２】

【発明が解決しようとする課題】しかしながら、上記各
従来例には、それぞれ下記のような不具合があった。

【００２３】図１９に示す第１の従来例の場合、コバル
ト膜をシリサイド化するためには７００℃程度の高温が
必要なため、折角ＢＳＴを用いてキャパシタ工程の低温
化を図っていることの意義が損なわれる。また、この従
来例のメモリの構造はロジック部のプラグの形成とのプ
ロセス整合性が考慮されておらず、実際にインテグレー
ションに応用できるかどうかが未検討である。

【００２４】図２０に示す第２の従来例の場合、メモリ
部Ｒmemoのタングステンプラグ２１５とロジック部Ｒlo
gcのタングステンプラグ２１６とのプロセス整合性は良
いが、メモリ部のメモリセルトランジスタ２１３の不純
物拡散層２１１ａ（ソース領域又はドレイン領域）の表
面がシリサイド化され、不純物拡散層２１１ａにタング
ステンプラグ２１５（ストレージノードコンタクト）が
直接接触している。その結果、メモリセルトランジスタ
２１３のＳｉ基板２１１との接合部（ｐｎ接合部）から
キャリアのリークが多くなり、蓄積電荷が早く放電して
しまう。

【００２５】図２１に示す第３の従来例の場合、メモリ
部Ｒmemoやロジック部Ｒlogcの引き出し配線２６０をパ
ターニングするためのレジストパターンを作成する時
に、メモリ部Ｒmemoとロジック部Ｒlogcとでは下地の高
さ位置が相異なるために、フォトリソグラフィー工程で
レチクルの焦点合わせが困難になるという不具合があ
る。特に、０．１μｍルール等のエキシマレーザ露光で
ＮＡが０．６程度に高い光学系を用いると、焦点深度が
０．５から０．６μｍ程度となり、上述のような５００
から６００ｎｍ程度の段差は許されない。

【００２６】図２２に示す第４の従来例の場合、ロジッ
ク部ＲlogcのＭＩＳトランジスタ２６４の不純物拡散層
（図示せず）に接触するプラグ２７９が３つの層間絶縁
膜２６２，２７０，２７５を貫通して形成される。この
ため、プラグ２７９が深くなりこの部分の電気抵抗が上
昇する。このため、この構造のＤＲＡＭ混載ＬＳＩでは
ＭＩＳトランジスタ２６４の性能が維持されたとしても
配線遅延のためＬＳＩの全体性能が低くなってしまう。

【００２７】図２３に示す第５の従来例の場合、メモリ
部Ｒmemoの上部電極コンタクト２８９と、ロジック部Ｒ
logcのトランジスタのコンタクト２８３に到達するプラ
グ２９１との深さが互い異なっている。したがって、上
部電極コンタクト２８９とプラグ２９１とを埋め込むた
めのホールをエッチングによって同時に形成する際、先
に上部電極２８８が露出する。そして、その後、ロジッ
ク部Ｒlogcのコンタクト２８３が露出するまで第２層間
絶縁膜２８５のエッチングを続ける必要があるが、その
間に上部電極２８８もエッチングされて貫通ホールが形
成されるおそれがある。一方、これを回避すべく、メモ
リ部Ｒmemoの上部電極コンタクト２８９とロジック部Ｒ
logcのプラグ２９１とのエッチングを個別に行なおうと
すると、両者のエッチングマスク形成のためのリソグラ
フィーの回数が増えることになり、コストアップを招く
ことになる。

【００２８】図２４，図２５に示す第６の従来例の場
合、ハードマスクであるエッチングマスク３０８による
段差を低減すべく、図２５に示す工程の後に、エッチン
グマスク３０８を除去することも考えられる。しかし、
ＳｉＯ₂ からなるエッチングマスク３０８を希フッ酸等
による湿式エッチングやフッ化物ガス等を用いたドライ
エッチングによって除去しようとすると、第１の層間絶
縁膜３０２の露出している部分もエッチングされるとい
う不具合がある。そのために、図２５に示すような第２
の層間絶縁膜３１０の段差が大きくなるとともに、ビッ
ト線コンタクト用ホール３０９が深くなり、このホール
３０９への第２の層間絶縁膜３１０を構成する材料（Ｓ
ｉＯ₂ ）の埋め込みが困難になる。また、第２の層間絶
縁膜３１０のうち，メモリ部Ｒmemoに位置する部分の上
面と、ロジック部Ｒlogcに位置する部分の上面との段差
が大きくなり、図２５に示す工程の後、第２層間絶縁膜
３１０を平坦化するのも困難となる。

【００２９】図２６に示す第７の従来例の場合、ＳｉＯ
₂ （シリカガラス）からなるエッチングマスク３２８と
貴金属（白金等）からなる上部電極３２７との密着強度
が十分でなく、その後のリソグラフィー工程やエッチン
グ工程で、エッチングマスク３２８が剥離されるおそれ
が大きい。

【００３０】本発明の目的は、メモリ部とロジック部と
を有する混載型半導体装置における基板上の各層、つま
り、コンタクトが形成される層，キャパシタが形成され
る層および配線が形成される層において発生する混載に
起因する不具合を是正する手段を講ずることにより、混
載型半導体装置に適した半導体装置の構造及びその製造
方法を提供することにある。

【００３１】

【課題を解決するための手段】本発明の第１の半導体装
置は、トランジスタが設けられた半導体基板と、上記半
導体基板上に設けられた層間絶縁膜と、上記層間絶縁膜
を貫通して、上記トランジスタの一部に到達するホール
を埋めるプラグとを備え、上記プラグは、上記トランジ
スタの一部に接触する下部ポリシリコン層と、該下部ポ
リシリコン層の上に設けられた金属層とを含んでいる。

【００３２】これにより、プラグの上部が金属層によっ
て構成されているので、その上の部材との接触抵抗を低
減するためのシリサイド層が不要となる。そして、高温
が必要なシリサイド形成用処理が不要となるので、後工
程の処理によって半導体基板に形成されたトランジスタ
の特性の悪化を抑制することができる。

【００３３】上記トランジスタの一部はソース・ドレイ
ン領域であり、上記プラグは、上記トランジスタのソー
ス・ドレイン領域に接触していることにより、プラグと
ソース・ドレインとの接触部が金属−半導体間の接合に
よって構成されている場合に顕著となる接合リークの増
大を抑制することができる。

【００３４】上記トランジスタがＤＲＡＭのメモリセル
トランジスタである場合には、上記層間絶縁膜の上に形
成されＤＲＡＭのメモリセルのキャパシタを構成する下
部電極をさらに備え、上記プラグが上記下部電極に接続
されていることにより、メモリセルトランジスタの接合
リークの抑制により、メモリセルのキャパシタの電荷保
持機能を高く維持することができる。

【００３５】その場合、上記下部電極が貴金属により構
成されているときには、上記プラグの金属層は、高融点
金属膜と、高融点金属と貴金属との反応防止機能を有す
るバリア層とを積層して構成されていてもよいし、上記
層間絶縁膜と上記下部電極との間に、高融点金属と貴金
属との反応防止機能を有するバリア層が設けられていて
もよい。

【００３６】本発明の第２の半導体装置は、メモリセル
トランジスタとロジックトランジスタとが設けられた半
導体基板と、上記半導体基板上に設けられた層間絶縁膜
と、上記層間絶縁膜を貫通して、上記メモリセルトラン
ジスタの一部に到達する第１のホールを埋める第１のプ
ラグと、上記層間絶縁膜を貫通して、上記ロジックトラ
ンジスタの一部に到達する第２のホールを埋める第２の
プラグとを備え、上記第１のプラグは、上記メモリセル
トランジスタの一部に接触する下部ポリシリコン層と、
該下部ポリシリコン層の上に設けられた金属層とを含む
一方、上記第２のプラグは、上記ロジックトランジスタ
の一部に接触する金属層を含んでいる。

【００３７】これにより、後工程の低温化を図りつつ、
ロジックトランジスタにおいては第２のプラグの低抵抗
化による高速動作を確保する一方、メモリセルトランジ
スタにおいては上述のような接合リークの低減を図るこ
とができる。

【００３８】上記第１のプラグ中の金属層が高融点金属
によって構成されていることにより、ホールへの良好な
埋め込み特性を利用して、信頼性の高いプラグを形成す
ることができる。

【００３９】上記第１のプラグ中の金属層は、高融点金
属膜と金属窒化物膜との積層膜によって構成されている
ことにより、高融点金属膜とその上の部材との反応を抑
制する機能などを付加することができる。

【００４０】上記層間絶縁膜の上に形成され、ＤＲＡＭ
のメモリセルのキャパシタを構成する下部電極と、上記
層間絶縁膜の上に形成された上記ロジックトランジスタ
の配線とをさらに備えている場合、上記第１のプラグが
上記下部電極に接続されており、上記第２のプラグが上
記配線に接続されていることにより、メモリセルトラン
ジスタが形成される領域と、ロジックトランジスタが形
成される領域とにおける段差を低減しつつ、メモリセル
トランジスタの接合リークの抑制により、メモリセルの
キャパシタの電荷保持機能を高く維持することができ
る。

【００４１】本発明の第１の半導体装置の製造方法は、
第１のトランジスタ及び第２のトランジスタを含む複数
のトランジスタが形成された半導体基板の上に層間絶縁
膜を形成する工程（ａ）と、上記層間絶縁膜を貫通し
て、上記第１のトランジスタの一部に到達する第１のホ
ールを形成する工程（ｂ）と、上記第１のホール内にポ
リシリコンプラグを形成する工程（ｃ）と、上記層間絶
縁膜を貫通して、上記第２のトランジスタの一部に到達
する第２のホールを形成する工程（ｄ）と、上記第２の
ホールの底面を洗浄するとともに、上記第１のプラグの
上部を除去する工程（ｅ）と、上記第２のホールと、上
記第１のホールのうち上記第１のプラグが除去された部
分とに、金属を充填する工程（ｆ）とを含んでいる。

【００４２】この方法により、メモリセルトランジスタ
が形成される領域と、ロジックトランジスタが形成され
る領域とにおけるプラグの形成を同時に行ないながら、
ロジックトランジスタにおいては第２のプラグの低抵抗
化による高速動作を確保する一方、メモリセルトランジ
スタにおいては上述のような接合リークの低減を図りう
る半導体装置を形成することができる。

【００４３】上記第１のトランジスタは、メモリセルト
ランジスタであり、上記第２のトランジスタはロジック
トランジスタである場合に、本発明の著効を発揮するこ
とができる。

【００４４】本発明の第３の半導体装置は、第１のトラ
ンジスタ及び第２のトランジスタを含む複数のトランジ
スタが形成された半導体基板と、上記半導体基板上に設
けられた層間絶縁膜と、上記層間絶縁膜を貫通して、上
記第１のトランジスタの一部に到達する第１のホールを
埋める第１のプラグと、上記層間絶縁膜を貫通して、上
記第２のトランジスタの一部に到達する第２のホールを
埋める第２のプラグと、上記第１の層間絶縁膜の上に設
けられ、上記第１のトランジスタに接続される下部電
極，容量絶縁膜及び上部電極を有するキャパシタと、上
記第１の層間絶縁膜の上に設けられ、上記第２のトラン
ジスタに接続される配線とを備え、上記キャパシタ全体
の厚みが上記配線の厚みと同じかそれよりも薄い。

【００４５】これにより、第１のトランジスタが配置さ
れる領域と、第２のトランジスタが配置される領域との
段差を低減することができ、後工程のフォトリソグラフ
ィー工程におけるフォーカスマージンを確保することが
できる。

【００４６】上記第１のトランジスタは、メモリセルト
ランジスタであり、上記第２のトランジスタはロジック
トランジスタである場合に、本発明の著効を発揮するこ
とができる。

【００４７】上記配線は、ダマシン法によって形成され
たものであることにより、段差をより低減することがで
きる。

【００４８】上記キャパシタの容量絶縁膜が高誘電体に
より構成されていることにより、キャパシタ全体の高さ
を低減してもキャパシタの面積の増大を回避することが
できるので、例えば０．１μｍルールの場合でも、配線
の厚み２００ｎｍ程度にキャパシタ全体の厚みを抑える
ことが容易となる。

【００４９】本発明の第２の半導体装置の製造方法は、
メモリセルトランジスタ及びロジックトランジスタが形
成された半導体基板の上に、層間絶縁膜と、該層間絶縁
膜を貫通して上記メモリセルトランジスタの第１の拡散
層に接続されるビット線コンタクトを形成する工程
（ａ）と、上記層間絶縁膜の上に、上記メモリセルトラ
ンジスタの第２の拡散層に接続されるメモリセルキャパ
シタの下部電極を形成する工程（ｂ）と、上記下部電極
の上に、容量絶縁膜と上部電極とを形成する工程（ｃ）
と、上記上部電極，容量絶縁膜及び下部電極を貫通し
て、上記ビット線コンタクトに到達する第１のホールを
形成する工程（ｄ）と、基板上に、上記第１のホールを
埋めるとともに、上記上部電極を覆う絶縁膜を堆積した
後、上記絶縁膜の上面を平坦化する工程（ｅ）と、上記
第１のホール内に上記絶縁膜を貫通して上記ビット線コ
ンタクトに到達する第２のホールと、上記ロジックトラ
ンジスタの第１配線層用の溝とを形成する工程（ｆ）
と、上記第２のホール及び上記溝を導体材料で埋めて、
ビット線コンタクトプラグ及び第１配線層を形成する工
程（ｇ）とを含んでいる。

【００５０】この方法により、ダマシン法を利用して、
メモリセルのキャパシタをロジックトランジスタの第１
配線層と同じ高さ位置に形成し、メモリセルトランジス
タののビット線をロジックトランジスタの第２配線層と
同じ高さ位置に形成することができる。しかも、メモリ
セルトランジスタのビット線コンタクトプラグをロジッ
クトランジスタの第１配線層と同時に形成することがで
きるので、工程の簡素化による製造コストの低減をも図
ることができる。

【００５１】本発明の第３の半導体装置の製造方法は、
基板上の突出した部材の上に、ＴｉＡｌＮ膜を形成する
工程（ａ）と、上記ＴｉＡｌＮ膜の上に絶縁膜を堆積す
る工程（ｂ）と、化学機械的研磨法（ＣＭＰ法）によ
り、上記絶縁膜を上記ＴｉＡｌＮ膜が露出するまで除去
する平坦化を行なう工程（ｃ）とを含んでいる。

【００５２】この方法により、ＴｉＡｌＮ膜の有する高
いエッチストッパ機能を利用して、化学的機械的研磨法
による研磨量を正確に制御することができる。

【００５３】本発明の第４の半導体装置は、メモリセル
トランジスタとロジックトランジスタとが設けられた半
導体基板と、上記半導体基板上に設けられた第１及び第
２の層間絶縁膜と、上記第１の層間絶縁膜の上に設けら
れた上記ロジックトランジスタの第１配線層と、上記第
２の層間絶縁膜の上に設けられたビット線と、上記第１
及び第２の層間絶縁膜を貫通して、上記ビット線と上記
メモリセルトランジスタの拡散層とを接続するビット線
コンタクトとを備え、上記ビット線コンタクトは、上記
第１の層間絶縁膜を貫通する第１のホールを埋めるポリ
シリコンプラグ及びその上の第１の金属プラグと、上記
第２の層間絶縁膜を貫通する第２のホールを埋める，上
記ロジックトランジスタの第１配線層と同じ金属材料に
構成される第２の金属プラグとを有している。

【００５４】これにより、ビット線コンタクトの最下部
がポリシリコンにより構成されているので、プラグとメ
モリセルトランジスタの拡散層との接触部が金属−半導
体間の接合によって構成されている場合に顕著となる接
合リークの増大を抑制することができる。また、プラグ
の上部がロジックトランジスタの第１配線層と共通の金
属層によって構成されているので、製造工程の簡素化を
図ることができる。

【００５５】上記第１の金属プラグが高融点金属によっ
て構成されていることにより、高融点金属の良好なホー
ルへの埋め込み特性を利用して、信頼性の高いビット線
コンタクトを得ることができる。

【００５６】上記第２の金属プラグが銅を主成分とする
金属によって構成されていることにより、第１配線層形
成工程との整合性を図りつつ、ビット線コンタクトの低
抵抗化を実現することができる。

【００５７】上記第１の層間絶縁膜の上に設けられ、上
記メモリセルトランジスタに接続されるキャパシタをさ
らに備え、上記第２の金属プラグは、上記キャパシタと
ほぼ同じ厚みを有していることにより、メモリセルトラ
ンジスタが配置された領域とロジックトランジスタが配
置された領域との高さを揃えることができるので、フォ
トリソグラフィー精度の向上による配線の微細化と寸法
精度の向上とを図ることができる。

【００５８】上記第２の金属プラグ及び上記第１層配線
は、いずれもダマシン法によって形成されたものである
ことが好ましい。

【００５９】本発明の第４の半導体装置の製造方法は、
二酸化ケイ素を主成分とする第１の絶縁層の上に、絶縁
膜と、電極用金属膜と、チタンを含む導体膜とを順次堆
積する工程（ａ）と、上記導体膜の上に酸素を含むガス
で除去可能な特性を有するシリカ系ガラス膜を堆積した
後、上記シリカ系ガラス膜をパターニングしてハードマ
スクを形成する工程（ｂ）と、上記導体膜のうち上記ハ
ードマスクによって覆われていない領域をエッチングに
より除去する工程（ｃ）と、上記ハードマスクを残した
ままで、上記導体膜の残存部分をマスクとして上記電極
用金属膜と上記絶縁膜とを順次エッチングして、キャパ
シタの容量絶縁膜と上部電極とを形成する工程（ｄ）
と、上記ハードマスクを除去する工程（ｅ）と、基板上
に、上記上部電極及び上記第１の絶縁層を覆う第２の絶
縁層を形成する工程（ｆ）とを含んでいる。

【００６０】この方法により、シリカ系ガラスによって
上部電極パターニング用のハードマスクを形成しつつ、
チタンを含む導体膜によりハードマスクと上部電極との
密着性を向上させることができるので、ハードマスクの
剥離を抑制することができる。しかも、シリカ系ガラス
からなるハードマスクは酸素を含むガスによって除去可
能であるので、工程（ｅ）では、第１の絶縁層をエッチ
ングすることなくハードマスクを除去することができ
る。

【００６１】上記工程（ａ）では、上記導体膜として、
窒化チタン，窒化チタンアルミニウム，及び窒化チタン
シリコンから選ばれたいずれか１つの材料により構成さ
れる膜を形成することが好ましい。

【００６２】上記工程（ａ）では、上記電極用金属膜と
して、白金，ルテニウム及びイリジウムから選ばれたい
ずれか１つの貴金属により構成される膜を形成すること
が好ましい。

【００６３】上記工程（ａ）では、上記絶縁膜として、
ＢＳＴ膜を形成することにより、ＢＳＴ膜の高い比誘電
率を利用して、面積や厚みの小さいキャパシタを形成す
ることができる。

【００６４】本発明の第５の半導体装置は、複数のメモ
リセルトランジスタと複数のロジックトランジスタとが
設けられた半導体基板と、上記半導体基板上に設けられ
た第１及び第２の層間絶縁膜と、上記第１の層間絶縁膜
の上に設けられた上記ロジックトランジスタの第１配線
層と、上記第２の層間絶縁膜の上に設けられた上記ロジ
ックトランジスタの第２配線層と、上記第２の層間絶縁
膜を貫通して上記第１配線層と第２配線層とを接続する
第１の配線ビアと、上記第１の層間絶縁膜の上に設けら
れ、下部電極，容量絶縁膜及び上部電極を有し、アレイ
状に配置された複数のキャパシタからなり、上記複数の
キャパシタのうち少なくとも１つのキャパシタがダミー
セルであるキャパシタアレイと、上記第２の層間絶縁膜
の上に設けられた第３の配線層と、上記第３の配線層と
上記ダミーセルの上部電極とを接続する第２の配線ビア
とを備えている。

【００６５】これにより、メモリセルトランジスタのキ
ャパシタとロジックトランジスタの第１配線層との高さ
を揃え、メモリセルトランジスタのキャパシタの上部電
極に接続される第３の配線層とロジックトランジスタの
第２配線層との高さを揃えることで、半導体装置全体の
平坦性を向上させることができる。

【００６６】上記ダミーセルの上部電極に接続される第
２の配線ビアとその下地との接合部の高さ位置は、上記
第１の配線ビアとその下地との接合部の高さ位置とほぼ
同じであることが好ましい。

【００６７】上記キャパシタの上部電極が貴金属により
構成され、上記上部電極の上にチタンを含む窒化物から
なる導電性密着層が設けられていて、上記配線ビアが上
記導電性密着層と接合されていることにより、各接合部
の信頼性の向上を図ることができる。

【００６８】上記第１及び第２の配線ビアは、銅を主成
分とする金属により構成されていることにより、ダマシ
ン法を利用した配線ビアの形成が可能になる。

【００６９】本発明の第５の半導体装置の製造方法は、
基板上に、下部電極，容量絶縁膜及び上部電極を有し、
アレイ状に配置された複数のキャパシタからなり、上記
複数のキャパシタのうち少なくとも１つのキャパシタが
ダミーセルであるキャパシタアレイを形成する工程
（ａ）と、上記上部電極の上に、ＴｉＡｌＮ膜からなる
導電性密着層を形成する工程（ｂ）と、上記工程（ｂ）
の後、基板上に第１の絶縁膜を形成する工程（ｃ）と、
化学研磨法により、上記キャパシタアレイ上のＴｉＡｌ
Ｎ膜が露出するまで上記絶縁膜を除去して、基板上を平
坦化する工程（ｄ）と、上記第１の絶縁膜上に第２の絶
縁膜を形成する工程（ｅ）と、上記第２の絶縁膜を貫通
して上記ダミーセル上の導電性密着層に接合するビア及
び配線を形成する工程（ｆ）とを含んでいる。

【００７０】この方法により、配線を形成する工程を利
用して、キャパシタの上部電極とのコンタクトを余分な
工程を追加することなく形成することができる。

【００７１】

【発明の実施の形態】（第１の実施形態）図１〜図１７
は、本発明の第１の実施形態のＤＲＡＭ混載ＬＳＩであ
る半導体装置の製造工程を示す断面図である。図１〜図
１７に示すように、本実施形態の半導体装置は、ＤＲＡ
Ｍのメモリセルが配置されるメモリ部Ｒmemoと、ロジッ
ク回路のＭＩＳトランジスタ（以下、ロジックトランジ
スタと記す）が配置されるロジック部Ｒlogcとを有して
いるのが前提である。

【００７２】図１は、第１の実施形態の半導体装置の製
造工程のうちキャパシタを形成する前で第１の層間絶縁
膜を形成する工程を示す断面図である。

【００７３】同図に示すように、Ｓｉ基板１０１には、
メモリ部Ｒmemoにおける活性領域を囲むためのシャロー
トレンチ構造の分離領域１０７ａと、ロジック部Ｒlogc
における活性領域を囲むためのシャロートレンチ構造の
分離領域１０７ｂとが形成されている。そして、分離領
域１０７ａによって囲まれる活性領域にはメモリセルト
ランジスタ１００ａが形成され、分離領域１０７ｂによ
って囲まれる活性領域にはロジック回路のロジックトラ
ンジスタ１００ｂが形成されている。

【００７４】ここで、メモリセルトランジスタ１００ａ
及びロジックトランジスタ１００ｂは、不純物拡散層以
外はほぼ共通の構造を有しており、厚み２〜３ｎｍの熱
酸化膜からなるゲート絶縁膜１０９と、厚み１５０ｎｍ
のポリシリコンからなるゲート電極１０２とを備えてい
る。ただし、メモリセルトランジスタ１００ａのゲート
長は１５０〜１８０ｎｍで、ロジックトランジスタ１０
０ｂのゲート長は１００ｎｍである。また、メモリセル
トランジスタ１００ａ及びロジックトランジスタ１００
ｂのゲート電極１０２と、ロジックトランジスタ１００
ｂの不純物拡散層（図示せず）の上に形成された厚み３
０ｎｍのコバルトシリサイド層１０３を備えている。ま
た、各ゲート電極１０３の側面は、厚み１０ｎｍのＳｉ
Ｏ₂ からなる電極保護薄膜１１０と、横方向の最大寸法
が６０ｎｍのＳｉＮからなるサイドウォール１０４によ
って覆われている。さらに、ゲート電極１０２，コバル
トシリサイド層１０３，電極保護薄膜１１０及びサイド
ウォール１０４全体は、厚み２０ｎｍのＳｉＮからなる
保護膜１０６によって覆われている。

【００７５】そして、上述の構成を有する基板上に、Ｓ
ｉ基板１０１及び各トランジスタ１００ａ，１００ｂを
覆う厚み５００ｎｍ程度の第１の層間絶縁膜１２０を形
成する。第１の層間絶縁膜１２０は、例えば、ＣＶＤ法
によるＳｉＯ₂ 膜の堆積と、その後の化学研磨法（以
下、ＣＭＰ（Chemical Mechanical Polishing ）と記
す）による上面の平坦化によって形成される。このと
き、各ゲート電極１０２同士の間の間隙部はこの第１の
層間絶縁膜１２０によって埋め込まれている。このよう
に、第１の層間絶縁膜１２０の上面が平坦化されている
ので、その後の工程で、第１の層間絶縁膜１２０の上に
部材を形成する際にも、エキシマレーザによる最新のフ
ォトリソグラフィーで０．６以上の高いＮＡ（開口係
数）を持つ光学系を用いても、十分なフォーカスマージ
ンが確保できる。

【００７６】ここで、図１〜図１７においては、各トラ
ンジスタ１００ａ，１００ｂのゲート絶縁膜１０９，ゲ
ート電極１０２は図示されているが、不純物拡散層であ
るソース・ドレイン領域の図示は省略されている。この
ソース・ドレイン領域は、周知の構造を採ることができ
るが、メモリ部Ｒmemoのメモリセルトランジスタ１００
ａにおいては、ソース領域，ドレイン領域がそれぞれ単
一の不純物拡散層によって構成され、ロジック部Ｒlogc
のＭＩＳトランジスタ１００ｂにおいては、ソース領
域，ドレイン領域がそれぞれエクステンション領域と高
濃度拡散層とによって構成されているのが一般的であ
る。

【００７７】次に、図２に示す工程では、リソグラフィ
ーを行なって、メモリ部Ｒmemoにコンタクトホール形成
領域を開口したフォトレジスト膜（図示せず）を形成す
る。そして、このフォトレジスト膜をマスクとするドラ
イエッチングにより、第１の層間絶縁膜１２０に、メモ
リ部Ｒmemoのメモリセルトランジスタ１００ａの不純物
拡散層（ソース領域又はドレイン領域，図示せず）に到
達する直径０．１６μｍ程度のコンタクトホール１２９
ａを形成する。次に、フォトレジスト膜を酸素プラズマ
を用いたアッシングにより除去し、コンタクトホール１
２９ａの底面を洗浄する。次に、基板上に、厚み１０ｎ
ｍのＳｉＮ薄膜を堆積し、続いてＳｉＮ薄膜をドライエ
ッチングすることにより、コンタクトホール１２９ａの
側面のみにＳｉＮ薄膜を残して、ライナー１２１を形成
する。さらに、コンタクトホール１２９ａの底面を再度
洗浄した後、燐イオン（Ｐ⁺ ）をＳｉ基板１０１内（不
純物拡散層内）に注入して、ｎ型高濃度層１１２を形成
し、後に形成されるポリシリコンプラグと不純物拡散層
との間のコンタクト抵抗を小さく抑制する。

【００７８】次に、図３に示す工程では、まず、基板上
に、厚み１００ｎｍ程度のｎ型のポリシリコン膜を堆積
する。これにより、コンタクトホール１２９ａ内はポリ
シリコンによってほぼ隙間なく埋められる。次に、第１
の層間絶縁膜１２０の上面が露出するまで、ポリシリコ
ン膜のＣＭＰを行なうことにより、コンタクトホール１
２９ａ内にポリシリコンを埋め込んで、ポリシリコンプ
ラグ１２２を形成する。

【００７９】次に、図４に示す工程では、リソグラフィ
ーを行なって、ロジック部Ｒlogcにコンタクトホール形
成領域を開口したフォトレジスト膜（図示せず）を形成
する。そして、このフォトレジスト膜をマスクとするド
ライエッチングにより、第１の層間絶縁膜１２０に、ロ
ジック部Ｒlogcのロジックトランジスタ１００ｂの不純
物拡散層（ソース領域又はドレイン領域，図示せず）上
のコバルトシリサイド層１０３に到達する直径０．１６
μｍ程度のコンタクトホール１２９ｂを形成する。この
とき、メモリ部Ｒmemoのポリシリコンプラグ１２２は、
図示されていないフォトレジスト膜によって覆われてい
る。次に、フォトレジスト膜を酸素プラズマを用いたア
ッシングにより除去する。

【００８０】次に、図５に示す工程では、コンタクトホ
ール１２９ｂの底面を洗浄した後、スパッタクリーニン
グによりコバルトシリサイド１０３の表面を数ｎｍエッ
チングする。この時、メモリ部Ｒmemoのポリシリコンプ
ラグ１２２の上部は洗浄液やスパッタクリーニングによ
りエッチングされて、下部ポリシリコンプラグ１２２ａ
と上部ホール１２９ｃとが形成される。ただし、上部ホ
ール１２９ｃの壁面もコンタクトホール１２９ｂと同様
に、洗浄によって清浄になっている。

【００８１】次に、図６に示す工程では、スパッタ或い
はＣＶＤにより、基板上に、厚み５ｎｍのチタン膜と、
厚み１０ｎｍの窒化チタン膜とを形成した後、さらに、
ＣＶＤにより、窒化チタン膜の上に厚み８０ｎｍのタン
グステン膜を堆積する。この時、コンタクトホール１２
９ｂ及び上部ホール１２９ｃ内には、極薄のチタン膜
と、極薄の窒化チタン膜と、タングステン膜とが充填さ
れている。

【００８２】次に、図７に示す工程では、第１の層間絶
縁膜１２０上のタングステン膜と窒化チタン膜とチタン
膜とを順次ＣＭＰにより除去することにより、コンタク
トホール１２９ｂ及び上部ホール１２９ｃ内に、極薄の
チタン膜と極薄の窒化チタン膜とタングステン膜とを埋
め込んで、ロジック部Ｒlogcにはタングステンプラグ１
２５を、メモリ部Ｒmemoには上部タングステンプラグ１
２４をそれぞれ形成する。この工程により、メモリ部Ｒ
memoのＤＲＡＭメモリセル用のコンタクト部材は、下部
ポリシリコンプラグ１２２ａと上部タングステンプラグ
１２４とによって構成されている。

【００８３】図７に示すＣＭＰを行なった後の第１の層
間絶縁膜１２０の上面の平坦度は、図１に示す状態と同
程度に良好である。そして、図７に示すまでの一連の工
程においては、メモリ部Ｒmemoとロジック部Ｒlogcとに
おいて同時に同じ材料からなるプラグを形成する場合に
比べて、コンタクトホール１２９ｂを形成するためのフ
ォトマスクを形成する工程が別途必要になるだけで済
む。つまり、フォトマスクを１枚を余分に形成する工程
が追加されるだけである。

【００８４】次に、図８に示す工程では、基板上に、厚
み２０ｎｍのＴｉＡｌＮ膜１３１ｘと、厚み８０ｎｍの
白金膜１３２ｘとを堆積する。各膜１３１ｘ，１３２ｘ
の堆積は、通常はスパッタリング法により行なわれる
が、ＣＶＤ法も用いても不具合は生じない。また、白金
膜１３２ｘに代えて、ルテニウム膜やイリジウム膜等の
金属膜を形成してもよい。また、ＴｉＡｌＮ膜１３１ｘ
は耐酸化機能が高いことから用いられているが、ＴｉＡ
ｌＮ膜１３１ｘに代えて、耐酸化機能の高いＴｉＳｉＮ
膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜等を用いても不具合は
生じない。

【００８５】次に、図９に示す工程では、白金膜１３２
ｘとＴｉＡｌＮ膜１３１ｘとをパターニングして、バリ
ア層１３１及び下部電極１３２を形成する。このとき、
メモリ部Ｒmemoの最外周の下部電極１３２にはプラグ
（下部ポリシリコンプラグ１２２ａ及び上部タングステ
ンプラグ１２４）が接続されていない。つまり、この最
外周の下部電極１３２を含むキャパシタは、ダミーセル
として機能している。

【００８６】次に、図１０に示す工程では、まず白金か
らなる下部電極１３２の表面の炭化水素系不純物を燃や
すため、酸素を含む雰囲気中で下部電極１３２のアニー
ルを行なった後、基板上に、容量絶縁膜となる厚み３０
ｎｍのＢＳＴ膜１３３ｘと、上部電極となる厚み５０ｎ
ｍの白金膜１３４ｘと、密着層となる厚み２０ｎｍのＴ
ｉＡｌＮ膜１３５ｘとを順次堆積する。このとき、ＢＳ
Ｔ膜１３３ｘ，白金膜１３４ｘ及びＴｉＡｌＮ膜１３５
ｘのうち，下部電極１３２の直上に位置する部分の合計
厚みは２００ｎｍになっている。本実施形態において
は、ＴｉＡｌＮ膜１３５ｘは、白金膜１３４ｘと、その
上に形成される第２の層間絶縁膜等との密着性を改善す
る機能と、白金膜１３４ｘを覆ってＢＳＴ膜１３３ｘか
らの酸素原子の脱出や外部からＢＳＴ膜１３３ｘへの水
素原子の侵入を抑制する機能と、白金膜１３４ｘをパタ
ーニングする際のエッチングマスクとしての機能と、酸
化膜に対するＣＭＰを行なうときのストッパとしての機
能とを果たしている。ＴｉＡｌＮ膜１３５ｘに代えて、
これらの機能のうち少なくとも一部の機能を有している
材料によって構成される膜を用いることも可能である。

【００８７】次に、図１１に示す工程では、ＴｉＡｌＮ
膜１３５ｘの上に、塗布によりＳｉＯ₂ からなる厚み５
００ｎｍ以上のシリカガラス膜１３６を形成した後、シ
リカガラス膜１３６に硬化のためのアニールを施す。シ
リカガラスは、通常白金等の貴金属膜の上に直接形成す
ると、貴金属膜に対する密着力が弱いので容易に剥離す
るが、本実施形態のごとく、シリカガラス膜１３６と白
金膜１３４ｘとの間に密着層であるＴｉＡｌＮ膜１３５
ｘを介在させることで、シリカガラス膜１３６が剥離す
るのを有効に防止することができる。

【００８８】次に、図１２に示す工程では、フォトリソ
グラフィーを行なって、シリカガラス膜１３６の上に、
上部電極を形成する領域を覆うレジスト膜を形成し、こ
のレジスト膜をマスクとしてドライエッチングを行うこ
とにより、シリカガラス膜１３６をパターニングして、
ハードマスク１３６ａと、ビット線コンタクトプラグを
通すためのホール１３７とを形成する。本実施形態にお
いては、上部電極の大きさとビット線コンタクトプラグ
を通すためのホール１３７の位置とサイズとは予め設計
されているので、この設計に沿ってハードマスク１３６
ａの形状を決める。ホール１３７の径は３００ｎｍ程度
である。

【００８９】次に、このハードマスク１３６ａをマスク
とするエッチングによりＴｉＡｌＮ膜１３５ｘをパター
ニングして、密着層１３５を形成する。このとき、エッ
チングガスは、窒化チタン用のエッチングガスを用いる
ことができる。次に、密着層１３５とハードマスク１３
６ａとをマスクとするドライエッチングにより白金膜１
３４ｘ及びＢＳＴ膜１３３ｘをパターニングして、上部
電極１３４と容量絶縁膜１３３とを形成する。これによ
り、下部電極１３２，容量絶縁膜１３３及び上部電極１
３４からなるキャパシタが形成されることになる。その
際、シリカガラスからなるハードマスク１３６ａがエッ
チング中に除去されても、密着層１３５は、白金膜１３
４ｘ及びＢＳＴ膜１３３ｘのエッチングガスによって殆
どエッチングされない。よって、上部電極１３４の側端
と、ビット線コンタクト用プラグを通すホール１３７と
のパターンが確実に形成される。

【００９０】次に、図１３に示す工程では、まず、シリ
カガラスからなるハードマスク１３６ａを除去する。本
実施形態においては、ハードマスク１３６ａの材料とし
て、もともと酸素系ガスによるアッシングで除去できる
材料が選択されている。したがって、ハードマスク１３
６ａとは異なる材料からなる第１の層間絶縁膜１２０の
うち，密着層１３５，上部電極１３４及び容量絶縁膜１
３３の側方に露出している部分の表面は侵されることが
ない。

【００９１】また、シリカガラスからなるハードマスク
１３６ａが除去されるため、ホール１３７のアスペクト
比は、深さ：直径＝１００ｎｍ：３００ｎｍ＝１：３程
度まで小さくすることができる。したがって、ホール１
３７への各種材料の埋込が容易になる。すなわち、ハー
ドマスク１３６ａが選択的に除去することが困難な材料
によって構成されている場合には、ホール１３７のアス
ペクト比は、６００ｎｍ：３００ｎｍ＝２：１よりも大
きくなるので、ホール１３７への各種材料の埋込が困難
となる。

【００９２】その後、メモリ部Ｒmemoのキャパシタと、
ロジック部Ｒlogcのポリシリコンプラグ１２５及び第１
の層間絶縁膜１２０とを覆う，低温ＣＶＤによる厚み１
０ｎｍのＳｉＮ薄膜（図示せず）と、減圧ＣＶＤによる
厚み１５０ｎｍのＳｉＯ₂ 膜１３０ｘと順次堆積する。
このとき、ＳｉＯ₂ 膜１３０ｘのメモリ部Ｒmemoとロジ
ック部Ｒlogcとにおける段差は、約１００ｎｍとなる。

【００９３】次に、図１４に示す工程では、ＣＭＰによ
り、ＳｉＯ₂ 膜１３０ｘを平坦化して、第２の層間絶縁
膜（第１層配線間絶縁膜）１３０を形成する。その際、
ＣＭＰによりＳｉＯ₂ 膜１３０ｘの１５０ｎｍの厚み分
だけ研磨すると、密着層１３５が露出するので、その段
階でＣＭＰを終了すると、第２の層間絶縁膜１３０の上
面とキャパシタの最上層となる密着層１３５の上面とが
同じ高さで並ぶこととなる。ＤＲＡＭ混載ＬＳＩでは、
２〜１０メガビット程度のＤＲＡＭメモリセルアレイが
１チップ内に１〜５個入ることが多く、ウエハの全面に
ＤＲＡＭメモリセルが高密度に分布している。したがっ
て、ＴｉＡｌＮからなる密着層１３５はＣＭＰにおける
良好なストッパとしても機能する。

【００９４】なお、本実施形態の場合、ロジック部Ｒlo
gcの第１層配線間絶縁膜として機能する第２の層間絶縁
膜１３０の厚みは、ロジック部Ｒlogcのキャパシタの厚
みとほぼ同じ２００ｎｍとなる。

【００９５】次に、図１５に示す工程では、以下の処理
によってロジック部Ｒlogcの第１層配線を形成する。ま
ず、いわゆるシングルダマシン法を用い、第２の層間絶
縁膜１３０（第１層配線間絶縁膜）中に溝を形成すると
ともに、メモリ部Ｒmemoにおいては、ビット線コンタク
ト用プラグを通すホール１３７（図１２参照）よりも小
さいホール（図示せず）を形成する。この工程で形成さ
れるホールの寸法は、図１２に示すホール１３７に接触
することがないように、十分大きなアライメントマージ
ンを確保しうるように設定されている。そして、基板上
に、厚み５ｎｍ程度のＴａＮ薄膜（図示せず）と厚み１
０ｎｍ程度のＣｕシード層（図示せず）とをスパッタリ
ングにより形成する。このとき、第２の層間絶縁膜１３
０中に形成された溝とホールとの壁面にも、ＴａＮ薄膜
とＣｕシード層とが堆積されている。その後、鍍金法を
用いて、Ｃｕシード層の上にＣｕ膜を形成した後、ＣＭ
Ｐにより、第２の層間絶縁膜１３０上のＣｕ膜，Ｃｕシ
ード層及びＴａＮ薄膜を除去することにより、第２の層
間絶縁膜１３０中の溝及びホール内にＣｕ膜，Ｃｕシー
ド層及びＴａＮ薄膜を埋め込んで、メモリ部Ｒmemoには
ビット線コンタクトプラグ１３８ａを、ロジック部Ｒlo
gcには第１層配線１３８ｂをそれぞれ形成する。

【００９６】このとき、Ｃｕ膜にＣＭＰを施す際にも、
密着層１３５によって研磨を停止させることが出来るの
で、Ｃｕなどからなる第１層配線１３８ｂとビット線コ
ンタクトプラグ１３８ａとの各上面はキャパシタの上面
と同じ高さ位置を有することとなる。

【００９７】また、この段階で、ビット線コンタクト
は、下部ポリシリコンプラグ１２２ａと、極薄チタン
膜，極薄窒化チタン膜及びタングステン膜の積層膜から
なる上部タングステン膜１２４と、極薄ＴａＮ膜及びＣ
ｕ膜からなるビット線コンタクトプラグ１３８ａによっ
て構成されている。

【００９８】ここで、下部ポリシリコンプラグ１２２ａ
はＤＲＡＭ（メモリ部Ｒmemo）用の専用工程で形成され
たが、上部タングステンプラグ１２４を構成する極薄チ
タン膜，極薄窒化チタン膜及びタングステン膜からなる
積層膜は、ロジック部Ｒlogcのタングステンプラグ１２
５を形成する工程を利用して形成されている。また、メ
モリ部Ｒmemoのビット線コンタクトプラグ１３８ａを構
成する極薄ＴａＮ膜，Ｃｕシード膜及びＣｕ膜からなる
積層膜は、ロジック部Ｒlogcの第１層配線１３８ｂを形
成する工程を利用して形成されている。よって、製造工
程の簡素化による製造コストの低減を図ることができ
る。

【００９９】次に、図１６に示す工程では、第１層配線
と第２層配線を結ぶための第１ビア層と第２層配線をデ
ュアルダマシン法で形成するために、基板上に、厚さ２
０ｎｍのＳｉＣまたはＳｉＮからなるストッパ層１３９
と、厚さ２００ｎｍ程度のＳｉＯ₂ からなる第３の層間
絶縁膜１４０と、厚さ２００ｎｍ程度の低誘電率絶縁膜
からなる第４の層間絶縁膜１４１と、厚さ１０ｎｍ程度
のＳｉＯＮからなる反射防止膜１４２とを順次形成す
る。図１６に示すように、これらの膜１３９〜１４２を
形成する直前の状態では、ウエハの上面は十分に平坦に
なっている。したって、これらの膜１３９〜１４２も、
十分平坦な状態で形成されるので、次の工程におけるフ
ォトリソグラフィーにおいても、容易にフォーカスマー
ジンを確保することができる。

【０１００】次に、図１７に示す工程では、デュアルダ
マシン法により、ストッパ層１３９，第３の層間絶縁膜
１４０，第４の層間絶縁膜１４１及び反射防止膜１４２
中に以下のビア及び配線が形成される。ロジック部Ｒlo
gcにおいては、第１ビア１４６と、第２層配線１４７と
が同時に形成される。一方、メモリ部Ｒmemoにおいて、
ダミーセルである最外周の上部電極１３４のコンタクト
１４４が形成される。また、ビット線コンタクトプラグ
１３８ａの上にはビット線１４５が形成される。第１ビ
ア１４６，第２層配線１４７，コンタクト１４４及びビ
ット線１４５は、同時に形成することができる。

【０１０１】さらに、各部の構造について詳細に説明す
る。ロジック部Ｒlogcの第１ビア１４６と第１層配線１
３８ｂとの接続と、メモリ部Ｒmemoのビット線１４５と
ビット線コンタクトプラグ１３８ａとの接続とは、いず
れもＣｕ同士の接合によって行なわれている。それに対
し、上部電極１３４とコンタクト１４４との接続は、Ｃ
ｕとＴｉＡｌＮとの接合によって行なわれているので、
相異なる材料間の接合における抵抗を小さく抑制しうる
かどうかが問題となる。しかし、第１ビア１４６と第１
層配線１３８ｂとの間、及びビット線１４５とビット線
コンタクトプラグ１３８ａとの間には、いずれの場合に
も、図１５に示す工程の説明中で述べたように、図示さ
れていないＴａＮからなるバリア層が介在している。す
なわち、より詳細には、第１ビア１４６と第１層配線１
３８ｂとの接続及びビット線１４５とビット線コンタク
トプラグ１３８ａとの接続はＣｕ−ＴａＮ−Ｃｕ間の接
合によって行なわれ、上部電極１３４とコンタクト１４
４との接続はＣｕ−ＴａＮ−ＴｉＡｌＮ−Ｐｔ間の接合
によって行なわれる。ところが、ＴａＮとＴｉＡｌＮと
は同系の導体材料であるため、良好な接合を形成しやす
い。したがって、上部電極１３４とコンタクト１４４と
の接合部の低抵抗化を図ることは容易である。

【０１０２】（第２の実施形態）次に、図１８は、本発
明の第２の実施形態のＤＲＡＭ混載ＬＳＩである半導体
装置の断面図である。図１８に示すように、本実施形態
の半導体装置も、ＤＲＡＭのメモリセルが配置されるメ
モリ部Ｒmemoと、ロジック回路のＭＩＳトランジスタ
（以下、ロジックトランジスタと記す）が配置されるロ
ジック部Ｒlogcとを有しているのが前提である。

【０１０３】本実施形態の半導体装置において、第１の
実施形態の半導体装置と異なるのは、メモリ部Ｒmemoに
おいて、下部電極１３２の下方においては、上部タング
ステンプラグ１２４の最上部が除去されていて、リセス
上部タングステンプラグ１２４ａと、その上のバリア層
１２６とが形成されている。つまり、第１の実施形態の
ような下部電極１３２全体の下地となるバリア層１３１
はなく、プラグ内にバリア層１２６が設けられている点
である。

【０１０４】本実施形態の構造は、以下の手順によって
容易に実現する。まず、図７に示す工程で、ロジック部
Ｒlogc及びビット線コンタクトとなる部分を覆うフォト
レジスト膜を形成した状態で、メモリ部Ｒmemoの下部電
極につながる上部タングステンプラグ１２４のみのエッ
チングをすることにより、タングステンプラグ１２４に
リセスを形成する。その後、ＴｉＡｌＮの堆積とＣＭＰ
等により、リセス内にＴｉＡｌＮを埋め込む。

【０１０５】本実施形態においても、第１の実施形態に
おいて説明した各部の効果と同じ効果を発揮することが
できる。

【０１０６】

【発明の効果】本発明によれば、ＤＲＡＭ混載ＬＳＩに
適したプラグ，キャパシタ，配線構造を実現することが
できる。

【図面の簡単な説明】

【図１】第１の実施形態の半導体装置の製造工程のうち
キャパシタを形成する前で第１の層間絶縁膜を形成する
工程を示す断面図である。

【図２】第１の実施形態の半導体装置の製造工程のうち
メモリ部にコンタクトホールを形成する工程を示す断面
図である。

【図３】第１の実施形態の半導体装置の製造工程のうち
メモリ部にポリシリコンプラグを形成する工程を示す断
面図である。

【図４】第１の実施形態の半導体装置の製造工程のうち
ロジック部にコンタクトホールを形成する工程を示す断
面図である。

【図５】第１の実施形態の半導体装置の製造工程のうち
ロジック部のコンタクトホールの底部を洗浄する工程を
示す断面図である。

【図６】第１の実施形態の半導体装置の製造工程のうち
基板上にタングステン膜を堆積する工程を示す断面図で
ある。

【図７】第１の実施形態の半導体装置の製造工程のうち
基板の上面を平坦化する工程を示す断面図である。

【図８】第１の実施形態の半導体装置の製造工程のうち
基板上にバリア膜と白金膜とを堆積する工程を示す断面
図である。

【図９】第１の実施形態の半導体装置の製造工程のうち
バリア膜と白金膜とをパターニングする工程を示す断面
図である。

【図１０】第１の実施形態の半導体装置の製造工程のう
ち基板上にＢＳＴ膜と白金膜とＴｉＡｌＮ膜とを堆積す
る工程を示す断面図である。

【図１１】第１の実施形態の半導体装置の製造工程のう
ち基板上にハードマスク用シリカガラス膜を堆積する工
程を示す断面図である。

【図１２】第１の実施形態の半導体装置の製造工程のう
ちＢＳＴ膜と白金膜とＴｉＡｌＮ膜とをパターニングす
る工程を示す断面図である。

【図１３】第１の実施形態の半導体装置の製造工程のう
ち基板上に第２の層間絶縁膜を堆積する工程を示す断面
図である。

【図１４】第１の実施形態の半導体装置の製造工程のう
ちＣＭＰ法により基板上の第２の層間絶縁膜を平坦化す
る工程を示す断面図である。

【図１５】第１の実施形態の半導体装置の製造工程のう
ち第２の層間絶縁膜中にプラグ及び第１配線層を形成す
る工程を示す断面図である。

【図１６】第１の実施形態の半導体装置の製造工程のう
ち基板上に第３，第４の層間絶縁膜などを堆積する工程
を示す断面図である。

【図１７】第１の実施形態の半導体装置の製造工程のう
ち第２配線層及びビアなどを形成する工程を示す断面図
である。

【図１８】第２の実施形態の半導体装置の断面図であ
る。

【図１９】第１の従来例におけるＢＳＴキャパシタの部
分の構造を示す断面図である。

【図２０】第２の従来例におけるＤＲＡＭ混載ＬＳＩで
ある半導体装置のプラグ構造を示す断面図である。

【図２１】第３の従来例のＤＲＡＭ混載ＬＳＩである半
導体装置の断面図である。

【図２２】第４の従来例のＤＲＡＭ混載ＬＳＩである半
導体装置の断面図である。

【図２３】第５の従来例のＤＲＡＭ混載ＬＳＩである半
導体装置の断面図である。

【図２４】第６の従来例に係る半導体装置の製造工程の
うちキャパシタの上部電極を形成する工程を示す断面図
である。

【図２５】第６の従来例に係る半導体装置の製造工程の
うち第２の層間絶縁膜を堆積する工程を示す断面図であ
る。

【図２６】第７の従来例に係る半導体装置のメモリ部の
構成のみを示す断面図である。

【符号の説明】

１００ａ メモリセルトランジスタ １００ｂ ロジックトランジスタ １０１ Ｓｉ基板 １０２ ゲート電極 １０３ コバルトシリサイド層 １０４ サイドウォール １０６ 保護膜 １０７ 分離領域 １０９ ゲート絶縁膜 １１０ 電極保護膜 １１２ ｎ型高濃度層 １２０ 第１の層間絶縁膜 １２１ ライナー １２２ ポリシリコンプラグ １２２ａ 下部ポリシリコンプラグ １２４ 上部タングステンプラグ １２５ タングステンプラグ １２９ａ コンタクトホール １２９ｂ コンタクトホール １２９ｃ 上部ホール １３０ 第２の層間絶縁膜 １３１ｘ ＴｉＡｌＮ膜 １３１ バリア層 １３２ｘ 白金膜 １３２ 下部電極 １３３ｘ ＢＳＴ膜 １３３ 容量絶縁膜 １３４ｘ 白金膜 １３４ 上部電極 １３５ｘ ＴｉＡｌＮ膜 １３５ 密着層 １３６ シリカガラス膜 １３６ａ ハードマスク １３７ ホール １３８ａ ビット線コンタクトプラグ １３８ｂ 第１層配線 １３９ ストッパ層 １４０ 第３の層間絶縁膜 １４１ 第４の層間絶縁膜 １４２ 反射防止膜 １４４ コンタクト １４５ ビット線 １４６ 第１ビア

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 21/90 Ａ 27/108 (72)発明者 奥野 泰利 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 皷谷 明彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F033 HH07 HH08 HH11 HH18 HH32 JJ04 JJ11 JJ18 JJ19 JJ32 JJ33 KK01 KK07 KK25 KK32 MM01 MM02 MM12 MM13 NN03 NN06 NN07 NN13 NN37 PP06 PP15 QQ04 QQ08 QQ09 QQ11 QQ14 QQ25 QQ28 QQ37 QQ48 QQ49 QQ58 QQ65 QQ92 RR01 RR04 RR06 SS11 SS13 SS22 TT07 VV16 XX01 XX09 XX14 5F048 AB01 AC01 BA01 BB19 BF06 BG01 BG13 DA25 5F083 AD56 JA35 JA37 JA38 JA39 JA40 JA43 MA06 MA17 MA19 NA01 NA08 PR40 ZA12

Claims (31)

【特許請求の範囲】
1. 【請求項１】 トランジスタが設けられた半導体基板
   と、 上記半導体基板上に設けられた層間絶縁膜と、 上記層間絶縁膜を貫通して、上記トランジスタの一部に
   到達するホールを埋めるプラグとを備え、 上記プラグは、上記トランジスタの一部に接触する下部
   ポリシリコン層と、該下部ポリシリコン層の上に設けら
   れた金属層とを含んでいることを特徴とする半導体装
   置。
2. 【請求項２】 請求項１に記載の半導体装置において、 上記トランジスタの一部はソース・ドレイン領域であ
   り、 上記プラグは、上記トランジスタのソース・ドレイン領
   域に接触していることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２に記載の半導体装置にお
   いて、 上記トランジスタは、ＤＲＡＭのメモリセルトランジス
   タであり、 上記層間絶縁膜の上に形成され、ＤＲＡＭのメモリセル
   のキャパシタを構成する下部電極をさらに備え、 上記プラグは、上記下部電極に接続されていることを特
   徴とする半導体装置。
4. 【請求項４】 請求項３に記載の半導体装置において、 上記下部電極は貴金属により構成され、 上記プラグの金属層は、高融点金属膜と、高融点金属と
   貴金属との反応防止機能を有するバリア層とを積層して
   構成されていることを特徴とする半導体装置。
5. 【請求項５】 請求項３に記載の半導体装置において、 上記下部電極は貴金属により構成され、 上記層間絶縁膜と上記下部電極との間に、高融点金属と
   貴金属との反応防止機能を有するバリア層が設けられて
   いることを特徴とする半導体装置。
6. 【請求項６】 メモリセルトランジスタとロジックトラ
   ンジスタとが設けられた半導体基板と、 上記半導体基板上に設けられた層間絶縁膜と、 上記層間絶縁膜を貫通して、上記メモリセルトランジス
   タの一部に到達する第１のホールを埋める第１のプラグ
   と、 上記層間絶縁膜を貫通して、上記ロジックトランジスタ
   の一部に到達する第２のホールを埋める第２のプラグと
   を備え、 上記第１のプラグは、上記メモリセルトランジスタの一
   部に接触する下部ポリシリコン層と、該下部ポリシリコ
   ン層の上に設けられた金属層とを含む一方、 上記第２のプラグは、上記ロジックトランジスタの一部
   に接触する金属層を含んでいることを特徴とする半導体
   装置。
7. 【請求項７】 請求項６に記載の半導体装置において、 上記第１のプラグ中の金属層は高融点金属によって構成
   されていることを特徴とする半導体装置。
8. 【請求項８】 請求項６又は７に記載の半導体装置にお
   いて、 上記第１のプラグ中の金属層は、高融点金属膜と金属窒
   化物膜との積層膜によって構成されていることを特徴と
   する半導体装置。
9. 【請求項９】 請求項６〜８のうちいずれか１つに記載
   の半導体装置において、 上記層間絶縁膜の上に形成され、ＤＲＡＭのメモリセル
   のキャパシタを構成する下部電極と、 上記層間絶縁膜の上に形成された上記ロジックトランジ
   スタの配線とをさらに備え、 上記第１のプラグは、上記下部電極に接続されており、 上記第２のプラグは、上記配線に接続されていることを
   特徴とする半導体装置。
10. 【請求項１０】 第１のトランジスタ及び第２のトラン
    ジスタを含む複数のトランジスタが形成された半導体基
    板の上に層間絶縁膜を形成する工程（ａ）と、 上記層間絶縁膜を貫通して、上記第１のトランジスタの
    一部に到達する第１のホールを形成する工程（ｂ）と、 上記第１のホール内にポリシリコンプラグを形成する工
    程（ｃ）と、 上記層間絶縁膜を貫通して、上記第２のトランジスタの
    一部に到達する第２のホールを形成する工程（ｄ）と、 上記第２のホールの底面を洗浄するとともに、上記第１
    のプラグの上部を除去する工程（ｅ）と、 上記第２のホールと、上記第１のホールのうち上記第１
    のプラグが除去された部分とに、金属を充填する工程
    （ｆ）とを含む半導体装置の製造方法。
11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、 上記第１のトランジスタは、メモリセルトランジスタで
    あり、 上記第２のトランジスタはロジックトランジスタである
    ことを特徴とする半導体装置の製造方法。
12. 【請求項１２】 第１のトランジスタ及び第２のトラン
    ジスタを含む複数のトランジスタが形成された半導体基
    板と、 上記半導体基板上に設けられた層間絶縁膜と、 上記層間絶縁膜を貫通して、上記第１のトランジスタの
    一部に到達する第１のホールを埋める第１のプラグと、 上記層間絶縁膜を貫通して、上記第２のトランジスタの
    一部に到達する第２のホールを埋める第２のプラグと、 上記第１の層間絶縁膜の上に設けられ、上記第１のトラ
    ンジスタに接続される下部電極，容量絶縁膜及び上部電
    極を有するキャパシタと、 上記第１の層間絶縁膜の上に設けられ、上記第２のトラ
    ンジスタに接続される配線とを備え、 上記キャパシタ全体の厚みが上記配線の厚みと同じかそ
    れよりも薄いことを特徴とする半導体装置。
13. 【請求項１３】 請求項１２に記載の半導体装置におい
    て、 上記配線は、ダマシン法によって形成されたものである
    ことを特徴とする半導体装置。
14. 【請求項１４】 請求項１２又は１３に記載の半導体装
    置において、 上記キャパシタの容量絶縁膜は、高誘電体により構成さ
    れていることを特徴とする半導体装置。
15. 【請求項１５】 請求項１２〜１４のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記第１のトランジスタは、メモリセルトランジスタで
    あり、 上記第２のトランジスタはロジックトランジスタである
    ことを特徴とする半導体装置の製造方法。
16. 【請求項１６】 メモリセルトランジスタ及びロジック
    トランジスタが形成された半導体基板の上に、層間絶縁
    膜と、該層間絶縁膜を貫通して上記メモリセルトランジ
    スタの第１の拡散層に接続されるビット線コンタクトを
    形成する工程（ａ）と、 上記層間絶縁膜の上に、上記メモリセルトランジスタの
    第２の拡散層に接続されるメモリセルキャパシタの下部
    電極を形成する工程（ｂ）と、 上記下部電極の上に、容量絶縁膜と上部電極とを形成す
    る工程（ｃ）と、 上記上部電極，容量絶縁膜及び下部電極を貫通して、上
    記ビット線コンタクトに到達する第１のホールを形成す
    る工程（ｄ）と、 基板上に、上記第１のホールを埋めるとともに、上記上
    部電極を覆う絶縁膜を堆積した後、上記絶縁膜の上面を
    平坦化する工程（ｅ）と、 上記第１のホール内に上記絶縁膜を貫通して上記ビット
    線コンタクトに到達する第２のホールと、上記ロジック
    トランジスタの第１配線層用の溝とを形成する工程
    （ｆ）と、 上記第２のホール及び上記溝を導体材料で埋めて、ビッ
    ト線コンタクトプラグ及び第１配線層を形成する工程
    （ｇ）とを含む半導体装置の製造方法。
17. 【請求項１７】 基板上の突出した部材の上に、ＴｉＡ
    ｌＮ膜を形成する工程（ａ）と、 上記ＴｉＡｌＮ膜の上に絶縁膜を堆積する工程（ｂ）
    と、 化学機械的研磨法（ＣＭＰ法）により、上記絶縁膜を上
    記ＴｉＡｌＮ膜が露出するまで除去する平坦化を行なう
    工程（ｃ）とを含む半導体装置の製造方法。
18. 【請求項１８】 メモリセルトランジスタとロジックト
    ランジスタとが設けられた半導体基板と、 上記半導体基板上に設けられた第１及び第２の層間絶縁
    膜と、 上記第１の層間絶縁膜の上に設けられた上記ロジックト
    ランジスタの第１配線層と、 上記第２の層間絶縁膜の上に設けられたビット線と、 上記第１及び第２の層間絶縁膜を貫通して、上記ビット
    線と上記メモリセルトランジスタの拡散層とを接続する
    ビット線コンタクトとを備え、 上記ビット線コンタクトは、上記第１の層間絶縁膜を貫
    通する第１のホールを埋めるポリシリコンプラグ及びそ
    の上の第１の金属プラグと、上記第２の層間絶縁膜を貫
    通する第２のホールを埋める，上記ロジックトランジス
    タの第１配線層と同じ金属材料に構成される第２の金属
    プラグとを有していることを特徴とする半導体装置。
19. 【請求項１９】 請求項１８に記載の半導体装置におい
    て、 上記第１の金属プラグは、高融点金属によって構成され
    ていることを特徴とする半導体装置。
20. 【請求項２０】 請求項１８又は１９に記載の半導体装
    置において、 上記第２の金属プラグは、銅を主成分とする金属によっ
    て構成されていることを特徴とする半導体装置。
21. 【請求項２１】 請求項１８〜２０のうちいずれか１つ
    に記載の半導体装置において、 上記第１の層間絶縁膜の上に設けられ、上記メモリセル
    トランジスタに接続されるキャパシタをさらに備え、 上記第２の金属プラグは、上記キャパシタとほぼ同じ厚
    みを有していることを特徴とする半導体装置。
22. 【請求項２２】 請求項１８〜２１のうちいずれか１つ
    に記載の半導体装置において、 上記第２の金属プラグ及び上記第１層配線は、いずれも
    ダマシン法によって形成されたものであることを特徴と
    する半導体装置。
23. 【請求項２３】 二酸化ケイ素を主成分とする第１の絶
    縁層の上に、絶縁膜と、電極用金属膜と、チタンを含む
    導体膜とを順次堆積する工程（ａ）と、 上記導体膜の上に酸素を含むガスで除去可能な特性を有
    するシリカ系ガラス膜を堆積した後、上記シリカ系ガラ
    ス膜をパターニングしてハードマスクを形成する工程
    （ｂ）と、 上記導体膜のうち上記ハードマスクによって覆われてい
    ない領域をエッチングにより除去する工程（ｃ）と、 上記ハードマスクを残したままで、上記導体膜の残存部
    分をマスクとして上記電極用金属膜と上記絶縁膜とを順
    次エッチングして、キャパシタの容量絶縁膜と上部電極
    とを形成する工程（ｄ）と、 上記ハードマスクを除去する工程（ｅ）と、 基板上に、上記上部電極及び上記第１の絶縁層を覆う第
    ２の絶縁層を形成する工程（ｆ）とを含む半導体装置の
    製造方法。
24. 【請求項２４】 請求項２３に記載の半導体装置の製造
    方法において、 上記工程（ａ）では、上記導体膜として、窒化チタン，
    窒化チタンアルミニウム，及び窒化チタンシリコンから
    選ばれたいずれか１つの材料により構成される膜を形成
    することを特徴とする半導体装置の製造方法。
25. 【請求項２５】 請求項２３又は２４に記載の半導体装
    置の製造方法において、 上記工程（ａ）では、上記電極用金属膜として、白金，
    ルテニウム及びイリジウムから選ばれたいずれか１つの
    貴金属により構成される膜を形成することを特徴とする
    半導体装置の製造方法。
26. 【請求項２６】 請求項２３〜２５のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ａ）では、上記絶縁膜として、ＢＳＴ膜を形
    成することを特徴とする半導体装置の製造方法。
27. 【請求項２７】 複数のメモリセルトランジスタと複
    数のロジックトランジスタとが設けられた半導体基板
    と、 上記半導体基板上に設けられた第１及び第２の層間絶縁
    膜と、 上記第１の層間絶縁膜の上に設けられた上記ロジックト
    ランジスタの第１配線層と、 上記第２の層間絶縁膜の上に設けられた上記ロジックト
    ランジスタの第２配線層と、 上記第２の層間絶縁膜を貫通して上記第１配線層と第２
    配線層とを接続する第１の配線ビアと、 上記第１の層間絶縁膜の上に設けられ、下部電極，容量
    絶縁膜及び上部電極を有し、アレイ状に配置された複数
    のキャパシタからなり、上記複数のキャパシタのうち少
    なくとも１つのキャパシタがダミーセルであるキャパシ
    タアレイと、 上記第２の層間絶縁膜の上に設けられた第３の配線層
    と、 上記第３の配線層と上記ダミーセルの上部電極とを接続
    する第２の配線ビアとを備えている半導体装置。
28. 【請求項２８】 請求項２７に記載の半導体装置におい
    て、 上記ダミーセルの上部電極に接続される第２の配線ビア
    とその下地との接合部の高さ位置は、上記第１の配線ビ
    アとその下地との接合部の高さ位置とほぼ同じであるこ
    とを特徴とする半導体装置。
29. 【請求項２９】 請求項２７又は２８に記載の半導体装
    置において、 上記キャパシタの上部電極は貴金属により構成され、 上記上部電極の上に、チタンを含む窒化物からなる導電
    性密着層が設けられていて、 上記第２の配線ビアは、上記導電性密着層と接合されて
    いることを特徴とする半導体装置。
30. 【請求項３０】 請求項２７〜２９のうちいずれか１つ
    に記載の半導体装置において、 上記第１及び第２の配線ビアは、銅を主成分とする金属
    により構成されていることを特徴とする半導体装置。
31. 【請求項３１】 基板上に、下部電極，容量絶縁膜及び
    上部電極を有し、アレイ状に配置された複数のキャパシ
    タからなり、上記複数のキャパシタのうち少なくとも１
    つのキャパシタがダミーセルであるキャパシタアレイを
    形成する工程（ａ）と、 上記上部電極の上に、ＴｉＡｌＮ膜からなる導電性密着
    層を形成する工程（ｂ）と、 上記工程（ｂ）の後、基板上に第１の絶縁膜を形成する
    工程（ｃ）と、 化学研磨法により、上記キャパシタアレイ上のＴｉＡｌ
    Ｎ膜が露出するまで上記絶縁膜を除去して、基板上を平
    坦化する工程（ｄ）と、 上記第１の絶縁膜上に第２の絶縁膜を形成する工程
    （ｅ）と、 上記第２の絶縁膜を貫通して上記ダミーセル上の導電性
    密着層に接合するビア及び配線を形成する工程（ｆ）と
    を含む半導体装置の製造方法。