CN116209258A - 存储单元的存储结构和制备方法 - Google Patents
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Abstract
本公开公开了一种存储单元的存储结构、堆叠结构和制备方法，所述存储结构包括：晶体管、电容器以及位线；所述晶体管包括：环绕沟道、环绕栅极介质层和栅极；环绕沟道的四周设置有环绕栅极介质层；环绕栅极介质层内侧填充有柱形的栅极；栅极作为字线；所述环绕沟道的第一侧面与位线接触；所述电容器包括：第一电极、电介质层和第二电极；所述第一电极与所述环绕沟道的第二侧面接触；第二侧面是第一侧面的相对面；所述第一电极未与所述环绕沟道的第一侧面接触的全部表面上设置有所述电介质层；在所述电介质层上设置所述第二电极，所述第二电极环绕所述电介质层。
Description
技术领域
本公开涉及半导体技术领域，尤指一种存储单元的存储结构和制备方法。
背景技术
目前，动态随机存取存储器(Dynamic Random Access Memory，DRAM)通常采用二维结构，通过缩小位线、字线以及晶体管等的尺寸以增加更多的1个晶体管1个电容器(1Transistor and 1Capacitor，1T1C)元件数来满足下一代存储器的需求。然而，这些元器件的尺寸缩小已经达到收缩限制，导致存储器的存储密度受到限制。
发明内容
本公开提供了一种存储单元的存储结构和制备方法，该存储单元的存储结构能够垂直堆叠且集成度高。
本公开提供了一种存储单元的存储结构，所述存储结构包括：
晶体管、电容器以及位线；
所述晶体管包括：环绕沟道、环绕栅极介质层和栅极；环绕沟道的四周设置有环绕栅极介质层；环绕栅极介质层内侧填充有柱形的栅极；所述环绕沟道的第一侧面与位线接触；
所述电容器包括：第一电极、电介质层和第二电极；
所述第一电极与所述环绕沟道的第二侧面接触；第二侧面是第一侧面的相对面；
所述第一电极未与所述环绕沟道的第一侧面接触的全部表面上设置有所述电介质层；
在所述电介质层上设置所述第二电极，所述第二电极环绕所述电介质层。
在一种示例性的实施例中，还包括衬底；所述衬底为绝缘衬底；所述环绕沟道、环绕栅极介质层和栅极垂直立于所述绝缘衬底上；所述位线平行于所述绝缘衬底。
在一种示例性的实施例中，所述环绕沟道是薄膜半导体材料的沟道。
在一种示例性的实施例中，所述位线的厚度与所述第一电极的厚度相同。
在一种示例性的实施例中，所述绝缘衬底与所述第二电极通过低K介质材料隔离；
所述绝缘衬底与所述位线通过低K介质材料隔离；
所述晶体管与所述电容器之间通过低K介质材料隔离；
所述晶体管与所述位线之间通过低K介质材料隔离。
本公开提供了一种存储单元的存储结构的制备方法，包括：
提供衬底，在所述衬底上由下至上依次沉积下介质层、金属层、上介质层；所述衬底为绝缘衬底；
形成通孔结构，所述通孔结构从所述上介质层向下延伸至所述衬底表面以限定出特定区域；
在所述特定区域内形成晶体管的环绕沟道、环绕栅极介质层和栅极；
形成电容器，所述电容器与所述通孔结构接触以使第一电极与晶体管电性连接；
所述电容器包括第一电极、第二电极和电介质层。
在一种示例性的实施例中，在形成通孔之前，刻蚀掉部分上介质层、下介质层和金属层，使得剩余的上介质层、下介质层和金属层的横截面的图案均为相同的平躺的“T”字型；
并通过低K介质材料填充上介质层、下介质层和金属层被刻蚀掉的部分。
在一种示例性的实施例中，形成通孔结构，包括：
在所述平躺的“T”字型的横竖交界处形成预设大小的通孔。
在一种示例性的实施例中，
在所述特定区域内形成晶体管结构，包括：
在通孔内表面依次通过原子层沉积半导体沟道材料、高K介质材料分别形成晶体管的环绕沟道、环绕栅极介质层；然后，在通孔内填充金属形成柱形的栅极。
在一种示例性的实施例中，形成电容器，包括：
蚀刻掉所述平躺的“T”字型中的“一”字型上表面和下表面的介质，仅留下金属层以形成所述第一电极；
在所述“一”字型表面沉积高K介质材料，形成所述电介质层；
然后在所述“一”字型表面填充导体，形成第二电极。
在一种示例性的实施例中，在所述电容器外部填充低K介质材料。
本公开提供了一种存储单元的堆叠结构，所述堆叠结构包括第一预设数量的层，每层包括第二预设数量的组，每组包括两列存储单元；每列包括第三预设数量的存储单元；每个存储单元包括：
晶体管、电容器以及位线；
所述晶体管包括：环绕沟道、环绕栅极介质层和栅极；环绕沟道的四周设置有环绕栅极介质层；环绕栅极介质层内侧填充有柱形的栅极；所述环绕沟道的第一侧面与位线接触；
所述电容器包括：第一电极、电介质层和第二电极；
所述第一电极与所述环绕沟道的第二侧面接触；第二侧面是第一侧面的相对面；
所述第一电极未与所述环绕沟道的第一侧面接触的全部表面上设置有所述电介质层；
在所述电介质层上设置所述第二电极，所述第二电极环绕所述电介质层；
每组中的存储单元共用位线，将每组中的存储单元共用位线作为列位线；不同层在垂直于衬底方向上的投影重合的存储单元共用字线。
在一种示例性的实施例中，还包括衬底；所述衬底为绝缘衬底；所述环绕沟道、环绕栅极介质层和栅极垂直立于所述绝缘衬底上；所述位线平行于所述绝缘衬底。
在一种示例性的实施例中，所述环绕沟道是薄膜半导体材料的沟道。
在一种示例性的实施例中，所述位线的厚度与所述第一电极的厚度相同。
在一种示例性的实施例中，所述绝缘衬底与所述第二电极通过低K介质材料隔离；
所述绝缘衬底与所述位线通过低K介质材料隔离；
所述晶体管与所述电容器之间通过低K介质材料隔离；
所述晶体管与所述位线之间通过低K介质材料隔离。
在一种示例性的实施例中，所述堆叠结构还包括层位线和第四预设数量的列位线选择器；不同层在垂直于衬底方向上的投影重合的列位线选择器共用通孔；
每层的每个列位线分别通过对应的列位线选择器与层位线连接。
在一种示例性的实施例中，所述堆叠结构还包括第五预设数量的字线控制器；每个字线控制器分别与每个字线连接，设置为对所连接的字线进行开关控制。
本公开提供了一种存储单元的堆叠结构的制备方法，包括：
提供绝缘衬底；
在所述绝缘衬底上形成介质层与金属层交替的第一堆叠体；
按照第一预设图案刻蚀所述第一堆叠体；并通过低K介质材料回填刻蚀后的第一堆叠体；
在回填低K介质材料后的第一堆叠体内按照通孔预设位置形成通孔阵列；所述通孔阵列仅包括形成第一晶体管和字线的通孔；第一晶体管作为1T1C存储单元的晶体管；
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线；
形成多个电容器和多条列位线；
其中，一条列位线的两侧对称分布有多个电容器和多个通孔，每层列位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面。
在一种示例性的实施例中，在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线，包括：
在每个通孔的内侧四周通过原子层沉积半导电材料沟道材料形成环沟道；
在形成的环沟道的内侧四周通过原子层沉积高K介质形成环形栅氧化层；
在所述环形栅氧化层内侧填充导电材料形成字线结构。
在一种示例性的实施例中，形成多个电容器和多条列位线，包括：
通过以第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成多个电容器的第一电极、以及多条列位线；选择性刻蚀全部介质层；形成的电容器的第一电极的数量与该组通孔的数量相同；形成的位线的数量与该组通孔所占金属层的层数相同；
通过高K介质材料重新填充第二堆叠体；其中，所述第二堆叠体为根据第二预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成的堆叠体；
在每个第一电极四周通过原子层沉积高K介质以形成每个电容器的电介质层；
在每个电介质层表面填充导体以形成每个电容器的第二电极。
本公开提供了一种存储单元的堆叠结构的制备方法，包括：
提供绝缘衬底；
在所述绝缘衬底上形成介质层与金属层交替的第三堆叠体；
按照第二预设图案刻蚀所述第三堆叠体，形成列位线和层位线；并通过低K介质材料回填刻蚀后的第三堆叠体；
在回填低K介质材料后的第三堆叠体内按照通孔预设位置形成通孔阵列，所述通孔阵列包括形成第一晶体管和字线的通孔、以及形成第二晶体管的通孔；第一晶体管作为1T1C存储单元的晶体管；第二晶体管作为列位线选择器；
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线；
形成多个电容器；
其中，每个列位线的两侧对称分布有多个电容器和多个通孔，每层列位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面；每层的列位线通过对应的列位线选择器与层位线连接。
在一种示例性的实施例中，在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线，包括：
在每个通孔的内侧四周通过原子层沉积半导电材料沟道材料形成环沟道；
在形成的环沟道的内侧四周通过原子层沉积高K介质形成环形栅氧化层；
在所述环形栅氧化层内侧填充导电材料形成字线结构或列位线选择器的栅极。
在一种示例性的实施例中，形成多个电容器，包括：
通过以第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成多个电容器的第一电极；选择性刻蚀全部介质层；形成的电容器的第一电极的数量与该组形成晶体管的通孔的数量相同；形成的位线的数量与该组通孔所占金属层的层数相同；
通过高K介质材料重新填充第四堆叠体；其中，所述第四堆叠体为根据第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成的堆叠体；
在每个第一电极四周通过原子层沉积高K介质以形成每个电容器的电介质层；
在每个电介质层表面填充导体以形成每个电容器的第二电极。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开实施例的一种存储结构的示意图；
图2为本公开实施例的另一种存储结构的水平截面图；
图3为本公开实施例的存储结构制备过程的三维示意图；
图4为本公开实施例的存储结构制备过程的三维示意图；
图5为本公开实施例的存储结构制备过程的三维示意图；
图6A为本公开实施例的存储结构制备过程的水平截面图；
图6B为本公开实施例的存储结构制备过程的垂直截面图；
图7A为本公开实施例的存储结构制备过程的水平截面图；
图7B为本公开实施例的存储结构制备过程的垂直截面图；
图8A为本公开实施例的存储结构制备过程的水平截面图；
图8B为本公开实施例的存储结构制备过程的垂直截面图；
图9A为本公开实施例的存储结构制备过程的水平截面图；
图9B为本公开实施例的存储结构制备过程的垂直截面图；
图10A为本公开实施例的存储结构制备过程的水平截面图；
图10B为本公开实施例的存储结构制备过程的垂直截面图；
图11A为本公开实施例的存储结构制备过程的水平截面图；
图11B为本公开实施例的存储结构制备过程的垂直截面图；
图12为本公开实施例的一种堆叠结构制备过程的三维示意图；
图13为本公开实施例的一种堆叠结构制备过程的三维示意图；
图14为本公开实施例的一种堆叠结构制备过程的三维示意图；
图15A为本公开实施例的一种堆叠结构制备过程的三维示意图；
图15B为本公开实施例的一种堆叠结构制备过程的部分水平截面图；
图15C为本公开实施例的一种堆叠结构制备过程的部分垂直截面图；
图16A为本公开实施例的一种堆叠结构制备过程的三维示意图；
图16B为本公开实施例的一种堆叠结构制备过程的部分水平截面图；
图16C为本公开实施例的一种堆叠结构制备过程的部分垂直截面图；
图17A为本公开实施例的一种堆叠结构制备过程的三维示意图；
图17B为本公开实施例的一种堆叠结构制备过程的部分水平截面图；
图17C为本公开实施例的一种堆叠结构制备过程的部分垂直截面图；
图18为本公开实施例的一种堆叠结构制备过程的三维示意图；
图19A为本公开实施例的一种堆叠结构制备过程的部分水平截面图；
图19B为本公开实施例的一种堆叠结构制备过程的部分垂直截面图；
图20为本公开实施例的另一种堆叠结构制备过程的三维示意图；
图21为本公开实施例的另一种堆叠结构制备过程的三维示意图；
图22为本公开实施例的另一种堆叠结构制备过程的三维示意图；
图23A为本公开实施例的另一种堆叠结构制备过程的三维示意图；
图23B为本公开实施例的另一种堆叠结构制备过程的部分水平截面图；
图23C为本公开实施例的另一种堆叠结构制备过程的部分垂直截面图；
图24A为本公开实施例的另一种堆叠结构制备过程的三维示意图；
图24B为本公开实施例的另一种堆叠结构制备过程的部分水平截面图；
图24C为本公开实施例的另一种堆叠结构制备过程的部分垂直截面图；
图25A为本公开实施例的另一种堆叠结构制备过程的三维示意图；
图25B为本公开实施例的另一种堆叠结构制备过程的部分水平截面图；
图25C为本公开实施例的另一种堆叠结构制备过程的部分垂直截面图；
图26为本公开实施例的另一种堆叠结构制备过程的三维示意图；
图27A为本公开实施例的另一种堆叠结构制备过程的部分水平截面图；
图27B为本公开实施例的另一种堆叠结构制备过程的部分垂直截面图；
图28为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图29为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图30为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图31A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图31B为本公开实施例的又一种堆叠结构制备过程的部分水平截面图；
图31C为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图32A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图32B为本公开实施例的又一种堆叠结构制备过程的部分水平截面图；
图32C为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图33A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图33B为本公开实施例的又一种堆叠结构制备过程的部分水平截面图；
图33C为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图34A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图34B为本公开实施例的又一种堆叠结构制备过程的部分水平截面图；
图34C为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图35A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图35B为本公开实施例的又一种堆叠结构制备过程的部分水平截面图；
图35C为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图36A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图36B为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图37A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图37B为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图38A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图38B为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图39A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图39B为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图；
图40A为本公开实施例的又一种堆叠结构制备过程的三维示意图；
图40B为本公开实施例的又一种堆叠结构制备过程的部分垂直截面图。
具体实施方式
在本公开中，在使用极性相反的晶体管的情况或电路工作中的电流方向变化等情况下，“源极”及“漏极”的功能有时互相调换。因此，在本公开中，“源极”和“漏极”可以互相调换。
某些术语也可以仅出于参考目的而在以下描述中使用，因此不旨在限制。例如，诸如“上”、“下”、“上方”、“下方”、“底部”和“顶部”之类的术语指的是对其进行参考的附图中的方向。诸如“前”、“背”、“后”、“侧”之类的术语在一致但任意的参考框架内描述了组件的部分的朝向和、或位置，这通过参考描述正在讨论的组件的文本和相关联的附图而变得清楚。这样的术语可以包括上面具体提高的词语、其衍生词和类似含义的词语。
图1为本公开实施例的存储结构的示意图，如图1所示，本实施例的存储结构包括晶体管、电容器以及位线；
所述晶体管包括：环绕沟道、环绕栅极介质层和栅极；环绕沟道的四周设置有环绕栅极介质层；环绕栅极介质层内侧填充有柱形的栅极；所述环绕沟道的第一侧面与位线接触；
所述电容器包括：第一电极、电介质层和第二电极；
所述第一电极与所述环绕沟道的第二侧面接触；第二侧面是第一侧面的相对面；
所述第一电极未与所述环绕沟道的第一侧面接触的全部表面上设置有所述电介质层；
在所述电介质层上设置所述第二电极，所述第二电极环绕所述电介质层。
在一种示例性的实施例中，本实施例的存储结构还包括衬底；所述衬底为绝缘衬底；所述环绕沟道、环绕栅极介质层和栅极垂直立于所述绝缘衬底上；所述位线平行于所述绝缘衬底。
在一种示例性的实施例中，环绕沟道可以为平行于衬底的截面形状可以为长方形的环绕沟道，也可以为正方形的环绕沟道，或者圆形的环绕沟道等，只要沟道为环绕沟道即可，对沟道的具体截面形状不做限定。
在一种示例性的实施例中，环绕栅极介质层使用栅氧材料，可以包括高k材料，例如氧化硅、氧化铝、氧化铪等。
在一种示例性的实施例中，栅极使用金属材料，例如铝、钨、钽等。。字线可以充当用作晶体管的栅极。
在一种示例性的实施例中，位线可以充当用作晶体管的源极或漏极。在一种示例性的实施例中，位线可以被认为是源极，电容器的第一电极可以被认为是漏极。位线可以由任何合适的导电材料形成。
在一种示例性的实施例中，所述环绕沟道是薄膜半导体材料的沟道。半导体材料可以包括晶体铟镓锌氧化物(IGZO)，铟锡氧化物(ITO)，铟锌氧化物(IZO)等。
在一种示例性的实施例中，电容器电介质可以围绕电容器第一电极的一部分形成U形。电容器电介质可以在电容器第一电极的侧表面上形成。在实施例中，电容器电介质可以是任何合适的高K介质材料，例如前述环绕栅极介质层所使用的高K介质材料。
电容器的第二电极由电容器电介质层与电容器第一电极隔开。第二电极可以以U形围绕电容器电介质层。第二电极的表面与电容器电介质的表面在垂直于衬底的方向上共面。
在一种示例性的实施例中，所述位线的厚度与所述电容器第一电极的厚度相同。
在一种示例性的实施例中，所述衬底与所述第二电极通过低K介质材料隔离。
在一种示例性的实施例中，所述衬底与所述位线通过低K介质材料隔离。
在一种示例性的实施例中，所述晶体管与所述电容器之间通过低K介质材料隔离。
在一种示例性的实施例中，所述晶体管与所述位线之间通过低K介质材料隔离。
低K介质材料可以为低K电介质材料。例如氧化硅、氮氧化硅、氮化硅碳化硅等。
本申请实施例提供存储结构能够垂直堆叠且集成度高，满足了下一代存储器的需求。
本申请实施例还提供一种存储结构的制备方法，包括：
提供衬底，在所述衬底上由下至上依次沉积下介质层、金属层、上介质层；
形成通孔结构，所述通孔结构从所述上介质层向下延伸至所述衬底表面以限定出特定区域；
在所述特定区域内形成晶体管的环绕沟道、环绕栅极介质层和栅极；
形成电容器，所述电容器与所述通孔结构接触以使第一电极与晶体管电性连接；
所述电容器包括第一电极、第二电极和电介质层。
在一种示例性的实施例中，在形成通孔之前，刻蚀掉部分上介质层、下介质层和金属层，使得剩余的上介质层、下介质层和金属层的横截面的图案均为相同的平躺的T型；
并通过低K介质材料填充上介质层、下介质层和金属层被刻蚀掉的部分。
在一种示例性的实施例中，形成通孔结构，包括：
在所述平躺的T型的横竖交界处形成预设大小的通孔。
在一种示例性的实施例中，在所述特定区域内形成晶体管结构，包括：
在通孔内表面依次通过原子层沉积半导体沟道材料、高K介质材料分别形成晶体管的环绕沟道、环绕栅极介质层；然后，在通孔内填充金属形成柱形的栅极。
在一种示例性的实施例中，形成电容器，包括：
蚀刻掉所述平躺的T型中的“一”字型上表面和下表面的介质，仅留下金属层以形成电容器的第一电极；
在所述“一”字型表面沉积高K介质材料，形成电容器的电介质层；
然后在所述“一”字型表面填充导体，形成电容器的第二电极。
在一种示例性的实施例中，还包括：
在所述电容器外部填充低K介质材料。
以图2所示的半导体存储单元为例，其工艺流程如下：
第一步，在绝缘衬底上依次沉积低K介质层与金属层，其中金属层作为源极、漏极和栅极材料，构成金属层的金属可以是钨、铝、钼、钌、锡等可以被刻蚀加工的材料。低K介质层可以是氧化硅、氮氧化硅、氮化硅、碳化硅等常见介质材料(如图3所示)。
第二步，刻蚀上介质层(即金属层上的介质层)、下介质层和金属层，使得剩余的上介质层、下介质层和金属层的横截面的图案均为相同的平躺的T型(如图4所示)。通过低K介质材料填充上介质层、下介质层和金属层被刻蚀掉的部分(如图5所示)。
第三步，在平躺的T型的横“一”和竖“一”的交界处，通过光刻和刻蚀形成贯穿上介质层、金属层和下介质层的通孔(如图6A、6B所示)。
第四步，在刻蚀形成的通孔的内表面依次通过原子层沉积IGZO材料、高K介质材料分别形成IGZO膜层和栅极电介质层，IGZO膜层形成沟道。高K介质材料可以为氧化硅、氧化铝氧化铪等材料。
第五步，在第四步形成的通孔内重新填充金属。该金属作为字线，也作为晶体管的栅极(如图7A、7B所示)。
第六步，蚀刻电容器槽，即蚀刻掉所述平躺的T型中的“一”字型上表面和下表面的介质，留下金属层。留下的金属层作为电容器的一个电极，也作为晶体管的源极、或漏极(如图8A、8B所示)。
第七步，在电容器的这个电极上通过原子层沉积高K介质材料形成电容器的电介质层(如图9A、9B所示)。
第八步，在电介质层外填充金属，形成电容器的另一个电极(如图10A、10B所示)。
第九步，在电容器外部沉积低K介质材料(如图11A、11B所示)。
需要说明的是，位于金属层的平躺的T型中的“1”字型充当晶体管的源极或漏极。附图中的水平截面图为在金属层平行于衬底形成的剖面图，附图中的垂直截面图为通过通孔垂直于衬底形成的剖面图。
本申请提供了一种存储单元的堆叠结构，所述堆叠结构包括第一预设数量的层，每层包括第二预设数量的组，每组包括两列存储单元；每列包括第三预设数量的存储单元；每个存储单元为前述的存储单元；
每组中的存储单元共用位线，将每组中的存储单元共用位线作为列位线；不同层在垂直于衬底方向上的投影重合的存储单元共用字线。
该堆叠结构的制备方法包括：
提供绝缘衬底；
在所述绝缘衬底上形成介质层与金属层交替的第一堆叠体；
按照第一预设图案刻蚀所述第一堆叠体；并通过低K介质材料回填刻蚀后的第一堆叠体；
在回填低K介质材料后的第一堆叠体内按照通孔预设位置形成通孔阵列；所述通孔阵列仅包括形成第一晶体管和字线的通孔；第一晶体管作为1T1C存储单元的晶体管；
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线；
形成多个电容器和多条列位线；
其中，一条列位线的两侧对称分布有多个电容器和多个通孔，每层列位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面。
在一种示例性的实施例中，第一预设图案包括第三预设数量的平行的第一结构和贯穿第三预设数量的平行的第一结构的第二结构；第一结构为“一”字型结构，第二结构为“1”字型结构。例如，当每列通孔的数量为3时，所述第一预设图案为“丰”字型。当每列通孔的数量增加时，增加“丰”字型的横“一”的数量。
在一种示例性的实施例中，在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线，包括：
在每个通孔的内侧四周通过原子层沉积半导电材料沟道材料形成环沟道；
在形成的环沟道的内侧四周通过原子层沉积高K介质形成环形栅氧化层；
在所述环形栅氧化层内侧填充导电材料形成字线结构。
在一种示例性的实施例中，形成多个电容器和多条列位线，包括：
通过以第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成多个电容器的第一电极、以及多条列位线；选择性刻蚀全部介质层；形成的电容器的第一电极的数量与该组通孔的数量相同；形成的位线的数量与该组通孔所占金属层的层数相同；
通过高K介质材料重新填充所述第二堆叠体；其中，第二堆叠体为根据第二预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成的堆叠体；
在每个第一电极四周通过原子层沉积高K介质以形成每个电容器的电介质层；
在每个电介质层表面填充导体以形成每个电容器的第二电极。
下面以4层，每层包括一组存储单元，每组包括6个存储单元的堆叠结构为例进行制备方法的说明。该堆叠结构的一种制备方法示例如下：
第一步，在绝缘衬底上依次沉积低K介质层与金属层，得到如图12所示的堆叠结构。
第二步，按照第一预设图案刻蚀全部低K介质层和金属层，得到如图13所示的堆叠结构。
第三步，对如图13所示的堆叠结构填充低K介质材料，得到如图14所示的堆叠结构(即前述的第一堆叠结构)。
第四步，通过光刻和刻蚀图14所示的堆叠结构形成贯穿介质层和金属层的通孔，得到如图15A所示的堆叠结构；图15B为图15A的部分水平截面图，图15C为图15A的部分垂直截面图。
第五步，在通孔内依次通过ALD原子层沉积形成IGZO膜层和高K介质层，其中，IGZO作为沟道材料，高K介质层作为栅极氧化层。之后填充金属，得到如图16A所示的堆叠结构；图16B为图16A的部分水平截面图，图16C为图16A的部分垂直截面图。
第六步，蚀刻电容器槽，留下金属层，得到如图17A所示的堆叠结构；图17B为图17A的部分水平截面图，图17C为图17A的部分垂直截面图。
第七步，在第六步得到的堆叠结构上进行ALD原子层沉积高K介质材料，形成电容器的电介质层，得到如图18所示的堆叠结构。
第八步，为图18所示的堆叠结构填充导体介电质，形成电容器的第二极，形成的堆叠结构的部分水平截面图如图19A所示，得到的堆叠结构的部分垂直截面图如图19B所示。
该存储单元的堆叠结构是基于IGZO材料的堆叠式含电容晶体管存储阵列，与传统工艺相比，该阵列结构制造为直接堆叠方式，可一次刻蚀多层，简化了堆叠阵列的工艺流程，降低了制造成本。并且相邻的存储单元共享位线，字线连通不同层的垂直投影重合的存储单元。
上述方案中的晶体管与电容工艺制造顺序有两种：可先制造晶体管后刻蚀电容；也可先刻蚀电容后制作晶体管。
本申请还提供了一种堆叠结构，所述堆叠结构包括第一预设数量的层，每层包括第二预设数量的组，每组包括两列存储单元；每列包括第三预设数量的存储单元；每个存储单元为前述的存储单元；
每组中的存储单元共用位线，将每组中的存储单元共用位线作为列位线；不同层在垂直于衬底方向上的投影重合的存储单元共用字线；
所述堆叠结构还包括层位线和第四预设数量的列位线选择器；不同层在垂直于衬底方向上的投影重合的列位线选择器共用通孔；
每层的每个列位线分别通过对应的列位线选择器与层位线连接。
该堆叠结构以基于信息存储的电容与IGZO作沟道且器件结构为(planarChannel-All-Around,PCAA)的晶体管直接相连的1T1C结构为存储单元的基础上在每个BL上添加GAA晶体管对BL进行开关控制，从而有效减少了读取信息时BL的总电容值，形成1BL和1selector，其中xselector(即上述的列选择晶体管)是PCAA可是多multi finger(多叉指)结构从而降低电阻，减少不必要的功耗。
该堆叠结构的制备方法，包括：
提供绝缘衬底；
在所述绝缘衬底上形成介质层与金属层交替的第三堆叠体；
按照第二预设图案刻蚀所述第三堆叠体，形成列位线和层位线；并通过低K介质材料回填刻蚀后的第三堆叠体；
在回填低K介质材料后的第三堆叠体内按照通孔预设位置形成通孔阵列，所述通孔阵列包括形成第一晶体管和字线的通孔、以及形成第二晶体管的通孔；第一晶体管作为1T1C存储单元的晶体管；第二晶体管作为列位线选择器；
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线；
形成多个电容器；
其中，每个列位线的两侧对称分布有多个电容器和多个通孔，每层列位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面；每层的列位线通过对应的列位线选择器与层位线连接。
在一种示例性的实施例中，第二预设图案可以包括第三预设数量的平行的第一结构、贯穿第三预设数量的平行的第一结构的第二结构、以及与第二结构连接并与第二结构的一端连接的第三结构；第一结构为“一”字型结构，第二结构为“1”字型结构，第三结构为“一”字型结构。
在一种示例性的实施例中，在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线，包括：
在每个通孔的内侧四周通过原子层沉积半导电材料沟道材料形成环沟道；
在形成的环沟道的内侧四周通过原子层沉积高K介质形成环形栅氧化层；
在所述环形栅氧化层内侧填充导电材料形成字线结构或列位线选择器的栅极。
在一种示例性的实施例中，形成多个电容器，包括：
通过以第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成多个电容器的第一电极；选择性刻蚀全部介质层；形成的电容器的第一电极的数量与该组形成晶体管的通孔的数量相同；形成的位线的数量与该组通孔所占金属层的层数相同；
通过高K介质材料重新填充所述第四堆叠体；其中，第四堆叠体为根据第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成的堆叠体；
在每个第一电极四周通过原子层沉积高K介质以形成每个电容器的电介质层；
在每个电介质层表面填充导体以形成每个电容器的第二电极。
第一预设图案包括第三预设数量的平行的第一结构和贯穿第三预设数量的平行的第一结构的第二结构；第一结构为“一”字型结构，第二结构为“1”字型结构。
下面以4层，每层包括一组存储单元和一个列位线选择器，每组包括6个存储单元的堆叠结构为例进行制备方法的说明。该堆叠结构的一种制备方法示例如下：
第一步，在绝缘衬底上依次沉积低K介质层和金属层，得到如图20所示的堆叠结构。
其中，金属层作为晶体管的源漏极与栅极材料，可以是W,Al,Mo,Ru,TiN等可以被刻蚀加工的材料，低K介质层可以是氧化硅，氮氧化硅，氮化硅，碳化硅等常见介质材料。
第二步，按照第二预设图案刻蚀全部介质层和金属层，得到如图21所示的堆叠结构。
第二预设图案可以包括第三预设数量的平行的第一结构、贯穿第三预设数量的平行的第一结构的第二结构、以及与第二结构连接并与第二结构的一端连接的第三结构；第一结构为“一”字型结构，第二结构为“1”字型结构，第三结构为“一”字型结构。
第三步，通过低K介质材料填充第二步形成的堆叠结构，得到如图22所示的堆叠结构。
第四步，通过光刻和刻蚀形成贯穿介质层和金属层的通孔，得到如图23A所示的堆叠结构，该堆叠结构的部分水平截面图如图23B所示，部分垂直截面图如图23C所示。
第五步，在通孔内先通过ALD原子层沉积IGZO膜层形成沟道，然后通过沉积高K介质材料形成栅氧化层，最后在通孔内填充金属，形成1T1C晶体管、字线以及列选择晶体管，得到如图24A所示的堆叠结构，该堆叠结构的部分水平截面图如图24B所示，部分垂直截面图如图24C所示。
第六步，按照第一预设图案刻蚀除第二预设图案中的第三结构部分之外的区域的全部介质层和金属层，形成电容器的第一极，得到如图25A所示的堆叠结构，该堆叠结构的部分水平截面图如图25B所示，部分垂直截面图如图25C所示。
第七步，对形成的电容器的第一极通过ALD原子层沉积高K介质材料，形成电容器的电介质层，得到如图26所示的堆叠结构。
第八步，为图26所示的堆叠结构填充导体介电质，形成电容器的第二极，形成的堆叠结构的部分水平截面图如图27A所示，部分垂直截面图如图27B所示。
该堆叠结构是基于IGZO材料的堆叠式电容晶体管存储器阵列。与传统工艺相比，该结构为直接堆叠方法，可以蚀刻多层，进行3D堆叠。每一层有多个位线，多层位线通过列选择晶体管连接到本层的层位线，读取操作时，打开一条字线同时打开对应的列选择晶体管且关闭其他的列选择晶体管，因此在读取信息时可以通过选择有效减少读取位线总电容，减少了不必要的功耗。
本申请还提供了一种存储单元的堆叠结构，包括第一预设数量的层，每层包括第二预设数量的组，每组包括两列存储单元；每列包括第三预设数量的存储单元；每个存储单元为前述的存储单元；
每组中的存储单元共用位线，将每组中的存储单元共用位线作为列位线；不同层在垂直于衬底方向上的投影重合的存储单元共用字线；
所述堆叠结构还包括第五预设数量的字线控制器；每个字线控制器分别与每个字线连接，设置为对所连接的字线进行开关控制。
该堆叠结构是基于IGZO材料的堆叠式含电容晶体管存储器的阵列。与传统工艺相比，该阵列结构制造为直接3D堆叠方式，可一次蚀刻多层，通过字线控制晶体管(即顶层的开关晶体管)实现对整个字线的开关控制，便于外围电路在阵列垂直方向的设计，从而有效减小电路面积。顶层晶体管垂直于衬底，与字线上下相连，外围电路课通过顶层晶体管实现对字线的开关控制。读写操作时，顶层晶体管打开对应的字线同时打开位线。
下面以4层，每层包括一组存储单元，每组包括6个存储单元的堆叠结构为例进行制备方法的说明。该堆叠结构的一种制备方法示例如下：
第一步，在绝缘衬底上依次沉积低K介质层与金属层，得到如图28所示的堆叠结构。
第二步，按照第一预设图案刻蚀全部低K介质层和金属层，得到如图29所示的堆叠结构。
第三步，对如图29所示的堆叠结构填充低K介质材料，得到如图30所示的堆叠结构(即前述的第一堆叠结构)。
第四步，通过光刻和刻蚀图30所示的堆叠结构形成贯穿介质层和金属层的通孔，得到如图31A所示的堆叠结构；图31B为图31A的部分水平截面图，图31C为图31A的部分垂直截面图。
第五步，在通孔内依次通过ALD原子层沉积形成IGZO膜层和高K介质层，其中，IGZO作为沟道材料，高K介质层作为栅极氧化层。之后填充金属，得到如图32A所示的堆叠结构；图32B为图32A的部分水平截面图，图32C为图32A的部分垂直截面图。
第六步，蚀刻电容器槽，留下金属层，得到如图33A所示的堆叠结构；图33B为图33A的部分水平截面图，图33C为图33A的部分垂直截面图。
第七步，在第六步得到的堆叠结构上进行ALD原子层沉积高K介质材料，形成电容器的电介质层，得到如图34A所示的堆叠结构，图34B为图34A的部分水平截面图，图34C为图34A的部分垂直截面图。
第八步，为图34A所示的堆叠结构填充导体介电质，得到如图35A所示的堆叠结构，图35B为图35A的部分水平截面图，图35C为图35A的部分垂直截面图。
第九步，在堆叠结构的上表面的字线上沉积金属并选择性刻蚀，作为字线控制晶体管的底部电极。如图36A所示，图36B为图36A的部分垂直截面图。
第十步，在字线控制晶体管的底部电极沉积低K介质材料，如图37A所示，图37B为图37A的部分垂直截面图。
第十一步，在如图37A所示的堆叠结构的低K介质材料上沉积金属，并刻蚀出下部位于底部电极的通孔，如图38A所示，图38B为图38A的部分垂直截面图。
第十二步，在第十一步形成的通孔内通过ALD原子层沉积IGZO，形成沟道，再通过沉积高K介质材料，形成栅极氧化层，如图39A所示，图39B为图39A的部分垂直截面图。
第十三步，在第十二步形成的通孔内填充金属，如图40A所示，图40B为图40A的部分垂直截面图。
本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
在本公开中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机存取的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
Claims (20)
1.一种存储单元的存储结构，其特征在于，
所述存储结构包括：
晶体管、电容器以及位线；
所述晶体管包括：环绕沟道、环绕栅极介质层和栅极；环绕沟道的四周设置有环绕栅极介质层；环绕栅极介质层内侧填充有柱形的栅极；所述环绕沟道的第一侧面与位线接触；
所述电容器包括：第一电极、电介质层和第二电极；
所述第一电极与所述环绕沟道的第二侧面接触；第二侧面是第一侧面的相对面；
所述第一电极未与所述环绕沟道的第一侧面接触的全部表面上设置有所述电介质层；
在所述电介质层上设置所述第二电极，所述第二电极环绕所述电介质层。
2.如权利要求1所述的存储结构，其特征在于，
还包括衬底；所述衬底为绝缘衬底；所述环绕沟道、环绕栅极介质层和栅极垂直立于所述绝缘衬底上；所述位线平行于所述绝缘衬底。
3.如权利要求1所述的存储结构，其特征在于，
所述环绕沟道是薄膜半导体材料的沟道。
4.如权利要求1所述的存储结构，其特征在于，
所述位线的厚度与所述第一电极的厚度相同。
5.如权利要求2所述的存储结构，其特征在于，
所述绝缘衬底与所述第二电极通过低K介质材料隔离；
所述绝缘衬底与所述位线通过低K介质材料隔离；
所述晶体管与所述电容器之间通过低K介质材料隔离；
所述晶体管与所述位线之间通过低K介质材料隔离。
6.一种存储单元的存储结构的制备方法，应用于权利要求1-5任一项所述的存储单元，其特征在于，
提供衬底，在所述衬底上由下至上依次沉积下介质层、金属层、上介质层；所述衬底为绝缘衬底；
形成通孔结构，所述通孔结构从所述上介质层向下延伸至所述衬底表面以限定出特定区域；
在所述特定区域内形成晶体管的环绕沟道、环绕栅极介质层和栅极；
形成电容器，所述电容器与所述通孔结构接触以使第一电极与晶体管电性连接；
所述电容器包括第一电极、第二电极和电介质层。
7.如权利要求6所述的制备方法，其特征在于，
在形成通孔之前，刻蚀掉部分上介质层、下介质层和金属层，使得剩余的上介质层、下介质层和金属层的横截面的图案均为相同的平躺的“T”字型；
并通过低K介质材料填充上介质层、下介质层和金属层被刻蚀掉的部分。
8.如权利要求7所述的制备方法，其特征在于，
形成通孔结构，包括：
在所述平躺的“T”字型的横竖交界处形成预设大小的通孔。
9.如权利要求6所述的制备方法，其特征在于，
在所述特定区域内形成晶体管结构，包括：
在通孔内表面依次通过原子层沉积半导体沟道材料、高K介质材料分别形成晶体管的环绕沟道、环绕栅极介质层；然后，在通孔内填充金属形成柱形的栅极。
10.如权利要求7所述的制备方法，其特征在于，
形成电容器，包括：
蚀刻掉所述平躺的“T”字型中的“一”字型上表面和下表面的介质，仅留下金属层以形成所述第一电极；
在所述“一”字型表面沉积高K介质材料，形成所述电介质层；
然后在所述“一”字型表面填充导体，形成第二电极。
11.如权利要求6所述的制备方法，其特征在于，还包括：
在所述电容器外部填充低K介质材料。
12.一种存储单元的堆叠结构，其特征在于，
所述堆叠结构包括第一预设数量的层，每层包括第二预设数量的组，每组包括两列存储单元；每列包括第三预设数量的存储单元；每个存储单元为权利要求1-5任一项所述的存储单元；
每组中的存储单元共用位线，将每组中的存储单元共用位线作为列位线；不同层在垂直于衬底方向上的投影重合的存储单元共用字线。
13.如权利要求12所述的堆叠结构，其特征在于，
所述堆叠结构还包括层位线和第四预设数量的列位线选择器；不同层在垂直于衬底方向上的投影重合的列位线选择器共用通孔；
每层的每个列位线分别通过对应的列位线选择器与层位线连接。
14.如权利要求12所述的堆叠结构，其特征在于，
所述堆叠结构还包括第五预设数量的字线控制器；每个字线控制器分别与每个字线连接，设置为对所连接的字线进行开关控制。
15.一种存储单元的堆叠结构的制备方法，应用于权利要求12所述的存储单元，其特征在于，
提供绝缘衬底；
在所述绝缘衬底上形成介质层与金属层交替的第一堆叠体；
按照第一预设图案刻蚀所述第一堆叠体；并通过低K介质材料回填刻蚀后的第一堆叠体；
在回填低K介质材料后的第一堆叠体内按照通孔预设位置形成通孔阵列；所述通孔阵列仅包括形成第一晶体管和字线的通孔；第一晶体管作为1T1C存储单元的晶体管；
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线；
形成多个电容器和多条列位线；
其中，一条列位线的两侧对称分布有多个电容器和多个通孔，每层列位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面。
16.如权利要求15所述的制备方法，其特征在于，
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线，包括：
在每个通孔的内侧四周通过原子层沉积半导电材料沟道材料形成环沟道；
在形成的环沟道的内侧四周通过原子层沉积高K介质形成环形栅氧化层；
在所述环形栅氧化层内侧填充导电材料形成字线结构。
17.如权利要求15所述的制备方法，其特征在于，
形成多个电容器和多条列位线，包括：
通过以第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成多个电容器的第一电极、以及多条列位线；选择性刻蚀全部介质层；形成的电容器的第一电极的数量与该组通孔的数量相同；形成的位线的数量与该组通孔所占金属层的层数相同；
通过高K介质材料重新填充第二堆叠体；其中，所述第二堆叠体为根据第二预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成的堆叠体；
在每个第一电极四周通过原子层沉积高K介质以形成每个电容器的电介质层；
在每个电介质层表面填充导体以形成每个电容器的第二电极。
18.一种存储单元的堆叠结构的制备方法，应用于权利要求13所述的存储单元，其特征在于，
提供绝缘衬底；
在所述绝缘衬底上形成介质层与金属层交替的第三堆叠体；
按照第二预设图案刻蚀所述第三堆叠体，形成列位线和层位线；并通过低K介质材料回填刻蚀后的第三堆叠体；
在回填低K介质材料后的第三堆叠体内按照通孔预设位置形成通孔阵列，所述通孔阵列包括形成第一晶体管和字线的通孔、以及形成第二晶体管的通孔；第一晶体管作为1T1C存储单元的晶体管；第二晶体管作为列位线选择器；
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线；
形成多个电容器；
其中，每个列位线的两侧对称分布有多个电容器和多个通孔，每层列位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面；每层的列位线通过对应的列位线选择器与层位线连接。
19.如权利要求18所述的制备方法，其特征在于，
在所述通孔阵列的每个通孔内侧形成环沟道、环形栅氧化层和字线，包括：
在每个通孔的内侧四周通过原子层沉积半导电材料沟道材料形成环沟道；
在形成的环沟道的内侧四周通过原子层沉积高K介质形成环形栅氧化层；
在所述环形栅氧化层内侧填充导电材料形成字线结构或列位线选择器的栅极。
20.如权利要求18或19所述的制备方法，其特征在于，
形成多个电容器，包括：
通过以第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成多个电容器的第一电极；选择性刻蚀全部介质层；形成的电容器的第一电极的数量与该组形成晶体管的通孔的数量相同；形成的位线的数量与该组通孔所占金属层的层数相同；
通过高K介质材料重新填充第四堆叠体；其中，所述第四堆叠体为根据第一预设图案刻蚀与每组通孔相距预设距离处的全部金属层和介质层形成的堆叠体；
在每个第一电极四周通过原子层沉积高K介质以形成每个电容器的电介质层；
在每个电介质层表面填充导体以形成每个电容器的第二电极。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116723700A (zh) * | 2023-08-10 | 2023-09-08 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法、电子设备 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020105019A1 (en) * | 2001-02-05 | 2002-08-08 | International Business Machines Corporation | Structure and method for a compact trench-capacitor DRAM cell with body contact |
| US20020130345A1 (en) * | 2001-03-14 | 2002-09-19 | Fujitsu Limited | Semiconductor device and method of manufcaturing the same |
| JP2003007850A (ja) * | 2001-06-18 | 2003-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US20090004861A1 (en) * | 2007-06-26 | 2009-01-01 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with vertical channel |
| US20120161094A1 (en) * | 2010-12-22 | 2012-06-28 | Chinese Academy of Science, Institute of Microelectronics | 3d semiconductor memory device and manufacturing method thereof |
| US20200043931A1 (en) * | 2017-01-27 | 2020-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Capacitor, semiconductor device, and manufacturing method of semiconductor device |
| CN111435661A (zh) * | 2019-01-14 | 2020-07-21 | 英特尔公司 | 3d 1t1c堆叠dram结构及制造方法 |
| CN111540753A (zh) * | 2020-05-18 | 2020-08-14 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| US20210399052A1 (en) * | 2020-06-18 | 2021-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and method of forming the same |
| US20220139918A1 (en) * | 2020-10-29 | 2022-05-05 | Sang-Yun Lee | Novel Three-Dimensional DRAM Structures |
| CN114927526A (zh) * | 2022-06-02 | 2022-08-19 | 北京超弦存储器研究院 | 一种铁电存储器及其铁电电容和制备方法 |
-
2022
- 2022-11-01 CN CN202211358402.XA patent/CN116209258B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020105019A1 (en) * | 2001-02-05 | 2002-08-08 | International Business Machines Corporation | Structure and method for a compact trench-capacitor DRAM cell with body contact |
| US20020130345A1 (en) * | 2001-03-14 | 2002-09-19 | Fujitsu Limited | Semiconductor device and method of manufcaturing the same |
| JP2003007850A (ja) * | 2001-06-18 | 2003-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US20090004861A1 (en) * | 2007-06-26 | 2009-01-01 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with vertical channel |
| US20120161094A1 (en) * | 2010-12-22 | 2012-06-28 | Chinese Academy of Science, Institute of Microelectronics | 3d semiconductor memory device and manufacturing method thereof |
| US20200043931A1 (en) * | 2017-01-27 | 2020-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Capacitor, semiconductor device, and manufacturing method of semiconductor device |
| CN111435661A (zh) * | 2019-01-14 | 2020-07-21 | 英特尔公司 | 3d 1t1c堆叠dram结构及制造方法 |
| CN111540753A (zh) * | 2020-05-18 | 2020-08-14 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| US20210399052A1 (en) * | 2020-06-18 | 2021-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and method of forming the same |
| US20220139918A1 (en) * | 2020-10-29 | 2022-05-05 | Sang-Yun Lee | Novel Three-Dimensional DRAM Structures |
| CN114927526A (zh) * | 2022-06-02 | 2022-08-19 | 北京超弦存储器研究院 | 一种铁电存储器及其铁电电容和制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116723700A (zh) * | 2023-08-10 | 2023-09-08 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法、电子设备 |
| CN116723700B (zh) * | 2023-08-10 | 2023-10-27 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法、电子设备 |
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| Publication number | Publication date |
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