CN116723700B - 一种半导体器件及其制造方法、电子设备 - Google Patents

一种半导体器件及其制造方法、电子设备 Download PDF

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CN116723700B CN202311000832.9A CN202311000832A CN116723700B CN 116723700 B CN116723700 B CN 116723700B CN 202311000832 A CN202311000832 A CN 202311000832A CN 116723700 B CN116723700 B CN 116723700B
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Abstract

一种半导体器件及其制造方法、电子设备，涉及半导体技术领域的器件设计及其制造，半导体器件包括：垂直于衬底方向分布的多个存储单元，所述多个存储单元包括：多个晶体管和电容器，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层沿着垂直衬底方向延伸；晶体管包括第一源/漏电极、第二源/漏电极和环绕字线侧壁的半导体层；沿着垂直衬底的方向交替分布的第一绝缘层和导电层，贯穿不同层的至少一个第一孔；电容器的第二极包括设置在第一极上设置的第一孔内的内电极。本实施例提供的半导体器件，第二极设置在贯穿第一极的第一孔内，有利于减小器件面积，增大器件密度。

Description

一种半导体器件及其制造方法、电子设备
技术领域
本公开实施例涉及但不限于半导体技术领域的器件设计及其制造，尤指一种半导体器件及其制造方法、电子设备。
背景技术
半导体器件存储从应用上可划分为易失性存储器和非易失性存储器。存储器包含的存储单元往往通过结构设计、工艺改善等途径实现更小的尺寸。然而，随着二维平面存储单元的特征尺寸越来越小，制造存储器的成本和难度也越来越高。
三维存储器架构能够在垂直方向增加存储单元的密度，可以解决平面存储器存储单元密度的限制。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种半导体器件，包括：垂直于衬底方向堆叠的多个存储单元，所述多个存储单元包括：
多个晶体管，分布于不同层沿着垂直所述衬底方向堆叠；
字线，贯穿所述不同层沿着垂直所述衬底方向延伸；
与所述多个晶体管一一对应连接的多个电容器；所述电容器包括第一极和第二极；所述晶体管包括第一源/漏电极、第二源/漏电极和环绕所述字线侧壁的半导体层；所述第一源/漏电极连接对应的所述电容器的所述第一极；
沿着垂直所述衬底的方向交替分布的第一绝缘层和导电层，每个所述导电层包括所述第一源/漏电极、所述第二源/漏电极和所述第一极；
在所述第一极的区域包含贯穿每个所述第一绝缘层和每个所述导电层的至少一个第一孔；
所述第二极包括设置在所述第一孔内与各所述第一极相绝缘的内电极。
在一些实施例中，所述第二极还包括：外电极，所述第一极的外侧壁包括所述第一极远离所述第一源/漏电极的端面和与所述端面相邻的两个侧壁，所述外电极环绕各所述第一极的所述端面和所述两个侧壁。
在一些实施例中，所述内电极包括填充于所述第一孔内的第一连接电极，以及位于所述第一连接电极和所述第一极之间分布在所述第一孔内壁上的第一子电极。
在一些实施例中，所述多个电容器的各所述第一子电极为一体式的环形电极，所述多个电容器的各所述第一连接电极为一体式的线状电极。
在一些实施例中，所述外电极包括沿着所述第一极的外侧壁延伸的第二子电极，以及，位于所述第二子电极远离所述第一极的第二连接电极；
所述多个电容器的各所述第二子电极为一体式结构，所述多个电容器的各所述第二连接电极为一体式结构。
在一些实施例中，所述第一子电极和所述第二子电极在堆叠的所述多个存储单元的顶部连接形成一体式结构，所述第一连接电极和所述第二连接电极在堆叠的所述多个存储单元的顶部连接形成一体式结构。
在一些实施例中，所述半导体器件包括多层所述存储单元，每层所述存储单元包含存储单元阵列，所述存储单元阵列包括多行多列存储单元，相同列且不同层堆叠的各存储单元的所述第二连接电极连接形成一体式结构；相同列且不同层堆叠的各存储单元的所述第二子电极连接形成一体式结构。
在一些实施例中，一体式结构的所述第二连接电极包括行方向相邻的两列存储单元之间的沟槽内的第一部分以及延伸到列方向相邻两个存储单元之间的沟槽中的第二部分。
在一些实施例中，所述第一极和所述第一源/漏电极为沿着平行所述衬底的方向延伸的一体式结构。
在一些实施例中，所述电容器的第一极和所述第一源/漏电极所形成的一体式结构沿远离所述第二源/漏电极的第一方向延伸，所述第一极的区域包括多个所述第一孔，且多个所述第一孔沿所述第一方向排列，各第一孔中的内电极电连接。
在一些实施例中，在平行于所述衬底的平面上，所述第一孔的截面形状包括：圆形、椭圆形或者方形。
在一些实施例中，所述半导体器件还包括：贯穿每个所述第一绝缘层和所述导电层的第二孔，所述字线设置在所述第二孔内，所述第一极、所述第一源/漏电极、所述第二源/漏电极同层设置，且所述第一源/漏电极、所述第二源/漏电极在所述第二孔处断开。
一种半导体器件的制造方法，所述半导体器件包括多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层沿着垂直所述衬底方向延伸；与所述多个晶体管一一对应的多个电容器，所述电容器连接对应的晶体管；所述电容器包括第一极和第二极；所述晶体管包括第一源/漏电极、第二源/漏电极和环绕所述字线侧壁的半导体层，所述第一源/漏电极连接对应的所述电容器的所述第一极；所述半导体器件的制造方法包括：
在衬底上形成交替堆叠的第一绝缘层和牺牲层的堆叠结构；
对所述堆叠结构进行图案化处理，形成沿第二方向延伸的位线区和沿第一方向延伸且沿所述第二方向间隔的多个存储单元区；任意相邻两个所述存储单元区之间具有沿所述第一方向延伸的贯穿所述堆叠结构的沟槽；
在所述存储单元区形成至少一个贯通所述堆叠结构的第一孔并在所述第一孔内填充虚设电极；
在任意相邻两个存储单元区之间的沟槽内进行横向刻蚀，去除每个所述牺牲层露出对应区域的虚设电极；
将去除掉的每个牺牲层所在区域替换为导电层，使得所述第一绝缘层与所述导电层交替堆叠，且所述导电层环绕所述虚设电极；
去除所述虚设电极，露出所述第一孔，在所述第一孔的侧壁形成所述电容器的介电层，在形成有所述介电层的第一孔内形成所述电容器的所述第二极的内电极。
在一些实施例中，在所述存储单元区靠近所述位线区形成第二孔，所述第二孔内形成所述晶体管的所述半导体层、栅极绝缘层和所述字线；
其中，通过一次图案化工艺形成所述第一孔和所述第二孔。
在一些实施例中，所述将去除掉的每个牺牲层所在区域替换为导电层包括：
沉积导电薄膜，所述导电薄膜填充所述牺牲层所在区域和所述沟槽；
干法刻蚀去除所述沟槽中的导电薄膜形成所述导电层；
或者，沉积导电薄膜，所述导电薄膜填充所述牺牲层所在区域，且覆盖所述沟槽的侧壁和底壁；
湿法刻蚀去除所述沟槽中的导电薄膜形成所述导电层。
在一些实施例中，所述导电层包括所述电容器的第一极，所述方法还包括：暴露所述第一极的外侧壁，所述外侧壁包括所述第一极远离所述位线区的端面和与所述端面相邻的两个侧壁，第一极的所述端面和所述两个侧壁的所述第二极的外电极，以及，形成设置在所述第一极的外侧壁和所述外电极之间的介电层。
本公开实施例提供一种电子设备，包括上述任一实施例所述的半导体器件，或者，上述任一实施例所述的半导体器件制造方法制造的半导体器件。
本公开实施例包括一种半导体器件及其制造方法，所述半导体器件包括：垂直于衬底方向堆叠的多个存储单元，所述多个存储单元包括：多个晶体管，分布于不同层沿着垂直所述衬底方向堆叠；字线，贯穿所述不同层沿着垂直所述衬底方向延伸；与所述多个晶体管一一对应连接的多个电容器；所述电容器包括第一极和第二极；所述晶体管包括第一源/漏电极、第二源/漏电极和环绕所述字线侧壁的半导体层；所述第一源/漏电极连接对应的所述电容器的所述第一极；沿着垂直所述衬底的方向交替分布的第一绝缘层和导电层，每个所述导电层包括所述第一源/漏电极、所述第二源/漏电极和所述第一极；在所述第一极的区域包含贯穿每个所述第一绝缘层和每个所述导电层的至少一个第一孔，所述第二极包括设置在所述第一孔内的内电极。本实施例提供的半导体器件方案，电容器相互绝缘的第一极和第二极，第二极设置在与源/漏电极相连的第一极的区域内的第一孔内，所述第一孔沿着垂直衬底的方向延伸，这样的设计可以减小电容器占用的面积，从而减小半导体器件面积，提高半导体器件密度。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释技术方案，并不构成对技术方案的限制。
图1A为一示例性实施例提供的半导体器件的平面示意图（导电层所在膜层的截面图）；
图1B为沿图1A中aa’方向的截面图；
图1C为沿图1A中bb’方向的截面图；
图2A为一示例性实施例提供的衬底的平面示意图；
图2B为一示例性实施例提供的形成堆叠结构后沿平行于衬底方向的截面图；
图3为一示例性实施例提供的形成预设图形后所述牺牲层所在膜层沿平行于衬底方向的截面图；
图4为一示例性实施例提供的形成第一孔和第二孔后所述牺牲层所在膜层沿平行于衬底方向的截面图；
图5为一示例性实施例提供的形成虚设电极后所述牺牲层所在膜层沿平行于衬底方向的截面图；
图6为一示例性实施例提供的形成导电层后所述导电层所在膜层沿平行于衬底方向的截面图；
图7为一示例性实施例提供的去除第一孔中的虚设电极后所述导电层所在膜层沿平行于衬底方向的截面图；
图8A为一示例性实施例提供的形成介电层、第二极和第五绝缘层后沿平行于衬底方向的截面图（导电层所在膜层）；
图8B为一示例性实施例提供的形成介电层、第二极和第五绝缘层后沿aa’方向的截面图；
图9A为一示例性实施例提供的形成第二沟槽后导电层所在膜层沿平行于衬底方向的截面图；
图9B为沿图9A中bb’方向的截面图；
图10A为一示例性实施例提供的刻蚀导电层后导电层所在膜层沿平行于衬底方向的截面图；
图10B为沿图10A中bb’方向的截面图；
图11A为一示例性实施例提供的形成阻挡层后导电层所在膜层沿平行于衬底方向的截面图；
图11B为沿图11A中bb’方向的截面图；
图12A为一示例性实施例提供的形成第四绝缘层后导电层所在膜层沿平行于衬底方向的截面图；
图12B为沿图12A中bb’方向的截面图；
图13A为一示例性实施例提供的去除虚设电极后导电层所在膜层沿平行于衬底方向的截面图；
图13B为沿图13A中bb’方向的截面图；
图14A为一示例性实施例提供的刻蚀第一绝缘层后导电层所在膜层沿平行于衬底方向的截面图；
图14B为沿图14A中aa’方向的截面图;
图14C为沿图14A中bb’方向的截面图；
图15A为一示例性实施例提供的形成半导体层、栅极绝缘层和字线后沿平行于衬底方向的截面图（导电层所在膜层）;
图15B为沿图15A中aa’方向的截面图；
图15C为沿图15A中bb’方向的截面图；
图16A为一示例性实施例提供的暴露半导体层后沿平行于衬底方向的截面图（导电层所在膜层）；
图16B为沿图16A中bb’方向的截面图；
图17A为一示例性实施例提供的暴露半导体层后沿平行于衬底方向的截面图（导电层所在膜层）；
图17B为沿图17A中aa’方向的截面图；
图17C为沿图17A中bb’方向的截面图；
图18A为一示例性实施例提供的刻蚀半导体层后沿平行于衬底方向的截面图（导电层所在膜层）；
图18B为沿图18A中aa’方向的截面图；
图18C为沿图18A中bb’方向的截面图；
图19A为一示例性实施例提供的横向刻蚀导电层后沿平行于衬底方向的截面图（导电层所在膜层）；
图19B为沿图19A中aa’方向的截面图；
图19C为沿图19A中bb’方向的截面图；
图20A为一示例性实施例提供的形成连接层后沿平行于衬底方向的截面图（导电层所在膜层）；
图20B为沿图20A中aa’方向的截面图；
图20C为沿图20A中bb’方向的截面图；
图21A为一示例性实施例提供的刻蚀部分连接层后沿平行于衬底方向的截面图（导电层所在膜层）；
图21B为沿图21A中aa’方向的截面图；
图21C为沿图21A中bb’方向的截面图；
图22A为一示例性实施例提供的刻蚀第一绝缘层后导电层所在膜层沿平行于衬底方向的截面图；
图22B为沿图22A中aa’方向的截面图；
图22C为沿图22A中bb’方向的截面图；
图23A为一示例性实施例提供的形成半导体层、栅极绝缘层和字线后沿平行于衬底方向的截面图（导电层所在膜层）；
图23B为沿图23A中aa’方向的截面图；
图23C为沿图23A 中bb’方向的截面图；
图24A为一示例性实施例提供的暴露半导体层后沿平行于衬底方向的截面图（导电层所在膜层）；
图24B为沿图24A中aa’方向的截面图；
图24C为沿图24A中bb’方向的截面图；
图25A为一示例性实施例提供的暴露半导体层后沿平行于衬底方向的截面图（导电层12所在膜层）；
图25B为沿图25A中aa’方向的截面图；
图25C为沿图25A中bb’方向的截面图；
图26A为刻蚀半导体层后沿平行于衬底方向的截面图（导电层所在膜层）；
图26B为沿图26A中aa’方向的截面图；
图26C为沿图26A中bb’方向的截面图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是物理连接或信号连接，可以是接触连接或一体地连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（漏电极端子、漏区域或漏电极）与源电极（源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，可以是第一源/漏电极为漏电极、第二源/漏电极为源电极，或者可以是第一源/漏电极为源电极、第二源/漏电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开所说的“A和B同层设置”包含位于同一个膜层上的相同材料或不同材料形成的膜层。示例性的，A和B通过同一种材料形成同一个膜层后经同一次图案化工艺或不同的图案化工艺形成。同层设置的A和B可以是位于一个水平面上但是不必须位于同一个膜层上，或位于同一个膜层的不同区域但是不必须位于相同的水平面上。
本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。
本公开实施例中 “B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内。
图1A为一示例性实施例提供的半导体器件平面示意图；图1B为沿图1A中aa’方向的截面图，图1C为沿图1A中bb’方向的截面图。所述的半导体器件可以为晶体管，或包含晶体管的存储单元，或包含存储单元的存储单元阵列，或包含存储单元阵列的3D堆叠的结构，或包含晶体管或存储单元阵列的存储器等。
如图1A、图1B和图1C所示，本公开实施例提供一种半导体器件，所述半导体器件可以包括：沿垂直于衬底1方向堆叠的多个存储单元，所述多个存储单元可以包括：
多个晶体管与所述多个存储单元一一对应，多个晶体管分布于不同层沿着垂直衬底1方向堆叠，可以理解为多个晶体管在垂直衬底1方向上堆叠为一个垂直列，在垂直衬底方向相互绝缘；
字线40，与所述多个晶体管连接，贯穿所述不同层的晶体管沿着垂直衬底1方向延伸；
与所述多个晶体管一一对应的多个电容器，所述电容器连接对应的晶体管，形成1T1C存储单元；所述电容器包括由介电层43隔离的第一极41和第二极42；所述晶体管包括相互隔离的第一源/漏电极51、第二源/漏电极52和环绕所述字线侧壁的半导体层23；所述第一源/漏电极51连接对应的所述电容器的所述第一极41；
沿着垂直衬底1的方向依次交替分布的第一绝缘层和导电层，在所述第一极41的区域包含贯穿堆叠的每个所述第一绝缘层和每个所述导电层的至少一个第一孔K1；其中，所述导电层可以是经过牺牲层替换而成；替换之前的牺牲层与所述第一绝缘层交替堆叠分布。
一个存储单元包含的所述第一极41、所述第一源/漏电极51和所述第二源/漏电极52设置在一个所述导电层，可以理解为该导电层包含所述第一极41、所述第一源/漏电极51和所述第二源/漏电极52；所述第二极42可以包括设置在所述第一孔K1内与所述第一极41相绝缘的内电极，在垂直于所述衬底1的平面上，所述内电极延伸到每一层的存储单元的第一极41，且至少环绕在第一孔K1的侧壁，也可以填充所述第一孔K1的各区域。一些实施例中，填充所述第一孔K1的各区域的内电极可以包含环绕第一孔K1侧壁的第一子电极和填充第一孔K1的第一连接电极，第一子电极和第一连接电极可以为不同的材料，第一连接电极用于将第一子电极连接到参考信号端，进一步地第一连接电极用于与第二极的外电极连接在一起。
可以理解，第一孔K1为实心结构上朝向衬底1的贯通孔，所述第一极41的贯通孔露出第一极41的内侧壁，内侧壁上形成电容器的介电层43和电容器的第二极42。所述第二极42可以是沿孔壁延伸的膜层，一些实施例中，孔壁垂直衬底1，第二极42可以是垂直于衬底1方向延伸的环形膜层，或填充所述第一孔K1的实心结构，或既包含环形膜层也包含实心结构，所述环形膜层和所述实心结构均为导电材料且接触。
所述的贯通孔至少贯通导电层和牺牲层，不必须贯通导电层和牺牲层之外的膜层。
本实施例提供的方案，电容器的第二极包含设置在贯穿第一极的第一孔内，可以减小电容器占用的面积，从而减小半导体器件面积，提高半导体器件密度。
一些实施例中，所述半导体器件的存储单元还可以包括：贯穿每个所述第一绝缘层和每个所述第一源/漏电极51的第二孔K2，该第二孔K2为字线孔，所述第二孔K2可以包括位于所述第一绝缘层的第一子孔和位于所述导电层的第二子孔；
所述字线40、所述多个半导体层23设置在所述第二孔K2内，所述第二孔K2位于所述导电层的第二子孔在所述衬底1的正投影可以落入所述第二孔K2位于所述第一绝缘层的第一子孔在所述衬底1的正投影内；所述多个晶体管的多个半导体层23间隔设置。
其中，所述多个晶体管的多个半导体层23间隔设置即为多个晶体管的多个半导体层23之间物理断开，从而消除相邻层晶体管之间的寄生MOS管（可以理解为寄生晶体管）。本实施例提供的半导体器件，由于第二孔K2在导电层和第一绝缘层的孔径不同，在第一绝缘层的孔径更大，因此，在制造半导体器件时可以从第二孔K2的外侧去除寄生沟道，相比从第二孔K2的内侧去除寄生沟道，工艺更简单，且不易损伤晶体管的沟道，提高了器件性能。但本公开实施例不限于此，第一子孔在所述衬底1的正投影可以落入第二子孔在所述衬底1的正投影内，从而可以在第二孔K2的内侧去除寄生沟道。
在一些实施例中，第一孔K1和第二孔K2贯穿每个导电层以及导电层之间的第一绝缘层，被贯穿的最底层的导电层下方的第一绝缘层可以不贯穿。
所述第一极41包括两个大约平行衬底1的顶部和底部，以及顶部和底部之间的侧壁。所述第一极41沿着平行衬底1的方向延伸具有一端面，所述端面为所述侧壁的其中一个。
一些实施例中，所述侧壁的表面沿着垂直衬底1的方向延伸。另一些实施例中，所述侧壁不必须垂直衬底1，只要位于顶部和底部之间即可，可以是不垂直衬底1。
在一些实施例中，位于堆叠结构中的所述第二极42可以仅包含所述的内电极，即，仅包含位于第一孔K1内的电极。
在一些实施例中，位于堆叠结构中的所述第二极42除了包含位于第一孔K1内的电极还可以包含位于第一极41外侧壁的电极。位于第一极41的孔内的电极和外侧壁的电极一起形成与第一极41相绝缘的第二极42，该第二极42可连接到参考信号端。
参见附图1A、图1B和图1C，所述第二极42还可以包括：外电极，所述外电极沿着垂直衬底1的方向延伸，且沿着所述第一极41的外侧壁延伸且与所述第一极41绝缘，在水平方向的外电极与所述内电极电连接；所述第一极41的外侧壁包括所述第一极41远离所述第一源/漏电极51(或者字线40)的端面和与所述端面相邻的两个侧壁，所述端面和两个侧壁均沿着垂直所述衬底1的方向延伸，所述外电极可以环绕各所述第一极41的所述端面和所述两个侧壁。
所述外电极可以包裹所述第一极41远离所述字线40的端面和与所述端面相邻且沿垂直于衬底方向延伸的侧壁。即，第二极42包括两部分，一部分设置在第一孔K1内，另一部分设置在第一极41的表面，包裹第一极41的三个侧壁（其中一个侧壁称为端面），相比仅包括外电极的电容器，本实施例提供的方案，电容器可以包括内电极和外电极，在电容器长度一定的情况下，可以尽可能增大电容。
在一些实施例中，所述内电极可以沿垂直于所述衬底1方向延伸，覆盖所述第一孔K1的内壁各区域。
在一些实施例中，所述内电极可以填充所述第一孔K1直到所述第一孔K1被填满。
在一些实施例中，沿垂直于衬底1堆叠的同一垂直列的存储单元的电容器的内电极可以连接形成一体式结构。
在一些实施例中，沿垂直于衬底1堆叠的同一垂直列的存储单元的电容器的外电极可以通过原子层沉积的方式制作，连接形成一体式结构。
在一些实施例中，内电极和外电极分别可以是双层结构，即，所述内电极可以包括第一子电极和第一连接电极，所述第一子电极设置在所述介电层43和所述第一连接电极之间；所述外电极可以包括第二子电极和第二连接电极，所述第二子电极设置在所述介电层43和所述第二连接电极之间。第一子电极隔离介电层43和第一连接电极（即，第一连接电极不和介电层43不接触），第二子电极隔离介电层43和第二连接电极（即，第二子电极不和介电层43接触）。第二子电极和第二连接电极可以为不同的材料，第二连接电极用于将第二子电极连接到参考信号端，或者，第二连接电极用于与第一连接电极连接。第二子电极可以是TiN等适合做电容器电极的材料，第二连接电极可以是多晶硅等相比第二子电极电阻更小的导电材料。
在一些实施例中，第一连接电极填充所述第一孔K1，第一子电极位于所述第一连接电极和所述第一极之间分布在所述第一孔K1内壁上。
在一些实施例中，所述第一子电极可以为沿垂直于衬底1方向延伸的环形电极，所述第一连接电极可以为沿垂直于衬底1方向延伸的线状电极。
在一些实施例中，第二子电极可以沿着所述第一极41的外侧壁延伸。
在一些实施例中，同一电容器的所述第一子电极和所述第二子电极连接形成的一体式结构称为第一子层421，同一电容器的所述第一连接电极和所述第二源/漏电极连接形成的一体式结构称为第二子层422。即，所述第二极42可以包括第一子层421和第二子层422。所述第一子层422设置在所述第二子层421和所述介电层43之间，隔离所述第二子层421和所述介电层43，部分第一子层421和部分第二子层422形成所述内电极，部分第一子层421和部分第二子层422形成所述外电极。
在一些实施例中，所述半导体器件可以包括沿垂直于衬底1方向分布的多层存储单元阵列，每层存储单元阵列包括分别沿第一方向X和第二方向Y阵列分布的多行多列存储单元（此处的列为水平列，区别于前述的垂直列，一个垂直列包括分布于不同层的相同位置的一列存储单元，后续说明中，未指明为垂直列的，均指水平列），同层的存储单元中，将一组沿第一方向X分布的存储单元称为一行存储单元，将一组沿第二方向Y分布的存储单元称为一列存储单元，同一列且在不同层堆叠分布的多个存储单元的电容器的第二连接电极连接形成一体式结构，同一列且在不同层堆叠分布的多个存储单元的电容器的第二子电极连接形成一体式结构。
在一些实施例中，一体式结构的第二连接电极可以包括行方向（即第一方向X）相邻的两列存储单元之间的沟槽内的第一部分以及延伸到列方向(即第二方向Y)相邻两个存储单元之间的沟槽中的第二部分。第二连接电极可以为半导体器件提供支撑作用，从而无需额外设置支撑膜层。
在一些实施例中，所述内电极和所述外电极可以在堆叠的所述多个存储单元的顶部（即，堆叠的所述多个晶体管远离所述衬底1一侧）连接。
在一些实施例中，所述内电极和所述外电极在堆叠的所述多个晶体管远离所述衬底1一侧连接形成沿平行于衬底1方向延伸的面状膜层，且所述字线40、所述半导体层23、所述第二源/漏电极52在所述衬底1的正投影位于所述面状膜层在所述衬底1的正投影外。在制造半导体器件的过程中，通常先制备电容器，后制备字线、半导体层等，制备完成电容器后，需暴露出字线、半导体层等所在的区域，便于后续制备字线、半导体层等。
在一些实施例中，同一电容器的所述第一子电极和所述第二子电极在堆叠的所述多个存储单元的顶部连接形成一体式结构，同一电容器的所述第一连接电极和所述第二连接电极在堆叠的所述多个存储单元的顶部连接形成一体式结构。
在一些实施例中，所述第一极41和所述第一源/漏电极51可以连接形成一体式结构，或者二者共用为一个电极，该电极可以为在平行衬底1方向横向延伸的导线，比如，可以沿第一方向X延伸。
在一些实施例中，沿垂直于所述衬底1方向，所述第一源/漏电极51和第二源/漏电极52可以位于同一导电膜层并相互隔离。可以理解为第一源/漏电极51和第二源/漏电极52由同一个导电膜层图案化形成。一些实施例中，所述导电膜层与所述衬底1的上表面大约平行。但本公开实施例不限于此，所述第一源/漏电极51和所述第二源/漏电极52可以位于不同的导电膜层。
在一些实施例中，所述晶体管还可以包括栅电极26，不同层的晶体管的所述栅电极26可以为所述字线40的一部分。可以理解的是，字线40形成前后，无需单独制作栅电极26，在制作字线40后，其中字线40的一部分就起到栅电极26的作用。
在一些实施例中，所述第二孔K2的侧壁可以包括位于第一子孔的第一侧壁与所述第一侧壁连接的位于所述第二子孔的第二侧壁，所述第一侧壁形成相对于所述第二侧壁的凹槽，且该凹槽包括沿垂直于衬底1方向延伸的子侧壁，所述半导体层23在所述第二侧壁上连续延伸且从所述第二侧壁连续延伸至所述凹槽的沿垂直于衬底1方向延伸的子侧壁，且不分布在所述子侧壁上使得所述多个半导体层23在所述子侧壁断开。即，半导体层23沿垂直于衬底1方向的截面可以是分布在字线40两侧的两个U形，U型开口方向背离所述字线40。
在一些实施例中，所述半导体层23可以包括开口朝向所述第一源/漏电极51的第一凹槽231和开口朝向所述第二源/漏电极52的第二凹槽232，所述第一源/漏电极51填充所述第一凹槽231，所述第二源/漏电极52填充所述第二凹槽232。本实施例提供的方案，半导体层23可以和第一源/漏电极51、第二源/漏电极52的上表面、下表面以及侧壁接触，相比半导体层23仅与第一源/漏电极51、第二源/漏电极52侧壁接触的方案，可以增大接触面积，减小第一源/漏电极51、第二源/漏电极52与半导体层23之间的接触电阻。第一凹槽231和第二凹槽232可以是独立的两个凹槽，或者，半导体层23形成环绕所述字线40的连续的环形凹槽时，第一凹槽231可以是该环形凹槽与第一源/漏电极51接触的区域构成的凹槽，第二凹槽232可以是该环绕凹槽与第二源/漏电极52接触的区域构成的凹槽。
在一些实施例中，如图26A、26B和26C所示，所述半导体层23可以包括开口朝向所述第一源/漏电极51的第一凹槽231和开口朝向所述第二源/漏电极52的第二凹槽232，所述第一源/漏电极51填充所述第一凹槽231，所述第二源/漏电极52填充所述第二凹槽232，且所述第一源/漏电极51朝向所述字线40一侧的侧壁与所述半导体层23之间、所述第二源/漏电极52朝向所述字线40一侧的侧壁与所述半导体层23之间设置有连接层6。可以选择使得所述连接层6与所述半导体层23的接触电阻小于所述半导体层23直接与所述第一源/漏电极51、第二源/漏电极52接触时的接触电阻的材料，从而减小半导体层23与第一源/漏电极51、第二源/漏电极52之间的接触电阻。
在一些实施例中，所述半导体层23还可以包括开口方向背离所述字线40和所述第一源/漏电极51的第三凹槽233和第四凹槽234，所述第三凹槽233和所述第三凹槽234相对设置且开口方向背离；所述半导体器件还可以包括：填充所述第三凹槽233和所述第四凹槽234的阻挡层7。第三凹槽233和第四凹槽234可以是独立的两个凹槽，或者，半导体层23形成环绕所述字线40的连续的环形凹槽时，阻挡层7包括独立的两部分，第三凹槽233可以是该环形凹槽与其中一部分阻挡层7接触的区域构成的凹槽，第二凹槽232可以是该环绕凹槽与另一部分阻挡层7接触的区域构成的凹槽。
在一些实施例中，所述阻挡层7可以仅设置在所述第三凹槽233和所述第四凹槽234内。
在一些实施例中，所述阻挡层7可以与所述第一源/漏电极51、第二源/漏电极52连接。
在一些实施例中，填充在不同层的晶体管所述半导体层23的第三凹槽233和第四凹槽234的所述阻挡层7相互间隔，即填充在不同层的晶体管所述半导体层23的第三凹槽233和第四凹槽234的所述阻挡层7物理上断开。
在一些实施例中，所述第一极41的区域可以包括多个所述第一孔K1（即，一个第一极41上设置有多个第一孔K1），且所述多个第一孔K1可以沿所述第一极41和第一源/漏电极51形成的一体式结构的延伸方向排列，比如沿第一方向X排列。但本公开实施例不限于此，多个第一孔K1可以按其他方式排列。各第一孔K1中设置有与所述第一极41相绝缘的第二极42，该第一孔K1中的第二极42为内电极。不同孔中的各内电极电连接，具体可以通过内电极的顶端电连接。
在一些实施例中，在平行于所述衬底1的平面上，所述第一孔K1的截面形状包括但不限于：圆形、椭圆形或者方形。
在一些实施例中，所述晶体管还可以包括：设置在所述字线40和所述半导体层23之间的栅极绝缘层24；
所述第二孔K2中从内到外依次分布有所述字线40、环绕所述字线40侧壁的所述栅极绝缘层24、环绕所述栅极绝缘层24侧壁不同区域的所述多个半导体层23；
不同层的多个晶体管的栅极绝缘层24可以连接形成一体式结构。但本公开实施例不限于此，不同层的多个晶体管的栅极绝缘层24可以断开。
在一些实施例中，所述第一子孔沿平行于所述第一源/漏电极51的延伸方向的孔径可以大于所述第一子孔沿垂直于所述第一源/漏电极51的延伸方向的孔径。
如图1A所示，同层的存储单元形成分别沿第一方向X和第二方向Y分布的存储单元阵列，每层还可以包括：位线30，所述位线30与一层中同一列的晶体管的所述第二源/漏电极52连接。图1A中示出了每层包括三行两列存储单元，但本公开实施例不限于此，每层可以包括其他行数和列数的存储单元，比如，可以只包括一个存储单元。aa'方向可以平行于第一方向X，bb’方向可以平行于第二方向Y。
在一些实施例中，相邻两列的存储单元的晶体管的第二源/漏电极52可以连接到同一位线30。
在一些实施例中，所述晶体管的第二源/漏电极52可以是该第二源/漏电极52所连接的位线30的一部分。比如，位线30为直线，所述直线的侧壁与所述半导体层23连接，或者，位线30具有一体式设计的分支，所述分支与所述半导体层23连接，其中，所述分支的延伸方向与所述位线30的延伸方向交叉，如大约垂直。
所述分支可以是在位线30的一个侧壁上的多个分支，或同时在两个侧壁上的多个分支，每个分支对应会形成一个晶体管或一个存储单元。
在一些实施例中，所述位线30可以沿第二方向Y延伸。
在一些实施例中，所述第一源/漏电极51可以沿第一方向X延伸。
在一些实施例中，所述第一极41、所述第一源/漏电极51、所述第二源/漏电极52同层设置，且所述第一源/漏电极41、第二源/漏电极42在所述第二孔K2处断开。即，可以通过一次图案化工艺形成所述第一极41、第一源/漏电极51和第二源/漏电极52。该处的同层设置可以理解为由同一个所述导电层经图案化工艺形成的位于同一层的膜层。一次图案化工艺至少可以理解为使用一个掩膜同时形成不同的图案。
下面通过本实施例半导体器件的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
在一示例性实施例中，所述半导体器件的制造过程可以包括：
101) 在衬底1上依次交替沉积第一绝缘薄膜和牺牲层薄膜形成多个堆叠结构。图2A为所述衬底1的平面示意图，图2B为所述堆叠结构沿垂直于衬底方向的截面图。如图2A所示，所述衬底1上可以包括有源区域100和设置在所述有源区域100两侧的两个电容区域200，所述多个堆叠结构设置在所述有源区域100和所述电容区域200。如图2B所示，所述堆叠结构可以包括交替设置的第一绝缘层9和牺牲层11的堆叠。
在一些实施例中，衬底1可以是半导体衬底、支撑结构上的基础半导体层、金属电极或具有形成在其上的一个或多个层、结构或区域的半导体衬底。衬底可以是常规的硅衬底或包括半导体材料层的其他体衬底。
在一些实施例中，所述第一绝缘薄膜可以是low-K介质层，即介电常数不大于3.9的介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。多层第一绝缘层9的材料可以相同或不同。
在一些实施例中，所述牺牲层薄膜包括与所述第一绝缘薄膜的刻蚀选择比较大的膜层，包括但不限于SiN（氮化硅）。本实施例中，制造堆叠结构时不沉积导电薄膜，在后续过程中刻蚀该堆叠结构时，比刻蚀绝缘薄膜和导电薄膜形成的堆叠结构，能更容易形成光滑垂直的表面，更好的控制器件结构，器件性能更稳定。
在一些实施例中，可以利用化学气相沉积方法沉积所述第一绝缘薄膜和牺牲层薄膜。
图2B中示出的堆叠结构包括四层第一绝缘层9和三层牺牲层11，仅为示例，在其他实施例中，所述堆叠结构可以包括更多或更少层交替设置的第一绝缘层9和牺牲层11。
102）刻蚀所述多个堆叠结构，形成预设图形；
所述刻蚀所述多个堆叠结构，形成预设图形可以包括：
利用第一道掩膜，定义出有源区图形，该有源区图形即为预设图形；
刻蚀所述多个堆叠结构，形成贯穿所述多个堆叠结构的多个第一沟槽T1；所述多个第一沟槽T1使得所述第一绝缘层9和牺牲层11形成预设图形；所述牺牲层11的预设图形包括后续待形成的晶体管的第一源/漏电极51和第二源/漏电极52的图形，以及位线30的图形，还包括，电容器的第一极41的图形；所述牺牲层11的预设图形可以包括多个第一子部111和连接所述第一子部111的第二子部112，所述第一子部111可以沿第一方向X延伸，第二子部112可以沿第二方向Y延伸；第一子部111所在的区域称为存储单元区，第二子部112所在的区域称为位线区；
沉积第二绝缘薄膜并磨平，形成填充多个所述第一沟槽T1的第二绝缘层13；所述第二绝缘层13可以和最顶层的第一绝缘层9齐平。如图3所示，图3为形成预设图形后所述牺牲层11所在膜层沿平行于衬底1方向的截面图。第一方向X和第二方向Y可以交叉。在一些实施例中，第一方向X和第二方向Y可以垂直。
在一些实施例中，所述第二绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。
103）同时或先后形成第一孔K1和第二孔K2；
所述同时形成第一孔K1和第二孔K2可以包括：
利用第二道掩膜，定义出第一孔K1和第二孔K2的图形；
刻蚀所述多个堆叠结构，形成贯穿所述多个堆叠结构的多个第一孔K1和多个第二孔K2，所述第一孔K1位于所述电容区域200，所述第二孔K2位于所述有源区域100，如图4所示，图4为形成第一孔K1和第二孔K2后所述牺牲层11所在膜层沿平行于衬底1方向的截面图。所述第一孔K1沿垂直于所述衬底1方向延伸，所述第二孔K2沿垂直于所述衬底1方向延伸。
在一些实施例中，所述第一子部111可以包括一个第一孔K1和一个第二孔K2；但本公开实施例不限于此，所述第一子部111可以包括更多第一孔K1，比如，可以包括两个第一孔K1，所述两个第一孔K1可以沿所述第一子部111的延伸方向（即第一方向X）排列。但本公开实施例不限于此，存在多个第一孔K1时，多个第一孔K1的排列方式不限定。
在一些实施例中，所述第一孔K1在平行于衬底1方向的截面可以是方形、圆形或者椭圆形等。
在一些实施例中，存在多个第一孔K1时，所述多个第一孔K1的大小和形状可以相同，或者，不同。
在一些实施例中，可以使用干法刻蚀所述多个堆叠结构形成第一孔K1和第二孔K2。
本实施例中，通过一次图案化工艺同时形成第一孔K1和第二孔K2，减少工艺步骤降低成本等。但本公开实施例不限于此，可以通过多次图案化工艺分别形成第一孔K1和第二孔K2。一次图案化工艺至少可以理解为使用一个掩膜同时形成第一孔K1和第二孔K2的图案。
104）形成虚设电极8；
所述形成虚设电极8可以包括：在形成前述结构的衬底1上沉积虚设层薄膜，磨平形成填充所述第一孔K1和第二孔K2的虚设电极8，如图5所示，图5为形成虚设电极8后所述牺牲层11所在膜层沿平行于衬底1方向的截面图。所述虚设电极8可以作为虚设字线（dummyWL），对字线40所在区域进行保护。所述虚设电极8可以和最顶层的第一绝缘层9齐平。
在一些实施例中，所述虚设层薄膜可以是不同于所述第一绝缘薄膜、所述第二绝缘薄膜的材料，比如，可以是多晶硅（poly）、硅氧碳陶瓷（SiOC）等。
105）刻蚀去除第二绝缘层13，形成导电层12；
所述刻蚀去除第二绝缘层13，形成导电层12可以包括：
再次使用所述第一道掩膜，通过干法刻蚀去除位于多个所述第一沟槽T1的第二绝缘层13；
通过所述第一沟槽T1进行湿法刻蚀去除所述牺牲层11；
在形成前述结构的所述衬底1上沉积第一导电薄膜，磨平使得第一导电薄膜与最顶层的第一绝缘层9齐平；所述第一导电薄膜可以填充多个所述第一沟槽T1，或者，不完全填充多个所述第一沟槽T1，仅覆盖所述第一沟槽T1的底壁和侧壁；
再次使用所述第一道掩膜，通过干法刻蚀去除多个所述第一沟槽T1中的第一导电薄膜，形成导电层12；如图6所示，图6为形成导电层12后所述导电层12所在膜层沿平行于衬底1方向的截面图。所述导电层12填充形成预设图形后的牺牲层11所在的区域。所述导电层12可以包括多个第一导电部121和连接第一导电部121的第二导电部122，其中，第一导电部121可以沿第一方向X延伸，第二导电部122可以沿第二方向Y延伸，第一导电部121所在的区域即第一子部111所在的区域，第二导电部122所在的区域即第二子部112所在的区域。所述第一导电部121后续可以形成晶体管的第一源/漏电极51和电容器的第一极41，所述第二导电部122后续可以形成晶体管的第二源/漏电极52，以及，形成位线30。
或者，第一导电部121后续可以形成晶体管的第一源/漏电极51和第二源/漏电极52、电容器的第一极41，第二导电部122后续可以形成位线30。
在另一示例性实施例中，当第一沟槽T1未被所述第一导电薄膜完全填充时，可以通过湿法刻蚀去除位于所述第一沟槽T1中的第一导电薄膜。
在一些实施例中，所述第一导电薄膜可以是如下导电材料：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
或者，可以是多晶硅材料、导电掺杂半导体材料等，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
106）形成第三绝缘层14，刻蚀去除位于第一孔K1的虚设电极8；
所述形成第三绝缘层14，刻蚀去除位于第一孔K1的虚设电极8可以包括：
在形成前述结构的衬底1上沉积第三绝缘薄膜并磨平，形成第三绝缘层14；第三绝缘层14与最顶层的第一绝缘层9齐平；
利用第三道掩膜，打开电容区域200，刻蚀去除电容区域200的第三绝缘层14；即去除位于电容区域200的多个第一沟槽T1中的第三绝缘层14；
湿法刻蚀去除位于第一孔K1的虚设电极8，如图7所示，图7为去除第一孔K1中的虚设电极8后所述导电层12所在膜层沿平行于衬底1方向的截面图。
在一些实施例中，所述第三绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。
107）形成介电层43、第二极42和第五绝缘层16；
所述形成介电层43、第二极42和第五绝缘层16可以包括：
在形成上述结构的衬底1中依次沉积介质薄膜和导体材料，分别形成介电层43和第二极42，所述介电层43覆盖导电层12暴露出的区域，即所述第一孔K1的侧壁和底壁，以及，所述第一导电部121远离所述第二导电部122一侧的端面和与所述端面的距离小于等于预设距离的沿垂直于衬底1方向延伸的两个侧壁；所述第二极42填充所述第一孔K1和位于所述电容区域200的多个沟槽T1，所述第二极42通过所述介电层43与所述第一导电部121绝缘。所述第二极42包裹所述第一导电部121远离所述第二导电部122一侧的端面和与所述端面的距离小于等于预设距离的沿垂直于衬底1方向延伸的两个侧壁。即，包裹第一极41远离所述第二导电部122一侧的端面和与所述端面相邻的沿垂直于衬底1方向延伸的两个侧壁。
再次使用所述第三道掩膜，刻蚀去除位于有源区域100的介电层43和第二极42，该刻蚀停止在最顶层的第一绝缘层9上，暴露出沉积在第二孔K2中的虚设电极8的上表面（远离衬底1一侧的表面）；
沉积第五绝缘薄膜并磨平，形成覆盖所述有源区域100的第五绝缘层16，如图8A、图8B所示，图8A为一示例性实施例提供的形成介电层43、第二极42和第五绝缘层16后沿平行于衬底1方向的截面示意图（导电层12所在膜层），图8B为沿图8A中aa’方向的示意图，磨平时，所述第五绝缘层16远离衬底1一侧的表面与所述第二极42远离衬底1一侧的表面齐平。如图8A所示，可以看到，第二极42可以包括设置在各第一孔K1内的内电极，和包裹第一极41的端面和两个侧壁的外电极，外电极包裹外两个侧壁的整个区域。如图8B所示，内电极和外电极可以在半导体器件的顶部连接，内电极和外电极通过顶部的平行于衬底方向延伸的面状膜层连接，该面状膜层具有开口，暴露出有源区域100。
在一些实施例中，所述第二极42可以包括第一子层421和第二子层422，可以在形成介电层43后，在所述衬底1上先沉积第一子导电薄膜，形成第一子层421；再沉积第二子导电薄膜，形成第二子层422，且所述第二子层422填充第一孔K1和位于所述电容区域200的多个第一沟槽T1。所述第一子层421覆盖所述介电层43，所述第二子层422覆盖所述第一子层421。所述第二子层422连接所述第一子层421。
在一些实施例中，可以通过原子层沉积（Atomic Layer Deposition，ALD）方式沉积所述介质薄膜和导体材料。
在一些实施例中，所述介质薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪（HfO2）、氧化铝（Al2O3），铪铝氧化物（HfAlO），铪镧氧化物（HfLaO）、锆的氧化物（ZrO2）等高K材料。
在一些实施例中，所述第一子导电薄膜包括但不限于以下至少之一或其组合：
金属或合金，比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属，可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如掺锡的氧化铟（ITO）、掺铟的氧化锌（IZO）、铟的氧化物（InO）、掺铝氧化锌（Al-doped ZnO，AZO）、氧化铱(IrOx)、氧化钌(RuOx)等金属氧化物导电材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料。
在一些实施例中，所述第二子导电薄膜包括但不限于金属、金属合金、多晶硅、硅掺杂导电层，金属氧化物导电层等。所述第一子导电薄膜与第二子导电薄膜相比，可以是粘合性能更好的膜层，以增强第二极42与介电层43之间的粘合性。
在一些实施例中，所述第五绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。
108）形成第二沟槽T2；
所述形成第二沟槽T2可以包括：利用第四道掩膜打开第二沟槽T2所在区域，利用干法刻蚀从顶层刻蚀至底层（不包括衬底1），形成第二沟槽T2；如图9A、9B所示，其中，图9A为形成第二沟槽T2后导电层12所在膜层沿平行于衬底1方向的截面图；图9B为沿图9A中bb’方向的截面图。
所述第二沟槽T2暴露所述第一导电部121靠近第二孔K2的侧壁，且所述第二沟槽T2沿所述第一导电部121的延伸方向的尺寸大于所述第二孔K2沿所述第一导电部121的延伸方向的尺寸，便于后续刻蚀导电层12以暴露虚设电极8朝向第二沟槽T2一侧的侧壁。所述第二沟槽T2不暴露所述第二导电部122。所述第二沟槽T2位于有源区域100，且位于电容区域200外。
109）刻蚀导电层12；
所述刻蚀导电层12可以包括：通过所述第二沟槽T2湿法横向刻蚀所述导电层12，以暴露所述虚设电极8朝向所述第二沟槽T2一侧的侧壁，此时第二沟槽T2位于导电层12的区域被扩大；所述虚设电极8朝向所述第二沟槽T2一侧的侧壁被全部暴露，且所述第一导电部121被刻蚀的区域沿所述第一导电部121的延伸方向的尺寸大于所述第二孔K2沿所述第一导电部121的延伸方向的尺寸，使得所述第一源/漏电极51和第二源/漏电极52断开。如图10A、图10B所示，其中，图10A为刻蚀导电层12后导电层12所在膜层沿平行于衬底1方向的截面图；图10B为沿图10A中bb’方向的截面图。
110）形成阻挡层7；
所述形成阻挡层7可以包括：在形成前述结构的衬底1上沉积阻挡层薄膜，磨平形成阻挡层7；所述阻挡层7覆盖所述第二沟槽T2的底壁和侧壁，且未完全填充所述第二沟槽T2，即，在底壁和侧壁覆盖预设厚度的阻挡层7，阻挡层7具有开口方向朝向远离所述衬底1一侧的开口，如图11A和图11B所示，其中，图11A为形成阻挡层7后导电层12所在膜层沿平行于衬底1方向的截面图；图11B为沿图11A中bb’方向的截面图。
在一些实施例中，所述阻挡层薄膜可以是不同于所述第一绝缘薄膜的low-K介质层，比如掺氮或掺碳的二氧化硅等。所述阻挡层7和所述虚设电极8之间具有高刻蚀选择比，便于后续刻蚀第二孔K2中的虚设电极8时，保护其他膜层。
111）形成第四绝缘层15；
所述形成第四绝缘层15可以包括：在所述第二沟槽T2中沉积第四绝缘薄膜并磨平，形成填充所述第二沟槽T2的第四绝缘层15，所述第四绝缘层15远离衬底1一侧的表面与最顶层的第一绝缘层9远离衬底1一侧的表面齐平，如图12A和图12B所示，其中，图12A为形成第四绝缘层15后导电层12所在膜层沿平行于衬底1方向的截面图；图12B为沿图12A中bb’方向的截面图。
112）去除位于第二孔K2中的虚设电极8；
所述去除位于第二孔K2中的虚设电极8可以包括：通过湿法刻蚀去除位于第二孔K2中的虚设电极8，如图13A和图13B所示，其中，图13A为去除虚设电极8后导电层12所在膜层沿平行于衬底1方向的截面图；图13B为沿图13A中bb’方向的截面图。去除第二孔K2中的虚设电极8后，即可在第二孔K2中形成半导体层23、栅极绝缘层24和字线40。
113）刻蚀第一绝缘层9；
所述刻蚀第一绝缘层9可以包括：湿法横向刻蚀第一绝缘层9，使得所述第二孔K2位于所述导电层12的第二子孔K22的孔径小于所述第二孔K2位于所述第一绝缘层9的第一子孔K21的孔径，便于后续在第二孔K2的外部刻蚀去除晶体管间的半导体层23，消除寄生晶体管，如图14A、图14B和图14C所示，其中，图14A为刻蚀第一绝缘层9后导电层12所在膜层沿平行于衬底1方向的截面图，图14B为沿图14A中aa’方向的截面图，图14C为沿图14A中bb’方向的截面图。bb’方向，刻蚀第一绝缘层9停止在阻挡层7，从而可以通过阻挡层7限定第二孔K2沿bb’方向的大小，实现对第二孔K2的精确控制。
在一些实施例中，沿平行于aa’方向横向刻蚀的第一绝缘层9的第一宽度可以大于沿平行于bb’方向横向刻蚀的第一绝缘层9的第二宽度，即在平行于aa’方向刻蚀量多，bb’方向刻蚀量少，aa’方向刻蚀量多，后续在需要暴露半导体层23时，需要刻蚀掉的第一绝缘层9少，工艺更方便。bb'方向刻蚀量少，可以减小器件尺寸，便于提高器件密度。
114）形成半导体层23、栅极绝缘层24和字线40；
所述形成半导体层23、栅极绝缘层24和字线40可以包括：
在形成上述结构的衬底1上依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，磨平，形成半导体层23、栅极绝缘层24和字线40；如图15A、图15B、和图15C所示，其中，图15A为形成半导体层23、栅极绝缘层24和字线40后沿平行于衬底1方向的截面图（导电层12所在膜层），图15B为沿图15A中aa’方向的截面图，图15C为沿图15A 中bb’方向的截面图。每层晶体管的栅电极26为字线40的一部分。
所述半导体层23可以覆盖所述第二孔K2的底壁和侧壁，所述字线40填充所述第二孔K2，所述栅极绝缘层24设置在所述半导体层23和所述字线40之间使得半导体层23和字线40绝缘。
在一些实施例中，可以通过ALD方式沉积所述半导体薄膜、所述栅绝缘薄膜和所述栅电极薄膜。
在本公开的示例性实施例中，所述半导体层23的材料可以为带隙小于2eV的硅或多晶硅等材料，或者，可以是宽带隙材料，比如带隙大于2eV的金属氧化物材料。
举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。
一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的一或多者：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓（InGaO）、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金（InAlZnO）、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10-15A，由此可以改善动态存储器的工作性能。
上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。
在本公开的示例性实施例中，所述栅极绝缘层24的材料可以包含一层或多层High-K介质材料。在一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪（HfO2）、氧化铝（Al2O3），铪铝氧化物（HfAlO），铪镧氧化物（HfLaO）、锆的氧化物（ZrO2）等高K材料。
在一些实施例中，栅电极薄膜可以是如下不同类型材料中的一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）、掺铝氧化锌（Aluminum doped Zinc Oxide，AZO）等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
或者，可以是多晶硅材料、导电掺杂半导体材料等，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
115）暴露位于所述第一子孔K21内与所述阻挡层7连接的半导体层23的侧壁；
所述暴露位于所述第一子孔K21内与所述阻挡层7连接的半导体层23的侧壁可以包括：
干法刻蚀去除第二沟槽T2中的第四绝缘层15，以及，干法刻蚀去除部分阻挡层7，暴露位于所述第一子孔K21内与所述阻挡层7连接的半导体层23的侧壁（阻挡层7刻蚀去除后，被暴露的半导体层23的该侧壁不连接阻挡层7），被暴露的半导体层23的侧壁为平行于第一导电部121的延伸方向的侧壁，此时，位于第二子孔K22内的半导体层23被阻挡层7保护，如图16A、图16B所示，其中，图16A为暴露半导体层23后沿平行于衬底1方向的截面图（导电层12所在膜层），图16B为沿图16A中 bb’方向的截面图。此时，位于第一子孔K21内的半导体层23仅被暴露了一部分，还有两个侧壁未被暴露。另外，阻挡层7仅保留平行于aa’方向的侧壁，垂直于aa’方向的侧壁被刻蚀掉，如图16A所示。
116）暴露位于所述第一子孔K21内与所述第一绝缘层9连接的半导体层23的侧壁；
所述暴露位于所述第一子孔K21内与所述第一绝缘层9连接的半导体层23的侧壁可以包括：通过第二沟槽T2(上一步去除了第二沟槽T2中的第四绝缘层15)湿法刻蚀第一绝缘层9，暴露位于所述第一子孔K21内与所述第一绝缘层9连接的半导体层23的侧壁；如图17A、17B和图17C所示，图17A为暴露半导体层23后沿平行于衬底1方向的截面图（导电层12所在膜层），图17B为沿图17A中aa’方向的截面图，图17C为沿图17A中bb’方向的截面图。此时，位于第一子孔K21内的半导体层23均已暴露。位于第二子孔K22内的半导体层23未暴露。
117）刻蚀去除位于第一子孔K21内的所述半导体层23。
刻蚀去除位于第一子孔K21内的所述半导体层23可以包括：通过湿法刻蚀去除位于第一子孔K21内的所述半导体层23；不同层的半导体层23之间断开；
在形成前述结构的衬底1上沉积第六绝缘薄膜后磨平，形成第六绝缘层17；所述第六绝缘层17填充所述第二沟槽T2和所述第一绝缘层9、半导体层23被刻蚀的区域，如图18A、图18B和图18C所示，其中，图18A为刻蚀半导体层23后沿平行于衬底1方向的截面图（导电层12所在膜层），图18B为沿图18A中aa’方向的截面图，图18C为沿图18A中bb’方向的截面图。
在一些实施例中，所述第六绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。
本实施例提供的半导体器件的制造方法，使用绝缘层和牺牲层进行堆叠替代绝缘层和导电层的堆叠，便于多层结构的高深宽比的刻蚀，降低工艺难度，降低成本。另外，掩膜图形或掩膜版可以重复使用，减少了使用的掩膜数量，降低成本。另外，一次性形成电容器的图形和垂直晶体管的孔的图形，避免了多次叠层刻蚀。且电容器包括内电极和外电极，在电容器总长度一定的情况下，增大了电容器面积，增大了电容。另外，从沟道的外侧去除寄生沟道，相比从沟道的内侧去除寄生沟道，工艺更简单，且不易损伤沟道，提高了器件性能。
在另一示例性实施例中，所述半导体层23和第一源/漏电极51、第二源/漏电极52之间可以设置连接层，以降低半导体层23和第一源/漏电极51、第二源/漏电极52之间的接触电阻。
在一示例性实施例中，所述半导体器件的制造过程可以包括：
201）至212），同步骤101）至112）；
213）横向刻蚀导电层12；
所述横向刻蚀导电层12可以包括：沿平行于所述第一源/漏电极51的延伸方向横向刻蚀所述导电层12预设宽度，使得所述第二子孔K22沿平行于所述第一源/漏电极51的延伸方向的孔径扩大（大于第一子孔K21沿平行于所述第一源/漏电极51的延伸方向的孔径），第二子孔K22沿垂直于所述第一源/漏电极51的延伸方向的孔径维持不变(与第一子孔K21的孔径沿垂直于所述第一源/漏电极51的延伸方向的孔径一致)，如图19A、图19B和图19C所示，其中，图19A为横向刻蚀导电层12后沿平行于衬底1方向的截面图（导电层12所在膜层），图19B为沿图19A中aa’方向的截面图，图19C为沿图19A中bb’方向的截面图。所述预设宽度可以根据连接层6的宽度设置，后续连接层6即设置在导电层12被刻蚀的区域。
214）形成连接层6；
所述形成连接层6可以包括：在形成前述结构的衬底1上沉积第三导电薄膜，形成连接层6，所述连接层6覆盖所述第二孔K2的底壁和侧壁，如图20A、图20B和图20C所示，其中，图20A为形成连接层6后沿平行于衬底1方向的截面图（导电层12所在膜层），图20B为沿图20A中aa’方向的截面图，图20C为沿图20A中bb’方向的截面图。
在一些实施例中，所述第三导电薄膜可以包括但不限于：TiN等与半导体层23接触电阻小的材料。
215）刻蚀部分连接层6；
所述刻蚀部分连接层6可以包括：干法刻蚀所述连接层6，仅保留位于所述导电层12侧壁的连接层6，去除位于所述第二孔K2中其余侧壁以及底壁的连接层6，如图21A、图21B和图21C所示，图21A为刻蚀部分连接层6后沿平行于衬底1方向的截面图（导电层12所在膜层），图21B为沿图21A中aa’方向的截面图，图21C为沿图21A中bb’方向的截面图。可以看到，aa’方向的截面图中，仅第一源/漏电极51和第二源/漏电极52侧壁上存在连接层6，其余位置无连接层6，bb’方向的截面图中，无连接层6。
216）刻蚀第一绝缘层9；
所述刻蚀第一绝缘层9可以包括：湿法横向刻蚀第一绝缘层9，使得所述第二孔K2位于所述导电层12的第二子孔K22的孔径小于所述第二孔K2位于所述第一绝缘层9的第一子孔K21的孔径，便于后续在第二孔K2的外部刻蚀去除晶体管间的半导体层23，消除寄生晶体管，如图22A、图22B和图22C所示，其中，图22A为刻蚀第一绝缘层9后导电层12所在膜层沿平行于衬底1方向的截面图，图22B为沿图22A中aa’方向的截面图，图22C为沿图22A中bb’方向的截面图。bb’方向，刻蚀第一绝缘层9时停止在阻挡层7，从而可以通过阻挡层7限定第二孔K2沿bb’方向的大小，实现对第二孔K2的精确控制。
在一些实施例中，沿平行于aa’方向横向刻蚀的第一绝缘层9的第一宽度可以大于沿平行于bb’方向横向刻蚀的第一绝缘层9的第二宽度，即在平行于aa’方向刻蚀量多，bb’方向刻蚀量少，aa’方向刻蚀量多，后续在需要暴露半导体层23时，需要刻蚀掉的第一绝缘层9少，工艺更方便。bb'方向刻蚀量少，可以减小器件尺寸，便于提高器件密度。
217）形成半导体层23、栅极绝缘层24和字线40；
所述形成半导体层23、栅极绝缘层24和字线40可以包括：
在形成上述结构的衬底1上依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，磨平，形成半导体层23、栅极绝缘层24和字线40；如图23A、图23B、和图23C所示，其中，图23A为形成半导体层23、栅极绝缘层24和字线40后沿平行于衬底1方向的截面图（导电层12所在膜层），图23B为沿图23A中aa’方向的截面图，图23C为沿图23A 中bb’方向的截面图。每层晶体管的栅电极26为字线40的一部分。
所述半导体层23可以覆盖所述第二孔K2的底壁和侧壁，所述字线40填充所述第二孔K2，所述栅极绝缘层24设置在所述半导体层23和所述字线40之间使得半导体层23和字线40绝缘。
在一些实施例中，可以通过ALD方式沉积所述半导体薄膜、所述栅绝缘薄膜和所述栅电极薄膜。
在本公开的示例性实施例中，所述半导体层23的材料、栅极绝缘层24的材料、字线40的材料可以参考前一实施例，不再赘述。本实施例中，半导体层23与第一源/漏电极51之间设置有连接层6，半导体层23与第二源/漏电极52之间设置有连接层6，可以降低半导体层23与第一源/漏电极51、第二源/漏电极52之间的接触电阻。
218）暴露位于所述第一子孔K21内与所述阻挡层7连接的半导体层23的侧壁；
所述暴露位于所述第一子孔K21内与所述阻挡层7连接的半导体层23的侧壁可以包括：
干法刻蚀去除第二沟槽T2中的第四绝缘层15，以及，干法刻蚀去除部分阻挡层7，暴露位于所述第一子孔K21内与所述阻挡层7连接的半导体层23的侧壁（阻挡层7刻蚀去除后，被暴露的半导体层23的该侧壁不连接阻挡层7），被暴露的半导体层23的侧壁为平行于第一导电部121的延伸方向的侧壁，此时，位于第二子孔K22内的半导体层23被阻挡层7保护，如图24A、图24B、图24C所示，其中，图24A为暴露半导体层23后沿平行于衬底1方向的截面图（导电层12所在膜层），图24B为沿图24A中aa’方向的截面图，图24C为沿图24A中 bb’方向的截面图。此时，位于第一子孔K21内的半导体层23仅被暴露了一部分，还有两个侧壁未被暴露，如图24B所示，aa’方向的位于第一子孔21内的半导体层23的两个侧壁未暴露。另外，阻挡层7仅保留平行于aa’方向的侧壁，垂直于aa’方向的侧壁被刻蚀掉，如图24A所示。
219）暴露位于所述第一子孔K21内与所述第一绝缘层9连接的半导体层23的侧壁；
所述暴露位于所述第一子孔K21内与所述第一绝缘层9连接的半导体层23的侧壁可以包括：通过第二沟槽T2(上一步去除了第二沟槽T2中的第四绝缘层15)湿法刻蚀第一绝缘层9，暴露位于所述第一子孔K21内与所述第一绝缘层9连接的半导体层23的侧壁；如图25A、25B和图25C所示，图25A为暴露半导体层23后沿平行于衬底1方向的截面图（导电层12所在膜层），图25B为沿图25A中aa’方向的截面图，图25C为沿图25A中bb’方向的截面图。此时，位于第一子孔K21内的半导体层23均已暴露。
220）刻蚀去除位于第一子孔K21内的所述半导体层23。
所述刻蚀去除位于第一子孔K21内的所述半导体层23可以包括：通过湿法刻蚀去除位于第一子孔K21内的所述半导体层23；不同层的半导体层23之间断开；
在形成前述结构的衬底1上沉积第六绝缘薄膜后磨平，形成第六绝缘层17；所述第六绝缘层17填充所述第二沟槽T2和所述第一绝缘层9、半导体层23被刻蚀的区域，如图26A、图26B和图26C所示，其中，图26A为刻蚀半导体层23后沿平行于衬底1方向的截面图（导电层12所在膜层），图26B为沿图26A中aa’方向的截面图，图26C为沿图26A中bb’方向的截面图。
本实施例提供的方案，通过在半导体层和晶体管的电极之间设置连接层，可以降低半导体层和晶体管的电极之间的接触电阻。
本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层沿着垂直所述衬底方向延伸；与所述多个晶体管一一对应的多个电容器，所述电容器连接对应的晶体管；所述电容器包括第一极和第二极；所述晶体管包括第一源/漏电极、第二源/漏电极和环绕所述字线侧壁的半导体层，所述第一源/漏电极连接对应的所述电容器的所述第一极；所述半导体器件的制造方法包括：
在衬底上形成交替堆叠的第一绝缘层和牺牲层的堆叠结构；
对所述堆叠结构进行图案化处理，形成沿第二方向延伸的位线区和沿第一方向延伸且沿所述第二方向间隔的多个存储单元区；任意相邻两个所述存储单元区之间具有沿所述第一方向延伸的贯穿所述堆叠结构的沟槽；
在所述存储单元区形成至少一个贯通所述堆叠结构的第一孔并在所述第一孔内填充虚设电极；
在任意相邻两个存储单元区之间的沟槽内进行横向刻蚀，去除每个所述牺牲层露出对应区域的虚设电极；
将去除掉的每个牺牲层所在区域替换为导电层，使得所述第一绝缘层与所述导电层交替堆叠，且所述导电层环绕所述虚设电极；
去除所述虚设电极，露出所述第一孔，在所述第一孔的侧壁形成所述电容器的介电层，在形成有所述介电层的第一孔内形成所述电容器的所述第二极的内电极；
在所述存储单元区靠近所述位线区形成第二孔，所述第二孔内形成所述晶体管的所述半导体层、栅极绝缘层和所述字线。
本实施例提供的方案，通过使用绝缘层和牺牲层进行堆叠替代绝缘层和导电层的堆叠，便于多层结构的高深宽比的刻蚀，降低工艺难度，降低成本，另外，通过在第一孔内设置第二极，可以减小电容器占用的面积，从而减小半导体器件面积，提高半导体器件密度。
在一些实施例中，可以通过一次图案化工艺形成所述第一孔和所述第二孔。本公开实施例提供的方案，相比无第一孔的半导体器件，无需为第一孔增设额外工艺，避免多次刻蚀堆叠结构，降低成本。但本公开实施例不限于此，可以通过多次图案化工艺分别形成所述第一孔和所述第二孔。
在一些实施例中，所述将去除掉的每个牺牲层所在区域替换为导电层包括：
沉积导电薄膜，所述导电薄膜填充所述牺牲层所在区域和所述沟槽；
干法刻蚀去除所述沟槽中的导电薄膜形成所述导电层；
或者，沉积导电薄膜，所述导电薄膜填充所述牺牲层所在区域，且覆盖所述沟槽的侧壁和底壁；
湿法刻蚀去除所述沟槽中的导电薄膜形成所述导电层。
在一些实施例中，所述导电层包括所述电容器的第一极，所述方法还包括：暴露所述第一极的外侧壁，所述外侧壁包括所述第一极远离所述位线区的端面和与所述端面相邻的两个侧壁，所述端面和两个侧壁均沿着垂直所述衬底的方向延伸，形成环绕所述第一极的所述端面和所述两个侧壁的所述第二极的外电极，以及，形成设置在所述第一极的外侧壁和所述外电极之间的介电层。本实施例提供的方案，电容器可以包括外电极和内电极，相比只包括外电极的方案，可以增大电容器的电极面积，增大电容，且无需额外增加电容器占用的面积。
本公开实施例还提供了一种电子设备，包括前述任一实施例所述的半导体器件，或者，前述任一实施例所述的半导体器件制造方法制造的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (17)

1.一种半导体器件，其特征在于，包括：垂直于衬底方向堆叠的多个存储单元，所述多个存储单元包括：
多个晶体管，分布于不同层沿着垂直所述衬底方向堆叠；
字线，贯穿所述不同层沿着垂直所述衬底方向延伸；
与所述多个晶体管一一对应连接的多个电容器；所述电容器包括第一极和第二极；所述晶体管包括第一源/漏电极、第二源/漏电极和环绕所述字线侧壁的半导体层；所述第一源/漏电极连接对应的所述电容器的所述第一极；
沿着垂直所述衬底的方向交替分布的第一绝缘层和导电层，每个所述导电层包括所述第一源/漏电极、所述第二源/漏电极和所述第一极；
在所述第一极的区域包含贯穿每个所述第一绝缘层和每个所述导电层的至少一个第一孔；还包括：贯穿所述第一绝缘层和所述导电层的第二孔，所述字线设置在所述第二孔内，所述第二孔位于所述导电层的第二子孔在所述衬底的正投影落入所述第二孔位于所述第一绝缘层的第一子孔在所述衬底的正投影内；
所述第二极包括设置在所述第一孔内与各所述第一极相绝缘的内电极；
所述半导体层包括开口朝向所述第一源/漏电极的第一凹槽，所述第一源/漏电极填充所述第一凹槽。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二极还包括：外电极，所述第一极的外侧壁包括所述第一极远离所述第一源/漏电极的端面和与所述端面相邻的两个侧壁，所述外电极环绕各所述第一极的所述端面和所述两个侧壁。
3.根据权利要求2所述的半导体器件，其特征在于，所述内电极包括填充于所述第一孔内的第一连接电极，以及位于所述第一连接电极和所述第一极之间分布在所述第一孔的内壁上的第一子电极。
4.根据权利要求3所述的半导体器件，其特征在于，所述多个电容器的各所述第一子电极为一体式的环形电极，所述多个电容器的各所述第一连接电极为一体式的线状电极。
5.根据权利要求4所述的半导体器件，其特征在于，所述外电极包括沿着所述第一极的外侧壁延伸的第二子电极，以及，位于所述第二子电极远离所述第一极的第二连接电极；
所述多个电容器的各所述第二子电极为一体式结构，所述多个电容器的各所述第二连接电极为一体式结构。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一子电极和所述第二子电极在堆叠的所述多个存储单元的顶部连接形成一体式结构，所述第一连接电极和所述第二连接电极在堆叠的所述多个存储单元的顶部连接形成一体式结构。
7.根据权利要求6所述的半导体器件，其特征在于，所述半导体器件包括多层所述存储单元，每层所述存储单元包含存储单元阵列，所述存储单元阵列包括多行多列存储单元，相同列且不同层堆叠的各存储单元的所述第二连接电极连接形成一体式结构；相同列且不同层堆叠的各存储单元的所述第二子电极连接形成一体式结构。
8.根据权利要求7所述的半导体器件，其特征在于，一体式结构的所述第二连接电极包括行方向相邻的两列存储单元之间的沟槽内的第一部分以及延伸到列方向相邻两个存储单元之间的沟槽中的第二部分。
9.根据权利要求1至8任一所述的半导体器件，其特征在于，所述第一极和所述第一源/漏电极为沿着平行所述衬底的方向延伸的一体式结构。
10.根据权利要求9所述的半导体器件，其特征在于，所述电容器的第一极和所述第一源/漏电极所形成的一体式结构沿远离所述第二源/漏电极的第一方向延伸，所述第一极的区域包括多个所述第一孔，且多个所述第一孔沿所述第一方向排列，各所述第一孔中的所述内电极电连接。
11.根据权利要求1至8任一所述的半导体器件，其特征在于，所述半导体层还包括开口方向背离所述字线的第三凹槽；以及，所述半导体器件还包括填充所述第三凹槽的阻挡层。
12.根据权利要求1至8任一所述的半导体器件，其特征在于，所述半导体器件还包括：贯穿每个所述第一绝缘层和所述导电层的第二孔，所述字线设置在所述第二孔内，所述第一极、所述第一源/漏电极、所述第二源/漏电极同层设置，且所述第一源/漏电极、所述第二源/漏电极在所述第二孔处断开。
13.一种半导体器件的制造方法，其特征在于，所述半导体器件包括多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层沿着垂直所述衬底方向延伸；与所述多个晶体管一一对应的多个电容器，所述电容器连接对应的晶体管；所述电容器包括第一极和第二极；所述晶体管包括第一源/漏电极、第二源/漏电极和环绕所述字线侧壁的半导体层，所述第一源/漏电极连接对应的所述电容器的所述第一极；所述半导体器件的制造方法包括：
在衬底上形成交替堆叠的第一绝缘层和牺牲层的堆叠结构；
对所述堆叠结构进行图案化处理，形成沿第二方向延伸的位线区和沿第一方向延伸且沿所述第二方向间隔的多个存储单元区；任意相邻两个所述存储单元区之间具有沿所述第一方向延伸的贯穿所述堆叠结构的沟槽；
在所述存储单元区形成至少一个贯通所述堆叠结构的第一孔并在所述第一孔内填充虚设电极；
在任意相邻两个存储单元区之间的沟槽内进行横向刻蚀，去除每个所述牺牲层露出对应区域的虚设电极；
将去除掉的每个牺牲层所在区域替换为导电层，使得所述第一绝缘层与所述导电层交替堆叠，且所述导电层环绕所述虚设电极；
去除所述虚设电极，露出所述第一孔，在所述第一孔的侧壁形成所述电容器的介电层，在形成有所述介电层的第一孔内形成所述电容器的所述第二极的内电极。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，在所述存储单元区靠近所述位线区形成第二孔，所述第二孔内形成所述晶体管的所述半导体层、栅极绝缘层和所述字线；
其中，通过一次图案化工艺形成所述第一孔和所述第二孔。
15.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述将去除掉的每个牺牲层所在区域替换为导电层包括：
沉积导电薄膜，所述导电薄膜填充所述牺牲层所在区域和所述沟槽；
干法刻蚀去除所述沟槽中的导电薄膜形成所述导电层；
或者，沉积导电薄膜，所述导电薄膜填充所述牺牲层所在区域，且覆盖所述沟槽的侧壁和底壁；
湿法刻蚀去除所述沟槽中的导电薄膜形成所述导电层。
16.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述导电层包括所述电容器的第一极，所述方法还包括：暴露所述第一极的外侧壁，所述外侧壁包括所述第一极远离所述位线区的端面和与所述端面相邻的两个侧壁，所述端面和两个侧壁均沿着垂直所述衬底的方向延伸，形成环绕所述第一极的所述端面和所述两个侧壁的所述第二极的外电极，以及，形成设置在所述第一极的外侧壁和所述外电极之间的介电层。
17.一种电子设备，其特征在于，包括如权利要求1至12任一所述的半导体器件，或者，根据权利要求13至16任一所述的半导体器件制造方法制造的半导体器件。
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