CN115996570A - 存储器、存储器的制作方法及电子设备 - Google Patents

Abstract

本申请实施例公开了一种存储器、存储器的制作方法及电子设备，属于半导体技术领域。该存储器包括：一层或多层沿垂直于衬底方向堆叠的存储单元阵列；多条贯穿一层或多层存储单元阵列的字线；每个存储单元包括：环绕字线的侧壁且在侧壁延伸的半导体层；多条位线，每条位线与一层存储单元阵列中的一列存储单元的各半导体层连接。其中，位线由不同的分支线构成，且每个存储单元的半导体层分别与相邻两个第一分支线连接、与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。

Description

存储器、存储器的制作方法及电子设备

技术领域

本申请实施例涉及半导体技术领域，特别涉及一种存储器、存储器的制作方法及电子设备。

背景技术

DRAM（dynamic random access memory，动态随机存取存储器）中的存储单元无论是1T或是2T的场景，都存在一定的寄生电容，尤其是位线与字线之间，或电容电极与字线之间。

以DRAM中的存储单元为1T1C为例，存储单元包括一个晶体管（transistor）和一个电容（capacitor）。如图1所示，沿垂直于衬底的方向延伸有WL（wordline，字线），WL外层环绕有晶体管的沟道，沟道的一侧连接有第一导电柱，第一导电柱同时作为晶体管的源极和电容的第一电极。沟道的另一侧连接有第二导电柱，第二导电柱同时作为晶体管的漏极和BL（byteline，位线）。

但是，图1所示的结构中，WL和BL之间的寄生电容还可以再进一步改善。

发明内容

本申请实施例提供了一种存储器、存储器的制作方法及电子设备，可以改善DRAM的寄生电容。所述技术方案如下几个方面。

一方面，提供了一种存储器，所述存储器包括：一层或多层沿垂直于衬底方向堆叠的存储单元阵列，每层所述存储单元阵列包括多个存储单元；多条贯穿一层或多层所述存储单元阵列的字线；每个所述存储单元包括：环绕所述字线的侧壁且在所述侧壁延伸的半导体层；多条位线，每条所述位线与一层所述存储单元阵列中的一列存储单元的各所述半导体层连接；其中，所述位线包含多个第一分支线和多个第二分支线，每相邻两个所述第一分支线之间连接一个所述第二分支线，每个所述存储单元的所述半导体层分别与相邻两个所述第一分支线连接，每个所述存储单元的所述半导体层与所述相邻两个所述第一分支线之间的所述第二分支线的至少部分区域没有连接。

可选地，相邻两个所述第一分支线之间的所述半导体层中的区域与所述相邻两个所述第一分支线之间的所述第二分支线相向而置。

可选地，所述相邻两个所述第一分支线之间的所述半导体层中的区域与相向而置的所述第二分支线之间填充有绝缘材料。

可选地，所述字线与所述第二分支线相向而置，所述半导体层环绕的字线区域与相向而置的所述第二分支线在垂直于所述衬底的平面上的投影有交叠区域，所述垂直于衬底的平面沿所述一列存储单元的列方向延伸。

可选地，所述字线与所述第一分支线在垂直于所述衬底的平面上的投影无交叠区域。

可选地，每个所述第一分支线包括侧表面和端面，所述半导体层分别与相邻两个所述第一分支线的端面以及侧表面中的至少一者连接。

可选地，所述第二分支线中包含贯穿上表面和下表面的贯穿孔或位于上表面的孔洞，所述贯穿孔或孔洞中填充有介质层。

可选地，每个所述第一分支线沿着垂直衬底的方向延伸且横截面为折线型结构，每个所述第二分支线的两端分别与相邻两个所述第一分支线的折点位置连接，每个所述存储单元的所述半导体层分别与相邻两个所述第一分支线的其中一端连接。

可选地，每个所述存储单元还包括：与所述半导体层分别连接的两个第一导电层、以及与两个所述第一导电层连接的第二导电层；每个所述存储单元的所述半导体层中被两个所述第一导电层围绕的区域与所述第二导电层之间相向而置，且每个所述存储单元的所述半导体层中被相邻两个所述第一导电层围绕的区域与所述第二导电层之间填充有绝缘材料。

可选地，所述第二导电层沿着垂直衬底的方向延伸且横截面为U型结构，所述第一导电层与所述第二导电层均包括侧表面和端面；每个所述存储单元的两个所述第一导电层的端面分别与所述第二导电层的两个端面连接。

可选地，每个所述存储单元还包括：与所述第二导电层的端面附近的两侧内壁连接的一个第三导电层。

可选地，所述第二导电层的U型结构的内壁和外壁上分别连接有第四导电层。

可选地，每层所述存储单元阵列包括第一列存储单元和第二列存储单元，多条所述位线包括第一位线和第二位线；所述第一列存储单元的各所述半导体层与所述第一位线连接，所述第二列存储单元的各所述半导体层与所述第二位线连接；所述第一位线和所述第二位线位于所述第一列存储单元与所述第二列存储单元之间，且所述第一位线和所述第二位线共用所述第二分支线。

另一方面，一种存储器，所述存储器包括：一层或多层沿垂直于衬底方向堆叠的晶体管阵列，每层所述晶体管阵列包括多个晶体管；多条贯穿一层或多层所述晶体管阵列的字线；每个所述晶体管包括：环绕所述字线的沟道、以及与所述沟道连接的漏极；多条位线，每条所述位线与一层所述晶体管阵列中的一列晶体管的各所述漏极连接；其中，每个所述晶体管的所述沟道的第一沟道区与所述位线的第一位线区之间填充有绝缘材料，所述第一沟道区为所述沟道中正对所述位线的区域，所述第一位线区为所述位线中正对所述沟道的区域。

可选地，所述存储器还包括多个电容；每个所述晶体管还包括：与所述沟道连接的源极；每个所述晶体管的源极与和一个所述电容的第一电极连接，且每个所述晶体管的所述沟道的第二沟道区与所述第一电极的第一电极区之间填充有绝缘材料，所述第二沟道区为所述沟道中正对所述第一电极的区域，所述第一电极区为所述第一电极中正对所述沟道的区域。

可选地，所述第一电极为U型结构，且所述第一电极的开口端与所述源极连接。

可选地，所述存储器还包括多个第三导电层；每个所述第三导电层与一个所述第一电极中靠近所述开口端的两侧内壁分别连接。

可选地，每条所述位线包括多个第一位线段和多个第二位线段，每相邻两个所述第一位线段之间连接有一个所述第二位线段；每个所述晶体管的所述第一沟道区正对一个所述第二位线段。

另一方面，提供了一种存储器的制作方法，所述存储器为上述任一方面提供的存储器；所述方法包括：提供所述衬底；在所述衬底上形成沿垂直于所述衬底的方向交替堆叠的多个导体层和多个隔离层、以及贯穿于多个所述导体层和多个所述隔离层的多条虚假字线；金属化每个所述导体层，以在每个所述导体层中形成多个所述第一分支线，每相邻两个所述第一分支线与一条所述虚假字线连接；在每条所述虚假字线以及相邻两个所述第一分支线围绕的半封闭区域中填充绝缘材料；连接每个导体层中的多个所述第一分支线，以形成位于每相邻两个所述第一分支线之间的第二分支线；刻蚀掉每条所述虚假字线，并形成多条所述字线以及环绕每条所述字线的所述半导体层。

可选地，所述导体层的材料为硅；所述金属化每个所述导体层之前，所述方法还包括：刻蚀多个所述导体层和多个所述隔离层，以形成贯穿于多个所述导体层和多个所述隔离层、且位于每条所述虚假字线两侧的通道，且每条所述虚假字线中位于所述导体层的部分暴露于所述通道；所述金属化每个所述导体层，以在每个所述导体层中形成多个所述第一分支线，每相邻两个所述第一分支线与一条所述虚假字线连接，包括：在所述通道的内壁上沉积金属薄膜；对所述金属薄膜进行退火，以使所述导体层表面的硅金属化，得到位于每个所述导体层中的多个所述第一分支线。

可选地，在金属化每个所述导体层之后，还在每个所述导体层中形成与每条所述虚假字线连接的两个第一导电层、以及与两个所述第一导电层连接的第二导电层，所述第二导电层沿垂直于所述衬底的方向延伸且横截面为U型结构，与每条所述虚假字线连接的两个所述第一导电层的端面分别与一个所述第二导电层的两个端面连接；所述连接每个导体层中的多个所述第一分支线，以形成位于每相邻两个所述第一分支线之间的第二分支线，包括：刻蚀多个所述导体层和多个所述隔离层，以形成贯穿于多个所述导体层和多个所述隔离层、且位于每相邻两个所述第一分支线之间的多个第一通孔、且所述第二导电层的内壁暴露出来；在每个所述第一通孔的内壁上以及每个所述第二导电层的内壁靠近所述第一导电层的位置处沉积第一金属层；刻蚀位于每个所述隔离层的第一金属层，保留位于每个所述导体层的第一金属层，得到位于每个所述导体层的多个第二分支线和多个第三导电层。

可选地，所述在每条所述虚假字线以及相邻两个所述第一分支线围绕的半封闭区域中填充有绝缘材料，包括：刻蚀多个所述导体层和多个所述隔离层，以形成贯穿于多个所述导体层和多个所述隔离层、且位于每条所述虚假字线和相邻两个所述第一分支线所围绕的半封闭区域中的多个第二通孔、且所述第二导电层的内壁和外壁均暴露出来；刻蚀掉多个所述导体层中每个导体层的硅；在刻蚀后的多个所述导体层和多个所述隔离层的空隙位置中沉积绝缘材料，以使每个导体层中每条所述虚假字线和相邻两个所述第一分支线所围绕的半封闭区域中填充有绝缘材料、每条所述虚假字线和两个所述第一导电层之间也填充有绝缘材料。

可选地，所述刻蚀掉每条所述虚假字线，并形成多条所述字线以及环绕每条所述字线的半导体层，包括：刻蚀掉多条所述虚假字线，以形成贯穿于多个所述导体层和多个隔离层多个第三通孔；在每个所述第三通孔的内壁上依次沉积沟道层、第二介电层和第二金属层，以形成每个所述存储单元的半导体层、栅绝缘层和多条所述字线；刻蚀位于每个所述隔离层的沟道层，以暴露位于每个所述隔离层的第二介电层。

另一方面，提供了一种电子设备，该电子设备包括上述任一方面提供的存储器。

可选地，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端。

本申请实施例提供的技术方案带来的有益效果至少包括如下内容。

在本申请实施例中，位线包含多个第一分支线和多个第二分支线，每相邻两个第一分支线之间连接一个第二分支线。也即，位线由不同的分支线构成。且每个存储单元的半导体层分别与相邻两个第一分支线连接，而与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。相对于图1中存储单元的沟道直接与作为位线的导电柱连接，本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种已知的3D DRAM中的一个存储单元的横截面结构示意图；

图2是本申请实施例提供的一种存储器的结构示意图；

图3是本申请实施例提供的一种位线的形状示意图；

图4是本申请实施例提供的另一种存储器的结构示意图；

图5是本申请实施例提供的在图4所示存储器基础上改进的另一种存储器的结构示意图；

图6是本申请实施例提供的在图5所示存储器基础上改进的另一种存储器的结构示意图；

图7是本申请实施例提供的在图6所示存储器基础上改进的另一种存储器的结构示意图；

图8是图2所示的存储单元阵列多层堆叠后的三维视图；

图9是本申请实施例提供的另一种能够减小寄生电容的存储器的结构示意图；

图10是本申请实施例提供的在图9所示存储器基础上改进的另一种存储器的结构示意图；

图11是本申请实施例提供的在图10所示存储器基础上改进的另一种存储器的结构示意图；

图12是本申请实施例提供的在图11所示存储器基础上改进的另一种存储器的结构示意图；

图13是本申请实施例提供的一种存储器的制作方法流程图；

图14是本申请实施例提供的一种堆叠层的结构示意图；

图15是本申请实施例提供的一种在堆叠层中形成的虚假字线的结构示意图；

图16是本申请实施例提供的一种刻蚀后的虚假字线的结构示意图；

图17是本申请实施例提供的一种刻蚀后的通道的结构示意图；

图18是本申请实施例提供的一种形成的金属硅化物层的结构示意图；

图19是本申请实施例提供的一种制作工艺中的中间产物的结构示意图；

图20是本申请实施例提供的一种刻蚀后形成的第二通孔的结构示意图；

图21是本申请实施例提供的另一种填充绝缘材料后的中间产物的结构示意图；

图22是本申请实施例提供的刻蚀后形成的第一通孔的结构示意图；

图23是本申请实施例提供的一种第一金属层的结构示意图；

图24是本申请实施例提供的一种沉积氧化物后的中间产物的结构示意图；

图25是本申请实施例提供的一种第一介电层和硅层的结构示意图；

图26是本申请实施例提供的一种字线的结构示意图；

图27是本申请实施例提供的一种刻蚀隔离层中的沟道层后的存储器的结构示意图；

图28是与图27对应的存储器的完整视图。

图示说明：

0、衬底；1、存储单元；2、字线；

3、位线；31、第一分支线；32、第二分支线；

4、晶体管；41、半导体层/沟道；42、漏极；43、第一导电层/源极；

5、电容；51、第二导电层/第一电极；6、第三导电层；

100、导体层；200、隔离层；300、虚假字线；

101、通道；102、第二通孔；103、第一金属层；104、第一通孔；105、第一介电层；106、硅层；

301、沟道层；302、第二介电层；303、第二金属层。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

在对本申请实施例进行解释说明之前，先对本申请实施例的应用场景进行解释说明。

DRAM（dynamic random access memory，动态随机存取存储器）包括一层或多层存储阵列，每层存储阵列包括多个存储单元。对于存储阵列无论是二维还是3D的场景，存储单元无论是1T或是2T的场景，DRAM都存在一定的寄生电容，尤其是位线与字线之间，或电容电极与字线之间。

本申请实施例主要以3D DRAM为例说明。

随着技术的更迭，DRAM的微缩已经趋于期限，要想获得更高密度的DRAM，3D堆叠是一个重要的发展方向。3D DRAM是指将存储单元堆叠在衬底上，以有效降低DRAM的成本。3DDRAM包括多层堆叠的存储单元阵列，每层存储单元阵列包括多个存储单元，该存储单元可以为1T1C的存储单元，也可以为1T0C的存储单元或2T1C、2T0C等类型的存储单元，本申请实施例对此不做限定。

其中，2T0C的存储单元包括两个晶体管，通过这两个晶体管的栅极分别完成数据存储和读写操作控制。2T1C的存储单元可以看做在2T0C的存储单元的存储单元中增加一个电容，但是该电容并用于存储数据1或0，而是用于改善两个晶体管的栅极阈值电压退化，因此2T1C的存储单元也可以理解为2T0C的存储单元的不同实施例。后续本申请实施例提供的存储器中的电容均是指用于存储数据1或0的电容。

另外，基于水平沟道环绕结构的1T1C-3D DRAM因为沟道材料淀积技术与其他工艺的兼容性，大大增加了3D DRAM设计的灵活性。但是这种类型的存储器中字线与位线之间，以及字线与电容的电极之间的寄生电容需要进一步降低，从而降低因寄生电容引起的噪声和信号干扰，所以需要对结构和工艺流程进行优化，以保证3D DRAM工作时的稳定性和可靠性。

图1是一种已知的3D DRAM中的一个存储单元的横截面结构示意图。如图1所示，正对BL的沟道是全部与BL直接接触的，这样使得WL和BL之间的寄生电容有进一步改进空间。另外，正对电容的第一电极的沟道也是全部与第一电极直接接触的，使得WL和电容的第一电极之间的寄生电容也有进一步改进空间。

基于此，本申请实施例提供了一种存储器、存储器的制作方法及电子设备，目的在于能够改善DRAM的寄生电容。

图2至图8是本申请实施例提供的一种类型的存储器，该类型的存储器能够减少DRAM的寄生电容。

图2是本申请实施例提供的一种存储器的结构示意图。图2下方为将存储器沿平行于衬底0的平面切割后的截面图，图2上方为图2下方的第一横排的两个存储单元的三维视图。如图2所示，在一些实施例中，该存储器包括一层或多层沿垂直于衬底0方向堆叠的存储单元阵列，图2中示出了一层存储单元阵列，每层存储单元阵列包括多个存储单元1；多条贯穿一层或多层存储单元阵列的字线2；每个存储单元1包括：环绕字线2的侧壁且在侧壁延伸的半导体层41；多条位线3，每条位线3与一层存储单元阵列中的一列存储单元的各半导体层41连接。

其中，位线3包含多个第一分支线31和多个第二分支线32，每相邻两个第一分支线31之间连接有一个第二分支线32，每个存储单元1的半导体层41分别与相邻两个第一分支线31连接，且每个存储单元1的半导体层41与这相邻两个第一分支线31之间的第二分支线32的至少部分区域没有连接。

在本申请实施例中，位线包含多个第一分支线和多个第二分支线，每相邻两个第一分支线之间连接一个第二分支线。也即，位线由不同的分支线构成。且每个存储单元的半导体层分别与相邻两个第一分支线连接，而与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。相对于图1中存储单元的沟道直接与作为位线的导电柱连接，本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。

另外，位线由不同的分支线构成可以有多种理解。一种理解是第一分支线与第二分支线是由不同的材料生成。一种理解是第一分支线和第二分支线由相同或不同材料分别单独形成，然后连接在一起。这样如果在平行于衬底的截面上对位线内部的构造进行分析可以发现，第一分支线与第二分支线之间的接触面两侧的应力不连续。还有一种理解为：位线由相同的材料一体化制作得到，但是第一分支线与第二分支线的走向不同，比如通过一体化工艺制作得到类似图3所示的位线，这种场景下可以将位线3中靠近存储单元1的垂直分支线以及水平分支线称为第一分支线，将远离存储单元1的垂直分支线称为第二分支线。

进一步地，在一些实施例中，如图2或图3所示，相邻两个第一分支线31之间的半导体层41中的区域与这相邻两个第一分支线31之间的第二分支线32相向而置。换句话说，每个存储单元1的半导体层41中被相邻两个第一分支线31围绕的区域，与位于这相邻两个第一分支线31之间的第二分支线32之间相向而置。

为了进一步减少位线与字线之间的寄生电容，这相邻两个第一分支线31之间的半导体层41中的区域与相向而置的第二分支线32之间填充有绝缘材料。换句话说，每个存储单元1的半导体层41中被相邻两个第一分支线31围绕的区域，与相向而置的第二分支线32之间填充有绝缘材料。

通过填充绝缘材料的方式，可以使得每个存储单元1的半导体层41与相邻两个第一分支线31之间的第二分支线32的没有全部连接，从而减少半导体41与位线之间的接触面积，进而减少寄生电容。

为了便于理解各个部分之间连接关系，图2和图3中未示出绝缘材料。图4是本申请实施例提供的另一种存储器的结构示意图，图4中黑色代表填充的绝缘材料。

如图4所示，将每条字线2的延伸方向称为第一方向，将每条位线3的延伸方向称为第二方向。图4左侧为其中一条字线2沿第一方向的截面图。如图4左侧所示，字线2沿第一方向延伸，且字线2上环绕有多个存储单元，以形成沿垂直于衬底的第一方向堆叠的多层存储单元阵列。图4右侧为多层存储单元阵列中的一层存储单元阵列的截面图。如图4右侧所示，一层存储单元阵列包括多个存储单元1，图4右侧是以2个存储单元1为例进行说明，这多个存储单元1沿第二方向排布为一列存储单元，并且这多个存储单元1的半导体层41与同一条位线3连接。

如图4所示，每个存储单元1的半导体层41中被相邻两个第一分支线31围绕的区域，与相向而置的第二分支线32之间填充有绝缘材料。

在一些实施例中，每个存储单元1的半导体层41中被相邻两个第一分支线31围绕的区域，与位于相邻两个第一分支线31之间的第二分支线32之间相向而置，可以理解为：字线2与第二分支线32相向而置，每个存储单元1的半导体层41环绕的字线区域与相向而置的第二分支线32在垂直于衬底0的平面上的投影有交叠区域。其中，垂直于衬底0的平面沿一列存储单元的列方向延伸。

示例地，如图2至图4所示，每个存储单元1的半导体层41环绕的字线区域与相向而置的第二分支线32在垂直于衬底0的平面上的投影完全重叠。这种场景下，字线2与第一分支线31在垂直于衬底0的平面上的投影无交叠区域。

可选地，每个存储单元1的半导体层41环绕的字线区域与相向而置的第二分支线32在垂直于衬底0的平面上的投影也可以部分重叠，在此不再一一举例说明。

另外，在本申请实施例中，第一分支线和第二分支线是以图2和图3所示截面图中位线3所示的形状来命名的，在本申请实施例提供的存储器中，第一分支线和第二分支线是沿垂直于衬底0的方向延伸的导电层，也即，第一分支线和第二分支线在沿垂直于衬底0的方向上具有一定的厚度，以保证第一分支线和第二分支线与其他部分之间的电连接。

如图4左侧所示，第二分支线32沿垂直于衬底0的第一方向延伸一定的厚度。

在一些实施例中，如图2所示，每个第一分支线31包括侧表面和端面，每个存储单元1的半导体层41分别与相邻两个第一分支线31的端面连接。

对于线性结构而言，端面通常是指线性结构的两个端口位置处的表面，侧表面通常是指线性结构中除两个端口位置之外的位置处的表面，并且端面的面积远远小于侧表面的面积。比如，对于线性结构的管柱，端面是指管柱的两个端口位置处的表面，侧表面是指管柱的环形侧壁处的表面。

如图2所示，由于存储单元1的半导体层41与第一分支线31的端面连接，此时能够与字线2形成寄生电容的位线部分仅仅是该第一分支线的端面，而端面的面积通常又比较小，因此通过图2所示的存储器，可以大大降低字线2与位线3之间的寄生电容。

可选地，在另一些实施例中，如图4所示，每个第一分支线31包括侧表面和端面，每个存储单元1的半导体层41分别与相邻两个第一分支线31的侧表面中靠近端面的位置连接。

此时，存储单元1的半导体层41仅仅与第一分支线31的一小部分侧表面连接，同样可以降低字线2与位线3之间的寄生电容。

可选地，在另一些实施例中，每个存储单元1的半导体层41分别与相邻两个第一分支线31的端面以及靠近端面位置的侧表面连接。

另外，在一些实施例中，如图2和图4所示，每个第一分支线31沿垂直于衬底的平面延伸且横截面为折线型结构，每个第二分支线32的两端分别与相邻两个第一分支线31的折点位置连接，每个存储单元1的半导体层41分别与相邻两个第一分支线31的一端连接。

其中，每个存储单元1的半导体层41分别与相邻两个第一分支线31的一端连接，可以为与相邻两个第一分支线31的端面连接，也可以为与相邻两个第一分支线31的侧表明中靠近端面的位置连接。

可选地，每个第一分支线31也可以为其他类型的结构，比如圆弧形等，在此不再一一举例说明。

在图2至图4所示的存储器中，环绕字线2的半导体层41可以作为存储单元中的晶体管的沟道，与半导体层连接的第一分支线的部分同时可以作为存储单元中的晶体管的漏极。

另外，如图2和图4所示，每个存储单元1的半导体层41分别与相邻两个第一分支线31连接。可选地，每个存储单元1的半导体层41还可以分别与更多数量的第一分支线31连接，本申请实施例对此不做限定。

对于图2和图4所示的存储器，位线3并不是一体化制作得到，而是由第一分支线31和第二分支线32间隔组成，这样可以方便在工艺上实现：每个存储单元1的半导体层41中被相邻两个第一分支线31围绕的区域，与相向而置的第二分支线32之间填充绝缘材料。

另外，在图2和图4所示的存储器中，在一些实施例中，第一分支线31的材料为金属硅化物。这样可以在制作存储器时通过硅金属化工艺一体化制作得到多个第一分支线31，然后再将间隔的第一分支线31通过第二分支线32连接起来，形成一条完整的位线3。具体实现方式可以参考后续制备方法实施例，在此先不展开说明。

另外，如图2所示，第二分支线32中可以包含贯穿上表面和下表面的贯穿孔或位于上表面的孔洞，贯穿孔或孔洞中填充有介质层。该设计可以便于在工艺上通过刻蚀贯穿孔或孔洞的方式来得到第二分支线32。具体实现方式可以参考后续制备方法实施例，在此先不展开说明。

可选地，在另一些实施例中，对于存储单元为1T1C的存储器，还可以参考图2至图4所示的结构来降低字线与电容之间的寄生电容。

图5是本申请实施例提供的在图4所示存储器基础上改进的另一种存储器的结构示意图。如图5所示，在图4所示的存储器的基础上，每个存储单元1还包括：与半导体层41分别连接的两个第一导电层43以及与两个第一导电层43连接的第二导电层51。

其中，如图5所示，每个存储单元1的半导体层41中被两个第一导电层43围绕的区域与第二导电层51之间相向而置，且每个存储单元1的半导体层41中被相邻两个第一导电层43围绕的区域与第二导电层51之间填充有绝缘材料。

由于每个存储单元1的半导体层41中被相邻两个第一导电层43围绕的区域与第二导电层51之间填充有绝缘材料，因此可以减少WL与电容之间的寄生电容。

在一些实施例中，如图5所示，第一导电层43包括侧表面和端面，第二导电层51与第一导电层43的端面连接。

其中，第一导电层43可以为作为存储单元中的晶体管的源极。第二导电层51可以为作为存储单元中的电容的第一电极。

对于膜层结构而言，端面通常是指膜层结构中面积比较小的表面，侧表面通常是指层结构中面积比较大的表面，比如主表面。

如图5右侧所示，由于存储单元1的第一导电层43的端面与第二导电层51连接，此时能够与字线2形成寄生电容的第一电极部分仅仅是与第一导电层43的端面接触的第一电极部分，而端面的面积通常又比较小，因此通过图5所示的存储器，可以大大降低字线2与电容之间的寄生电容。

示例地，如图5所示，每个存储单元1可以包括两个第一导电层43，这两个第一导电层43的端面分别与第二导电层51连接。此时，这两个第一导电层43一起作为一个晶体管的源极。可选地，每个存储单元1还可以包括更少数量个第一导电层43或更多数量个第一导电层43，本申请实施例对此不做限定。

另外，在图5所示的存储器中，在一些实施例中，第一导电层43和第二导电层51的材料均为金属硅化物。这样可以在制作存储器时通过硅金属化工艺一体化制作得到第一导电层43和第二导电层51。具体实现方式可以参考后续制备方法实施例，在此先不展开说明。

在图5所示的存储器中，并没有限定第二导电层51也即电容第一电极的具体结构，在图5所示的存储器中，第二导电层51也即电容第一电极可以为任意结构，本申请实施例对此没有限定。

可选地，在另一些实施例中，如图6所示，在图5所示的存储器的基础上，第二导电层51沿垂直于衬底的方向延伸且横截面为U型结构，第二导电层51包括侧表面和端面。每个存储单元1的两个第一导电层43的端面分别与第二导电层51的两个端面连接。

通过U型结构第二导电层51，可以增加电容的第一电极的表面积，这样可以增加存储单元存储电荷的能力。

进一步地，在另一些实施例中，还可以对图6所示的存储器的结构进行改造，以进一步增加电容第一电极的面积。如图6所示，每个存储单元1还包括：与第二导电层51的端面附近的两侧内壁连接的一个第三导电层6。

其中，第三导电层6也作为电容第一电极。这种场景下，U型结构的第二导电层51和第三导电层6形成一个环形电极，该环形电极作为电容第一电极。

在图6所示的存储器中，并没有限定电容的第二电极的具体结构，在图6所示的存储器中，电容的第二电极可以为任意结构，本申请实施例对此没有限定。

在另一些实施例中，如图7所示，在图6所示的存储器的基础上，第二导电层51的U型结构的内壁和外壁上分别连接有第四导电层52。第二导电层51的U型结构的内壁和外壁上分别连接的两部分第四导电层52作为电容的第二电极。

这种场景下，电容的第一电极为环形结构，电容的第二电极并不是只有一部分，而是包括两部分，分别位于环形结构的第一电极的内侧和外侧。

另外，如图7左侧所示，在不同层的存储阵列之间，且位于电容5的上下表面之间的区域中还可以填充与第四导电层52相同的材料，这样可以使得图7右侧中第二导电层51的内壁和外壁两侧的第四导电层52连接在一起。

另外，在图7右侧的截面图中，在电容的第一电极51和第二电极52之间还分布有第一介电层，作为电容5的介电层。其中，第一介电层分别位于第一电极51的内壁和外壁的两侧。

图4-图7是以每层存储单元阵列包括的一列存储单元为例进行说明，可选地，如图2所示，每层存储单元阵列可以包括的更多列存储单元。示例地，如图2所示，每层存储单元阵列包括第一列存储单元和第二列存储单元，多条位线3包括第一位线和第二位线。

其中，第一列存储单元的各半导体层41与第一位线连接，第二列存储单元的各半导体层41与第二位线连接。并且，第一位线和第二位线位于第一列晶体管与第二列晶体管之间。

也即，第一列存储单元和第二列存储单元呈现镜像排列。

这种场景下，第一位线与第二位线还可以连接起来，以实现第一列存储单元与第二列存储单元共享同一条位线，这样可以便于后续控制第一位线和第二位线。

可选地，如图2所示，位于第一位线中的每个第二分支线32与位于第二位线中的一个第二分支线32连接，进一步地，第一位线和第二位线共用第二分支线，这样可以便于在工艺上制备得到第二分支线32。具体实现方式可以参考后续制备方法实施例，在此先不展开说明。

其中，图2是以每层存储单元阵列包括两列存储单元为例进行说明，可选地，每层存储单元阵列可以包括更多列存储单元，在此不再一一举例说明。

当图2所示的一层存储单元阵列以多层方式堆叠后，便可得到本申请实施例提供的一种3D DRAM。图8是图2所示的存储单元阵列多层堆叠后的三维视图。如图8所示，多条字线2在衬底0上分别沿第二方向和第三方向排布成阵列。多层存储单元阵列沿第一方向堆叠在衬底0上。

每层存储单元阵列包括镜像排布的两列存储单元，每列存储单元包括沿第二方向排布的多个存储单元1（图8中未示出标号1）。每列存储单元中的各个存储单元1的半导体层41均与一条位线3的第一分支线31连接，具体连接方式参考图2所示的相关内容。半导体层41作为晶体管的沟道，第一分支线31中靠近半导体层41的部分同时作为晶体管的漏极。每列存储单元中的各个存储单元1的第一导电层43的端面与一个U型结构的第二导电层51连接，第一导电层43作为存储单元中晶体管的源极，第二导电层作为存储单元中电容的第一电极。

图9-12是本申请实施例提供的另一种类型的存储器以减小DRAM的寄生电容。下面对此进行详细解释说明。

图9是本申请实施例提供的另一种能够减小寄生电容的存储器的结构示意图。如图9所示，在一些实施例中，存储器包括：一层或多层沿垂直于衬底0方向堆叠的晶体管阵列，每层晶体管阵列包括多个晶体管4；多条贯穿一层或多层晶体管阵列的字线2；每个晶体管4包括：环绕字线2的沟道41、以及与沟道41连接的漏极42；多条位线3，每条位线3与一层晶体管阵列中的一列晶体管的各漏极42连接。

具体地，如图9所示，多条字线2沿第二方向排布，多条位线3沿第一方向排布；多层晶体管阵列沿第一方向堆叠在衬底0上，每层晶体管阵列包括沿第二方向排布的一列晶体管4。位于不同层晶体管阵列且沿第一方向排布的多个晶体管4的沟道41环绕同一条字线2，位于同一层晶体管阵列的一列晶体管4的漏极42与同一条位线3连接。

在本申请实施例中，如图9所示，晶体管4的沟道41的第一沟道区与位线3的第一位线区之间填充有绝缘材料，第一沟道区为沟道41中正对位线3的区域，第一位线区为位线3中正对沟道41的区域。通过这种设置，可以降低字线与位线之间的寄生电容。

其中，第一沟道区为沟道41中正对位线3的区域可以理解为：从位线3上沿第三方向能够看到的沟道41的侧壁区域的全部或部分称为第一沟道区。或者可以理解为：将位线3沿第三方向投射到沟道41的侧壁，能够投射到的侧壁区域的全部或部分称为第一沟道区。

第一位线区为位线3中正对沟道41的区域可以理解为：从沟道41上沿第三方向能够看到的位线区域的全部或部分称为第一位线区。或者可以理解为：将沟道41沿第三方向投射到位线3的侧表面，能够投射到的侧表面区域的全部或部分称为第一位线区。

如图9所示，由于晶体管4的沟道41的第一沟道区与位线3的第一位线区之间填充有绝缘材料，因此第一沟道区与第一位线区之间并不是全部直接电连接的，这样可以减少沟道41与位线3之间的接触面积，从而避免第一沟道区与第一位线区直接全部电连接而导致字线与位线之间的寄生电容比较大。

另外，在图9所示的存储器中，每个晶体管4的漏极42是由两个半导体层构成的，此时晶体管4的沟道41的第一沟道区与位线3的第一位线区之间填充有绝缘材料，还可以理解为：晶体管4的漏极42与沟道41围绕的半封闭区域内填充有绝缘材料。

另外，在一些实施例中，如图9所示，位线3包括多个第一分支线31和多个第二分支线32，每两个第一分支线31之间连接有一个第二分支线32。其中，第一沟道区正对一个第二分支线32。

通过上述设置，可以分段制备得到各个分支线，后续将各个分支线连接起来便组成一条完整的位线。这样可以便于先制备漏极和第一分支线，然后在相应位置填充绝缘材料，最后再将各个第一分支线连接起来组成一条完整的位线。

这种场景下，示例地，漏极42和第一分支线31的材料均为金属硅化物。这样可以在制作存储器时通过硅金属化工艺一体化制作得到漏极42和第一分支线31。具体实现方式可以参考后续制备方法实施例，在此先不展开说明。

可选地，在另一些实施例中，对于存储单元为1T1C的存储器，还可以参考图9所示的结构来降低字线与电容之间的寄生电容。

图10是本申请实施例提供的在图9所示存储器基础上改进的另一种存储器的结构示意图。如图10所示，在图9所示的存储器的基础上，存储器还包括多个电容5。每个晶体管4还包括：与沟道41连接的源极43。

其中，每个晶体管4的源极43与和一个电容5的第一电极51连接，且沟道41的第二沟道区与第一电极51的第一电极区之间填充有绝缘材料，第二沟道区为沟道41中正对第一电极51的区域，第一电极区为第一电极51中正对沟道41的区域。

其中，第二沟道区为沟道41中正对第一电极51的区域可以理解为：从第一电极51上沿第三方向能够看到的沟道41的侧壁区域的全部或部分称为第二沟道区。或者可以理解为：将第一电极51沿第三方向投射到沟道41的侧壁，能够投射到的侧壁区域的全部或部分称为第二沟道区。

第一电极区为第一电极51中正对沟道41的区域可以理解为：从沟道41上沿第三方向能够看到的第一电极51区域的全部或部分称为第一电极区。或者可以理解为：将沟道41沿第三方向投射到第一电极51的侧表面，能够投射到的侧表面区域的全部或部分称为第一电极区。

如图10所示，由于晶体管4的沟道41的第二沟道区与第一电极51的第一电极区之间填充有绝缘材料，因此第二沟道区与第一电极区之间并不是全部直接电连接的，这样可以减少沟道41与第一电极51之间的接触面积，从而避免第二沟道区与第一电极区直接全部电连接而导致字线与第一电极之间的寄生电容比较大。

另外，在图10所示的存储器中，每个晶体管4的源极43是由两个半导体层构成的，此时晶体管4的沟道41的第二沟道区与第一电极51的第一电极区之间填充有绝缘材料，还可以理解为：晶体管4的源极43与沟道41围绕的半封闭区域内填充有绝缘材料。

另外，在图10所示的存储器中，在一些实施例中，源极43和第一电极51的材料均为金属硅化物。这样可以在制作存储器时通过硅金属化工艺一体化制作得到源极43和第一电极51。具体实现方式可以参考后续制备方法实施例，在此先不展开说明。

在图10所示的存储器中，并没有限定第二导电层也即电容的第一电极51的具体结构，在图10所示的存储器中，电容的第一电极51可以为任意结构，本申请实施例对此没有限定。

可选地，在另一些实施例中，如图11所示，在图10所示的存储器的基础上，第一电极51为U型结构，且第一电极51的开口端与源极43连接。

通过U型结构第一电极51，可以增加电容的第一电极的表面积，这样可以增加晶体管和电容组成的存储单元存储电荷的能力。

上述的第一电极51可以称为电容的第一电极。

进一步地，在另一些实施例中，还可以对图11所示的存储器的结构进行改造，以进一步增加电容第一电极的面积。如图11所示，存储器还包括多个第三导电层6；每个第三导电层6与一个第一电极51中靠近开口端的两侧内壁分别连接。

其中，第三导电层6也作为电容第一电极。这种场景下，U型结构的第一电极51和第三导电层6形成一个环形电极，该环形电极作为电容的第一电极。

可选地，也可以不限定电容的第一电极的具体结构，电容第一电极可以为任意结构。

另外，电容的第二电极的相关内容可以参考图7相关内容，在此不再赘述。

图9-图11是以每层存储单元阵列包括的一列存储单元为例进行说明，可选地，每层存储单元阵列可以包括的更多列存储单元。图12是本申请实施例提供的在图11所示存储器基础上改进的另一种存储器的结构示意图。如图12所示，每层晶体管阵列包括第一列晶体管和第二列晶体管，多条位线3包括第一位线和第二位线。

其中，第一列晶体管的各漏极42与第一位线连接，第二列晶体管的各漏极42与第二位线；第一位线和第二位线位于第一列晶体管与第二列晶体管之间。

也即，第一列晶体管和第二列晶体管呈现镜像排列。

这种场景下，第一位线与第二位线还可以连接起来，以实现第一列晶体管与第二列晶体管共享同一条位线，以便于后续控制第一位线和第二位线。

可选地，如图12所示，在每条位线3均包括第一分支线31和第二分支线32的情况下，位于第一位线中的每个第二分支线32与位于第二位线中的一个第二分支线32为同一个第二分支线，这样可以便于在工艺上制备得到第二分支线32。具体实现方式可以参考后续制备方法实施例，在此先不展开说明。

关于图12所示的存储器在3D DRAM场景下的三维视图，同样可以参考图8，在此不再赘述。

下面对本申请实施例提供的存储器的制备方法进行详细解释说明。

图13是本申请实施例提供的一种存储器的制作方法流程图。如图13所示，该方法包括如下步骤。

步骤1301：提供衬底0。

在一些实施例中，衬底0的材料可以为硅。示例地，可以为单晶硅。

步骤1302：在衬底0上形成沿垂直于衬底0的方向交替堆叠的多个导体层100和多个隔离层200、以及贯穿于多个导体层100和多个隔离层200的多条虚假字线300。

在一些实施例中，步骤1302的实现方式可以为：在衬底0上沿第一方向交替沉积多个隔离层200和多个导体层100，得到图14所示的结构；刻蚀多个隔离层200和多个导体层100，以形成贯穿于多个隔离层200和多个导体层100且沿第一方向延伸的第四通孔；在每个第四通孔沉积绝缘材料，得到多条虚假字线300，得到图15所示的结构。

其中，第一方向为垂直于衬底0的方向。虚假字线300还可以标记为dummy WL。图14和图15中的c1、c2和c3为沿图14所示的三个方向分别得到的截面图。后续附图中的c1、c2和c3均可以参考该解释。

需要说明的是，虚假字线是指后续需要牺牲掉该部分以形成真正的字线的结构，因此虚假字线还可以称为牺牲字线。

示例地，如图14和图15所示，隔离层200的材料为氧化物，该氧化物为绝缘材料。导体层100的材料为多晶硅（poly）。虚假字线300的材料为SiN，SiN也为绝缘材料。其中，虚假字线300的材料设置为SiN，是为了便于后续操作。可选地，虚假字线300的材料也可以设置为其他材料。

另外，在图14中形成交替堆叠的多个隔离层200和多个导体层100之后，为了便于后续的刻蚀操作，还可以在最上面一层隔离层200上淀积一层掩膜（hard mask）。其中，掩膜的材料可以为SiN或其他掩膜材料。

另外，为了便于后续说明，可以将交替沉积多个隔离层200和多个导体层100简称为堆叠层。

步骤1303：金属化每个导体层100，以在每个导体层100中形成多个第一分支线31，每相邻两个第一分支线31与一条虚假字线300连接。

在一些实施例中，导体层100的材料为硅。这种场景下，金属化每个导体层100之前，如图16和图17所示，还可以先刻蚀多个导体层100和多个隔离层200，以形成贯穿于多个导体层100和多个隔离层200、且位于每条虚假字线300两侧的通道101，且每条虚假字线300中位于导体层100的部分暴露于通道101。

其中，形成图16所示的结构的具体流程可以为：先刻蚀掩膜，然后通过刻蚀后的掩膜刻蚀堆叠层，以形成图16所示的位于每个虚假字线300两侧的初始通道。需要说明的是，此时位于导体层100虚假字线的侧壁还没有暴露出来。然后再通过各向同性刻蚀的方式刻蚀导体层，以形成图17所示的结构，此时每条虚假字线300中位于导体层100的部分暴露于通道101。

基于此，步骤1303的实现方式可以为：在通道101的内壁上沉积金属薄膜；对金属薄膜进行退火，以使导体层100表面的硅金属化，如图18所示，得到位于每个导体层100中的一条位线3的多个第一分支线31。

示例地，在通道101的内壁上沉积金属薄膜的实现方式可以为：通过ALD（原子层沉积，atomic layer deposition）技术在通道101的内壁上沉积金属Pt。

其中，在通道101的内壁上沉积金属薄膜后，通道101中导体层100和隔离层200的侧壁均沉积有金属薄膜，但是在退火时，仅有导体层100中硅与金属薄膜发生反应生成金属硅化物（SILICIDE），隔离层200中的氧化物则不会与金属薄膜发生反应。因此，在退火之后，剥离（strip）掉金属薄膜，此时便可形成位于每个导体层100中的一条位线3的多个第一分支线31。

另外，在剥离（strip）掉金属薄膜后，为了进一步提高金属硅化物的稳定性，还可以继续进行退火处理。

可选地，如图18所示，在金属化每个导体层100之后，还可以在每个导体层100中形成一列存储单元1的各第一导电层43。

可选地，如图18所示，在金属化每个导体层100之后，还可以在每个导体层100中形成一列存储单元1的各第一导电层43和第二导电层51。

其中，第一分支线31靠近第一半导体层41的部分可以为晶体管的漏极42，第一导电层43作为晶体管的源极43，第二导电层51作为电容的第一电极51。这种场景下，每个存储单元中的晶体管的漏极42、晶体管的源极43、电容的第一电极51以及位线3中的一部分位线均通过硅金属化工艺一体化制作得到，提高了存储器的制备效率。

在得到图18所示的结构后，如果将各个第一分支线连接起来，便可形成一条完整的位线，如图18所示，虚假字线300通过端面连接的方式与第一分支线31连接在一起，这样后续在虚假字线300中形成的晶体管的沟道与位线之间的接触面积也仅限于该端面的面积，因此可以降低晶体管的沟道与位线之间的接触面积，从而降低字线与位线之间的寄生电容。并且，如图18所示，晶体管的源极43也是通过端面连接的方式与第一电极51连接在一起，这样晶体管的沟道与第一电极51之间的接触面积也仅限于该端面的面积，因此可以降低晶体管的沟道与第一电极51之间的接触面积，从而降低字线与电容之间的寄生电容。

步骤1304：在每条虚假字线300以及相邻两个第一分支线31围绕的半封闭区域中填充绝缘材料。

通过在每条虚假字线300以及相邻两个第一分支线31围绕的半封闭区域中填充绝缘材料，可以实现后续在虚假字线300中形成的沟道与位线两者的正对区域中填充有绝缘材料，减少了沟道与位线接触面积，从而减低字线与位线之间的寄生电容。

可选地，在本申请实施例中，还可以将虚假字线300和第一导电层43围绕的半封闭区域中的硅替换为绝缘材料，以降低字线与电容之间的寄生电容。

在一些实施例中，如图19至21所示，将将虚假字线300与第一分支线31之间围绕的半封闭区域以及和虚假字线300和第一导电层43围绕的半封闭区域中的硅替换为绝缘材料的实现方式可以为：刻蚀多个导体层100和多个隔离层200，以形成贯穿于多个导体层100和多个隔离层200、且位于每条虚假字线和相邻两个第一分支线31所围绕的半封闭区域中的多个第二通孔102、且第二导电层51的内壁和外壁均暴露出来；刻蚀掉多个导体层100中每个导体层100的硅；在刻蚀后的多个导体层100和多个隔离层200的空隙位置中沉积绝缘材料，以使虚假字线300与第一分支线31之间围绕的半封闭区域以及虚假字线300和第一导电层43围绕的半封闭区域中的也填充有绝缘材料。

具体地，在得到图18所示的结构后，为了便于后续填充绝缘材料处理，先在图18所示的结构的侧壁上淀积SiN这种绝缘材料，以使图18中c2截面图中环绕虚假字线300的侧壁的凹槽中填充有SiN这种绝缘材料，得到图19所示的结构。

在得到图19所示的结构后，为了将虚假字线300与第一分支线31之间围绕的半封闭区域以及和虚假字线300和第一导电层43围绕的半封闭区域中的硅替换为绝缘材料，以降低字线与位线之间、以及字线与电容之间的寄生电容，先在图19所示的结构的所有空隙位置处填充氧化物，然后通过掩膜刻蚀堆叠层，以形成成贯穿于多个导体层100和多个隔离层200、且位于每条虚假字线和相邻两个第一分支线31所围绕的半封闭区域中的多个第二通孔102、且第二导电层51的内壁暴露出来，得到图20所示的结构。

然后通过各向同性方式刻蚀掉每个导体层中位于第二通孔102周围的硅以及位于第二导电层51附近的硅，以刻蚀掉导体层100中虚假字线300与第一分支线31之间围绕的半封闭区域以及和虚假字线300和第一导电层43围绕的半封闭区域中的硅，然后在刻蚀后的结构的全部空隙中沉积绝缘材料，得到图21所示的结构。如图21所示，导体层100中虚假字线300与第一分支线31之间围绕的半封闭区域以及和虚假字线300和第一导电层43围绕的半封闭区域已经填充有绝缘材料。

上述是以同时在虚假字线300与第一分支线31之间围绕的半封闭区域以及和虚假字线300和第一导电层43围绕的半封闭区域中填充绝缘材料为例进行说明，可选地，在虚假字线300与第一分支线31之间围绕的半封闭区域以及和虚假字线300和第一导电层43围绕的半封闭区域中填充绝缘材料，这两个操作可以分开执行，本申请实施例对此不做限定。

示例地，在得到图18所示的第一分支线31之后，在虚假字线300与第一分支线31围成的第一半封闭区域填充绝缘材料。

又示例地，在得到图18所示的晶体管的源极43之后，在虚假字线300和第一导电层43围成的第二半封闭区域填充绝缘材料。

步骤1305：连接每个导体层100中的多个第一分支线31，以形成位于每相邻两个第一分支线31之间的第二分支线32。

在一些实施例中，在通过步骤1304得到图21所示的结构后，如图22和23所示，步骤1305的实现方式可以为：刻蚀多个导体层100和多个隔离层200，以形成贯穿于多个导体层100和多个隔离层200、且位于每相邻两个第一分支线31之间的多个第一通孔104、且第二导电层51的内壁暴露出来；在每个第一通孔104的内壁上以及每个第二导电层51的内壁靠近第一导电层43的位置处沉积第一金属层103；刻蚀位于每个隔离层200的第一金属层103，保留位于每个导体层100的第一金属层103，得到位于每个导体层100的多个第二分支线32和多个我第三导电层6，位于每个导体层100中的位线3包括多个第一分支线31以及位于每相邻两个第一分支线31之间的第二分支线32。

具体地，对于图21所示的结构，先通过各向异性刻蚀图21所示的堆叠层得到第一通孔104，并且使得第二导电层51的两侧暴露出来，然后通过各向同性刻蚀SiN，得到图22所示的结构，以使第一通孔的内壁以及c1截面图所示的两侧壁中位于导体层100的壁向内凹一点，位于隔离层200的壁向外凸一点，以便于后续工艺上的实现。

在得到图22所示的结构后，在图22所示的结构中的第一通孔104的内壁以及第二导电层51端面附近的两侧内壁上沉积金属W层，得到第一金属层103。由于图22中第一通孔的内壁以及c1截面图所示的的两侧壁中位于导体层100的壁向内凹一点，位于隔离层200的壁向外凸一点，因此第一通孔的内壁上沉积的金属W层以及c1截面图所示的的两侧壁上沉积的金属W层，位于导体层100的壁向内凹一点，位于隔离层200的壁向外凸一点。然后各向同性刻蚀金属W层后，便可刻蚀掉位于隔离层中的凸出部分的金属W层，从而保留导体层100中的金属W层，得到图23所示的结构。

上述是以通过一个工艺同时得到第二分支线32和第三导电层6为例进行说明，可选地，这两部分结构也可以分别形成。

示例地，单独形成第二分支线32的实现方式可以为：刻蚀多个导体层100和多个隔离层200，以形成贯穿于多个导体层100和多个隔离层200、且位于每每个导体层100中每相邻两个第一分支线31之间的第一通孔104；在第一通孔104的内壁上沉积第一金属层103；刻蚀位于隔离层200的第一金属层103，保留位于导体层100的第一金属层103，得到位于导体层100的第二分支线32，位线3包括两个第一分支线31和第二分支线32。

示例地，单独形成第三导电层6的实现方式可以为：刻蚀多个导体层100和多个隔离层200，以使每个导体层中的第二导电层51的内壁暴露出来，在第二导电层51的内侧且靠近第一导电层43的位置沉积第一金属层103；刻蚀位于隔离层200的第一金属层103，保留位于导体层100的第一金属层103，得到位于导体层100的第三导电层6。

上述工艺得到的第二导电层51作为存储单元中的电容的第一电极51，在通过上述工艺得到每个存储单元中的电容5的第一电极51后，还可以进一步制作出电容的第二电极。

在一些实施例中，如图24至25所示，制作出电容的第二电极的实现方式可以为：在每个导体层100的多个第二导电层51的两侧依次沉积第一介电层105和硅层106。其中，硅层106作为电容的第二电极。

具体地，在得到图23所示的结构后，先在图23所示的结构的空隙中沉积氧化物，以便于后续对堆叠层进行其他操作，然后通过掩膜刻蚀掉第一电极51两侧的氧化物，以使第一电极51的两侧暴露出来，得到图24所示的结构。

在得到图24所示的结构后，先在第一电极51两侧沉积一层高介电（HK）材料，得到第一介电层105，然后在位于第一电极51两侧的第一介电层105的外壁上继续沉积多晶硅（poly），得到硅层106，从而得到图25所示的结构。

如图25中c3截面图所示，每一层存储单元阵列中的电容的上下表面之间的区域中也填充有硅，从而使得c1截面图中位于第一电极51两侧的两部分硅层连接起来作为电容的第二电极。

步骤1306：刻蚀掉每条虚假字线300，并形成多条字线2以及环绕每条字线2的半导体层41。

在一些实施例中，步骤1306的实现方式可以为：刻蚀掉多个虚假字线300，以形成贯穿于多个导体层100和多个隔离层200多个第三通孔；在每个第三通孔的内壁上依次沉积沟道层301、第二介电层302和第二金属层303，以形成每个存储单元的半导体层41、栅绝缘层和多条字线2，得到图26所示的结构；刻蚀位于每个隔离层200的沟道层301，以暴露位于每个隔离层200的第二介电层302，得到图27所示的结构。

示例地，如图26所示，沟道层301的材料为IGZO（indiumgalliumzincoxide，氧化铟镓锌），第二介电层302的材料为高介电（HK）材料，第二金属层303的材料为金属W。

另外，在第二介电层302和第二金属层303之间还可以沉积一层TiN（图26中未示出）。其中，TiN有两个作用，一个是作为粘合剂以避免第二金属层303脱落，另一个是避免第二金属层303往沟道扩散。

另外，刻蚀位于每个隔离层200的沟道层301，以暴露位于每个隔离层200的第二介电层302，这样处理可以减少存储器中的寄生MOS（metal-oxide-semiconductor，金属氧化物半导体）。

另外，图26和图27的空白位置处和图25一样填充有氧化物，图26和图27中未示出。图28中示出了与图27对应的存储器的完整视图。如图28所示，在图27所示的结构的空白位置处均填充有氧化物。关于图28所示结构的其他描述可以参考上述实施例，在此不再赘述。

上述所有可选技术方案，均可按照任意结合形成本申请的可选实施例，本申请实施例对此不再一一赘述。

需要说明的是，图13所示的工艺流程是一种示例的工艺流程，本申请实施例并不限定制备出图2-12所示的存储器的制作方法。

综上所述，在本申请实施例中，位线包含多个第一分支线和多个第二分支线，每相邻两个第一分支线之间连接一个第二分支线。也即，位线由不同的分支线构成。且每个存储单元的半导体层分别与相邻两个第一分支线连接，而与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。相对于图1中存储单元的沟道直接与作为位线的导电柱连接，本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。

进一步地，当本申请实施例提供的存储器为1T1C 3D-DRAM时，本申请实施例还提供了一种能够减小1T1C 3D-DRAM中字线与位线之间，以及字线与电容之间的寄生电容的工艺优化流程。在优化后的工艺流程中，先用氧化物/多晶硅制作出叠层结构，并刻蚀出基本架构，然后做虚假字线。再通过硅金属化工艺得到断开的位线。之后在位线和虚假字线之间填充绝缘材料SiN。然后将断开的位线进行连接。最后将虚假字线替换为真正的字线，并去除寄生MOS。

优化后的工艺流程在不降低器件性能的同时，减少了寄生电容，同时改变了存储单元中的电容的形状，可以允许存储单元中的电容占用更小的面积，也与去除寄生MOS工艺兼容。

另外，本申请实施例还提供了一种电子设备，在该电子设备中包括至少一个如上述实施例的半导体器件。该电子设备包括但不限于是智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端等。

除非另外定义，本申请实施例使用的技术术语或者科学术语应当为本申请实施例所属领域内具有一般技能的人士所理解的通常意义。

本申请实施例的实施方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本申请实施例的实施方式不局限于附图所示的形状或数值。

本申请实施例中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。

在本申请实施例中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。

在本申请实施例中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请实施例中的具体含义。

在本申请实施例中，在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本申请实施例中，“源极”和“漏极”可以互相调换。

在本申请实施例中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本申请实施例中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

以上所述仅为本申请实施例的较佳实施例，并不用以限制本申请实施例，凡在本申请实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (25)

1.一种存储器，其特征在于，所述存储器包括：

一层或多层沿垂直于衬底方向堆叠的存储单元阵列，每层所述存储单元阵列包括多个存储单元；

多条贯穿一层或多层所述存储单元阵列的字线；

每个所述存储单元包括：环绕所述字线的侧壁且在所述侧壁延伸的半导体层；

多条位线，每条所述位线与一层所述存储单元阵列中的一列存储单元的各所述半导体层连接；

其中，所述位线包含多个第一分支线和多个第二分支线，每相邻两个所述第一分支线之间连接一个所述第二分支线，每个所述存储单元的所述半导体层分别与相邻两个所述第一分支线连接，每个所述存储单元的所述半导体层与所述相邻两个所述第一分支线之间的所述第二分支线的至少部分区域没有连接。

2.根据权利要求1所述的存储器，其特征在于，相邻两个所述第一分支线之间的所述半导体层中的区域与所述相邻两个所述第一分支线之间的所述第二分支线相向而置。

3.根据权利要求2所述的存储器，其特征在于，所述相邻两个所述第一分支线之间的所述半导体层中的区域与相向而置的所述第二分支线之间填充有绝缘材料。

4.如权利要求1所述的存储器，其特征在于，所述字线与所述第二分支线相向而置，所述半导体层环绕的字线区域与相向而置的所述第二分支线在垂直于所述衬底的平面上的投影有交叠区域，所述垂直于衬底的平面沿所述一列存储单元的列方向延伸。

5.如权利要求4所述的存储器，其特征在于，所述字线与所述第一分支线在垂直于所述衬底的平面上的投影无交叠区域。

6.如权利要求1所述的存储器，其特征在于，每个所述第一分支线包括侧表面和端面，所述半导体层分别与相邻两个所述第一分支线的端面以及侧表面中的至少一者连接。

7.如权利要求1所述的存储器，其特征在于，所述第二分支线中包含贯穿上表面和下表面的贯穿孔或位于上表面的孔洞，所述贯穿孔或孔洞中填充有介质层。

8.如权利要求1或7所述的存储器，其特征在于，每个所述第一分支线沿着垂直衬底的方向延伸且横截面为折线型结构，每个所述第二分支线的两端分别与相邻两个所述第一分支线的折点位置连接，每个所述存储单元的所述半导体层分别与相邻两个所述第一分支线的其中一端连接。

9.如权利要求1所述的存储器，其特征在于，每个所述存储单元还包括：与所述半导体层分别连接的两个第一导电层、以及与两个所述第一导电层连接的第二导电层；

每个所述存储单元的所述半导体层中被两个所述第一导电层围绕的区域与所述第二导电层之间相向而置，且每个所述存储单元的所述半导体层中被相邻两个所述第一导电层围绕的区域与所述第二导电层之间填充有绝缘材料。

10.如权利要求9所述的存储器，其特征在于，所述第二导电层沿着垂直衬底的方向延伸且横截面为U型结构，所述第一导电层与所述第二导电层均包括侧表面和端面；

每个所述存储单元的两个所述第一导电层的端面分别与所述第二导电层的两个端面连接。

11.如权利要求10所述的存储器，其特征在于，每个所述存储单元还包括：与所述第二导电层的端面附近的两侧内壁连接的一个第三导电层。

12.如权利要求10或11所述的存储器，其特征在于，所述第二导电层的U型结构的内壁和外壁上分别连接有第四导电层。

13.如权利要求1-7、9-11中任一所述的存储器，其特征在于，每层所述存储单元阵列包括第一列存储单元和第二列存储单元，多条所述位线包括第一位线和第二位线；

所述第一列存储单元的各所述半导体层与所述第一位线连接，所述第二列存储单元的各所述半导体层与所述第二位线连接；

所述第一位线和所述第二位线位于所述第一列存储单元与所述第二列存储单元之间，且所述第一位线和所述第二位线共用所述第二分支线。

14.一种存储器，其特征在于，所述存储器包括：

一层或多层沿垂直于衬底方向堆叠的晶体管阵列，每层所述晶体管阵列包括多个晶体管；

多条贯穿一层或多层所述晶体管阵列的字线；

每个所述晶体管包括：环绕所述字线的沟道、以及与所述沟道连接的漏极；

多条位线，每条所述位线与一层所述晶体管阵列中的一列晶体管的各所述漏极连接；

其中，每个所述晶体管的所述沟道的第一沟道区与所述位线的第一位线区之间填充有绝缘材料，所述第一沟道区为所述沟道中正对所述位线的区域，所述第一位线区为所述位线中正对所述沟道的区域。

15.如权利要求14所述的存储器，其特征在于，所述存储器还包括多个电容；

每个所述晶体管还包括：与所述沟道连接的源极；

每个所述晶体管的源极与和一个所述电容的第一电极连接，且每个所述晶体管的所述沟道的第二沟道区与所述第一电极的第一电极区之间填充有绝缘材料，所述第二沟道区为所述沟道中正对所述第一电极的区域，所述第一电极区为所述第一电极中正对所述沟道的区域。

16.如权利要求15所述的存储器，其特征在于，所述第一电极为U型结构，且所述第一电极的开口端与所述源极连接。

17.如权利要求16所述的存储器，其特征在于，所述存储器还包括多个第三导电层；

每个所述第三导电层与一个所述第一电极中靠近所述开口端的两侧内壁分别连接。

18.如权利要求14所述的存储器，其特征在于，每条所述位线包括多个第一位线段和多个第二位线段，每相邻两个所述第一位线段之间连接有一个所述第二位线段；

每个所述晶体管的所述第一沟道区正对一个所述第二位线段。

19.一种存储器的制作方法，其特征在于，所述存储器为权利要求1或14所述的存储器；所述方法包括：

提供所述衬底；

在所述衬底上形成沿垂直于所述衬底的方向交替堆叠的多个导体层和多个隔离层、以及贯穿于多个所述导体层和多个所述隔离层的多条虚假字线；

金属化每个所述导体层，以在每个所述导体层中形成多个所述第一分支线，每相邻两个所述第一分支线与一条所述虚假字线连接；

在每条所述虚假字线以及相邻两个所述第一分支线围绕的半封闭区域中填充绝缘材料；

连接每个导体层中的多个所述第一分支线，以形成位于每相邻两个所述第一分支线之间的第二分支线；

刻蚀掉每条所述虚假字线，并形成多条所述字线以及环绕每条所述字线的所述半导体层。

20.如权利要求19所述的方法，其特征在于，所述导体层的材料为硅；

所述金属化每个所述导体层之前，所述方法还包括：

刻蚀多个所述导体层和多个所述隔离层，以形成贯穿于多个所述导体层和多个所述隔离层、且位于每条所述虚假字线两侧的通道，且每条所述虚假字线中位于所述导体层的部分暴露于所述通道；

所述金属化每个所述导体层，以在每个所述导体层中形成多个所述第一分支线，每相邻两个所述第一分支线与一条所述虚假字线连接，包括：

在所述通道的内壁上沉积金属薄膜；

对所述金属薄膜进行退火，以使所述导体层表面的硅金属化，得到位于每个所述导体层中的多个所述第一分支线。

21.如权利要求19所述的方法，其特征在于，在金属化每个所述导体层之后，还在每个所述导体层中形成与每条所述虚假字线连接的两个第一导电层、以及与两个所述第一导电层连接的第二导电层，所述第二导电层沿垂直于所述衬底的方向延伸且横截面为U型结构，与每条所述虚假字线连接的两个所述第一导电层的端面分别与一个所述第二导电层的两个端面连接；

所述连接每个导体层中的多个所述第一分支线，以形成位于每相邻两个所述第一分支线之间的第二分支线，包括：

刻蚀多个所述导体层和多个所述隔离层，以形成贯穿于多个所述导体层和多个所述隔离层、且位于每相邻两个所述第一分支线之间的多个第一通孔、且所述第二导电层的内壁暴露出来；

在每个所述第一通孔的内壁上以及每个所述第二导电层的内壁靠近所述第一导电层的位置处沉积第一金属层；

刻蚀位于每个所述隔离层的第一金属层，保留位于每个所述导体层的第一金属层，得到位于每个所述导体层的多个第二分支线和多个第三导电层。

22.如权利要求19所述的方法，其特征在于，所述在每条所述虚假字线以及相邻两个所述第一分支线围绕的半封闭区域中填充有绝缘材料，包括：

刻蚀多个所述导体层和多个所述隔离层，以形成贯穿于多个所述导体层和多个所述隔离层、且位于每条所述虚假字线和相邻两个所述第一分支线所围绕的半封闭区域中的多个第二通孔、且所述第二导电层的内壁和外壁均暴露出来；

刻蚀掉多个所述导体层中每个导体层的硅；

在刻蚀后的多个所述导体层和多个所述隔离层的空隙位置中沉积绝缘材料，以使每个导体层中每条所述虚假字线和相邻两个所述第一分支线所围绕的半封闭区域中填充有绝缘材料、每条所述虚假字线和两个所述第一导电层之间也填充有绝缘材料。

23.如权利要求19所述的方法，其特征在于，所述刻蚀掉每条所述虚假字线，并形成多条所述字线以及环绕每条所述字线的半导体层，包括：

刻蚀掉多条所述虚假字线，以形成贯穿于多个所述导体层和多个隔离层多个第三通孔；

在每个所述第三通孔的内壁上依次沉积沟道层、第二介电层和第二金属层，以形成每个所述存储单元的半导体层、栅绝缘层和多条所述字线；

刻蚀位于每个所述隔离层的沟道层，以暴露位于每个所述隔离层的第二介电层。

24.一种电子设备，其特征在于，包括权利要求1或14所述的存储器。

25.如权利要求24所述的电子设备，其特征在于，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端。

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