CN115835626A - 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备 - Google Patents
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Abstract
3D堆叠的半导体器件、3D存储器及其制备方法、电子设备，所述3D存储器包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置；本实施例提供的方案，层间无半导体层，可以减轻或去除层间的寄生电容，增强器件稳定性。
Description
技术领域
本公开实施例涉及但不限于半导体技术，尤指一种3D堆叠的半导体器件、3D存储器及其制备方法、电子设备。
背景技术
随着动态随机存取存储器(Dynamic Random Acess Memory，DRAM)技术步入10纳米(nm)节点，平面的1T1C结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，DRAM存储器逐渐向三维(3D)立体结构发展，然而随着3D立体结构的发展会遇到各种各样的问题，随着堆叠层数增加，阵列越大越紧密，不同层间的寄生金属氧化物半导体(Metal Oxide Semiconductor，MOS)电容的存在对电容存储电荷的保持力以及器件整体的稳定性产生很大影响。所以在3D DRAM器件的研发中，在攻克复杂工艺结构的同时，需要充分考虑一些寄生电容的优化甚至消除。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种3D堆叠的半导体器件、3D存储器及其制备方法、电子设备，可以减少寄生电容，提升器件性能。
本公开实施例提供一种3D存储器，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；
所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述半导体层在所述栅电极的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置。
在一些实施例中，所述间隔设置的所述半导体层之间露出绝缘层，所述绝缘层为位于所述栅电极和所述半导体层之间的栅极绝缘层。
在一些实施例中，不同层的晶体管的所述栅电极为所述字线的一部分。
在一些实施例中，沿垂直于所述衬底的方向，所述栅电极包括两个端部和位于所述两个端部之间的中间部，在平行于所述衬底的平面上，所述两个端部的正投影位于所述中间部的正投影内，所述半导体层至少环绕所述栅电极的所述中间部分布。
在一些实施例中，沿垂直于所述衬底的方向，所述栅电极的截面形状包括哑铃形。
在一些实施例中，同层的所述存储单元形成分别沿第一方向和第二方向分布的阵列，每层所述存储单元还包括：位线，所述位线与同层且相邻的两列的晶体管的所述第二电极连接。
在一些实施例中，所述存储单元还包括：电容，所述电容包括第一极板和第二极板，所述第一极板与所述第一电极连接，不同层的相同列的电容的所述第二极板连接为一体式结构。
在一些实施例中，所述第一极板与所述第一电极为一体式结构。
本公开实施例提供一种3D存储器的制备方法，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元、字线；所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板；所述3D存储器的制备方法包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括预设电极图形；
刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的通孔，所述通孔的侧壁露出每个所述导电层，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，位于所述绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内，且所述通孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；
在所述通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅极绝缘层，所述半导体层与所述第一电极和第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；
在所述通孔内沉积填充所述通孔的牺牲层薄膜形成牺牲层，所述牺牲层薄膜为导电薄膜；
刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线，不同层的所述晶体管的所述栅电极为所述字线的一部分。
在一些实施例中，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
通过湿法刻蚀对位于所述导电层的通孔内的所述牺牲层进行刻蚀以减薄所述牺牲层；
通过干法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层。
在一些实施例中，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
通过湿法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层，其中，所述湿法刻蚀的对所述半导体层和栅极绝缘层，与所述牺牲层之间的刻蚀选择比大于预设值。
在一些实施例中，所述刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层之后，在所述通孔内沉积栅电极薄膜之前，还包括：
在所述通孔内沉积栅绝缘薄膜形成第三绝缘层；
刻蚀去除覆盖在所述牺牲层朝向所述通孔一侧的所述第三绝缘层。本公开实施例提供一种3D堆叠的半导体器件，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠且周期性分布；
字线，贯穿所述不同层沿着垂直衬底方向延伸；
所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层；所述栅电极沿着垂直衬底的方向延伸；
每个所述晶体管的所述栅电极为所述字线的一部分，所述多个晶体管的多个半导体层间隔设置，所述多个半导体层分布在所述字线侧壁的不同区域。在一些实施例中，所述半导体器件还包括：
沿着垂直衬底的方向从下至上依次交替分布的绝缘层和导电层；
贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域沿着垂直衬底方向延伸的所述多个半导体层；
所述多个半导体层沿着垂直衬底的方向延伸且在所述绝缘层的侧壁断开；
所述导电层包括相互间隔的第一导电部和第二导电部，所述第一导电部和所述第二导电部分别为所述晶体管的源极和漏极，每个所述半导体层与对应层的所述导电层的源极和漏极接触。
在一些实施例中，所述通孔对应所述导电层的第一区域的口径大于对应所述绝缘层的第二区域的口径；
所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔露出侧壁和上下两个表面的部分区域；
所述半导体层至少分布于所述导电层的所述侧壁。
在一些实施例中，所述半导体层还分布于露出在所述通孔中的所述绝缘层的上下两个表面的全部或部分区域且不分布在所述绝缘层的侧壁。
在一些实施例中，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔。
在一些实施例中，所述字线包括沿着通孔延伸的第一部分，以及位于每个所述栅极绝缘层的侧壁的第二部分。
在一些实施例中，所述半导体层分布在所述导电层的侧壁以及露出在所述通孔中的所述绝缘层的上下两个表面的部分区域，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔，所述导电层和所述绝缘层接触区域被横向刻蚀形成沿着横向的凹陷区域，所述半导体层未分布于所述凹陷区域，所述字线分布于所述凹陷区域。
在一些实施例中，所述半导体层仅分布在所述导电层的侧壁且所述导电层和所述绝缘层接触区域被横向刻蚀形成沿着横向的凹陷区域，所述半导体层未分布于所述凹陷区域，所述栅极绝缘层连续分布于各层晶体管的各所述绝缘层的侧壁、各层的所述凹陷区域、各层所述半导体层的侧壁。
本公开实施例提供一种电子设备，包括上述任一实施例所述的3D存储器，或者，任一实施例所述的3D堆叠的半导体器件。
本公开实施例包括一种3D堆叠的半导体器件、3D存储器及其制备方法、电子设备，所述3D存储器包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；不同层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置。本实施例提供的方案，层间无半导体层，可以减轻或去除层间的寄生电容，增强稳定性。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
图1A为一示例性实施例提供的3D存储器沿垂直于衬底方向的截面图；
图1B为一示例性实施例提供的3D存储器沿平行于衬底方向的截面图；
图2为一示例性实施例提供的形成堆叠结构后的示意图；
图3A为一示例性实施例提供的形成导电层后沿平行于衬底方向的截面图；
图3B为一示例性实施例提供的形成导电层后沿bb’方向的截面图；
图4A为一示例性实施例提供的去除电容区域的第一绝缘层后沿平行于衬底方向的截面图；
图4B为一示例性实施例提供的去除电容区域的第一绝缘层后沿aa’方向的截面图；
图5A为一示例性实施例提供的形成第二极板后沿平行于衬底方向的截面图；
图5B为一示例性实施例提供的形成第二极板后沿aa’方向的截面图；
图6A为一示例性实施例提供的形成通孔后沿平行于衬底方向的截面图；
图6B为一示例性实施例提供的形成通孔后沿aa’方向的截面图；
图6C为一示例性实施例提供的形成通孔后沿bb’方向的截面图；
图7A为一示例性实施例提供的扩大通孔后沿平行于衬底方向的截面图；
图7B为一示例性实施例提供的扩大通孔后沿aa’方向的截面图；
图7C为一示例性实施例提供的扩大通孔后沿bb’方向的截面图；
图8A为一示例性实施例提供的形成牺牲层后沿平行于衬底方向的截面图；
图8B为一示例性实施例提供的形成牺牲层后沿aa’方向的截面图；
图8C为一示例性实施例提供的形成牺牲层后沿bb’方向的截面图；
图9A为一示例性实施例提供的刻蚀牺牲层后沿aa’方向的截面图；
图9B为一示例性实施例提供的减薄牺牲层后沿aa’方向的截面图；
图9C为一示例性实施例提供的刻蚀半导体层和栅极绝缘层后沿aa’方向的截面图；
图9D为一示例性实施例提供的减薄牺牲层后沿bb’方向的截面图；
图10为一示例性实施例提供的形成栅电极后沿aa’方向的截面图；
图11A为另一示例性实施例提供的刻蚀牺牲层后沿aa’方向的截面图；
图11B为另一示例性实施例提供的刻蚀半导体层和栅极绝缘层后沿aa’方向的截面图；
图11C为另一示例性实施例提供的刻蚀半导体层和栅极绝缘层后沿bb’方向的截面图；
图12为另一示例性实施例提供的形成栅电极后沿aa’方向的截面图；
图13A为又一示例性实施例提供的形成第三绝缘层后沿aa’方向的截面图；
图13B为又一示例性实施例提供的刻蚀部分第三绝缘层后沿aa’方向的截面图；
图14为又一示例性实施例提供的形成栅电极后沿aa’方向的截面图；
图15为一示例性实施例提供的3D存储器制备方法流程图；
图16为一示例性实施例提供的3D堆叠的半导体器件的截面示意图；
图17为另一示例性实施例提供的3D堆叠的半导体器件的截面示意图；
图18为又一示例性实施例提供的3D堆叠的半导体器件的截面示意图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。
本公开实施例中，通过刻蚀去除层间的半导体层，可以降低或消除寄生MOS寄生电容。
图1A为一示例性实施例提供的3D存储器沿垂直于衬底方向的截面示意图。如图1A所示，本实施例提供的3D存储器可以包括：多层沿垂直于衬底的方向堆叠的存储单元，字线40，其中，所述字线40沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；
所述存储单元可以包括：晶体管，所述晶体管包括第一电极51、第二电极52、沿垂直于所述衬底的方向延伸的栅电极26，环绕所述栅电极26且与所述栅电极26相绝缘的半导体层23，所述半导体层23在所述栅电极26的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层；其中，所述第一电极51和所述第二电极52之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔设置所述栅电极26连接所述字线40。
本实施例提供的3D存储器至少部分相邻层的晶体管的半导体层间隔设置，可以降低或消除至少部分层间的寄生MOS电容，提高器件稳定性。
水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本申请保护第一电极和第二电极之间的沟道为非垂直于衬底的沟道。
在一示例性实施例中，不同层的所述存储单元的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔设置。即全部相邻层的所述存储单元的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔设置，从而可以消除全部相邻层间的寄生MOS电容，提高器件稳定性。
在一示例性实施例中，所述栅电极26仅沿垂直于所述衬底的方向延伸。其中，该栅电极26包括侧表面和上下两端的端面，侧表面整体上与衬底垂直，或者说与半导体层23对应的起栅电极控制作用的侧壁的部分区域，该区域的膜层与衬底垂直。在实际制作产品过程中局部可能存在弯曲的区域也包含在本申请上述所述的情况中。
环绕所述栅电极26且与所述栅电极26相绝缘的半导体层23，其中的半导体层23可以理解为一个膜层，该膜层具有两个相对的主表面和两个端面。两个相对主表面为相比端面其表面积更大。比如，半导体层23沿着栅电极26的侧壁延伸，其膜层厚度方向为平行衬底的方向，膜层在栅电极26侧壁的上下延伸的长度为膜层的高度，环绕所述栅电极26的长度为膜层的宽度。
在一示例性实施例中，所述半导体层23在所述栅电极26的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层可以是半导体层23仅沿垂直于衬底的方向延伸，或者，主体上沿垂直于衬底的方向延伸，在端部可以存在沿水平方向延伸且朝向所述栅电极26的水平部。
其中，环绕可以理解为部分或全部环绕所述栅电极26。一些实施例中，所述环绕可以是整体上全部环绕，环绕后的半导体层23的横截面为闭合环形。所述横截面的截取方向为沿着平行于衬底的方向截取。一些实施例中，所述环绕可以是部分环绕，环绕后的横截面不是闭合的，但是呈现环形状。比如，具有开口的环形。
在一示例性实施例中，沿着垂直所述衬底的方向延伸的所述字线40不同区域的材料组分相同，可以理解为使用同一次膜层制作工艺形成，所述材料的组分相同可以理解为材料中测试出的主要元素相同，比如，都是通过金属或ITO等透明导电材料制作而成，但是不限制其不同区域的原子数比。在一示例性实施例中，所述晶体管还可以包括环绕所述栅电极26侧壁的栅极绝缘层24。
在一示例性实施例中，不同层的晶体管可以共用一个沿着垂直所述衬底方向延伸的环状的栅极绝缘层24。
在一示例性实施例中，至少部分相邻层的晶体管的栅极绝缘层24在垂直于所述衬底的方向上间隔设置。
在一示例性实施例中，不同层晶体管的栅极绝缘层24在垂直于所述衬底的方向上间隔设置。
在一示例性实施例中，所述半导体层23可以为全环绕型，在栅电极26的侧壁上全环绕，即，半导体层23沿平行于衬底的方向的横截面为闭环。示例性的，所述半导体层23为环形，且环形形状与栅电极26的横截面外轮廓形状相适应。示例性的，所述栅电极26的横截面比如为方形等结构。
在一示例性实施例中，沿垂直于所述衬底方向，同一晶体管的所述第一电极51和第二电极52可以位于同一导电膜层。可以理解为第一电极51和第二电极52位于同一金属膜层，由一个导电膜层图案化形成，所述导电膜层与所述衬底的上表面大约平行。第一电极51和第二电极52可以同层设置。即所述第一电极51和所述第二电极52可以通过同一次图案化工艺同时形成，但本公开实施例不限于此，可以通过不同图案化工艺分别制造所述第一电极51和所述第二电极52。
在一示例性实施例中，不同晶体管的所述第一电极51或所述第二电极52可以位于不同的导电膜层。
在一示例性实施例中，不同层的堆叠的晶体管可以共用一条沿着垂直所述衬底方向延伸的所述字线40。在一示例性实施例中，不同层的晶体管对应的半导体层23可以位于所述字线40的侧壁且分别位于沿垂直所述衬底的方向延伸的不同区域。
在一示例性实施例中，不同层的晶体管的所述栅电极26为所述字线40的一部分，所述间隔设置的所述半导体层23之间露出所述字线40。如图1A和图12所示。
在一示例性实施例中，所述间隔设置的所述半导体层23之间露出绝缘层，所述绝缘层为位于所述栅电极26和所述半导体层23之间的栅极绝缘层24。本实施例提供的方案，通过栅极绝缘层24隔离第一电极51和栅电极26，避免过刻导致第一电极51暴露，导致第一电极51和栅电极26之间发生短路。
在一示例性实施例中，沿垂直于所述衬底的方向，所述栅电极26包括两个端部(第一端部201和第二端部202)和位于所述两个端部之间的中间部203，在平行于所述衬底的平面上，所述两个端部的正投影位于所述中间部203的正投影内，所述半导体层23至少环绕所述栅电极26的所述中间部分布，即，第一端部201的正投影位于所述中间部203的正投影内，第二端部202的正投影位于所述中间部203的正投影内。栅电极26呈现两端小中间大的形状，如图1A所示。
在一示例性实施例中，沿垂直于所述衬底的方向，所述栅电极26被所述半导体层23环绕的区域中包括两个端部(第一端部201和第二端部202)和位于所述两个端部之间的中间部203，在平行于所述衬底的平面上，所述中间部203的正投影位于每个所述端部的正投影内，即中间部203的正投影位于第一端部201的正投影内，即中间部203的正投影位于第二端部202的正投影内，如图12所示。即，沿垂直于所述衬底的方向，所述栅电极26的截面形状包括哑铃形。
在一示例性实施例中，如图1B所示，同层的所述存储单元形成分别沿第一方向X和第二方向Y分布的阵列，每层所述存储单元还包括：位线30，所述位线30与同层同一列的晶体管的所述第二电极52连接。图1B中示出了每层包括三行两列存储单元，但本公开实施例不限于此，每层可以包括其他行数和列数的存储单元，比如，可以只包括一个存储单元。所述第一方向X可以平行于所述衬底，所述第二方向Y可以平行于所述衬底，第一方向X和第二方向Y交叉。在一些实施例中，所述第一方向X和第二方向Y可以垂直。
在一示例性实施例中，相邻两列的存储单元的晶体管的第二电极52连接到同一位线30。同层相邻两列的晶体管的所述第二电极52与所述位线30可以为一体式结构。
在一示例性实施例中，所述晶体管的第二电极52可以是该第二电极52所连接的位线30的一部分。
在一示例性实施例中，所述位线30可以沿第二方向Y延伸。
在一示例性实施例中，所述第一电极51可以沿第一方向X延伸。
在一示例性实施例中，所述3D存储器还可以包括数据存储元件。
在一示例性实施例中，所述数据存储元件比如为电容，即形成1T1C的存储结构。但本公开实施例不限于此，可以和其他晶体管组成2T0C的存储结构，等等。
在一示例性实施例中，所述电容可以包括第一极板41和第二极板42，所述第一极板41与所述第一电极51连接。
在一示例性实施例中，所述第一极板41与所述第一电极51可以为一体式结构。
在一示例性实施例中，不同层的相同列的所述电容的所述第二极板42可以连接为一体式结构。如图1B所示，不同层的第一列的所述电容的所述第二极板42连接为一体式结构。不同层的第二列的所述电容的所述第二极板42连接为一体式结构，即，不同层的相同列的所述电容共用同一极板作为第二极板42。
在一示例性实施例中，所述电容还可以包括设置在所述第一极板41和第二极板42之间的第二绝缘层13。第二绝缘层13作为第一极板41和第二极板42之间的介质。
在一示例性实施例中，沿垂直于衬底方向相邻的晶体管的所述第一电极在垂直衬底的方向的投影重叠，所述第二电极在垂直衬底的方向的投影重叠，所述栅电极在垂直衬底的方向的投影重叠。本实施例提供的方案，在工艺过程中，可以通过导电层和绝缘层的相对堆叠再通过一个掩膜形成多层堆叠的第一电极和第二电极，实现工艺简单。另外，可以使得3D存储器的结构更为紧凑。
下面通过本实施例3D存储器的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
本实施例中，每层包括多个存储单元，但本公开实施例不限于此，每层可以包括一个存储单元。
在一示例性实施例中，3D存储器的制备过程可以包括：
S101)在衬底上依次交替沉积第一绝缘薄膜10和第一导电薄膜11形成叠层结构，如图2所示(图2中未示出衬底)。
在一示例性实施例中，可以利用化学气相沉积方法沉积所述第一绝缘薄膜10和第一导电薄膜11。
在一示例性实施例中，所述衬底可以为半导体衬底，比如可以是硅衬底。
在一示例性实施例中，所述第一绝缘薄膜10可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
在一示例性实施例中，所述第一导电薄膜11可以包括但不限于氮化钛(TiN)/钨(W)的多层结构。
图2中示出的叠层结构包括5层第一绝缘薄膜10和4层第一导电薄膜11，仅为示例，在其他实施例中，所述叠层结构可以包括更多或更少层交替设置的第一绝缘薄膜10和第一导电薄膜11。
S102)对所述第一导电薄膜11进行构图形成导电层12，所述导电层12可以包括位线30、多个第一子部21和多个第二子部22，位线30连接第一子部21和第二子部22，所述第一子部21可以沿第一方向X延伸，所述第二子部22可以沿第一方向X延伸，所述位线30可以沿第二方向Y延伸，所述第一子部21在后续形成一个晶体管的第一电极51和第二电极52，所述第二子部22在后续形成相邻的另一晶体管的第一电极51和第二电极52，如图3A和图3B所示，其中，图3A为平行于所述衬底方向的截面图(导电层12所在区域的截面图，后续平行于所述衬底方向的截面图均为导电层12所在区域的截面图，不再赘述)，图3B为bb’方向截面图。
在一示例性实施例中，可以利用干法刻蚀方法刻蚀所述叠层结构，构图形成所述导电层12后再在被刻蚀的区域填充第一绝缘薄膜，以隔离不同器件。
S103)对所述第一绝缘薄膜10进行构图，去除位于电容区域100的第一绝缘薄膜10，暴露出所述第一子部21远离所述位线30的一端(包括第一子部21的端面和部分侧面)，以及，暴露出所述第二子部22远离所述位线30的一端，形成第一绝缘层和导电层12交替设置的堆叠结构，如图4A和图4B所示，其中，图4A为平行于所述衬底方向的截面图(导电层12所在区域的截面图)，图4B为aa’方向截面图，其中，aa’方向可以平行于所述第一子部21的延伸方向。
在一示例性实施例中，可以使用湿法刻蚀横向刻蚀所述叠层结构中的第一绝缘薄膜10。
S104)在所述电容区域100依次沉积第二绝缘薄膜和导体材料，分别形成第二绝缘层13和第二极板42，所述第二绝缘层13覆盖所述第一子部21暴露出的区域，即第二绝缘层13覆盖所述第一子部21远离所述位线30的端面以及，部分侧壁，如图5A和图5B所示，其中，图5A为平行于所述衬底方向的截面图，图5B为aa’方向截面图。
其中，第二绝缘层13作为电容极板间的介质，第二极板42作为电容的一个电极，第一子部21或者第二子部22作为电容的另一个电极，即第一极板。
在一示例性实施例中，可以通过原子层沉积(Atomic Layer Deposition，ALD)方式沉积所述第二绝缘薄膜和导体材料。
在一示例性实施例中，所述第二绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al2O3)，氧化铪。
在一示例性实施例中，所述导体材料包括但不限于以下至少之一：多晶硅，钨，氮化钛。
在一示例性实施例中，在沉积所述第二绝缘薄膜之前，可以在所述电容区域100沉积TiN等，与第一子部21或第二子部22的一部分一起作为电容的第一极板41。
S105)形成多个通孔K1；
所述形成多个通孔K1可以包括：通过干法刻蚀对所述叠层结构进行刻蚀，形成贯穿所述多个导电层12的多个通孔K1，所述通孔K1的侧壁露出每个所述导电层12，其中，所述第一子部21和所述第二子部22均设置有所述通孔K1，如图6A、图6B和图6C所示，其中，图6A为平行于所述衬底方向的截面图，图6B为aa’方向截面图，图6C为bb’方向截面图。bb’方向可以垂直于所述aa’方向。所述通孔K1可以沿垂直于所述衬底的方向延伸。所述通孔K1可以暴露或不暴露所述衬底。
在一示例性实施例中，对所述叠层结构进行干法刻蚀时，采用高深宽比刻蚀(HighAspect ratio Etch，HAR ET)方式进行刻蚀，在一示例性实施例中，深宽比(Aspect ratio)>6:1。
在一示例性实施例中，所述通孔K1在平行于所述衬底的平面上的正投影可以是方形等。
在一示例性实施例中，所述通孔K1在平行于所述衬底的平面上的正投影位于所述导电层12的正投影内。比如，在平行于所述衬底的平面上，贯穿第一子部21的通孔K1的正投影位于所述第一子部21的正投影内，贯穿第二子部22的通孔K1的正投影位于所述第二子部22的正投影内。
S106)朝远离所述通孔的方向刻蚀所述导电层12，对所述通孔K1位于导电层12的区域向远离所述通孔K1的方向扩充，使得在平行于所述衬底的平面上，位于第一绝缘薄膜10的通孔K1的正投影落入位于导电层12的通孔K1的正投影内，即，所述通孔K1形成多个哑铃型的结构，以及，使得所述导电层12形成彼此分离的第一电极51和第二电极52；如图7A、图7B和图7C所示，其中，图7A为平行于所述衬底方向的截面图，图7B为aa’方向截面图，图7C为bb’方向截面图。
在一示例性实施例中，可以利用湿法刻蚀，选用对第一绝缘薄膜10和导电层12的刻蚀选择比很高的酸溶液，将导电层12向远离通孔K1的方向横向蚀刻一定厚度L。由于高刻蚀选择比，对第一绝缘薄膜10几乎没有蚀刻。以通孔K1平行于衬底的截面为正方形为例，此时，位于导电层12的通孔K1的边长为D，位于第一绝缘薄膜10的通孔K1的边长为d，且D＝d+2*L。在一示例性实施例中，所述D比如为80nm至110nm，所述d比如为50nm±10％，所述L比如为15nm至30nm，比如D可以为80nm，L可以是15nm，或者，D为90nm，L为20nm，或者，D为100nm，L为25nm，或者，D为110nm，L为30nm。
S107)形成半导体层23、栅极绝缘层24和牺牲层25。
所述形成半导体层23、栅极绝缘层24和牺牲层25包括：
在所述通孔K1的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成半导体层23和栅极绝缘层24；沉积完半导体层23和栅极绝缘层24之后，位于寄生MOS区域300的开孔K1的尺寸比位于MOS沟道区域200的开孔K1在第一方向X的尺寸小。
在所述通孔K1沉积牺牲层薄膜，形成牺牲层25。所述牺牲层25作为后续刻蚀寄生MOS区域300侧壁的半导体层23和栅极绝缘层24时对MOS沟道区域200的半导体层23的保护层。所述牺牲层25填充所述通孔K1，位于MOS沟道区域200中的牺牲层25更厚一些，便于在后续去除寄生MOS区域300的导体23和栅极绝缘层24时保护MOS沟道区域200的半导体层23，如图8A，图8B和图8C所示，其中，图8A为平行于所述衬底方向的截面图，图8B为aa’方向截面图，图8C为bb’方向截面图。
在一示例性实施例中，所述牺牲层薄膜的材料可以是导电材料，比如和后续的栅电极薄膜的材料一致，从而在刻蚀去除所述寄生MOS区域300侧壁的半导体层23和栅极绝缘层24之后，沉积栅电极薄膜之前不用再去除所述牺牲层25，可直接沉积栅电极薄膜，作为保护层的牺牲层25和沉积的栅电极薄膜一起作为最终器件的栅电极。但本公开实施例不限于此，牺牲层薄膜的材料可以和栅电极薄膜不一致，在刻蚀去除所述寄生MOS区域300侧壁的半导体层23和栅极绝缘层24之后，沉积栅电极薄膜之前不用去除所述牺牲层25即可。
在一示例性实施例中，可以通过ALD方式沉积所述半导体薄膜、所述栅绝缘薄膜和所述牺牲层薄膜。
在一示例性实施例中，所述半导体薄膜包括但不限于以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。使用IGZO作为半导体层时，具备低漏电，刷新时间短的优势。
在一示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al2O3)，氧化铪。
在一示例性实施例中，所述牺牲层薄膜包括但不限于以下至少之一：氧化铟锡(Indium Tin Oxide，ITO)、TiN/W、掺铝氧化锌(Aluminum doped Zinc Oxide，AZO)，氧化铟锌(Indium Zinc Oxide，IZO)。
在一示例性实施例中，所述半导体层23沿所述通孔K1的径向的厚度可以为3nm±10％，所述栅极绝缘层24沿所述通孔K1的径向的厚度可以是10nm±10％，此处仅为示例，半导体层23和栅极绝缘层24的厚度可以为其他值。
S108)去除位于寄生MOS区域300的通孔K1的半导体层23和栅极绝缘层24。
在一示例性实施例中，可以利用掩模版(mask)，打开通孔K1，依次利用干法刻蚀(且为各向异性的干法刻蚀)和湿法刻蚀(且为各向同性的湿法刻蚀)和干法刻蚀(且为各向异性的干法刻蚀)三步刻蚀进行寄生MOS区域300侧壁的半导体层23和栅极绝缘层24的去除，即，所述去除寄生MOS区域300的半导体层23和栅极绝缘层24可以包括：
利用干法刻蚀刻蚀所述牺牲层25，由于各向异性刻蚀，位于寄生MOS区域300的通孔K1侧壁的牺牲层25会被完全刻蚀，位于MOS沟道区域200的通孔K1侧壁的牺牲层25会保留部分，如图9A所示，图9A为aa’方向的截面图。
由于位于MOS沟道区域200的通孔K1侧壁剩余的牺牲层25太厚，导致在后续利用干法刻蚀寄生MOS区域300的半导体层23和栅极绝缘层24时，可能会挡住下一层寄生MOS区域300的半导体层23和栅极绝缘层24的刻蚀，因此，利用湿法刻蚀，对位于MOS沟道区域200的通孔K1侧壁保留的牺牲层25进行回刻(recess)，且回刻时保留部分牺牲层25作为MOS沟道区域200的半导体层23和栅极绝缘层24的保护层，避免后续干法刻蚀寄生MOS区域300的半导体层23和栅极绝缘层24时对MOS沟道区域200的半导体层23和栅极绝缘层24造成损坏。如图9B所示，图9B为aa’方向的截面图。即牺牲层25作为内侧墙(inner spacer)保护MOS沟道区域200的半导体层23和栅极绝缘层24。
利用干法刻蚀，从顶层刻蚀到底层，将位于所述寄生MOS区域300的通孔K1的侧壁的半导体层23和栅极绝缘层24完全刻蚀掉，如图9C和图9D所示，其中，图9C为aa’方向的截面图，图9D为bb’方向的截面图。
S109)形成栅电极26。
形成栅电极26包括：在所述通孔K1内沉积栅电极薄膜，形成所述栅电极26，如图10所示，图10为aa’方向的截面图。所述栅电极26填充所述通孔K1。
在一示例性实施例中，可以通过ALD沉积所述栅电极薄膜。
在一示例性实施例中，所述栅电极薄膜可以包括但不限于以下至少之一：氧化铟锡(Indium Tin Oxide，ITO)、TiN/W、掺铝氧化锌(Aluminum doped Zinc Oxide，AZO)，氧化铟锌(Indium Zinc Oxide，IZO)。
本实施例提供的方案，通过刻蚀掉层间的半导体层和栅极绝缘层，能够有效的降低或者消除MOS寄生电容，增加器件稳定性，且不影响沟道有效长度(第一电极51和第二电极52之间的半导体层长度)。
在另一示例性实施例中，3D存储器的制备过程可以包括：
S201至S207，同S101至S107；
S208)去除位于寄生MOS区域300的通孔K1侧壁的半导体层23和栅极绝缘层24。
本实施例中，利用光罩掩模版(mask)打开通孔K1所在区域，依次利用干法刻蚀(且为各向异性的干法刻蚀)和湿法刻蚀(且为各向同性的湿法刻蚀)两步刻蚀进行寄生MOS区域300的半导体层23和栅极绝缘层24的去除。即，所述去除位于寄生MOS区域300的通孔K1侧壁的半导体层23和栅极绝缘层24可以包括：
利用干法刻蚀依次刻蚀所述牺牲层25，由于各向异性刻蚀，位于寄生MOS区域300的通孔K1的侧壁的牺牲层25会被完全刻蚀，MOS沟道区域200侧壁的牺牲层25会保留部分，如图11A所示，图11A为aa’方向的截面图。
利用湿法刻蚀，使用对牺牲层25刻蚀速率慢，对半导体层23和栅极绝缘层24刻蚀速率快(大于对牺牲层25的刻蚀速率)的溶液进行刻蚀，即选择对半导体层23及栅极绝缘层24，与对牺牲层25的刻蚀选择比高的溶液进行刻蚀，从而可以完全刻蚀掉寄生MOS区域300的半导体层23和栅极绝缘层24，如图11B，11C所示，其中，图11B为aa’方向的截面图，图11C为bb’方向的截面图。在一示例性实施例中，对半导体层23及栅极绝缘层24，与对牺牲层25的刻蚀选择比可以大于50。
比如，牺牲层为ITO，半导体层23为IGZO，栅极绝缘层24为Al2O3时，可以使用刻蚀选择比很高的稀盐酸HCl酸溶液(该溶液也可以是醋酸，高氯酸等强酸)进行刻蚀，稀盐酸可以与Al2O3反应，所以可以先去除掉Al2O3，继而再与IGZO薄膜反应刻蚀掉IGZO。而室温条件下，质量百分比在1％～20％区间内的HCl对ITO薄膜的刻蚀速率很慢，对IGZO薄膜的刻蚀速率特别快，该HCl对IGZO/ITO的刻蚀选择比可达到1000，将位于寄生MOS区域300的通孔K1侧壁的IGZO/Al2O3薄膜完全刻蚀掉。
S209)形成栅电极26。
所述形成栅电极26包括：在所述通孔K1内沉积栅电极薄膜，形成所述栅电极26，如图12所示，其中，图12为aa’方向的截面图。所述栅电极26填充所述通孔K1。
本实施例提供的方案，通过去除层间的半导体层23和栅极绝缘层24，可以有效降低或者去除寄生电容，而不影响晶体管的沟道有效长度，增强了器件稳定性。另外，本实施例提供的方案，通过两次刻蚀即可去除层间的半导体层23和栅极绝缘层24，简化了工艺，提升效率。
在另一示例性实施例中，3D存储器的制备过程可以包括：
S301至S308，同S201至S208；
S309)形成第三绝缘层27；
所述形成第三绝缘层27包括：在所述通孔K1沉积栅绝缘薄膜形成第三绝缘层27，如图13A所示，其中，图13A为aa’方向截面图。
刻蚀去除覆盖在所述牺牲层25朝向所述通孔K1一侧的第三绝缘层27，如图13B所示，其中，图13b为aa’方向截面图。可以利用干法刻蚀去除所述第三绝缘层27。本实施例中，第三绝缘层27作为栅极绝缘层24的一部分，对半导体层23和后续沉积所得的栅电极26进行隔离。
在一示例性实施例中，可以通过ALD方式沉积所述栅绝缘薄膜。
在一示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al2O3)，氧化铪。
为了防止在湿法刻蚀时，对MOS沟道区域200的半导体层23及栅极绝缘层24进行过刻蚀，使得电容的第一极板暴露，在后续直接沉积栅电极26时，造成栅电极26与第一极板之间的短路，本实施例中，利用第三绝缘层27进行电容第一极板和栅电极26的隔离，避免短路风险。
S310)形成栅电极26。
所述形成栅电极26包括：在所述通孔K1内沉积栅电极薄膜，形成所述栅电极26，如图14所示，其中，图14为aa’方向的截面图。所述栅电极26填充所述通孔K1。
本实施例提供的方案，通过去除层间的半导体层23，可以有效降低或者去除寄生电容，而不影响晶体管的沟道有效长度，增强了器件稳定性。另外，本实施例提供的方案，通过增加第三绝缘层，可以避免电容和栅电极之间短路，提高良率。
图15为一示例性实施例提供的3D存储器的制备方法流程图。如图15所示，本实施例提供一种3D存储器的制备方法，所述3D存储器可以包括多层沿垂直于衬底的方向堆叠的多个存储单元、字线40；所述存储单元可以包括：晶体管和电容，所述晶体管包括第一电极51、第二电极52、沿垂直于所述衬底的方向延伸的栅电极26、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板；所述3D存储器的制备方法包括：
步骤1501，提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括预设电极图形；
步骤1502，刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的通孔，所述通孔的侧壁露出每个所述导电层，朝远离所述通孔的方向刻蚀所述导电层，使得位于所述绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内，以及，且所述通孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；
步骤1503，在所述通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成各所述晶体管的半导体层和栅极绝缘层，所述半导体层与所述第一电极和第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；
步骤1504，在所述通孔内沉积填充所述通孔的牺牲层薄膜形成牺牲层，所述牺牲层薄膜为导电薄膜；
步骤1505，刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
步骤1506，在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充通孔形成所述字线，不同层的所述晶体管的所述栅电极为所述字线的一部分。
本实施例中，各个膜层的结构、材料、相关参数及其详细制备过程已在前述实施例中详细说明，这里不再赘述。本实施例提供的3D存储器的制备方法，通过刻蚀去除层间的半导体层，可以降低或者消除层间的寄生电容，增强器件的稳定性。本实施例的制备方法利用现有成熟的制备设备即可实现，能够很好地与现有制备工艺兼容，因此工艺实现简单，易于实施，生产效率高，具有易于工艺实现、生产成本低和良品率高等优点。
在一示例性实施例中，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
通过湿法刻蚀对位于所述导电层的通孔内的所述牺牲层进行刻蚀以减薄所述牺牲层；
通过干法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层。
在一示例性实施例中，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
通过湿法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层，其中，所述湿法刻蚀的对所述半导体层和栅极绝缘层，与所述牺牲层之间的刻蚀选择比大于预设值。
在一示例性实施例中，所述刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层之后，在所述通孔内沉积栅电极薄膜之前，还包括：
在所述通孔内沉积栅绝缘薄膜形成第三绝缘层；
刻蚀去除覆盖在所述牺牲层朝向所述通孔一侧的所述第三绝缘层。
如图16、图17和图18所示，本公开实施例提供一种3D堆叠的半导体器件，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠且周期性分布；
字线40，贯穿所述不同层沿着垂直衬底方向延伸；
所述晶体管包括栅电极26、环绕所述栅电极26侧壁的半导体层23，设置在所述栅电极26的侧壁和所述半导体层23之间的栅极绝缘层24；所述栅电极26沿着垂直衬底的方向延伸；
每个所述晶体管的所述栅电极26为所述字线40的一部分，所述多个晶体管的多个半导体层23间隔设置，所述多个半导体层23分布在所述字线40侧壁的不同区域。
在一示例性实施例中，所述半导体器件还可以包括：
沿着垂直衬底的方向从下至上依次交替分布的绝缘层14和导电层12；
贯穿各所述绝缘层14和各所述导电层12的通孔K1，所述通孔K1中从内到外依次分布有所述字线40、环绕所述字线40侧壁的所述栅极绝缘层24、环绕所述栅极绝缘层24侧壁不同区域沿着垂直衬底方向延伸的所述多个半导体层23；
所述多个半导体层23沿着垂直衬底的方向延伸且在所述绝缘层14的侧壁断开；
所述导电层12包括相互间隔的第一导电部和第二导电部，所述第一导电部和所述第二导电部分别为所述晶体管的第一电极51和第二电极52(第一电极51和第二电极52其中之一为源极，另一为漏极)，每个所述半导体层23与对应层的所述导电层12的源极和漏极接触。
在一示例性实施例中，所述通孔K1对应所述导电层12的第一区域的口径大于对应所述绝缘层14的第二区域的口径；
所述导电层12在所述通孔K1内仅露出侧壁，所述绝缘层14在所述通孔K1露出侧壁和上下两个表面的部分区域；
所述半导体层23至少分布于所述导电层12的所述侧壁。
在一示例性实施例中，如图16所示，所述半导体层23还分布于露出在所述通孔K1中的所述绝缘层14的上下两个表面的全部或部分区域且不分布在所述绝缘层14的侧壁。
在一示例性实施例中，如图16所示，所述栅极绝缘层24分布在每个所述半导体层23的表面且不分布在所述绝缘层14的侧壁，不同层的所述半导体层23表面的所述栅极绝缘层24相互间隔。
在一示例性实施例中，如图16、17、18所示，所述字线40可以包括沿着通孔K1延伸的第一部分，以及位于每个所述栅极绝缘层24的侧壁的第二部分。所述第二部分可以作为所述半导体层23的刻蚀保护层。
在一示例性实施例中，如图17所示，所述半导体层23可以分布在所述导电层12的侧壁以及露出在所述通孔K1中的所述绝缘层14的上下两个表面的部分区域，所述栅极绝缘层24可以分布在每个所述半导体层23的表面且不分布在所述绝缘层14的侧壁，不同层的所述半导体层23表面的所述栅极绝缘层24相互间隔，所述导电层12和所述绝缘层14的接触区域被横向刻蚀形成沿着横向的凹陷区域，所述半导体层23未分布于所述凹陷区域，所述字线40分布于所述凹陷区域。横向即平行于衬底的方向。所述导电层12和所述绝缘层14的接触区域被横向刻蚀形成沿着横向的凹陷区域可以是绝缘层14被横向刻蚀，导电层12未被刻蚀。
在一示例性实施例中，如图18所示，所述半导体层23可以仅分布在所述导电层12的侧壁且所述导电层12和所述绝缘层14接触区域被横向刻蚀形成沿着横向的凹陷区域，所述半导体层23未分布于所述凹陷区域，所述栅极绝缘层24连续分布于各层晶体管的各所述绝缘层14的侧壁、各层的所述凹陷区域、各层所述半导体层23的侧壁。所述导电层12和所述绝缘层14的接触区域被横向刻蚀形成沿着横向的凹陷区域可以是绝缘层14和导电层12均被横向刻蚀。
上述半导体器件可以和电容器组成1T1C的存储结构，或者，和其他晶体管组成2T0C的存储结构，等等。
本公开实施例还提供了一种电子设备，包括前述任一实施例所述的3D存储器或者3D堆叠的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (21)
1.一种3D存储器，其特征在于，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；
所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述半导体层在所述栅电极的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置。
2.根据权利要求1所述的3D存储器，其特征在于，所述间隔设置的所述半导体层之间露出绝缘层，所述绝缘层为位于所述栅电极和所述半导体层之间的栅极绝缘层。
3.根据权利要求1所述的3D存储器，其特征在于，不同层的晶体管的所述栅电极为所述字线的一部分。
4.根据权利要求1所述的3D存储器，其特征在于，沿垂直于所述衬底的方向，所述栅电极包括两个端部和位于所述两个端部之间的中间部，在平行于所述衬底的平面上，所述两个端部的正投影位于所述中间部的正投影内，所述半导体层至少环绕所述栅电极的所述中间部分布。
5.根据权利要求1所述的3D存储器，其特征在于，沿垂直于所述衬底的方向，所述栅电极的截面形状包括哑铃形。
6.根据权利要求1至5任一所述的3D存储器，其特征在于，同层的所述存储单元形成分别沿第一方向和第二方向分布的阵列，每层所述存储单元还包括：位线，所述位线与同层且相邻的两列的晶体管的所述第二电极连接。
7.根据权利要求6所述的3D存储器，其特征在于，所述存储单元还包括：电容，所述电容包括第一极板和第二极板，所述第一极板与所述第一电极连接，不同层的相同列的所述电容的所述第二极板连接为一体式结构。
8.根据权利要求7所述的3D存储器，其特征在于，所述第一极板与所述第一电极为一体式结构。
9.一种3D存储器的制备方法，其特征在于，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元、字线；所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板；所述3D存储器的制备方法包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括预设电极图形；
刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的通孔，所述通孔的侧壁露出每个所述导电层，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，位于所述绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内，且所述通孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；
在所述通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅极绝缘层，所述半导体层与所述第一电极和第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；
在所述通孔内沉积填充所述通孔的牺牲层薄膜形成牺牲层，所述牺牲层薄膜为导电薄膜；
刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线，不同层的所述晶体管的所述栅电极为所述字线的一部分。
10.根据权利要求9所述的3D存储器的制备方法，其特征在于，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
通过湿法刻蚀对位于所述导电层的通孔内的所述牺牲层进行刻蚀以减薄所述牺牲层；
通过干法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层。
11.根据权利要求9所述的3D存储器的制备方法，其特征在于，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
通过湿法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层，其中，所述湿法刻蚀的对所述半导体层和栅极绝缘层，与所述牺牲层之间的刻蚀选择比大于预设值。
12.根据权利要求11所述的3D存储器的制备方法，其特征在于，所述刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层之后，在所述通孔内沉积栅电极薄膜之前，还包括：
在所述通孔内沉积栅绝缘薄膜形成第三绝缘层；
刻蚀去除覆盖在所述牺牲层朝向所述通孔一侧的所述第三绝缘层。
13.一种3D堆叠的半导体器件，其特征在于，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠且周期性分布；
字线，贯穿所述不同层沿着垂直衬底方向延伸；
所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层；所述栅电极沿着垂直衬底的方向延伸；
每个所述晶体管的所述栅电极为所述字线的一部分，所述多个晶体管的多个半导体层间隔设置，所述多个半导体层分布在所述字线侧壁的不同区域。
14.根据权利要求13所述的3D堆叠的半导体器件，其特征在于，所述半导体器件还包括：
沿着垂直衬底的方向从下至上依次交替分布的绝缘层和导电层；
贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域沿着垂直衬底方向延伸的所述多个半导体层；
所述多个半导体层沿着垂直衬底的方向延伸且在所述绝缘层的侧壁断开；
所述导电层包括相互间隔的第一导电部和第二导电部，所述第一导电部和所述第二导电部分别为所述晶体管的源极和漏极，每个所述半导体层与对应层的所述导电层的源极和漏极接触。
15.根据权利要求14所述的3D堆叠的半导体器件，其特征在于，所述通孔对应所述导电层的第一区域的口径大于对应所述绝缘层的第二区域的口径；
所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔露出侧壁和上下两个表面的部分区域；
所述半导体层至少分布于所述导电层的所述侧壁。
16.根据权利要求15所述的3D堆叠的半导体器件，其特征在于，所述半导体层还分布于露出在所述通孔中的所述绝缘层的上下两个表面的全部或部分区域且不分布在所述绝缘层的侧壁。
17.根据权利要求15所述的3D堆叠的半导体器件，其特征在于，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔。
18.根据权利要求17所述的3D堆叠的半导体器件，其特征在于，所述字线包括沿着通孔延伸的第一部分，以及位于每个所述栅极绝缘层的侧壁的第二部分。
19.根据权利要求15所述的3D堆叠的半导体器件，其特征在于，所述半导体层分布在所述导电层的侧壁以及露出在所述通孔中的所述绝缘层的上下两个表面的部分区域，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔，所述导电层和所述绝缘层接触区域被横向刻蚀形成沿着横向的凹陷区域，所述半导体层未分布于所述凹陷区域，所述字线分布于所述凹陷区域。
20.根据权利要求15所述的3D堆叠的半导体器件，其特征在于，所述半导体层仅分布在所述导电层的侧壁且所述导电层和所述绝缘层接触区域被横向刻蚀形成沿着横向的凹陷区域，所述半导体层未分布于所述凹陷区域，所述栅极绝缘层连续分布于各层晶体管的各所述绝缘层的侧壁、各层的所述凹陷区域、各层所述半导体层的侧壁。
21.一种电子设备，其特征在于，包括如权利要求1至8任一所述的3D存储器，或者，13至20任一所述的3D堆叠的半导体器件。
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