CN116367537A - 一种3d堆叠的半导体器件及其制造方法、电子设备 - Google Patents
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的晶体管；其中，晶体管包括第一电极，第二电极，环绕字线侧壁的半导体层，设置在字线的侧壁和半导体层之间的栅极绝缘层；设置在第一电极与半导体层之间的第一接触层，设置在第二电极与半导体层之间的第二接触层；所述多个晶体管的多个第一接触层在所述字线延伸的方向上间隔设置，所述多个晶体管的多个第二接触层在所述字线延伸的方向上间隔设置。本实施例提供的方案，通过在半导体层和第一电极、第二电极之间设置第一接触层、第二接触层，便于降低接触电阻，提高器件性能。
Description
技术领域
本公开实施例涉及但不限于半导体技术，尤指一种3D堆叠的半导体器件及其制造方法、电子设备。
背景技术
随着动态随机存取存储器(Dynamic Random Acess Memory，DRAM)技术步入10纳米(nm)节点，平面的1T1C结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，DRAM存储器逐渐向三维(3D)立体结构发展并结合新的材料，新的结构工艺。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种3D堆叠的半导体器件及其制造方法、电子设备，降低接触电阻，提高器件性能。
本公开实施例提供了一种3D堆叠的半导体器件，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠；
字线，贯穿所述不同层的所述晶体管；
其中，所述晶体管包括第一电极，第二电极，环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；设置在所述第一电极与所述半导体层之间且与所述第一电极和所述半导体层接触的第一接触层，设置在所述第二电极与所述半导体层之间且与所述第二电极和所述半导体层接触的第二接触层；所述多个晶体管的多个第一接触层在所述字线延伸的方向上间隔设置，所述多个晶体管的多个第二接触层在所述字线延伸的方向上间隔设置。
在一些实施例中，所述多个晶体管的多个半导体层在所述字线的延伸方向上间隔设置。
在一些实施例中，所述半导体器件还包括：
沿着垂直衬底的方向从下至上依次交替分布的第一绝缘层和导电层；
贯穿所述第一绝缘层和所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域的所述多个半导体层，设置在所述多个半导体层侧壁的不同区域的所述多个第一接触层和多个第二接触层；
所述多个半导体层沿着垂直衬底的方向延伸且在所述第一绝缘层的侧壁断开；
所述导电层包括相互间隔的所述第一电极和所述第二电极。
在一些实施例中，所述通孔对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径；
所述导电层在所述通孔内仅露出侧壁，所述第一绝缘层在所述通孔露出侧壁和上下两个表面的部分区域；
所述第一接触层至少分布于所述导电层的所述侧壁，所述第二接触层至少分布于所述导电层的所述侧壁。
在一些实施例中，所述第一接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁；所述第二接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁。
在一些实施例中，所述半导体层分布在所述第一接触层的表面和所述第二接触层的表面且不分布在所述第一绝缘层的侧壁。
在一些实施例中，所述半导体层还分布在所述露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域。
在一些实施例中，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述第一绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔。
在一些实施例中，所述导电层和所述第一绝缘层的接触区域被横向刻蚀形成沿着平行衬底方向的凹陷区域，所述凹陷区域设置有第四绝缘层，所述第四绝缘层隔离所述字线和所述第一接触层、第二接触层、所述半导体层。
在一些实施例中，所述3D堆叠的半导体器件还包括：设置在所述导电层侧壁的保护层；设置在所述第一电极的侧壁的保护层与设置在所述第二电极侧壁的保护层之间断开；设置在不同层的晶体管的第一电极的同一侧的侧壁的保护层连接形成一体式结构；设置在不同层的晶体管的第二电极的同一侧的侧壁的保护层连接形成一体式结构。
本公开实施例提供一种电子设备，包括上述任一实施例所述的3D堆叠的半导体器件。
本公开实施例提供一种3D堆叠的半导体器件的制造方法，包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括沿第一方向延伸的导电部；
沿平行于所述衬底方向刻蚀所述导电层的侧壁预设厚度，形成覆盖在所述导电层的侧壁的保护层；
形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，沿所述第一方向，所述通孔位于所述第一绝缘层的区域的正投影落入所述通孔位于所述导电层的区域的正投影内，且所述通孔使得所述导电部形成彼此分离的第一电极和第二电极；所述通孔的侧壁露出每个所述导电层和所述保护层；
在所述通孔内沉积接触薄膜形成接触层，刻蚀去除覆盖在所述保护层侧壁的接触层，且使得覆盖在不同导电层侧壁的接触层彼此断开，以及，使得覆盖在第一电极的侧壁的接触层和覆盖在第二电极的侧壁的接触层彼此断开；
朝远离所述通孔的方向刻蚀所述保护层，使得在平行于所述衬底的平面上，位于所述第一绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内；
在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、环绕所述栅极绝缘层的半导体层，所述半导体层与所述接触层接触。
在一些实施例中，所述朝远离所述通孔的方向刻蚀所述保护层包括：朝远离所述通孔的方向刻蚀所述保护层，使得设置在所述第一电极的侧壁的保护层与设置在所述第二电极侧壁的保护层之间断开。
在一些实施例中，所述在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、环绕所述栅极绝缘层的半导体层包括：
在所述通孔内依次沉积半导体薄膜、栅绝缘薄膜和牺牲层薄膜，形成所述半导体层、所述栅极绝缘层和牺牲层；
刻蚀所述通孔内的部分牺牲层，使得位于所述第一绝缘层的所述通孔的侧壁暴露所述第一绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述第一绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
在所述通孔内沉积第四绝缘薄膜形成第四绝缘层，刻蚀覆盖在所述牺牲层朝向所述通孔一侧的所述第四绝缘层；
在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线。
本公开实施例包括一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；其中，所述晶体管包括第一电极，第二电极，环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；设置在所述第一电极与所述半导体层之间且与所述第一电极和所述半导体层接触的第一接触层，设置在所述第二电极与所述半导体层之间且与所述第二电极和所述半导体层接触的第二接触层；所述多个晶体管的多个第一接触层在所述字线延伸的方向上间隔设置，所述多个晶体管的多个第二接触层在所述字线延伸的方向上间隔设置。本实施例提供的方案，通过在半导体层和第一电极、第二电极之间设置第一接触层、第二接触层，便于降低接触电阻，提高器件性能。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
图1A为一示例性实施例提供的半导体器件的平面示意图；
图1B为沿图1A中aa’方向的截面示意图；
图1C为沿图1A中cc’方向的截面示意图；
图2为一示例性实施例提供的形成叠层结构后沿垂直于衬底方向的截面示意图；
图3A为一示例性实施例提供的形成导电层后沿平行于衬底方向的截面图(导电层所在膜层的截面图)；
图3B为沿图3A中cc’方向截面图；
图4A为一示例性实施例提供的形成电容区域后沿平行于衬底方向的截面图(导电层所在膜层的截面图)；
图4B为沿图4A中aa’方向截面图；
图4C为沿图4A中dd’方向截面图；
图5A为一示例性实施例提供的形成第二极板后的平面示意图；
图5B为沿图5A中aa’方向截面图；
图5C为沿图5A中dd’方向截面图；
图6A为一示例性实施例提供的暴露导电层的侧壁后的平面示意图；
图6B为沿图6A中cc’方向的截面图；
图7A为一示例性实施例提供的刻蚀导电层后的平面示意图；
图7B为沿图7A中cc’方向的截面图；
图8A为一示例性实施例提供的形成保护层和第三绝缘层后的平面示意图；
图8B为沿图8A中cc’方向的截面图；
图9A为一示例性实施例提供的形成第二通孔后的平面示意图；
图9B为沿图9A中aa’方向的截面图；
图10A为一示例性实施例提供的刻蚀第二通孔后的平面示意图；
图10B为沿图10A中aa’方向截面图；
图10C为沿图10A中cc’方向截面图；
图11A为一示例性实施例提供的形成接触层后的平面示意图；
图11B为沿图11A中aa’方向的截面图；
图11C为沿图11A中cc’方向的截面图；
图12A为一示例性实施例提供的刻蚀接触层后的平面示意图；
图12B为沿图12A中aa’方向的截面图；
图12C为沿图12A中cc’方向的截面图；
图13A为一示例性实施例提供的刻蚀保护层后的平面示意图；
图13B为沿图13A中cc’方向的截面图；
图14A为一示例性实施例提供的形成半导体层、栅极绝缘层和牺牲层后的平面示意图；
图14B为沿图14A中aa’方向的截面图；
图14C为沿图14A中cc’方向的截面图；
图15A为一示例性实施例提供的刻蚀牺牲层后沿aa’方向的截面图；
图15B为一示例性实施例提供的刻蚀半导体层、栅极绝缘层后沿aa’方向的截面图；
图15C为一示例性实施例提供的刻蚀半导体层、栅极绝缘层后沿cc’方向的截面图；
图16A为一示例性实施例提供的形成栅电极后沿aa’方向的截面图；
图16B为一示例性实施例提供的形成栅电极后沿cc’方向的截面图；
图17为一示例性实施例提供的3D堆叠的半导体器件的制造方法流程图。
附图标记说明：
1-衬底；2-停止层；3-保护层；6-接触层；9-第一绝缘层；10-第一绝缘薄膜；11-第一导电薄膜；12-导电层；13-介质层；14-第二绝缘层；15-第三绝缘层；16-第四绝缘层；23-半导体层；24-栅极绝缘层；25-牺牲层；26-栅电极；30-位线；40-字线；41-第一极板；42-第二极板；51-第一电极；52-第二电极；61-第一接触层；62-第二接触层；100-电容区域；K1-第一通孔；K2-第二通孔。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。
图1A为一示例性实施例提供的3D堆叠的半导体器件平面示意图，图1B为沿图1A中aa’方向的截面示意图，图1C为沿图1A中cc’方向的截面示意图。如图1A、图1B和图1C所示，本公开实施例提供一种3D堆叠的半导体器件，可以包括：
多个晶体管，分布于不同层沿着垂直衬底1方向堆叠；
字线40，贯穿所述不同层的所述晶体管；
其中，所述晶体管包括第一电极51，第二电极52，环绕所述字线40侧壁的半导体层23，设置在所述字线40的侧壁和所述半导体层23之间的栅极绝缘层24；设置在所述第一电极51与所述半导体层23之间且与所述第一电极51和所述半导体层23接触的第一接触层61，设置在所述第二电极52与所述半导体层23之间且与所述第二电极52和所述半导体层23接触的第二接触层62；所述多个晶体管的多个第一接触层61在所述字线40延伸的方向上间隔设置，所述多个晶体管的多个第二接触层62在所述字线40延伸的方向上间隔设置。
所述第一接触层61与第一电极51的接触性能优于所述半导体层23与第一电极51的接触性能，所述第二接触层62与第二电极52的接触性能优于所述半导体层23与第二电极52的接触性能，即相比第一电极51与半导体层23直接接触，所述第一接触层61可以降低所述第一电极51与半导体层23之间的接触电阻，相比第二电极52与半导体层23直接接触，所述第二接触层62可以降低所述第二电极52与半导体层23之间的接触电阻。
本实施例提供的方案，第一电极51与半导体层23通过第一接触层61接触，第二电极52与半导体层23通过第二接触层62接触，可以便于降低接触电阻，提高器件性能。
在一示例性实施例中，所述多个晶体管的多个半导体层23在所述字线40的延伸方向上间隔设置。本实施例提供的方案，可以去除晶体管间的寄生晶体管，防止漏电。
在一示例性实施例中，所述半导体层23在平行于所述衬底1方向的截面可以是方环形，但不限于此，可以是其他形状。
在一示例性实施例中，所述半导体层23在所述字线40的侧壁上延伸形成沿着垂直于所述衬底1方向延伸的环形的半导体层。可以是半导体层23仅沿垂直于衬底1的方向延伸，或者，主体上沿垂直于衬底1的方向延伸，在端部可以存在沿水平方向延伸且朝向所述40的水平部。
其中，环绕可以理解为部分或全部环绕所述字线40。一些实施例中，所述环绕可以是整体上全部环绕，环绕后的半导体层23的横截面为闭合环形。所述横截面的截取方向为沿着平行于衬底的方向截取。一些实施例中，所述环绕可以是部分环绕，环绕后的横截面不是闭合的，但是呈现环形状。比如，具有开口的环形。
在一示例性实施例中，沿着垂直所述衬底1的方向延伸的所述字线40不同区域的材料组分相同，可以理解为使用同一次膜层制作工艺形成，所述材料的组分相同可以理解为材料中测试出的主要元素相同，
在一示例性实施例中，所述半导体器件还可以包括：
沿着垂直衬底1的方向从下至上依次交替分布的第一绝缘层9和导电层12；
贯穿所述第一绝缘层9和所述导电层12的第二通孔K2，所述第二通孔K2中从内到外依次分布有所述字线40、环绕所述字线40侧壁的所述栅极绝缘层24、环绕所述栅极绝缘层24侧壁不同区域的所述多个半导体层23，设置在所述多个半导体层23侧壁的不同区域的所述多个第一接触层61和多个第二接触层62；
所述多个半导体层23沿着垂直衬底1的方向延伸且在所述第一绝缘层9的侧壁断开；
所述导电层12包括相互间隔的所述第一电极51和所述第二电极52。
在一示例性实施例中，所述第二通孔K2对应所述导电层12的第一区域的口径大于对应所述第一绝缘层9的第二区域的口径；即，第二通孔K2对应所述第一绝缘层9的第二区域在衬底1的正投影落入所述第二通孔K2对应所述导电层12的第一区域在衬底1的正投影。
所述导电层9在所述第二通孔K2内仅露出侧壁，所述第一绝缘层9在所述第二通孔K2露出侧壁和上下两个表面的部分区域；
所述第一接触层61至少分布于所述导电层9的所述侧壁，所述第二接触层62至少分布于所述导电层9的所述侧壁。
在一示例性实施例中，所述第一接触层61还分布于露出在所述第二通孔K2中的所述第一绝缘层9的上下两个表面的部分区域且不分布在所述第一绝缘层9的侧壁；所述第二接触层62还分布于露出在所述第二通孔K2中的所述第一绝缘层9的上下两个表面的部分区域且不分布在所述第一绝缘层9的侧壁。
在一示例性实施例中，所述半导体层23分布在所述第一接触层61的表面和所述第二接触层62的表面且不分布在所述第一绝缘层9的侧壁。
在一示例性实施例中，如图1C所示，所述半导体层23还分布在所述露出在所述第二通孔K2中的所述第一绝缘层9的上下两个表面的部分区域。
在一示例性实施例中，所述栅极绝缘层24分布在每个所述半导体层23的表面且不分布在所述第一绝缘层9的侧壁，不同层的所述半导体层23表面的所述栅极绝缘层24可以相互间隔。但本公开实施例不限于此，不同层的晶体管可以共用一个沿着垂直所述衬底1方向延伸的环状的栅极绝缘层24。
在一示例性实施例中，所述导电层12和所述第一绝缘层9的接触区域被横向刻蚀形成沿着平行衬底1方向的凹陷区域，所述凹陷区域设置有第四绝缘层16，所述第四绝缘层16隔离所述字线40和所述第一接触层61、第二接触层62、所述半导体层23。
在一示例性实施例中，所述3D堆叠的半导体器件还可以包括：设置在所述导电层12侧壁的保护层3；设置在所述第一电极51的侧壁的保护层3与设置在所述第二电极52侧壁的保护层3之间断开；设置在不同层的晶体管的第一电极51的同一侧的侧壁的保护层3连接形成一体式结构；设置在不同层的晶体管的第二电极52的同一侧的侧壁的保护层3连接形成一体式结构。
在一示例性实施例中，同一晶体管的所述第一电极51和第二电极52可以位于同一导电膜层。可以理解为第一电极51和第二电极52位于同一金属膜层，由一个导电膜层图案化形成，所述导电膜层与所述衬底的上表面大约平行。第一电极51和第二电极52可以同层设置。即所述第一电极51和所述第二电极52可以通过同一次图案化工艺同时形成，但本公开实施例不限于此，可以通过不同图案化工艺分别制造所述第一电极51和所述第二电极52。
在一示例性实施例中，晶体管可以包括栅电极26，不同层的晶体管的栅电极26为所述字线40的一部分，所述间隔设置的所述半导体层23之间露出所述字线40。
在一示例性实施例中，所述字线40在垂直于衬底1的方向延伸可以是沿着直线方向延伸。一些实施例中，每个晶体管栅电极26在垂直于衬底1的平面上的正投影可以在相同位置，则不同层的每个晶体管的栅电极26连接后形成直线型字线40。
在一示例性实施例中，所述3D堆叠的半导体器件还可以包括：多条分布于不同层沿平行于所述衬底1的方向延伸的位线30，所述位线30和与所述位线30同层的晶体管的第二电极52连接形成一体式结构。
在一示例性实施例中，所述位线30可以沿第二方向Y延伸，所述第一电极51可以沿第一方向X延伸，所述第一方向X可以垂直于所述第二方向Y，但不限于此，第一方向X可以和第二方向Y交叉。
在一示例性实施例中，在平行于所述衬底1的平面上，不同层的所述晶体管的所述半导体层23或者栅极绝缘层24或者栅电极26的正投影可以重叠。半导体层23或者栅极绝缘层24或者栅电极26的正投影重叠，可以使得3D堆叠的半导体器件紧凑。
在一示例性实施例中，在平行于所述衬底1的平面上，不同层的所述晶体管的所述第一电极51或者第二电极52的正投影可以重叠。本实施例提供的方案，在工艺过程中，可以通过导电层和绝缘层的堆叠再通过一个掩膜形成多层堆叠的第一电极和第二电极，实现工艺简单。另外，可以使得3D存储器的结构更为紧凑。
在一示例性实施例中，所述3D堆叠的半导体器件还可以包括数据存储元件。
在一示例性实施例中，所述数据存储元件比如为电容，即形成1T1C的存储结构。但本公开实施例不限于此，可以和其他晶体管组成2T0C的存储结构，等等。
在一示例性实施例中，所述电容可以包括第一极板41和第二极板42，所述第一极板41与所述第一电极51连接。
在一示例性实施例中，所述第一极板41与所述第一电极51可以为一体式结构。
在一示例性实施例中，所述第二极板42可以包括设置第一子层421和设置在所述第一子层421远离所述第一极板41一侧的第二子层422，所述第一子层421比如为氮化钛(TiN)，所述第二子层422比如为多晶硅。
在一示例性实施例中，不同层的晶体管的所述电容的所述第二极板42可以连接为一体式结构。
在一示例性实施例中，所述电容还可以包括设置在所述第一极板41和第二极板42之间的介质层13。
在一示例性实施例中，不同层的晶体管的所述电容的所述介质层13可以连接为一体式结构。不同层的所述电容共用同一介质层。
在一示例性实施例中，多个所述3D堆叠的半导体器件可以形成3D堆叠的半导体器件阵列，比如，3个3D堆叠的半导体器件形成3D堆叠的半导体器件阵列，3个3D堆叠的半导体器件可以沿平行于所述衬底1的方向分布，比如沿第二方向Y分布。同层的晶体管的第二电极52可以连接到同一位线30。
下面通过本实施例3D堆叠的半导体器件的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
在一示例性实施例中，3D堆叠的半导体器件的制造过程可以包括：
1)在衬底1上依次交替沉积第一绝缘薄膜10和第一导电薄膜11形成叠层结构，如图2所示，图2为形成叠层结构后沿垂直于衬底1方向的截面示意图。
在一示例性实施例中，可以利用化学气相沉积方法沉积所述第一绝缘薄膜10和第一导电薄膜11。
在一示例性实施例中，所述衬底1可以为半导体衬底，比如可以是硅衬底。
在一示例性实施例中，所述第一绝缘薄膜10可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
在一示例性实施例中，所述第一导电薄膜11可以包括但不限于氮化钛(TiN)/钨(W)的多层结构。
图2中示出的叠层结构包括4层第一绝缘薄膜10和3层第一导电薄膜11，仅为示例，在其他实施例中，所述叠层结构可以包括更多或更少层交替设置的第一绝缘薄膜10和第一导电薄膜11。
2)形成停止层2和导电层12；
所述形成停止层2和导电层12可以包括：
在形成前述图案的衬底1上沉积停止层薄膜，形成停止层2；
对所述第一绝缘薄膜10和第一导电薄膜11进行构图形成第一绝缘层9和导电层12，所述导电层12可以包括位线30和多个导电部21，其中，所述导电部21可以沿第一方向X延伸，所述位线30可以沿第二方向Y延伸，所述导电部21在后续形成一个晶体管的第一电极51和第二电极52，如图3A和图3B所示，其中，图3A形成导电层12后为平行于所述衬底1方向的截面图(导电层12所在膜层的截面图)，图3B为沿图3A中cc’方向截面图。cc’方向可以平行于所述位线30的延伸方向。
在一示例性实施例中，可以利用干法刻蚀方法刻蚀所述叠层结构，构图形成所述导电层12后再在被刻蚀的区域填充第一绝缘薄膜并磨平，以隔离不同器件。
在一示例性实施例中，所述停止层薄膜包括但不限于氮化硅(SiN)。
3)形成电容区域100；
所述形成电容区域100可以包括：
刻蚀去除位于电容区域100的第一绝缘薄膜，暴露出所述导电部21远离所述位线30的一端(包括导电部21的一个端面和部分侧面)，如图4A、图4B和图4C所示，其中，图4A为形成电容区域后平行于所述衬底1方向的截面图(导电层12所在膜层的截面图)，图4B为沿图4A中aa’方向截面图，图4C为沿图4A中dd’方向截面图。aa’方向可以平行于所述导电部21的延伸方向，aa’方向可以垂直于所述cc’方向，dd’方向可以平行于所述cc’方向。
在一示例性实施例中，可以使用湿法刻蚀横向刻蚀所述叠层结构的第一绝缘薄膜。
4)形成介质层13和第二极板42；
所述形成介质层13和第二极板42可以包括：
在形成前述图案的衬底1上依次沉积介质材料和导体材料，分别形成介质13和第二极板42，所述介质层13覆盖所述导电部21暴露出的区域，即介质层13覆盖所述导电部21远离所述位线30的端面以及部分侧壁；
刻蚀去除电容区域100外的介质材料和导体材料，沉积第二绝缘薄膜，形成第二绝缘层14，如图5A、图5B和图5C所示，其中，图5A为形成第二极板42后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的截面图)，图5B为沿图5A中aa’方向截面图，图5C为沿图5A中dd’方向截面图。
其中，介质层13作为电容极板间的介质，第二极板42作为电容的一个电极，导电部21的部分可以作为电容的另一个电极，即第一极板41。
在一示例性实施例中，可以通过原子层沉积(Atomic Layer Deposition，ALD)方式沉积所述介质材料和导体材料。
在一示例性实施例中，所述介质材料可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al2O3)，氧化铪。
在一示例性实施例中，所述导体材料包括但不限于以下至少之一：多晶硅，钨，氮化钛(TiN)。
在一示例性实施中，所述沉积导体材料可以包括：沉积第一导体材料，形成第一子层421；沉积第二导体材料，形成第二子层422，所述第一子层421和第二子层422构成第二极板42。所述第一导体材料比如为TiN，所述第二导体材料比如为多晶硅。
在一示例性实施例中，所述第二绝缘薄膜包括但不限于SiO2。
在一示例性实施例中，在沉积所述介质材料之前，可以在所述电容区域100沉积TiN等，与导电部21的一部分一起作为电容的第一极板41。
5)沿垂直于衬底1方向刻蚀第一绝缘薄膜，以暴露所述导电层12的侧壁，即，暴露所述导电部21的侧壁和位线30的侧壁，如图6A和图6B所示，其中，图6A为暴露导电层12的侧壁后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的俯视图)，图6B为沿图6A中cc’方向的截面图。可以看到，此时，形成了多个沿垂直于衬底方向贯穿叠层结构的第一通孔K1，导电部21侧壁和位线30侧壁的第一绝缘薄膜均已被刻蚀掉，便于后续对导电部21的侧壁和位线30的侧壁进行刻蚀。
在一示例性实施例中，可以通过干法刻蚀沿垂直于衬底1方向刻蚀第一绝缘薄膜。
6)刻蚀所述导电层12，使得所述导电层12的正投影落入相邻的第一绝缘层9的正投影内，如图7A和图7B所示，其中，图7A为刻蚀导电层12后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层和相邻的第一绝缘层9的俯视图)，图7B为沿图7A中cc’方向的截面图。可以看到，沿平行于衬底1方向，导电层12的每个侧壁均被刻蚀掉一部分，第一通孔K1位于第一绝缘层9的区域K11的正投影落入第一通孔K1位于导电层12的区域K12的正投影内。
在一示例性实施例中，可以采用第一绝缘层9和导电层12的刻蚀选择比高的SC1溶液进行湿刻，沿平行于所述衬底的方向，朝远离第一通孔K1的方向刻蚀所述导电层12预设宽度。
7)形成保护层3和第三绝缘层15；
所述形成保护层3和第三绝缘层15可以包括：在所述通孔K1内依次沉积保护层薄膜和填充第三绝缘薄膜，形成所述保护层3和第三绝缘层15；如图8A和图8B所示，其中，图8A为形成保护层3和第三绝缘层15后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层和相邻的第一绝缘层9的俯视图)，图8B为沿图8A中cc’方向的截面图。可以看到，导电层12的侧壁均覆盖有保护层3。
在一示例性实施例中，可以通过ALD沉积所述保护层薄膜和第三绝缘薄膜。
在一示例性实施例中，所述保护层薄膜包括但不限于SiN。
在一示例性实施例中，所述第三绝缘薄膜包括但不限于SiO2。
8)形成多个第二通孔K2；
所述形成多个第二通孔K2可以包括：通过干法刻蚀对所述叠层结构进行刻蚀，形成贯穿所述多个导电层12的多个第二通孔K2，所述第二通孔K2的侧壁露出所述导电层12(或者，可以露出导电部21)和所述保护层3，如图9A和图9B所示，其中，图9A为形成第二通孔K2后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的俯视图)，图9B为沿图9A中aa’方向的截面图，所述第二通孔K2可以沿垂直于所述衬底1的方向延伸。所述第二通孔K2可以暴露或不暴露所述衬底1。所述导电部21被所述第二通孔K2分为独立的两个部分，分别作为第一电极51和第二电极52。
在一示例性实施例中，对所述叠层结构进行干法刻蚀时，可以采用高深宽比刻蚀(High Aspect ratio Etch，HAR ET)方式进行刻蚀，在一示例性实施例中，深宽比(Aspectratio)>6:1。
在一示例性实施例中，所述第二通孔K2在平行于所述衬底1的平面上的正投影可以是方形等。
9)朝远离所述第二通孔K2的方向刻蚀所述导电层12预设厚度，使得所述第二通孔K2位于导电层12的区域向远离所述第二通孔K2的方向扩充，如图10A、图10B和图10C所示，其中，图10A为刻蚀第二通孔K2后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的俯视图)，图10B为沿图10A中aa’方向截面图，图10C为沿图10A中cc’方向截面图。可以看到，aa’方向，第二通孔K2位于第一绝缘层9的区域K21的口径小于第二通孔K2位于导电层12的区域K22的口径，且可以看到，aa’方向，第二通孔K2的侧壁暴露导电层12，cc’方向，第二通孔K2的侧壁暴露保护层3。
在一示例性实施例中，可以采用第一绝缘层9和导电层12的刻蚀选择比高的酸溶液朝远离所述第二通孔K2的方向对所述导电层12进行湿刻。
10)形成接触层6；
所述形成接触层6可以包括：在所述第二通孔2的侧壁沉积接触薄膜，形成接触层6，如图11A、图11B和图11C所示，其中，图11A为形成接触层6后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的俯视图)，图11B为沿图11A中aa’方向的截面图，图11C为沿图11A中cc’方向的截面图。
在一示例性实施例中，所述接触薄膜的材料可以是金属接触性好可以形成较低接触电阻的材料，比如钛(Ti)、TiN至少之一。
在一示例性实施例中，可以通过ALD方式沉积所述接触薄膜。
11)刻蚀部分接触层6，形成第一接触层61和第二接触层62；
所述刻蚀部分接触层6，形成第一接触层61和第二接触层62可以包括：
将覆盖在所述保护层3侧壁和第一绝缘层9的侧壁的接触层6刻蚀去除，形成彼此分离的第一接触层61和第二接触层62；第一接触层61设置在第一电极51的侧壁，第二接触层62设置在第二电极52的侧壁，不同晶体管的第一电极51上设置的第一接触层61彼此断开，不同晶体管的第二电极52上设置的第二接触层62彼此断开；
沿平行于所述衬底1的方向减薄覆盖在所述导电层12侧壁的接触层6的厚度(即减薄第一接触层61和第二接触层62的厚度)，为后续形成半导体层、栅极绝缘层和栅电极预留空间，如图12A、图12B和图12C所示，其中，图12A为刻蚀接触层6后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的俯视图)，图12B为沿图12A中aa’方向的截面图，图12C为沿图12A中cc’方向的截面图。可以看到，保护层3的侧壁上未覆盖接触层6，覆盖在导电层12的侧壁上的接触层6沿平行于衬底1方向的厚度减少。
在一示例性实施例中，可以使用干法刻蚀或湿法刻蚀去除覆盖在所述保护层3侧壁和第一绝缘层9的侧壁的接触层6。
在一示例性实施例中，可以使用湿法刻蚀减薄所述接触层6的厚度。
12)朝远离所述第二通孔K2的方向刻蚀所述保护层3预设厚度，使得第二通孔K2位于导电层12的区域的口径大于第二通孔K2位于第一绝缘层9的区域的口径，如图13A和图13B所示，其中，图13A为刻蚀保护层3后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的俯视图)，图13B为沿图13A中cc’方向的截面图，可以看到，cc’方向，第二通孔K2位于第一绝缘层9的区域K21的口径小于第二通孔K2位于导电层12的区域K22的口径，便于后续沉积牺牲层薄膜保留部分牺牲层薄膜以保护半导体层和栅极绝缘层。刻蚀所述保护层3时，可以刻蚀到暴露出所述第三绝缘层15。
在一示例性实施例中，可以使用磷酸等对所述保护层3进行刻蚀。
13)形成半导体层23、栅极绝缘层24和牺牲层25。
所述形成半导体层23、栅极绝缘层24和牺牲层25可以包括：
在所述第二通孔K2的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成半导体层23和栅极绝缘层24；
在所述第二通孔K2沉积牺牲层薄膜，形成牺牲层25。所述牺牲层25可以填充所述第二通孔K2，或者，仅仅填充第二通孔K2位于导电层12的区域K22中正投影位于第二通孔K2位于第一绝缘层9的区域K21的正投影外的区域，位于第二通孔K2在导电层12的区域K22中的牺牲层25更厚一些，便于在后续去除位于第二通孔K2在第一绝缘层9的区域的导体层23和栅极绝缘层24时，保护位于第二通孔K2在导电层12的区域的半导体层23，如图14A，图14B和图14C所示，其中，图14A为形成半导体层23、栅极绝缘层24和牺牲层25后的平面示意图(其中电容区域100为俯视图，电容区域100外的区域为导电层12所在膜层的俯视图)，图14B为沿图14A中aa’方向的截面图，图14C为沿图14A中cc’方向的截面图。
在一示例性实施例中，所述牺牲层薄膜的材料可以是导电材料，比如和后续的栅电极薄膜的材料一致，从而在刻蚀去除位于第二通孔K2在第一绝缘层9的区域的半导体层23和栅极绝缘层24之后，沉积栅电极薄膜之前不用再去除所述牺牲层25，可直接沉积栅电极薄膜，牺牲层25和后续沉积的栅电极薄膜一起作为最终器件的栅电极。但本公开实施例不限于此，牺牲层薄膜的材料可以和栅电极薄膜不一致，在刻蚀去除位于第二通孔K2在第一绝缘层9的区域的半导体层23和栅极绝缘层24之后，沉积栅电极薄膜之前去除所述牺牲层25即可。
在一示例性实施例中，可以通过ALD方式沉积所述半导体薄膜、所述栅绝缘薄膜和所述牺牲层薄膜。
在一示例性实施例中，所述半导体薄膜包括但不限于以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。使用IGZO作为半导体层时，具备低漏电，刷新时间短的优势。
在一示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al2O3)，氧化铪。
在一示例性实施例中，所述牺牲层薄膜包括但不限于以下至少之一：氧化铟锡(Indium Tin Oxide，ITO)、TiN/W、掺铝氧化锌(Aluminum doped Zinc Oxide，AZO)，氧化铟锌(Indium Zinc Oxide，IZO)。
14)去除位于第二通孔K2在第一绝缘层9的区域K21的导体层23和栅极绝缘层24；
所述去除位于第二通孔K2在第一绝缘层9的区域K21的导体层23和栅极绝缘层24可以包括：
沿垂直于所述衬底1方向刻蚀位于所述第二通孔K2侧壁的牺牲层25以暴露位于所述第二K2在第一绝缘层9的区域K21的栅极绝缘层24，但不暴露位于所述第二K2在导电层12的区域K22的栅极绝缘层24，即位于所述第二K2在导电层12的区域K22的牺牲层25未被全部刻蚀掉，对位于所述第二K2在导电层12的区域K22的栅极绝缘层24进行保护，如图15A所示，图15A为刻蚀牺牲层25后沿aa’方向的截面图；在一示例性实施例中，可以通过干法或湿法刻蚀对所述牺牲层25进行刻蚀；
利用湿法刻蚀，使用对牺牲层25刻蚀速率慢，对半导体层23和栅极绝缘层24刻蚀速率快(大于对牺牲层25的刻蚀速率)的溶液进行刻蚀，即选择对半导体层23及栅极绝缘层24，与对牺牲层25的刻蚀选择比高的溶液进行刻蚀，从而可以完全刻蚀掉位于第二通孔K2在第一绝缘层9的区域K21的导体层23和栅极绝缘层24，如图15B和图15C所示，其中，图15B为刻蚀半导体层23、栅极绝缘层24后沿aa’方向截面图，图15C为刻蚀半导体层23、栅极绝缘层24后沿cc’方向截面图。
比如，牺牲层为ITO，半导体层23为IGZO，栅极绝缘层24为Al2O3时，可以使用刻蚀选择比很高的稀盐酸(HCl)酸溶液(该溶液也可以是醋酸，高氯酸等强酸)进行刻蚀，稀盐酸可以与Al2O3反应，所以可以先去除掉Al2O3，继而再与IGZO薄膜反应刻蚀掉IGZO。而室温条件下，质量百分比在1％～20％区间内的HCl对ITO薄膜的刻蚀速率很慢，对IGZO薄膜的刻蚀速率特别快，该HCl对IGZO/ITO的刻蚀选择比可达到100：1至1000：1，将位于第二通孔K2在第一绝缘层9的区域K21的IGZO/Al2O3薄膜完全刻蚀掉，
本实施例提供的方案，可以避免位于第二通孔K2在第一绝缘层9的区域K21的半导体层形成寄生晶体管，避免因为寄生晶体管造成的漏电。
15)形成第四绝缘层16和栅电极26；
所述形成第四绝缘层16和栅电极26可以包括：
在所述第二通孔K2的侧壁沉积第四绝缘薄膜形成第四绝缘层16；
刻蚀去除覆盖在所述牺牲层25朝向所述第二通孔K2一侧的第四绝缘层16，以及，位于所述第二通孔K2在第一绝缘层9的区域的第四绝缘层16；
在所述第二通孔K2内沉积栅电极薄膜，形成填充所述第二通孔K2的栅电极26，如图16A和图16B所示，其中，图16A为形成栅电极26后沿aa’方向的截面示意图，图16B为形成栅电极26后沿cc’方向的截面示意图。同列晶体管的栅电极26连接形成字线40。
在一示例性实施例中，可以通过ALD方式沉积所述第四绝缘薄膜。
在一示例性实施例中，可以利用干法刻蚀去除所述第四绝缘层16。
在一示例性实施例中，所述第四绝缘薄膜包括但不限于SiO2。
在一示例性实施例中，所述第四绝缘薄膜可以和栅绝缘薄膜材料一致。
在一示例性实施例中，所述栅电极薄膜可以包括但不限于以下至少之一：氧化铟锡(Indium Tin Oxide，ITO)、TiN/W、掺铝氧化锌(Aluminum doped Zinc Oxide，AZO)，氧化铟锌(Indium Zinc Oxide，IZO)。
为了防止在湿法刻蚀时，对位于第二通孔K2在导电层12的区域22的半导体层23及栅极绝缘层24进行过刻蚀，使得导电层12暴露，在后续直接沉积栅电极26时，造成栅电极26与导电层12之间的短路(比如，栅电极26和位线之间短路)，本实施例中，利用第四绝缘层16进行隔离，避免短路风险。
本实施例提供的方案，通过在半导体层与第一电极、第二电极之间设置接触层，以及，通过去除位于第一绝缘层侧壁的半导体层，可以有效去除寄生晶体管，防止漏电。另外，通过设置第四绝缘层，可以避免电容、字线、位线之间短路，提高良率。
上述制造过程仅为示例，但本公开实施例不限于此，可以通过其他方式进行制造。比如，步骤14)中，可以先通过干法刻蚀对牺牲层25进行刻蚀，再通过湿法刻蚀减薄所述牺牲层25沿垂直于衬底方向的厚度后，再利用干法刻蚀去除位于第二通孔K2在第一绝缘层9的区域K21的导体层23和栅极绝缘层24，此时，可以不形成所述第四绝缘层。
本公开实施例还提供了一种电子设备，包括前述实施例的3D堆叠的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
图17为一示例性实施例提供的3D堆叠的半导体器件的制造方法流程图。如图17所示，本公开实施例提供一种3D堆叠的半导体器件的制造方法，包括：
步骤1701，提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括沿第一方向延伸的导电部；
步骤1702，沿平行于所述衬底方向刻蚀所述导电层的侧壁预设厚度，形成覆盖在所述导电层的侧壁的保护层；
步骤1703，形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，沿所述第一方向，所述通孔位于所述第一绝缘层的区域的正投影落入所述通孔位于所述导电层的区域的正投影内，且所述通孔使得所述导电部形成彼此分离的第一电极和第二电极；所述通孔的侧壁露出每个所述导电层和所述保护层；
步骤1704，在所述通孔内沉积接触薄膜形成接触层，刻蚀去除覆盖在所述保护层侧壁的接触层，且使得覆盖在不同导电层侧壁的接触层彼此断开，以及，使得覆盖在第一电极的侧壁的接触层和覆盖在第二电极的侧壁的接触层彼此断开；
步骤1705，朝远离所述通孔的方向刻蚀所述保护层，使得在平行于所述衬底的平面上，位于所述第一绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内；
步骤1706，在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、环绕所述栅极绝缘层的半导体层，所述半导体层与所述接触层接触。
本实施例中，各个膜层的结构、材料、相关参数及其详细制备过程已在前述实施例中详细说明，这里不再赘述。
本实施例提供的3D堆叠的半导体器件的制造方法，通过形成接触层，便于降低半导体层和第一电极、第二电极之间的接触电阻，提高器件性能。
在一示例性实施例中，所述朝远离所述通孔的方向刻蚀所述保护层包括：朝远离所述通孔的方向刻蚀所述保护层，使得设置在所述第一电极的侧壁的保护层与设置在所述第二电极侧壁的保护层之间断开。
在一示例性实施例中，所述在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、环绕所述栅极绝缘层的半导体层可以包括：
在所述通孔内依次沉积半导体薄膜、栅绝缘薄膜和牺牲层薄膜，形成所述半导体层、所述栅极绝缘层和牺牲层；
刻蚀所述通孔内的部分牺牲层，使得位于所述第一绝缘层的所述通孔的侧壁暴露所述第一绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述第一绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
在所述通孔内沉积第四绝缘薄膜形成第四绝缘层，刻蚀覆盖在所述牺牲层朝向所述通孔一侧的所述第四绝缘层；
在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线。
本实施例提供的方案，可以去除位于晶体管间的半导体层，消除寄生晶体管，避免器件间的漏电和失效。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (14)
1.一种3D堆叠的半导体器件，其特征在于，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠；
字线，贯穿所述不同层的所述晶体管；
其中，所述晶体管包括第一电极，第二电极，环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；设置在所述第一电极与所述半导体层之间且与所述第一电极和所述半导体层接触的第一接触层，设置在所述第二电极与所述半导体层之间且与所述第二电极和所述半导体层接触的第二接触层；所述多个晶体管的多个第一接触层在所述字线延伸的方向上间隔设置，所述多个晶体管的多个第二接触层在所述字线延伸的方向上间隔设置。
2.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，所述多个晶体管的多个半导体层在所述字线的延伸方向上间隔设置。
3.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述半导体器件还包括：
沿着垂直衬底的方向从下至上依次交替分布的第一绝缘层和导电层；
贯穿所述第一绝缘层和所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域的所述多个半导体层，设置在所述多个半导体层侧壁的不同区域的所述多个第一接触层和多个第二接触层；
所述多个半导体层沿着垂直衬底的方向延伸且在所述第一绝缘层的侧壁断开；
所述导电层包括相互间隔的所述第一电极和所述第二电极。
4.根据权利要求3所述的3D堆叠的半导体器件，其特征在于，所述通孔对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径；
所述导电层在所述通孔内仅露出侧壁，所述第一绝缘层在所述通孔露出侧壁和上下两个表面的部分区域；
所述第一接触层至少分布于所述导电层的所述侧壁，所述第二接触层至少分布于所述导电层的所述侧壁。
5.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述第一接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁；所述第二接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁。
6.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述半导体层分布在所述第一接触层的表面和所述第二接触层的表面且不分布在所述第一绝缘层的侧壁。
7.根据权利要求6所述的3D堆叠的半导体器件，其特征在于，所述半导体层还分布在所述露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域。
8.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述第一绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔。
9.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述导电层和所述第一绝缘层的接触区域被横向刻蚀形成沿着平行衬底方向的凹陷区域，所述凹陷区域设置有第四绝缘层，所述第四绝缘层隔离所述字线和所述第一接触层、第二接触层、所述半导体层。
10.根据权利要求3至9任一所述的3D堆叠的半导体器件，其特征在于，所述3D堆叠的半导体器件还包括：设置在所述导电层侧壁的保护层；设置在所述第一电极的侧壁的保护层与设置在所述第二电极侧壁的保护层之间断开；设置在不同层的晶体管的第一电极的同一侧的侧壁的保护层连接形成一体式结构；设置在不同层的晶体管的第二电极的同一侧的侧壁的保护层连接形成一体式结构。
11.一种电子设备，其特征在于，包括如权利要求1至10任一所述的3D堆叠的半导体器件。
12.一种3D堆叠的半导体器件的制造方法，其特征在于，包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括沿第一方向延伸的导电部；
沿平行于所述衬底方向刻蚀所述导电层的侧壁预设厚度，形成覆盖在所述导电层的侧壁的保护层；
形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，沿所述第一方向，所述通孔位于所述第一绝缘层的区域的正投影落入所述通孔位于所述导电层的区域的正投影内，且所述通孔使得所述导电部形成彼此分离的第一电极和第二电极；所述通孔的侧壁露出每个所述导电层和所述保护层；
在所述通孔内沉积接触薄膜形成接触层，刻蚀去除覆盖在所述保护层侧壁的接触层，且使得覆盖在不同导电层侧壁的接触层彼此断开，以及，使得覆盖在第一电极的侧壁的接触层和覆盖在第二电极的侧壁的接触层彼此断开；
朝远离所述通孔的方向刻蚀所述保护层，使得在平行于所述衬底的平面上，位于所述第一绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内；
在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、环绕所述栅极绝缘层的半导体层，所述半导体层与所述接触层接触。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述朝远离所述通孔的方向刻蚀所述保护层包括：朝远离所述通孔的方向刻蚀所述保护层，使得设置在所述第一电极的侧壁的保护层与设置在所述第二电极侧壁的保护层之间断开。
14.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、环绕所述栅极绝缘层的半导体层包括：
在所述通孔内依次沉积半导体薄膜、栅绝缘薄膜和牺牲层薄膜，形成所述半导体层、所述栅极绝缘层和牺牲层；
刻蚀所述通孔内的部分牺牲层，使得位于所述第一绝缘层的所述通孔的侧壁暴露所述第一绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述第一绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
在所述通孔内沉积第四绝缘薄膜形成第四绝缘层，刻蚀覆盖在所述牺牲层朝向所述通孔一侧的所述第四绝缘层；
在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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