CN101000912A - 具有改进存储单元集成度的半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明的半导体存储器件具有以下构造，其中，使用多个存储单元、位线和字线，该多个存储单元分别地包括连接至用于累积数据的存储元件的晶体管，该位线和字线用于指定多个存储单元之一。在和衬底正面垂直的方向形成以下结构，其中源电极和漏电极夹持有源区。将同一条所述位线连接至在预定方向相邻形成的第一两存储单元元件。形成同一条所述字线，该字线为第二两存储单元元件的所述晶体管的栅电极，其中所述的第二两存储单元元件包括所述第一两存储单元中的一个存储单元并且其是在所述预定方向相邻形成的。

Description

具有改进存储单元集成度的半导体存储器件及其制造方法
本申请基于2006年1月12日提交的日本专利申请No.2006-4819并要求其优先权权益，以及包含其内容作为参考。
发明背景
1.技术领域
所述本发明涉及一种具有多个用于累积数据的存储元件的半导体存储器件及其制造方法。
2.背景技术
在传统的半导体存储器件情况下，DRAM(动态随机存取存储器)使用由一个MOS(金属氧化物半导体)晶体管和一个电容器组成的存储单元结构(日本未决专利No.S61-176148)。
所述传统的DRAM的构造描述如下。图1A是显示存储单元阵列的俯视布局图，图1B是沿图1A中的线A-A′所截取的示意性截面图。
如所示图1A如所示，存储单元阵列被分成多个2位单元元件102，其作为具有2位的存储单元区。如所示图1B如所示，在元件隔离区之间的2位单元元件102内，在硅衬底1的表面上形成两个MOS晶体管。所述MOS晶体管具有n型扩散区103、p型有源区104和栅电极112，其中n型扩散区103是在其内扩散n型导电杂质的区，在p型有源区104内形成沟道，以及在栅绝缘膜111上形成所述栅电极112。所述MOS晶体管是n型MOS晶体管因为用n型扩散区103作为源和漏区。
此外，两个n型扩散区103之一经由接触孔栓132连接至位线121，另一个经由接触孔栓131连接至电容器(未示出)。排列在与位线平行的方向上的在同一个2位单元元件102内的两个MOS晶体管共用一个接触孔栓132。并且，传统存储单元使用平面MOS晶体管，其中当MOS晶体管导通时，源漏电流在与位线121平行的方向流动。
此外，为了尽可能地减少字线的数目并且改善所述存储单元集成度，在与所述位线垂直的方向设置用作字线的栅电极112，以使得多个晶体管能够通过一条字线段驱动。在图1A中，可以同时驱动沿着用作一条字线段的栅电极所排列的在不同的位线下的各个2位单元元件2内的多个MOS晶体管。
通过选择以上位线之一和以上字线之一，可以驱动预定MOS晶体管并且对连接至所述MOS晶体管的电容器充电或者放电。
在传统DRAM的存储单元情况下，对在与位线平行的方向上排列的2位单元元件内的两个MOS晶体管中的每个设置一条用作栅电极的字线。这是因为该MOS晶体管是平面型，两个MOS晶体管不可能共用单条字线，因此分别为两个MOS晶体管中的每一个提供一条字线。在该情况下，沿位线设置的每一个MOS晶体管需要一条字线，从而限制了对存储单元集成度的改善。
发明内容
本发明的目的是提供具有改进存储单元集成度的半导体存储器件及其制造方法。
根据本发明，半导体存储器件包含：多个存储单元，分别地包括与用于累积数据的存储元件连接的晶体管，以及位线和字线，用于指定多个存储单元之一，其中就所述晶体管而言，垂直于衬底的正面，形成一种在其内由源极和漏极夹持有源区的结构，将同一条所述位线连接至在预定方向相邻形成的第一两存储单元元件，以及形成同一条所述字线，该字线为第二两存储单元元件的所述晶体管的栅电极，其中所述的第二两存储单元元件包括所述第一两存储单元中的一个存储单元并且其是在所述预定方向相邻形成的。
在本发明情况下，因为晶体管应用纵列结构并且通过两个存储单元共用一条字线，所以可以通过一条字线同时驱动两个MOS晶体管。甚于从前，可以减少用于整个存储单元阵列的字线数目。结果，减少了用于一个存储单元所占用的区域并且根据以前的设计规则改进了存储单元集成度。参考用于图解本发明的范例的附图以及以下说明将使得本发明的以上及其他目的特征和优点变得更为直观。
附图说明
图1A和1B是分别地显示传统的DRAM的存储单元阵列的平面布局图和示意性截面图；
图2A和2B是分别地显示实施例1的所述半导体存储器件的存储单元阵列的平面布局图和示意性截面图；
图3A和3B是分别地用于说明实施例1的所述半导体存储器件的工作的顶视图和剖视图；
图4A至4L是显示实施例1的所述半导体存储器件的制造方法的示意性视图；以及
图5A和5B是显示实施例2的所述半导体存储器件的存储单元阵列的平面布局图和示意性截面图。
具体实施方式
本发明的半导体存储器件具有以下构造，其中，通过利用纵列(tandem)MOS晶体管作为选择晶体管，两个相邻的存储单元的MOS晶体管共用一条字线。通过利用半导体存储器件是DRAM的情况说明以下实施例。
[实施例1]
本实施例的半导体存储器件的构造描述如下。图2A是显示存储单元阵列的平面布局图，图2B是沿图2A中的A-A′线所截取的示意性截面图。
如所示图2A如所示，就存储单元而言，存储单元区域被分成多个2位单元元件2。如所示图2B如所示，在2位单元元件2内的硅衬底1上设置两个方形柱状MOS晶体管。所述MOS晶体管具有在方形柱顶端和底端设置的n型扩散区3，和在两个n型扩散区3之间的并且在所述方形柱的中间部形成的p型有源区4。就所述MOS晶体管而言，因为以n型杂质扩散层形成漏和源，所述MOS晶体管是n型MOS晶体管。
此外，在所述方形柱的侧面形成栅绝缘膜11并且通过与栅绝缘膜11进行接触形成栅电极12。在两个n型扩散区3之间的距离用作栅长。两个相邻的MOS晶体管共用栅电极12。栅电极12用作字线，用于从排列为阵列的多个MOS晶体管中选择预定MOS晶体管。
在所述底端的N型扩散区3经由接触孔栓31连接至位线21。在同一2位单元元件2内的两个相邻的MOS晶体管共用一个接触孔栓31和一条位线21。通过观察一个MOS晶体管，能够看出共用栅电极12的多个MOS晶体管不同于共用位线21的多个MOS晶体管。与电容器(未示出)连接的接触孔栓31被连接至所述顶端的N型扩散区3。
根据所述存储单元的结构和排列，在两行相邻的存储单元区域的侧面形成的多个MOS晶体管同时由一个栅电极驱动。因此，相比于以前，可以将单位面积内排列的存储单元数目增加至更大程度，并改进存储单元集成度。
接下来，说明本实施例的所述半导体存储器件的工作。图3A和3B是用于说明工作的图例。图3A是显示存储单元阵列的平面布局图，图3B是沿图3A的线A-A′所截取的示意性截面图。在该情况下，在图3A中，假设存储单元阵列的单元数目设置为4×8。此外，存储单元阵列的顶端和底端的字线被省略。
当施加栅压至多条字线中的一条字线12a时，通过用作栅电极的字线12a，区域13a和13b所包括两行MOS晶体管全部导通。每条线上存在四个MOS晶体管。然后，当施加电压至多条位线当中的一条位线21a时，在被设置为位单元区域2b和2d的四个MOS晶体管的源和漏之间施加电压。
在该情况下，在栅电极施加电压而且在所述源和漏电极之间施加电压的MOS晶体管正是位于2位单元元件2b的区域13b的行上的MOS晶体管。就所述MOS晶体管而言，电流在源和漏之间在与硅衬底的表面相垂直的方向流动。然后，连接至接触孔栓31的电容器(未示出)经由位线21a进行充电/放电。因此，可以对预定存储单元的电容器进行写入和读出数据。
如上所述，通过选择一条字线和一条位线并对它们施加电压，可以对已经被选择作为用于充电/放电的唯一的电容器进行充电和放电。为对预定电容器进行充电和放电，而对选择字线和位线的操作与传统的DRAM相同。然而，就本实施例而言，通过施加栅压至一条字线，可以通过设置两行同时导通晶体管。因此，优点是每一个存储单元所占有的区域得以减少，并且存储单元集成度根据与以前相同的设计规则得以改进。
接下来，本实施例的半导体存储器件的制造方法描述如下。图4A至4L是显示本实施例的半导体存储器件的制造方法的示意性截面图。在每个图中，左侧显示了在与存储单元阵列中的栅电极的图形的纵向相垂直的方向上的横截面，右侧显示了与所述栅电极的图形的纵向相平行的方向上的横截面。
通过热氧化所述p型硅衬底1的表面首先形成厚度约为10nm的氧化膜24，然后，离子注入诸如砷的n型杂质形成n型扩散区3a和3b，其作为源和漏区，硅层夹在所述源和漏区之间。在该情况下，当对硅衬底1离子注入n型杂质时，通过改变加速能量或者离子类型能够如上所述形成两个距硅衬底1的表面的深度不同的杂质扩散区域。然后，在n型扩散区3a和3b之间的硅层变成p型有源区4。接下来通过化学气相淀积(CVD)工艺淀积厚度约为100nm的氮化硅薄膜42，通过光刻法在第一氮化硅薄膜42上形成第一光致抗蚀剂图形35(图4A)。
然后，通过利用第一光致抗蚀剂图形35作为掩模对第一氮化硅薄膜42施加干法刻蚀。此外，通过灰化等去除第一光致抗蚀剂图形35，通过利用第一氮化硅薄膜42作为掩模对硅衬底1施加干法刻蚀直到约300nm深度以在硅衬底1上形成凹槽型图形(图4B)。在该情况下，所述凹槽型图形通过n型扩散区3a。
然后，通过CVD工艺淀积第一氧化硅膜25，接下来，通过化学机械抛光(CMP)工艺去除在第一氮化硅薄膜42上形成的第一氧化硅膜25，在第一氮化硅薄膜42上形成第二光致抗蚀剂图形36。然后，仅在用于在其上形成栅电极的凹槽部分的第一氧化硅膜25施加干法刻蚀，通过利用第二光致抗蚀剂图形36作为掩模，在所述凹槽的底部留下厚度约为100nm的第一氧化硅膜25(图4C)。在该情况下，如图4C的左侧所示，调整第一氧化硅膜25的顶端高度至n型扩散区3a的顶端的高度。
在去除第二光致抗蚀剂图形36之后，通过对硅衬底1进行热氧化形成栅绝缘膜(因为该膜非常薄未在图中示出)，并通过CVD工艺在所述栅绝缘膜上淀积掺杂磷的多晶硅膜41。通过对多晶硅膜41施加干法刻蚀，形成侧壁，如图4D所示。此外，如图4E所示，通过溅射工艺淀积厚度约为120nm的钴膜51。
其后通过在约为700℃的温度下的RTA(快速热退火)使得钴膜51与多晶硅膜41进行化学反应，形成硅化钴52。然后，通过酸性药液诸如由盐酸、过氧化氢和去离子水组成的混合液(例如，所述盐酸∶过氧化氢∶去离子水的混合比为1∶1∶5并且溶解温度是约为70℃)去除未反应的钴膜51(图4F)。
然后，如图4G所示，通过包含了氟化氢(HF)的化学制品去除额外的硅化钴52，然后通过在约为800℃的温度下执行RTA使硅化钴52晶化。在该情况下，设置硅化钴52的顶端的高度以致使得调整硅化钴52的顶端的高度为所述n型扩散区3b的下端的高度。然后，通过所述CVD工艺淀积第氧化硅膜26，然后，通过所述CMP工艺去除在第一氮化硅薄膜42上形成的第二氧化硅膜26(图4H)。其后，通过利用磷酸在160℃进行湿刻蚀去除第一氮化硅薄膜42，然后通过所述CVD工艺淀积第二氮化硅薄膜43。然后，在第二氮化硅薄膜43上形成第三光致抗蚀剂图形37(图4I)。
接下来，通过利用第三光致抗蚀剂图形37作为掩模对第二氮化硅薄膜43施加干法刻蚀。在通过灰化等去除第三光致抗蚀剂图形37后，利用第二氮化硅膜43作为掩模，对硅衬底进行干法刻蚀，以形成穿透若干层至n型扩散区3a(图4J)的顶部的开口61。
然后，在通过利用磷酸在160℃下进行湿刻蚀之后去除第二氮化硅薄膜43，通过所述CVD工艺顺次淀积第三氧化硅膜27和第三氮化硅薄膜44。然后，在第三氮化硅薄膜44上淀积第四氧化硅膜28用作层间膜。其后，通过如前所述相同方法形成分别地穿透若干层至n型扩散区3a和3b的顶部的多个开口，然后，形成用于连接至位线的接触孔栓32和用于连接至电容器的接触孔栓31(图4L)，并且相继的形成位线(未示出)、电容器(未示出)和铝连线(未示出)。
依据所述半导体存储器件的制造方法的实施例，同时形成共用一条字线的多个纵列结构MOS晶体管。
除了使用磷酸在160℃下进行工艺处理以外，还可以使用另外的工艺去除氮化硅薄膜。此外，就本实施例而言，调整所述硅化钴52的底端的高度至所述n型扩散区3a的顶部的高度并且调整硅化钴52的顶端的高度至所述n型扩散区3b的下端的高度。然而，也可以变化每个位置以符合晶体管的目标特征。例如，通过重叠n型扩散区3a和3b上的硅化钴52，进一步增加晶体管的驱动速度。此外，通过利用偏移结构，其中硅化钴52不接触n型扩散区3a和3b，以减少晶体管的泄漏电流。
[实施例2]
就实施例1而言，在对应所述存储单元形状的MOS晶体管的p型有源区内，存储单元的平面形状是正方形，与所述衬底表面平行的横截面是矩形。然而，就本实施例的半导体存储器件而言，所述存储单元的平面形状是平行四边形并且因此在所述p型有源区内与衬底表面平行的横截面是平行四边形。
本实施例的半导体存储器件的构造描述如下。图5A是显示存储单元阵列的平面布局图，图5B是图5A中沿着线A-A′截取的示意性截面图。
如图5A所示，所述2位单元元件80的平面形状是平行四边形并且1位的存储单元的平面形状也是平行四边形。因此，在n型扩散区3和p型有源区4内的衬底表面相平行的横截面形状也分别是平行四边形。然而，沿图5A中的线A-A′截取的横截面形状与实施例1的情况相同。因此，用于驱动MOS晶体管和对电容器充电/放电的方法与实施例1情况相同，其详细说明在此省略。
此外，如图5A所示，位线81的平面形状是线性的。通过将存储单元的平面形状形成为平行四边形，可以连接接触孔栓31，其通过一直线连接至同一位线。就实施例1而言，位线的平面形状是波纹状。然而，本实施例的位线的平面形状是线性的。因此，具有易于对位线进行构图的优点。
此外，就本实施例而言，使用其表面的平面方向根据密勒指数是(110)面的硅衬底，使得存储单元区的每个图形侧面变成相当于(111)面的平面方向。在该情况下，通过利用氨等进行湿刻蚀能够容易地整平硅(111)面。因此，n型扩散区3和p型有源区4的形状变化变得小于以前。结果，能够获得可以稳定地形成每个MOS晶体管形状的优点，并且减少衬底内MOS晶体管的特性变化。
涉及DRAM的有关情况用于说明实施例1和2。然而，本发明能够被用于PRAM(相变随机存取存储器)或者FeRAM(铁电随机存储器)的半导体存储器件。
在利用专用名词说明本发明的优选实施例时，该说明仅是例证性的，应了解无须偏离于以下权利要求的精神或者范围可以进行各种变化和更改。

Claims (4)

1.一种半导体存储器件，包含多个存储单元、位线和字线，该多个存储单元分别地包括连接至用于累积数据的存储元件的晶体管，该位线和字线用于指定所述多个存储单元之一，其中
就所述晶体管而言，在垂直于衬底正面的方向，形成在其中由源电极和漏电极夹持有源区的结构，
将同一条所述位线连接至在预定方向相邻形成的第一两存储单元元件，以及
形成同一条所述字线，该字线为第二两存储单元元件的所述晶体管的栅电极，其中所述的第二两存储单元元件包括所述第一两存储单元中的一个存储单元并且其是在所述预定方向相邻形成的。
2.根据权利要求1所述半导体存储器件，其中所述多个存储单元的每个平面形状是平行四边形。
3.根据权利要求2所述半导体存储器件，其中，所述衬底正面的平面方向是根据密勒指数的(110)面，以及
所述多个存储单元的每个区的图形侧面分别是相当于(111)面的平面方向。
4.一种半导体存储器件的制造方法，包括以下步骤：
在所述衬底的表面下的预定深度，形成第一导电杂质扩散区，其具有与衬底不同的导电类型；并且在所述衬底的所述表面上，形成第二杂质扩散区，其以预定距离与所述第一杂质扩散区的顶端相隔离，并具有与所述第一杂质扩散区相同的导电类型；
从所述衬底的所述表面，形成通过所述第一和第二杂质扩散区以及这些杂质区之间的区域的第一开口；
在所述第一开口内，嵌入第一绝缘膜直到所述第一杂质扩散区的顶端的高度，以及隔离所述第一杂质扩散区；
在部分地嵌入了所述第一绝缘膜的所述第一开口的侧壁上形成第二绝缘膜；
在其侧壁上形成了所述第二绝缘膜的所述第一开口内嵌入导电薄膜直到所述第二杂质扩散区的底端的高度，以形成栅电极；
在其中形成了所述栅电极的所述第一开口上嵌入第三绝缘膜直到所述衬底的所述表面，以隔离所述第二杂质扩散区；
形成到达所述第一杂质扩散区的两个第二开口，通过利用所述栅电极作为中心轴将该两个第二开口设置在对称位置，并在其中以绝缘膜覆盖侧壁；
形成到达所述第二杂质扩散区的两个第三开口，通过利用所述栅电极作为中心轴将该两个第三开口设置在对称位置，并且在所述第二开口和所述栅电极之间分别地设置该两个第三开口；以及
在所述第二和第三开口内嵌入导电薄膜以形成接触孔栓。
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