CN117425337A - 一种3d存储器及其制备方法、电子设备 - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Semiconductor Memories (AREA)
Abstract
一种3D存储器及其制备方法，电子设备，所述3D存储器的制备方法包括：形成包括交替设置的牺牲层和导电层的堆叠的堆叠结构，形成贯穿所述堆叠结构的过孔，所述过孔包括多个分别位于所述牺牲层的第一子孔和多个分别位于所述导电层的第二子孔，在平行于所述衬底的平面上，所述第一子孔的正投影落入所述第二子孔的正投影内；在所述过孔内形成半导体层、栅绝缘层和栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；刻蚀去除所述牺牲层以暴露位于所述第一子孔内的所述半导体层，刻蚀去除位于第一子孔内的所述半导体层。本实施例提供的方案，通过在层间设置牺牲层，实现对层间的半导体层的刻蚀，减少寄生电容，提升器件性能。
Description
技术领域
本公开实施例涉及但不限于半导体技术，尤指一种3D存储器及其制备方法、电子设备。
背景技术
随着动态随机存取存储器(Dynamic Random Acess Memory，DRAM)技术步入10纳米(nm)节点，平面的1T1C结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，DRAM存储器逐渐向三维(3D)立体结构发展，然而随着3D立体结构的发展会遇到各种各样的问题，随着堆叠层数增加，阵列越大越紧密，不同层间的寄生金属氧化物半导体(Metal Oxide Semiconductor，MOS)电容的存在对电容存储电荷的保持力以及器件整体的稳定性产生很大影响。所以在3D DRAM器件的研发中，在攻克复杂工艺结构的同时，需要充分考虑一些寄生电容的优化甚至消除。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种3D存储器及其制备方法、电子设备，可以减少寄生电容，提升器件性能。
本公开实施例提供了一种3D存储器的制备方法，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元，字线，所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板，所述3D存储器的制备方法包括：
提供衬底，在所述衬底上依次交替沉积牺牲层薄膜和导电薄膜，构图形成堆叠结构，所述堆叠结构包括交替设置的牺牲层和导电层的堆叠，所述导电层包括预设电极图形；
形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔，所述过孔的侧壁露出每个所述导电层，且所述过孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；所述过孔包括多个分别位于所述牺牲层的第一子孔和多个分别位于所述导电层的第二子孔，在平行于所述衬底的平面上，所述第一子孔的正投影落入所述第二子孔的正投影内；
在所述过孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅绝缘层，所述半导体层与所述第一电极和所述第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；在所述过孔内沉积填充所述过孔的栅电极薄膜形成多层所述晶体管的栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；
刻蚀去除所述牺牲层以暴露位于所述第一子孔内的所述半导体层，刻蚀去除位于第一子孔内的所述半导体层。
在一示例性实施例中，所述构图形成堆叠结构包括：
使用干法刻蚀所述牺牲层薄膜和导电薄膜，去除位于预设隔离区域的牺牲层薄膜和导电薄膜，以形成所述交替设置的牺牲层和导电层的堆叠；
在所述预设隔离区域沉积第一绝缘薄膜形成第一绝缘层，所述第一绝缘薄膜与所述牺牲层薄膜的材料不同。
在一示例性实施例中，构图形成堆叠结构之后，形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔前，还包括：
刻蚀去除位于预设电容区域的第一绝缘层和牺牲层，以暴露各层所述晶体管的所述第一电极的一端；
在所述预设电容区域依次沉积第二绝缘薄膜和导体材料以形成第二绝缘层和所述电容的第二极板，所述第二绝缘层覆盖所述第一电极暴露的区域，所述第二极板通过所述第二绝缘层与所述第一电极隔离。
在一示例性实施例中，所述形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔包括：
刻蚀所述堆叠结构形成在垂直于所述衬底的方向上贯穿所述堆叠结构的初始过孔，所述初始过孔包括所述第一子孔和位于所述导电层的第二初始子孔，朝远离所述初始过孔的方向刻蚀所述导电层以扩大所述第二初始子孔形成所述第二子孔。
在一示例性实施例中，所述牺牲层薄膜包括多晶硅。
在一示例性实施例中，所述第一绝缘薄膜包括氮化硅。
在一示例性实施例中，刻蚀去除位于第一子孔内的所述半导体层后，还包括：刻蚀去除位于所述第一子孔内的至少部分所述栅绝缘层。
在一示例性实施例中，所述导电层还包括位线，所述位线连接所述第二电极。
本公开实施例提供一种3D存储器，所述3D存储器使用上述任一实施例所述的3D存储器的制备方法制备。
本公开实施例提供一种电子设备，包括上述3D存储器。
本公开实施例包括一种3D存储器及其制备方法、电子设备，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元，字线，所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板，所述3D存储器的制备方法包括：提供衬底，在所述衬底上依次交替沉积牺牲层薄膜和导电薄膜，构图形成堆叠结构，所述堆叠结构包括交替设置的牺牲层和导电层的堆叠，所述导电层包括预设电极图形；形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔，所述过孔的侧壁露出每个所述导电层，且所述过孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；所述过孔包括多个分别位于所述牺牲层的第一子孔和多个分别位于所述导电层的第二子孔，在平行于所述衬底的平面上，所述第一子孔的正投影落入所述第二子孔的正投影内；在所述过孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅绝缘层，所述半导体层与所述第一电极和所述第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；在所述过孔内沉积填充所述过孔的栅电极薄膜形成多层所述晶体管的栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；刻蚀去除所述牺牲层以暴露位于所述第一子孔内的所述半导体层，刻蚀去除位于第一子孔内的所述半导体层。本实施例提供的方案，通过在导电层间设置牺牲层，通过刻蚀牺牲层暴露位于导电层间的半导体层，以便刻蚀位于导电层间的半导体层，从而减少不同层的晶体管间的寄生电容，提高器件性能。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
图1A为一示例性实施例提供的3D存储器沿平行于所述衬底方向的截面示意图；
图1B为一示例性实施例提供的3D存储器沿aa’方向的截面示意图；
图2为一示例性实施例提供的形成堆叠结构后的截面示意图；
图3A为一示例性实施例提供的形成导电层图案后沿平行于衬底方向的截面图；
图3B为一示例性实施例提供的形成导电层图案后沿bb’方向的截面图；
图4A为一示例性实施例提供的打开预设电容区域后沿平行于衬底方向的截面图；
图4B为一示例性实施例提供的打开预设电容区域后沿aa’方向的截面图；
图5A为一示例性实施例提供的形成第二极板后沿平行于衬底方向的截面图；
图5B为一示例性实施例提供的形成第二极板后沿aa’方向的截面图；
图5C为一示例性实施例提供的形成第二极板后沿bb’方向的截面图；
图6A为一示例性实施例提供的形成过孔后沿平行于衬底方向的截面图；
图6B为一示例性实施例提供的形成过孔后沿aa’方向的截面图；
图6C为一示例性实施例提供的形成过孔后沿bb’方向的截面图；
图7A为一示例性实施例提供的扩大过孔后沿平行于衬底方向的截面图；
图7B为一示例性实施例提供的扩大过孔后沿aa’方向的截面图；
图7C为一示例性实施例提供的扩大过孔后沿bb’方向的截面图；
图8A为一示例性实施例提供的形成栅电极后沿平行于衬底方向的截面图；
图8B为一示例性实施例提供的形成栅电极后沿aa’方向的截面图；
图8C为一示例性实施例提供的形成栅电极后沿bb’方向的截面图；
图9A为一示例性实施例提供的去除牺牲层后沿平行于衬底方向的截面图；
图9B为一示例性实施例提供的去除牺牲层后沿aa’方向的截面图；
图9C为一示例性实施例提供的去除牺牲层后沿bb’方向的截面图；
图10A为一示例性实施例提供的刻蚀半导体层后沿平行于衬底方向的截面图；
图10B为一示例性实施例提供的刻蚀半导体层后沿aa’方向的截面图；
图10C为一示例性实施例提供的刻蚀半导体层后沿bb’方向的截面图；
图11A为一示例性实施例提供的形成第三绝缘层后沿平行于衬底方向的截面图；
图11B为一示例性实施例提供的形成第三绝缘层后沿aa’方向的截面图；
图11C为一示例性实施例提供的形成第三绝缘层后沿bb’方向的截面图；
图12为一示例性实施例提供的3D存储器制备方法流程图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极与源电极之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开所说的“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内。
本公开实施例中，通过刻蚀去除层间的半导体层，可以降低或消除寄生MOS寄生电容。
图1A为一示例性实施例提供的3D存储器沿平行于衬底方向的截面示意图。图1B为一示例性实施例提供的3D存储器沿aa’方向的截面示意图。如图1A和图1B所示，本实施例提供的3D存储器可以包括：多层沿垂直于衬底1的方向堆叠的存储单元，字线40，其中，所述字线40沿着垂直于所述衬底1的方向延伸且贯穿不同层的所述存储单元；
所述存储单元可以包括：晶体管和电容，所述晶体管可以包括第一电极51、第二电极52、沿垂直于所述衬底的方向延伸的栅电极25，环绕所述栅电极25且与所述栅电极25相绝缘的半导体层23；其中，所述第一电极51和所述第二电极52之间的沟道可以为水平沟道；不同层的所述存储单元的所述晶体管的半导体层23在垂直于所述衬底1的方向上间隔设置；所述电容包括第一极板41和第二极板42，所述第一极板41与所述第一电极51连接，所述栅电极25连接所述字线40。
本实施例提供的3D存储器，不同层的晶体管的半导体层间隔设置，可以降低或消除层间的寄生MOS电容，提高器件稳定性。
水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本申请保护第一电极和第二电极之间的沟道为非垂直于衬底的沟道。
在一示例性实施例中，所述第一极板41可以为所述第一电极51的全部或一部分。
在一示例性实施例中，所述晶体管还可以包括环绕所述栅电极25的栅绝缘层24。
在一示例性实施例中，所述半导体层23可以为全环绕型，在栅电极25的侧壁上全环绕，即，半导体层23沿平行于衬底的方向的横截面为闭环。示例性的，所述半导体层23为环形，且环形形状与栅电极25的横截面外轮廓形状相适应。示例性的，所述栅电极25的横截面比如为圆形、椭圆、方形等结构。
在一示例性实施例中，沿垂直于所述衬底方向，所述第一电极51和第二电极52可以位于同一导电膜层。可以理解为第一电极51和第二电极52位于同一金属膜层，由一个导电膜层图案化形成，所述导电膜层与所述衬底的上表面大约平行。
在一示例性实施例中，所述间隔设置的所述半导体层23之间露出所述栅绝缘层24。
在一示例性实施例中，不同层的晶体管的所述栅电极25为所述字线40的一部分。
在一示例性实施例中，如图1A所示，同层的所述存储单元形成分别沿第一方向X和第二方向Y分布的阵列，每层所述存储单元还包括：位线30，所述位线30与同层同一列的晶体管的所述第二电极52连接。图1A中示出了每层包括三行两列存储单元，但本公开实施例不限于此，每层可以包括其他行数和列数的存储单元，比如，可以只包括一个存储单元。
在一示例性实施例中，相邻两列的存储单元的晶体管的第二电极52连接到同一位线30。
在一示例性实施例中，所述晶体管的第二电极52可以是该第二电极52所连接的位线30的一部分。
在一示例性实施例中，所述位线30可以沿第二方向Y延伸。
在一示例性实施例中，所述第一电极51可以沿第一方向X延伸。
在一示例性实施例中，不同层的相同列的所述电容的所述第二极板42可以连接为一体式结构。如图1A和图1B所示，不同层的第一列的所述电容的所述第二极板42连接为一体式结构。不同层的第二列的所述电容的所述第二极板42连接为一体式结构，即，不同层的相同列的所述电容共用同一极板作为第二极板42。
在一示例性实施例中，所述电容还可以包括设置在所述第一极板41和第二极板42之间的第二绝缘层13。第二绝缘层13作为第一极板41和第二极板42之间的介电层。
下面通过本实施例3D存储器的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
本实施例中，每层包括多个存储单元，但本公开实施例不限于此，每层可以包括一个存储单元。
在一示例性实施例中，3D存储器的制备过程可以包括：
S101)在衬底1上依次交替沉积牺牲层薄膜9和导电薄膜11形成堆叠结构，如图2所示。
在一示例性实施例中，可以利用等离子体增强型化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)方法沉积所述牺牲层薄膜9和导电薄膜11。
在一示例性实施例中，所述衬底1可以为半导体衬底，比如可以是硅衬底。
在一示例性实施例中，所述牺牲层薄膜9可以是多晶硅(poly-silicon)。
在一示例性实施例中，所述导电薄膜11可以包括但不限于氮化钛(TiN)/钨(W)的多层结构。
图2中示出的堆叠结构包括4层牺牲层薄膜9和3层导电薄膜11，仅为示例，在其他实施例中，所述堆叠结构可以包括更多或更少层交替设置的牺牲层薄膜9和导电薄膜11。
S102)对所述堆叠结构进行构图形成牺牲层10和导电层12，所述导电层12可以包括预设电极图形和位线30、所述预设电极图形可以包括多个第一子部21和多个第二子部22，所述位线30连接第一子部21和第二子部22，所述第一子部21可以沿第一方向X延伸，所述第二子部22可以沿第一方向X延伸，所述位线30可以沿第二方向Y延伸，所述第一子部21在后续形成一个晶体管的第一电极51和第二电极52，所述第二子部22在后续形成相邻的另一晶体管的第一电极51和第二电极52。可以刻蚀去除位于预设隔离区域的牺牲层薄膜9和导电薄膜11，形成所述牺牲层10和导电层12。
在所述预设隔离区域填充第一绝缘薄膜形成第一绝缘层2，以隔离不同器件，如图3A和图3B所示，其中，图3A为平行于所述衬底方向的截面图(导电层12所在区域的截面图，后续平行于所述衬底1方向的截面图均为导电层12所在区域的截面图，不再赘述)，图3B为bb’方向截面图。
在一示例性实施例中，可以利用干法刻蚀方法刻蚀所述堆叠结构形成所述第一导电层12。
在一示例性实施中，所述第一绝缘薄膜可以是氮化硅(SiN)。
S103)打开预设电容区域100，包括：
使用干法刻蚀去除位于预设电容区域100的第一绝缘层2，暴露出所述第一子部21远离所述位线30的一端(包括第一子部21远离所述位线30的端面和位于所述预设电容区域100的第一子部21的垂直于所述衬底1的侧面)，以及，暴露出所述第二子部22远离所述位线30的一端(包括第二子部22的端面和位于所述预设电容区域100的第二子部22的垂直于所述衬底1的侧面)；
使用湿法刻蚀横向刻蚀所述堆叠结构中位于所述预设电容区域100的牺牲层10，暴露出位于所述预设电容区域100的所述第一子部21的平行于所述衬底1的侧面，以及，暴露出位于所述预设电容区域100的所述第二子部22的平行于所述衬底1的侧面，如图4A和图4B所示，其中，图4A为平行于所述衬底1方向的截面图(导电层12所在区域的截面图)，图4B为aa’方向截面图，其中，aa’方向可以平行于所述第一子部21的延伸方向。
S104)在所述预设电容区域100依次沉积第二绝缘薄膜和导体材料，分别形成第二绝缘层13和第二极板42，所述第二绝缘层13覆盖所述第一子部21暴露出的区域，即第二绝缘层13覆盖所述第一子部21远离所述位线30的端面以及，部分侧壁，如图5A、图5B和图5C所示，其中，图5A为平行于所述衬底方向的截面图，图5B为aa’方向截面图，图5C为bb’方向截面图。
其中，第二绝缘层13作为电容极板间的介质，第二极板42作为电容的一个电极，第一子部21或者第二子部22作为电容的另一个电极，即第一极板41。
在一示例性实施例中，可以通过原子层沉积(Atomic Layer Deposition，ALD)方式沉积所述第二绝缘薄膜和导体材料。
在一示例性实施例中，所述第二绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al2O3)，氧化铪。
在一示例性实施例中，所述导体材料包括但不限于以下至少之一或其组合：掺杂的半导体、导电金属氮化物、金属、金属硅化物、导电氧化物。例如，多晶硅，钨，氮化钛等。
在一示例性实施例中，在沉积所述第二绝缘薄膜之前，可以在所述预设电容区域100沉积TiN等，与第一子部21或第二子部22的一部分一起作为电容的第一极板41。
S105)形成多个初始过孔K0；
所述形成多个初始过孔K0可以包括：通过干法刻蚀对所述堆叠结构进行刻蚀，形成贯穿所述多个导电层的多个初始过孔K0，所述初始过孔K0的侧壁露出每个所述导电层12，其中，所述第一子部21和所述第二子部22均设置有所述过孔K0，如图6A、图6B和图6C所示，其中，图6A为平行于所述衬底方向的截面图，图6B为aa’方向截面图，图6C为bb’方向截面图。bb’方向可以垂直于所述aa’方向。所述初始过孔K0可以沿垂直于所述衬底的方向延伸。所述初始过孔K0包括位于所述牺牲层10的第一子孔K11和位于所述导电层12的第二初始子孔K12。
在一示例性实施例中，对所述堆叠结构进行干法刻蚀时，采用高深宽比刻蚀(HighAspect ratio Etch，HAR ET)方式进行刻蚀，其中，深宽比(Aspect ratio)比如>6:1。
在一示例性实施例中，所述初始过孔K0在平行于所述衬底的平面上的正投影可以是圆形或者椭圆形，但不限于此，可以是方形、六边形等。
在一示例性实施例中，所述初始过孔K0在平行于所述衬底1的平面上的正投影位于所述导电层12的正投影内。比如，在平行于所述衬底1的平面上，贯穿第一子部21的初始过孔K0的正投影位于所述第一子部21的正投影内，贯穿第二子部22的初始过孔K0的正投影位于所述第二子部22的正投影内。
S106)朝远离所述初始过孔K0的方向刻蚀所述导电层12，以便对所述初始过孔K0位于导电层12的第二初始子孔K12向远离所述初始过孔K0的方向扩充，形成第二子孔K12’，使得在平行于所述衬底1的平面上，位于牺牲层10的第一子孔K11的正投影落入位于导电层12的第二子孔K12’的正投影内，以及，使得所述导电层12形成包括彼此分离的第一电极51和第二电极52；如图7A、图7B和图7C所示，其中，图7A为平行于所述衬底方向的截面图，图7B为aa’方向截面图，图7C为bb’方向截面图。多个所述第一子孔K11和多个所述第二子孔K12’构成过孔K1，所述过孔K1形成多个哑铃型的结构。
在一示例性实施例中，可以利用湿法刻蚀，选用对牺牲层10和导电层12的刻蚀选择比很高的酸溶液，将导电层12向远离过孔K0的方向横向蚀刻预设厚度L。由于高刻蚀选择比，对牺牲层10几乎没有蚀刻。以过孔K1平行于衬底的截面为圆形为例，此时，位于导电层12的过孔K1的直径为D，位于牺牲层10的过孔K1的直径为d，且D＝d+2*L。在一示例性实施例中，所述D比如为80nm至110nm，所述d比如为50nm±10％，所述L比如为15nm至30nm，比如D可以为80nm，L可以是15nm，或者，D为90nm，L为20nm，或者，D为100nm，L为25nm，或者，D为110nm，L为30nm。
S107)形成半导体层23、栅绝缘层24和栅电极25。
所述形成半导体层23、栅绝缘层24和栅电极25包括：
在所述过孔K1的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成半导体层23和栅绝缘层24；沉积完半导体层23和栅绝缘层24之后，位于寄生MOS区域300的开孔K1的尺寸比位于MOS沟道区域200的开孔K1在第一方向X的尺寸小。
在所述过孔K1沉积栅电极薄膜，形成栅电极25，所述栅电极25填充所述过孔K1。如图8A，图8B和图8C所示，其中，图8A为平行于所述衬底1方向的截面图，图8B为aa’方向截面图，图8C为bb’方向截面图。
在一示例性实施例中，可以通过ALD方式沉积所述半导体薄膜、所述栅绝缘薄膜和所述栅电极薄膜。
在一示例性实施例中，所述半导体薄膜包括但不限于以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。使用IGZO作为半导体层时，具备低漏电，刷新时间短的优势。
在一示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al2O3)，氧化铪。
在一示例性实施例中，所述栅电极薄膜包括但不限于以下至少之一：氧化铟锡(Indium Tin Oxide，ITO)、TiN/W、掺铝氧化锌(Aluminum doped Zinc Oxide，AZO)，氧化铟锌(Indium Zinc Oxide，IZO)。
在一示例性实施例中，所述半导体层23沿所述过孔K1的径向的厚度可以为3nm±10％，所述栅绝缘层24沿所述过孔K1的径向的厚度可以是10nm±10％，此处仅为示例，半导体层23和栅绝缘层24的厚度可以为其他值。
S108)刻蚀去除所述牺牲层10。
所述刻蚀去除牺牲层10包括：利用干法刻蚀刻蚀靠近电容一侧的部分第一绝缘层2，暴露出导电层之间的牺牲层10，且不暴露所述半导体层23，再利用对半导体层23和栅绝缘层24与对牺牲层10的高刻蚀选择比的刻蚀液，进行横向刻蚀牺牲层10，将导电层之间的牺牲层10刻蚀掉，以及可以围绕过孔K1将位于两条字线之间的牺牲层10刻蚀掉，如图9A，9B，9C所示，其中，图9A为平行于所述衬底方向的截面图，图9B为aa’方向截面图，图9C为bb’方向截面图。
在一示例性实施例中，所述刻蚀液比如为酸溶液，如硝酸(HNO3)。
S109)去除位于牺牲层10的过孔K1的半导体层23，包括：使用预设浓度的氢氟酸(HF)溶液，刻蚀位于牺牲层10的过孔K1的半导体层23，即刻蚀位于寄生MOS区域300的过孔K1的半导体层23，如图10A，10B，10C所示，其中，图10A为平行于所述衬底方向的截面图，图10B为aa’方向截面图，图10C为bb’方向截面图。
在一示例性实施例中，为了保证寄生电容的半导体层23完全去除，可以刻蚀去除位于寄生MOS区域300的过孔K1的部分或全部栅绝缘层24，刻蚀去除栅绝缘层24有利于降低寄生电容。本实施例提供的方案，可以充分去除位于寄生MOS区域300的过孔K1的半导体层23，寄生电容，对器件稳定性越有帮助。
本实施例中，由于有导电层10和第一绝缘层2对位于沟道区域200的半导体层23的保护，对沟道区域200的的半导体层23不会有太多刻蚀，因此，对沟道的有效长度影响不大。
S110)去除第一绝缘层2，沉积第三绝缘薄膜，形成第三绝缘层3，实现不同器件之间的隔离，如图11A，11B，11C所示，其中，图11A为平行于所述衬底1方向的截面图，图11B为aa’方向截面图，图11C为bb’方向截面图。
在一示例性实施例中，可以使用干法或者湿法刻蚀去除第一绝缘层2。
在一示例性实施例中，可以使用ALD方式沉积所述第三绝缘薄膜。
在一示例性实施例中，所述第三绝缘薄膜可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
本实施例提供的方案，通过刻蚀掉层间的半导体层和栅绝缘层，能够有效的降低或者消除MOS寄生电容，增加器件稳定性。
图12为本公开实施例提供的3D存储器的制备方法流程图。本实施例中，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元，字线，所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板，如图12所示，所述3D存储器的制备方法可以包括：
步骤1201，提供衬底，在所述衬底上依次交替沉积牺牲层薄膜和导电薄膜，构图形成堆叠结构，所述堆叠结构包括交替设置的牺牲层和导电层的堆叠，所述导电层包括预设电极图形；
步骤1202，形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔，所述过孔的侧壁露出每个所述导电层，且所述过孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；所述过孔包括多个分别位于所述牺牲层的第一子孔和多个分别位于所述导电层的第二子孔，在平行于所述衬底的平面上，所述第一子孔的正投影落入所述第二子孔的正投影内；
步骤1203，在所述过孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅绝缘层，所述半导体层与所述第一电极和所述第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；在所述过孔内沉积填充所述过孔的栅电极薄膜形成多层所述晶体管的栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；
步骤1204，刻蚀去除所述牺牲层以暴露位于所述第一子孔内的所述半导体层，刻蚀去除位于第一子孔内的所述半导体层。
本实施例提供的方案，通过在导电层间设置牺牲层，通过刻蚀牺牲层暴露位于导电层间的半导体层，以便刻蚀位于导电层间的半导体层，从而减少不同层的晶体管间的寄生电容，提高器件性能。
在一示例性实施例中，所述第一电极和所述第二电极之间的沟道可以为水平沟道。
在一示例性实施例中，所述构图形成堆叠结构可以包括：
使用干法刻蚀所述牺牲层薄膜和导电薄膜，去除位于预设隔离区域的牺牲层薄膜和导电薄膜，以形成所述交替设置的牺牲层和导电层的堆叠；
在所述预设隔离区域沉积第一绝缘薄膜形成第一绝缘层，所述第一绝缘薄膜与所述牺牲层薄膜的材料不同。
在一示例性实施例中，构图形成堆叠结构之后，形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔前，还可以包括：
刻蚀去除位于预设电容区域的第一绝缘层和牺牲层，以暴露各层所述晶体管的所述第一电极的一端；
在所述预设电容区域依次沉积第二绝缘薄膜和导体材料以形成第二绝缘层和所述电容的第二极板，所述第二绝缘层覆盖所述第一电极暴露的区域，所述第二极板通过所述第二绝缘层与所述第一电极隔离。
在一示例性实施例中，所述形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔可以包括：
刻蚀所述堆叠结构形成在垂直于所述衬底的方向上贯穿所述堆叠结构的初始过孔，所述初始过孔包括所述第一子孔和位于所述导电层的第二初始子孔，朝远离所述初始过孔的方向刻蚀所述导电层以扩大所述第二初始子孔形成所述第二子孔。
在一示例性实施例中，所述牺牲层薄膜可以包括多晶硅。
在一示例性实施例中，所述第一绝缘薄膜可以包括氮化硅。
在一示例性实施例中，刻蚀去除位于第一子孔内的所述半导体层后，还包括：刻蚀去除位于所述第一子孔内的至少部分所述栅绝缘层。本实施例提供的方案，可以保证完全刻蚀掉位于第一子孔内的半导体层，尽可能减少寄生电容，且刻蚀部分栅绝缘层也有助于减少寄生电容。
在一示例性实施例中，刻蚀去除位于第一子孔内的所述半导体层时，刻蚀位于所述第二子孔内与所述第一子孔相邻的部分所述半导体层。
在一示例性实施例中，所述导电层还可以包括位线，所述位线连接所述第二电极。所述3D存储器每层可以包括多个存储单元，所述多个存储单元的第二电极连接到所述位线。
本公开实施例提供一种3D存储器，所述3D存储器使用上述3D存储器的制备方法制备。
本公开实施例还提供了一种电子设备，包括前述实施例所述的3D存储器。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种3D存储器的制备方法，其特征在于，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元，字线，所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板，所述3D存储器的制备方法包括：
提供衬底，在所述衬底上依次交替沉积牺牲层薄膜和导电薄膜，构图形成堆叠结构，所述堆叠结构包括交替设置的牺牲层和导电层的堆叠，所述导电层包括预设电极图形；
形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔，所述过孔的侧壁露出每个所述导电层，且所述过孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；所述过孔包括多个分别位于所述牺牲层的第一子孔和多个分别位于所述导电层的第二子孔，在平行于所述衬底的平面上，所述第一子孔的正投影落入所述第二子孔的正投影内；
在所述过孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅绝缘层，所述半导体层与所述第一电极和所述第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；在所述过孔内沉积填充所述过孔的栅电极薄膜形成多层所述晶体管的栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；
刻蚀去除所述牺牲层以暴露位于所述第一子孔内的所述半导体层，刻蚀去除位于所述第一子孔内的所述半导体层。
2.根据权利要求1所述的3D存储器的制备方法，其特征在于，所述构图形成堆叠结构包括：
使用干法刻蚀所述牺牲层薄膜和导电薄膜，去除位于预设隔离区域的牺牲层薄膜和导电薄膜，以形成所述交替设置的牺牲层和导电层的堆叠；
在所述预设隔离区域沉积第一绝缘薄膜形成第一绝缘层，所述第一绝缘薄膜与所述牺牲层薄膜的材料不同。
3.根据权利要求2所述的3D存储器的制备方法，其特征在于，构图形成堆叠结构之后，形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔前，还包括：
刻蚀去除位于预设电容区域的第一绝缘层和牺牲层，以暴露各层所述晶体管的所述第一电极的一端；
在所述预设电容区域依次沉积第二绝缘薄膜和导体材料以形成第二绝缘层和所述电容的第二极板，所述第二绝缘层覆盖所述第一电极暴露的区域，所述第二极板通过所述第二绝缘层与所述第一电极隔离。
4.根据权利要求1所述的3D存储器的制备方法，其特征在于，所述形成在垂直于所述衬底的方向上贯穿所述堆叠结构的过孔包括：
刻蚀所述堆叠结构形成在垂直于所述衬底的方向上贯穿所述堆叠结构的初始过孔，所述初始过孔包括所述第一子孔和位于所述导电层的第二初始子孔，朝远离所述初始过孔的方向刻蚀所述导电层以扩大所述第二初始子孔形成所述第二子孔。
5.根据权利要求1所述的3D存储器的制备方法，其特征在于，所述牺牲层薄膜包括多晶硅。
6.根据权利要求2所述的3D存储器的制备方法，其特征在于，所述第一绝缘薄膜包括氮化硅。
7.根据权利要求1所述的3D存储器的制备方法，其特征在于，刻蚀去除位于第一子孔内的所述半导体层后，还包括：刻蚀去除位于所述第一子孔内的至少部分所述栅绝缘层。
8.根据权利要求2所述的3D存储器的制备方法，其特征在于，所述导电层还包括位线，所述位线连接所述第二电极。
9.一种3D存储器，其特征在于，所述3D存储器使用如权利要求1至8任一所述的3D存储器的制备方法制备。
10.一种电子设备，其特征在于，包括如权利要求9所述的3D存储器。
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