TW201409702A - 用於接觸動態隨機存取記憶體之電容器帶體的環繞式鰭板 - Google Patents

用於接觸動態隨機存取記憶體之電容器帶體的環繞式鰭板 Download PDF

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Abstract

與頂部半導體層橫向接觸的導電帶結構係形成於深溝渠電容器之內部電極上。將該導電帶結構上方的孔穴填充介電材料，以形成介電電容器頂蓋，該介電電容器頂蓋具有與上方襯墊層之最頂部表面共平面的頂部表面。形成與該介電電容器頂蓋橫向接觸的半導體心軸。使用該介電電容器頂蓋和該半導體心軸的組合作為突出結構，並於該突出結構周圍形成定義鰭板之間隙子。移除該半導體心軸，並使用該定義鰭板之間隙子作為蝕刻製程中的蝕刻遮罩，該蝕刻製程蝕刻下方襯墊層和該頂部半導體層，以形成橫向環繞該導電帶結構的半導體鰭板。使用該半導體鰭板的兩個平行部分來形成存取鰭板場效電晶體(finFET)。

Description

用於接觸動態隨機存取記憶體之電容器帶體的環繞式鰭板
本揭示係關於一種半導體結構，特別是關於一種包括鰭板場效電晶體(finFET)存取電晶體的動態隨機存取記憶體(dynamic random access memory，DRAM)單元及其製造方法。
深溝渠電容器被用於各種高面積電容和低元件漏電的半導體晶片中。通常情況下，深溝渠電容器提供範圍從4fF(毫微微法拉(femto-Farad))至120fF的電容。可以在動態隨機存取記憶體(DRAM)中使用深溝渠電容器作為電荷儲存單元，該動態隨機存取記憶體可被作為獨立的半導體晶片提供，或者可以被嵌入晶片上系統(system-on-chip，SoC)半導體晶片。也可以在各種電路應用中使用深溝渠電容器，該電路應用例如射頻(radio-frequency，RF)電路中的電荷泵或電容類比元件。
隨著半導體元件尺寸的比例，在電晶體的內部電極和存取電晶體的源極之間提供用於電導通的穩定低電阻路徑成為一個挑戰，因為用於形成導電帶結構的可用面積減小。然而，因為DRAM單元的讀取時間和寫入時間與DRAM單元中的電容器之電容和連接到電容器的導電路徑之電 阻的積成比例，故需要電容器和存取電晶體之間的低電阻導電路徑來減少DRAM單元的讀取時間和寫入時間。
將橫向接觸頂部半導體層的導電帶結構形成於深溝渠電容器之內部電極上。將導電帶結構上方的孔穴填充介電材料，以形成介電電容器頂蓋，該介電電容器頂蓋具有與上方襯墊層之最頂部表面共平面的頂部表面。以半導體材料層置換該上方襯墊層，隨後圖案化該半導體材料層以界定與該介電電容器頂蓋橫向接觸的半導體心軸(mandrel)。使用該介電電容器頂蓋和該半導體心軸的組合作為突出結構，並於該突出結構周圍形成定義鰭板之間隙子。移除該半導體心軸，並使用該定義鰭板之間隙子作為蝕刻製程中的蝕刻遮罩，該蝕刻製程蝕刻下方襯墊層和該頂部半導體層，以形成橫向環繞該導電帶結構的半導體鰭板。使用該半導體鰭板的兩個平行部分來形成存取鰭板場效電晶體。
依據本揭示之一態樣，一種半導體結構包括嵌入基板的溝渠電容器。該溝渠電容器包括內部電極、節點介電質、以及外部電極。該半導體結構進一步包括導電帶結構，該導電帶結構接觸且位於該內部電極上方。另外，該半導體結構包括半導體鰭板，該半導體鰭板包括一對通道區域。該導電帶結構之遠側側壁與該半導體鰭板接觸，其中該遠側側壁係從該對通道區域橫向偏移一距離，且該距離大於該導電帶結構之幾何中心與該對通道區域間的橫向距離。
依據本揭示之另一個態樣，茲提供一種形成半導體結構的 方法。在絕緣層上半導體(semiconductor-on-insulator，SOI)基板中形成包括內部電極、節點介電質、以及外部電極的溝渠電容器。在該內部電極上形成導電帶結構。之後於該導電帶結構與該絕緣層上半導體基板之頂部半導體層之一部份的上方形成一組遮罩結構。於該組遮罩結構的側壁上形成定義鰭板(fin-defining)之間隙子。將該定義鰭板之間隙子的圖案轉移至該頂部半導體層，以形成半導體鰭板。
10‧‧‧底部半導體層
12‧‧‧埋入盤
20‧‧‧埋入絕緣層
30‧‧‧半導體鰭板
30'‧‧‧未植入的半導體鰭板部分
30L‧‧‧頂部半導體層
31‧‧‧摻雜的環繞部分
32‧‧‧通道區域
33‧‧‧源極延伸區域
34‧‧‧源極區域
35‧‧‧汲極延伸區域
36‧‧‧汲極區域
37‧‧‧光阻層/槽
38‧‧‧遮罩材料部分
38E‧‧‧平行邊緣
38L‧‧‧遮罩材料層
42‧‧‧節點介電質
42L‧‧‧節點介電層
44‧‧‧內部電極
44L‧‧‧內部電極層
45‧‧‧深溝渠
46‧‧‧導電帶結構
47‧‧‧孔穴/植入遮罩層
48‧‧‧介電電容器頂蓋
50‧‧‧閘極介電質
50'‧‧‧過路閘極介電質
52‧‧‧閘極電極
52'‧‧‧過路閘極電極
54‧‧‧閘極頂蓋
56‧‧‧閘極間隙子
62‧‧‧下方襯墊部分
62L‧‧‧下方襯墊層
64‧‧‧磊晶擴充的源極區域
64L‧‧‧上方襯墊層
65‧‧‧定義鰭板之間隙子
66‧‧‧磊晶擴充的汲極區域
80‧‧‧接觸水平的介電層
82‧‧‧閘極接觸通孔結構
86‧‧‧汲極接觸通孔結構
CS‧‧‧幾何中心
V1‧‧‧第一水平向量
V1'‧‧‧投影
V1"‧‧‧投影
V2‧‧‧第二水平向量
W‧‧‧向量
圖1A為依據本揭示之第一具體實施例在形成穿過絕緣體上半導體(SOI)基板的深溝渠之後第一示例性半導體結構之頂視圖。
圖1B為第一示例性半導體結構沿著圖1A的垂直平面B-B'之垂直剖面圖。
圖2A為依據本揭示之第一具體實施例在深溝渠中形成節點介電層和內部電極層之後第一示例性半導體結構之頂視圖。
圖2B為第一示例性半導體結構沿著圖2A的垂直平面B-B'之垂直剖面圖。
圖3A為依據本揭示之第一具體實施例在使該內部電極層凹入並去除該節點介電層之曝露部分之後第一示例性半導體結構之頂視圖。
圖3B為第一示例性半導體結構沿著圖3A的垂直平面B-B'之垂直剖面圖。
圖4A為依據本揭示之第一具體實施例在形成導電帶結構之後第一示例性半導體結構之頂視圖。
圖4B為第一示例性半導體結構沿著圖4A的垂直平面B-B'之垂直剖面圖。
圖5A為依據本揭示之第一具體實施例在形成介電電容器頂蓋之後第一示例性半導體結構之頂視圖。
圖5B為第一示例性半導體結構沿著圖5A的垂直平面B-B'之垂直剖面圖。
圖6A為依據本揭示之第一具體實施例在去除上方襯墊層之後第一示例性半導體結構之頂視圖。
圖6B為第一示例性半導體結構沿著圖6A的垂直平面B-B'之垂直剖面圖。
圖7A為依據本揭示之第一具體實施例在形成遮罩材料層之後第一示例性半導體結構之頂視圖。
圖7B為第一示例性半導體結構沿著圖7A的垂直平面B-B'之垂直剖面圖。
圖8A為依據本揭示之第一具體實施例在藉由圖案化該遮罩材料層而形成遮罩材料部分之後第一示例性半導體結構之頂視圖。
圖8B為第一示例性半導體結構沿著圖8A的垂直平面B-B'之垂直剖面圖。
圖8C為第一示例性半導體結構沿著圖8A的垂直平面C-C'之垂直剖面圖。
圖8D為第一示例性半導體結構沿著圖8A的垂直平面D-D'之垂直剖面圖。
圖8E為第一示例性半導體結構沿著圖8A的垂直平面E-E'之垂直剖面圖。
圖9A為依據本揭示之第一具體實施例在形成定義鰭板之間隙子之後第一示例性半導體結構之頂視圖。
圖9B為第一示例性半導體結構沿著圖9A的垂直平面B-B'之垂直剖面圖。
圖9C為第一示例性半導體結構沿著圖9A的垂直平面C-C'之垂直剖面圖。
圖9D為第一示例性半導體結構沿著圖9A的垂直平面D-D'之垂直剖面圖。
圖9E為第一示例性半導體結構沿著圖9A的垂直平面E-E'之垂直剖面圖。
圖10A為依據本揭示之第一具體實施例在去除該遮罩材料部分之後第一示例性半導體結構之頂視圖。
圖10B為第一示例性半導體結構沿著圖10A的垂直平面B-B'之垂直剖面圖。
圖10C為第一示例性半導體結構沿著圖10A的垂直平面C-C'之垂直剖面圖。
圖10D為第一示例性半導體結構沿著圖10A的垂直平面D-D'之垂直剖面圖。
圖10E為第一示例性半導體結構沿著圖10A的垂直平面E-E'之垂直剖面圖。
圖11A為依據本揭示之第一具體實施例在圖案化下方襯墊層之後第一示例性半導體結構之頂視圖。
圖11B為第一示例性半導體結構沿著圖11A的垂直平面B-B'之垂直剖面圖。
圖11C為第一示例性半導體結構沿著圖11A的垂直平面C-C'之垂直剖面圖。
圖11D為第一示例性半導體結構沿著圖11A的垂直平面D-D'之垂直剖面圖。
圖11E為第一示例性半導體結構沿著圖11A的垂直平面E-E'之垂直剖面圖。
圖12A為依據本揭示之第一具體實施例在形成半導體鰭板之後第一示例性半導體結構之頂視圖。
圖12B為第一示例性半導體結構沿著圖12A的垂直平面B-B'之垂直剖面圖。
圖12C為第一示例性半導體結構沿著圖12A的垂直平面C-C'之垂直剖面圖。
圖12D為第一示例性半導體結構沿著圖12A的垂直平面D-D'之垂直剖面圖。
圖12E為第一示例性半導體結構沿著圖12A的垂直平面E-E'之垂直剖面圖。
圖13A為依據本揭示之第一具體實施例在摻雜該半導體鰭板的環繞部分之後第一示例性半導體結構之頂視圖。
圖13B為第一示例性半導體結構沿著圖13A的垂直平面B-B'之垂直剖面圖。
圖13C為第一示例性半導體結構沿著圖13A的垂直平面C-C'之垂直剖面圖。
圖13D為第一示例性半導體結構沿著圖13A的垂直平面D-D'之垂直剖面圖。
圖13E為第一示例性半導體結構沿著圖13A的垂直平面E-E'之垂直剖面圖。
圖14A為依據本揭示之第一具體實施例在形成閘極介電質和閘極電極之後第一示例性半導體結構之頂視圖。
圖14B為第一示例性半導體結構沿著圖14A的垂直平面B-B'之垂直剖面圖。
圖14C為第一示例性半導體結構沿著圖14A的垂直平面C-C'之垂直剖面圖。
圖14D為第一示例性半導體結構沿著圖14A的垂直平面D-D'之垂直剖面圖。
圖14E為第一示例性半導體結構沿著圖14A的垂直平面E-E'之垂直剖面圖。
圖15A為依據本揭示之第一具體實施例在形成閘極間隙子以及源極和汲極區域之後第一示例性半導體結構之頂視圖。
圖15B為第一示例性半導體結構沿著圖15A的垂直平面B-B'之垂直剖面圖。
圖15C為第一示例性半導體結構沿著圖15A的垂直平面C-C'之垂直剖面圖。
圖15D為第一示例性半導體結構沿著圖15A的垂直平面D-D'之垂直剖面圖。
圖15E為第一示例性半導體結構沿著圖15A的垂直平面E-E'之垂直剖面圖。
圖16A為依據本揭示之第一具體實施例在形成接觸水平的介電層和各種接觸通孔結構之後第一示例性半導體結構之頂視圖。
圖16B為第一示例性半導體結構沿著圖16A的垂直平面B-B'之垂直剖面圖。
圖16C為第一示例性半導體結構沿著圖16A的垂直平面C-C'之垂直剖面圖。
圖16D為第一示例性半導體結構沿著圖16A的垂直平面D-D'之垂直剖面圖。
圖16E為第一示例性半導體結構沿著圖16A的垂直平面E-E'之垂直剖面圖。
圖16F為第一示例性半導體結構之第一個變形沿著對應圖16A的垂直平面D-D'的垂直平面之垂直剖面圖。
圖17A為依據本揭示之第一具體實施例在形成磊晶擴充的源極區域和磊晶擴充的汲極區域之後第一示例性半導體結構的第二個變形之頂視圖。
圖17B為第一示例性半導體結構的第二個變形沿著圖17A 的垂直平面B-B'之垂直剖面圖。
圖17C為第一示例性半導體結構的第二個變形沿著圖17A的垂直平面C-C'之垂直剖面圖。
圖17D為第一示例性半導體結構的第二個變形沿著圖17A的垂直平面D-D'之垂直剖面圖。
圖17E為第一示例性半導體結構的第二個變形沿著圖17A的垂直平面E-E'之垂直剖面圖。
圖18A為依據本揭示之第一具體實施例在形成源極區域和汲極區域、接觸水平的介電層、以及各種接觸通孔結構之後第一示例性半導體結構的第二個變形之頂視圖。
圖18B為第一示例性半導體結構的第二個變形沿著圖18A的垂直平面B-B'之垂直剖面圖。
圖18C為第一示例性半導體結構的第二個變形沿著圖18A的垂直平面C-C'之垂直剖面圖。
圖18D為第一示例性半導體結構的第二個變形沿著圖18A的垂直平面D-D'之垂直剖面圖。
圖18E為第一示例性半導體結構的第二個變形沿著圖18A的垂直平面E-E'之垂直剖面圖。
圖18F為第一示例性半導體結構之第三個變形沿著對應圖18A的垂直平面D-D'的垂直平面之垂直剖面圖。
圖19A為依據本揭示之第二具體實施例的第二示例性半導體結構之頂視圖，其中為了清楚起見未圖示接觸水平的介電層。
圖19B為第二示例性半導體結構沿著圖19A的垂直平面B-B'之垂直剖面圖。
圖20A為依據本揭示之第二具體實施例的第二示例性半導體結構的變形之頂視圖，其中為了清楚起見未圖示接觸水平的介電層。
圖20B為第二示例性半導體結構的變形沿著圖20A的垂直平面B-B'之垂直剖面圖。
如上所陳述，本揭示係關於一種包括動態隨機存取記憶體(DRAM)單元的半導體結構，該DRAM單元包括鰭板場效電晶體(finFET)存取電晶體及其製造方法。現在將以附圖詳細描述本揭示的這些態樣。值得注意的是，在不同的具體實施例中類似的元件符號係指稱相似的元件。圖式未必依照比例繪製。
參照圖1A和圖1B，依據本揭示之第一具體實施例的第一示例性半導體結構包括絕緣體上半導體(SOI)基板。該SOI基板包括從底部到頂部為底部半導體層10、埋入絕緣層20、以及頂部半導體層30L的堆疊。
底部半導體層10包括半導體材料。埋入絕緣層20包括介電材料，例如氧化矽、氮化矽、介電金屬氧化物、或上述介電材料之組合。頂部半導體層30L包括與底部半導體層10的半導體材料相同或不同的半導體材料。
底部半導體層10和頂部半導體層30L中的每一者包括獨立 選自於元素半導體材料(例如矽、鍺、碳或上述之合金)、III-V族半導體材料、或II-VI族半導體材料的半導體材料。用於底部半導體層10和頂部半導體層30L的每個半導體材料可以是獨立的單晶、多晶、或非晶形的。在一個具體實施例中，底部半導體層10和頂部半導體層30L為單晶。在一個具體實施例中，底部半導體層10和頂部半導體層30L包括單晶矽。
在一個具體實施例中，底部半導體層10可以被摻雜有第一導電類型的摻雜劑。該第一導電類型可以是p型或n型。
在一個具體實施例中，頂部半導體層30L的厚度可以從5nm至300nm、埋入絕緣層20的厚度可以從50nm至1000nm、以及底部半導體層10的厚度可以從50微米至2毫米(mm)，雖然較小和較大的厚度也可以用於這些層(10、20、30L)中的每個。
可以例如藉由化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)在SOI基板(10、20、30L)上沉積至少一襯墊層，該至少一襯墊層可以包括一或多個層，可以使用該一或多個層作為蝕刻遮罩，用於在SOI基板(10、20、30L)中形成深溝渠45。如本文中所使用的，「深溝渠」係指從絕緣體上半導體(SOI)基板的最頂部表面延伸穿過頂部半導體層和埋入絕緣層並部分進入下方的半導體層之溝渠。
在一個具體實施例中，該至少一襯墊層中的每一個可以包括介電材料，例如氮化矽、介電金屬氮化物、摻雜的矽未摻雜的氧化矽、或介電金屬氧化物。該至少一襯墊層的總厚度可以從100nm至2,000nm，雖然較小和較大的厚度也可以使用。
在一個具體實施例中，該至少一襯墊層包括下方襯墊層62L和上方襯墊層64L的堆疊。下方襯墊層62L包括第一介電材料，並且上方襯墊層64L包括與該第一介電材料不同的第二介電材料。在一個具體實施例中，下方襯墊層62L可以包括氧化矽，並且上方襯墊層64L可以包括氮化矽。在一個具體實施例中，下方襯墊層62L的厚度可以從10奈米(nm)至100nm，並且上方襯墊層64L的厚度可以從40nm至360nm，雖然較小和較大的厚度也可以用於下方襯墊層62L和上方襯墊層64L中的每一者。
可以將光阻層(未圖示)施加於該至少一襯墊層(62L、64L)上方，並且可以將該光阻層微影圖案化，以形成至少一開口，該至少一開口具有隨後形成的深溝渠45之面積。可以將光阻層中的圖案轉移到該至少一襯墊層(62L、64L)。隨後，可以將該至少一襯墊層(62L、64L)中的圖案藉由非等向性蝕刻轉移進入頂部半導體層30L、埋入絕緣層20、以及底部半導體層10的上方部分，該非等向性蝕刻使用該至少一襯墊層(62L、64L)作為蝕刻遮罩。可以在該至少一襯墊層(62L、64L)中的每個開口中形成深溝渠45。光阻可以藉由灰化去除，或是可以在形成深溝渠45的刻蝕製程過程中被消耗掉。
深溝渠45的側壁可以大致上垂直地對齊深溝渠45延伸穿過的各個層(64L、62L、30L、20、10)。如本文中所使用的，假使多個元件的側壁在例如圖1A的頂部向下視圖中重疊，則該多個元件的側壁為「垂直地對齊」。如本文中所使用的，假使多個元件的側壁與完全垂直的表面之橫向偏移在5nm內，則該多個元件的側壁為「大致上垂直地對齊」。深溝渠45的深度，例如從SOI基板(10、20、30L)之最頂部表面的平面量測到 深溝渠45的底部表面可以是從500nm至10微米，雖然也可以使用較小和較大的深度。深溝渠45的橫向尺寸可以受到微影性能的限制，亦即微影工具將開口的圖像印刷在光阻層上的能力。在一個具體實施例中，深溝渠沿著平行於B-B'平面的方向和沿著垂直於B-B'平面的方向之「寬度」(即側壁到側壁的距離)可以從32nm至150nm，雖然在未來若取得能夠印刷更小尺寸的微影工具時可以使用更小的尺寸。
參照圖2A和圖2B，可以藉由在每個深溝渠45內、底部半導體層10的側壁附近摻雜一部分的底部半導體層10而形成埋入盤12。可以引入摻雜劑，例如藉由從包括摻雜劑的可丟棄材料(例如摻雜的矽酸鹽玻璃)向外擴散，或藉由本技術領域中習知的離子植入。另外，可以使用任何其他在SOI基板(10、20、30L)的底部半導體層10中形成埋入盤12的方法來替代從包括摻雜劑的可丟棄材料向外擴散或離子植入。
在一個具體實施例中，埋入盤12可以被摻雜有第二導電類型的摻雜劑，該第二導電類型與第一導電類型相反。例如，該第一導電類型可以是p型，而該第二導電類型可以是n型，反之亦然。p-n接面係形成於底部半導體層10的其餘部分與埋入盤12之間。埋入盤12中的摻雜劑濃度可以是例如從1.0x1018/cm3至2.0x1021/cm3，而且通常是從5.0x1018/cm3至5.0x 1019/cm3，雖然也可以使用較小和較大的摻雜劑濃度。
可以將節點介電層42L保形地沉積在深溝渠42L中所有實體曝露的側壁上和上方襯墊層64L的頂部表面上。節點介電層42L可以包括任何在本技術領域習知的電容器中作為節點介電材料的介電材料。例如，節點介電層42L可以包括氮化矽和介電金屬氧化物材料中之至少一者， 例如本技術領域中習知的高介電常數(高k)閘極介電材料。
可以沉積內部電極層44L來完全填滿深溝渠45。內部電極層44L包括導電材料，該導電材料可以是金屬材料及/或摻雜的半導體材料。該金屬材料可以是元素金屬，例如鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、或鋁(Al)、或至少兩種元素金屬的合金、或至少一金屬的導電金屬氮化物、或至少一金屬的導電金屬氧化物。摻雜的半導體材料可以是摻雜的元素半導體材料、摻雜的化合物半導體材料、或上述之合金。內部電極層44L可以藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、電鍍、無電極電鍍、或上述之組合來沉積。將內部電極層44L沉積到足以完全填滿深溝渠45的厚度。
參照圖3A和圖3B，可以藉由凹入蝕刻使內部電極層44L垂直地凹入到埋入絕緣層20的頂部表面與埋入絕緣層20的底部表面之間的水平。該導電材料層之該凹入蝕刻可以使用非等向性刻蝕(例如反應性離子蝕刻)、等向性蝕刻(例如濕蝕刻)、或上述之組合。該凹入蝕刻對於節點介電層42L的材料可以是選擇性的。
包括內部電極層44L的導電材料的內部電極44形成於深溝渠45中。內部電極44最頂部的表面基本上是平面的，並且位於埋入絕緣層20的頂部表面水平和埋入絕緣層20的底部表面水平之間。假使表面的平坦性受到伴隨本技術領域中習知的半導體處理步驟之表面高度中的微觀變化所限制，則表面基本上是平面的。孔穴47形成於內部電極44上方。
節點介電層42L的實體曝露部分可以藉由蝕刻進行圖案化，該蝕刻可以是濕蝕刻。舉例來說，假使節點介電層42L包括氮化矽， 則節點介電層42L的實體曝露部分可以藉由使用熱磷酸的濕蝕刻去除。節點介電層42L在深溝渠45內的剩餘部分構成了節點介電質42。埋入盤12、節點介電質42、以及內部電極44的組構成了溝渠電容器(12、42、44)。埋入盤12為溝渠電容器的外部節點，節點介電質42是將外部電極與內部電極分隔的介電質，而且內部電極44為溝渠電容器的內部電極。溝渠電容器嵌入於SOI基板(10、12、20、30L)內。埋入絕緣層20覆蓋埋入盤12(即外部電極)。
參照圖4A和圖4B，可以例如藉由在孔穴47內並在該至少一襯墊層(62L，64L)上方沉積導電材料、以及隨後使該導電材料凹入而形成導電帶結構46。具體而言，該導電材料可以是金屬材料或摻雜的半導體材料。該金屬材料可以是元素金屬，例如W、Ti、Ta、Cu、或Al、或至少兩種元素金屬的合金、或至少一金屬的導電金屬氮化物、或至少一金屬的導電金屬氧化物。該摻雜的半導體材料可以是摻雜的元素半導體材料、摻雜的化合物半導體材料、或上述半導體材料之合金。該導電材料可以藉由物理氣相沉積(PVD)、化學氣相沉積(CVD)、電鍍、無電極電鍍、或上述之組合來沉積。將該導電材料沉積到足以完全填滿孔穴47的厚度，如圖3A和圖3B中所圖示。
可以將導電材料平坦化，例如藉由使用上部襯墊層64L作為停止層的化學機械平坦化(chemical mechanical planarization，CMP)。接著，使導電材料凹入至下部襯墊層62L的頂部表面和頂部半導體層30L的底部表面之間的深度，以形成導電帶結構46。在一個具體實施例中，導電帶結構46的頂部表面可以位於或高於頂部半導體層30L的頂部表面。導電 帶結構46可以包括與內部電極44相同的材料或不同的材料。孔穴47形成於導電帶結構46的上方。導電帶結構46接觸並且覆蓋內部電極44。
參照圖5A和圖5B，可以將介電材料沉積在孔穴47內以及該至少一襯墊層(62L、64L)上方，隨後可以使用上方襯墊層64L作為停止層來平坦化該介電材料，以形成介電電容器頂蓋48。介電電容器頂蓋48的介電材料與上部襯墊層64L的介電材料不同。舉例來說，上方襯墊層64L的介電材料可以是氮化矽，並且介電電容器頂蓋48的介電材料可以是氧化矽。可以例如藉由化學氣相沉積(CVD)來沉積介電電容器頂蓋48的介電材料。
可以在下方襯墊層62L和上方襯墊層64L堆疊中的開口內形成介電電容器頂蓋48。介電電容器頂蓋48接觸導電帶結構46的頂部表面。具體而言，介電電容器頂蓋48之底部表面全體為平面的，並與導電帶結構46之頂部表面全體對齊。另外，介電電容器頂蓋48之側壁全體與導電帶結構46之側壁全體垂直地對齊。
參照圖6A和圖6B，上方襯墊層64L可以被去除，例如藉由對介電電容器頂蓋48和下方襯墊層62L有選擇性的濕蝕刻。在一個具體實施例中，上方襯墊層64L可以包括氮化矽，介電電容器頂蓋48包括氧化矽，並且下方襯墊層62L可以包括氧化矽或介電金屬氧化物，而對介電電容器頂蓋48和下方襯墊層62L有選擇性的上方襯墊層64L去除可以藉由使用熱磷酸的濕蝕刻來實現。
參照圖7A和圖7B，可以例如藉由化學氣相沉積(CVD)、原子層沉積(ALD)、或物理氣相沉積(PVD)來沉積遮罩材料層38L，並 於隨後使用介電電容器頂蓋48作為停止層來平坦化遮罩材料層38L。舉例來說，可以藉由化學機械平坦化(CMP)來平坦化遮罩材料層38L，使得剩餘部分的遮罩材料層38L之頂部表面與介電電容器頂蓋48的頂部表面共平面。圖6A、圖6B、圖7A、以及圖7B的處理步驟將上方襯墊層64L置換成遮罩材料層38L。
遮罩材料層38L包括的材料與上方襯墊層64L、下方襯墊層62L、以及介電電容器頂蓋48的材料不同。舉例來說，上方襯墊層64L可以包括氮化矽，介電電容器頂蓋48包括氧化矽，並且下方襯墊層62L可以包括氧化矽或介電金屬氧化物，而遮罩材料層38L可以包括半導體材料、有機材料例如聚合物、或非晶型碳。
參照圖8A-圖8E，可以將光阻層37施加於遮罩材料層38L和介電電容器頂蓋48上方並進行微影圖案化，使得光阻層37的剩餘部分與一部分鄰接導電帶結構46的頂部半導體層30L重疊。因此，光阻層37的剩餘部分覆蓋介電電容器頂蓋48的側壁。藉由對介電電容器頂蓋48的材料具有選擇性的非等向性蝕刻去除遮罩材料層38L的材料，而將光阻層37的圖案轉移到遮罩材料層38L。在本文中將遮罩材料層38L的剩餘部分指稱為遮罩材料部分38。遮罩材料部分38與介電電容器頂蓋48橫向接觸。
在一個具體實施例中，遮罩材料部分38可以具有一組平行邊緣38E，使得位於該組平行邊緣38E間之中點的垂直平面穿過或接近導電帶結構46的幾何中心CS。導電帶結構46的幾何中心可以由笛卡爾座標(Xc,Yc,Zc)定義，其中Xc、Yc及Zc定義如下： 、以及 其中每個積分係於導電材料結構46之體積內所有dV的體積元素進行。
遮罩材料部分38和介電電容器頂蓋48共同構成一組遮罩結構(38、48)，該組遮罩結構覆蓋導電帶結構46和一部分的頂部半導體層30L。隨後可以藉由灰化或藉由溶劑對遮罩材料部分38和介電電容器頂蓋48具有選擇性地去除光阻層37。
參照圖9A-圖9E，可以藉由沉積大致上保形的材料層和去除該大致上保形的材料層之水平部分的非等向性蝕刻來形成定義鰭板之間隙子65。該大致上保形的材料層包括的材料與下方襯墊層62L、介電電容器頂蓋48、以及遮罩材料部分38的材料不同。該大致上保形的材料層之材料可以是介電材料、半導體材料、或金屬材料。舉例來說，該大致上保形的材料層之材料可以是氮化矽、介電金屬氧化物、多晶矽、或金屬材料例如Ti、Ta、W、TiN、TaN、或WN。在一個具體實施例中，該大致上保形的材料層之材料可以是氮化矽。
可以例如藉由化學氣相沉積(CVD)來沉積該大致上保形的材料層。該大致上保形的材料層之厚度(若在基部量測基本上與定義鰭板之間隙子65的厚度相同)可以是從5nm至100nm，雖然也可以使用較小和較大的厚度。在一個具體實施例中，該大致上保形的材料層之厚度可 以是從10nm至50nm。
定義鰭板之間隙子65可以形成於該組遮罩結構(38、48)的側壁上，並且可以形成為形貌型態類似於環面的結構，亦即可以連續地變形為環面而無需形成或破壞奇異點(例如平面內的孔)的結構。定義鰭板之間隙子65橫向圍繞該組遮罩結構(38、48)。
參照圖10A-圖10E，可以對定義鰭板之間隙子65、介電電容器頂蓋48、以及下方襯墊層62L有選擇性地去除遮罩材料部分38。遮罩材料部分38的去除可以例如藉由濕蝕刻、藉由非等向性刻蝕例如反應性離子蝕刻或灰化來實現。從形成定義鰭板之間隙子65的內部側壁和介電電容器頂蓋48的側壁圍繞的槽37的容積中去除遮罩材料部分38。
參照圖11A-圖11E，可以藉由使用定義鰭板之間隙子65作為蝕刻遮罩的非等向性蝕刻將定義鰭板之間隙子65中的圖案轉移到下方襯墊層62L。下方襯墊層62L的剩餘部分構成下方襯墊部分62，襯墊部分62的水平橫截面面積與定義鰭板之間隙子65的基部面積相同。介電電容器頂蓋48的頂部表面可以在圖案化下方襯墊層62L的非等向性刻蝕過程中凹入。
參照圖12A-圖12E，可以將定義鰭板之間隙子65的圖案轉移到頂部半導體層30L。可以使用定義鰭板之間隙子65和下方襯墊部分62中之至少一者作為蝕刻遮罩來蝕刻頂部半導體層30L，亦即在圖11A-圖11E的處理步驟蝕刻下方襯墊層62L之後下方襯墊層的剩餘部分。頂部半導體層30L的剩餘部分構成具有整個均勻寬度的半導體鰭板30。半導體鰭板30的寬度可以大致上與定義鰭板之間隙子65的基部寬度相同。另外， 半導體鰭板30的水平面積與定義鰭板之間隙子65的基部面積相同。
在一個具體實施例中，在頂部半導體層30L的蝕刻過程中可以使用定義鰭板之間隙子65作為蝕刻遮罩。形成半導體鰭板30之後，可以例如藉由濕蝕刻、乾蝕刻、或上述之組合對半導體鰭板30有選擇性地去除定義鰭板之間隙子65和下方襯墊部分62。
在另一個具體實施例中，可以例如藉由濕蝕刻對下方襯墊部分62和頂部半導體層30L有選擇性地去除定義鰭板之間隙子。在蝕刻頂部半導體層30L的過程中使用下方襯墊部分62作為蝕刻遮罩。形成半導體鰭板10之後，可以例如藉由濕蝕刻、乾蝕刻、或上述之組合對半導體鰭板30有選擇性地去除下方襯墊部分62的剩餘部分。
半導體鰭板30係形貌型態類似於環面並且橫向圍繞、以及接觸導電帶結構46。假使遮罩材料部分38(參見圖8A-圖8E)包括一對平行邊緣38E，則半導體鰭板10可以包括兩對平行的邊緣(例如平行於平面B-B'的邊緣)。被部分的半導體鰭板30和介電電容器頂蓋48橫向圍繞的槽37係形成於埋入絕緣層20上方。本文中將由槽37分隔的半導體鰭板30部分指稱為線性部分。半導體鰭板30的每個線性部分具有整個均勻的寬度。
本文中將實體曝露於槽37的導電帶結構48之側壁指稱為導電帶結構48的近側側壁。本文中將位於導電帶結構48之該近側側壁的相對側上的導電帶結構48的側壁指稱為遠側側壁。本文中將接觸導電帶結構48的半導體鰭板30的部分指稱為半導體鰭板30的環繞部分。埋入絕緣層20係與半導體鰭板30的底部表面接觸。
參照圖13A-圖13E，可以視需要地進行遮蔽離子植入，而 以p型摻雜劑或n型摻雜劑摻雜半導體鰭板30的環繞部分。具體而言，可以將植入遮罩層47形成於埋入絕緣層20上方，使得半導體鰭板30的環繞部分被實體曝露出，而除了該環繞部分以外的其他半導體鰭板30部分則被植入遮罩層47遮蔽。植入遮罩層47可以是圖案化的光阻層。選擇被植入該環繞部分的摻雜劑類型與將使用半導體鰭板30形成的存取電晶體之源極區域和汲極區域的摻雜為相同類型。舉例來說，假使將形成n-型場效電晶體作為存取電晶體，則將n-型摻雜劑植入該環繞部分。假使將形成p-型場效電晶體作為存取電晶體，則將p-型摻雜劑植入該環繞部分。本文中把在遮蔽離子植入之後被摻雜劑植入的半導體鰭板30之該環繞部分指稱為摻雜的環繞部分31。本文中把半導體鰭板被遮蔽的部分指稱為未植入的半導體鰭板部分30'。隨後可例如藉由灰化來去除植入遮罩層47。
參照圖14A-圖14E，可以沉積閘級層堆疊並進行微影圖案化，以形成各種的閘極堆疊。舉例來說，該閘級層可以包括閘極介電層、閘極電極層、以及閘極頂蓋層。該閘極介電層可以包括本技術領域中習知的任何閘極介電材料，並且可以由轉換半導體材料的表面部分(例如半導體鰭板(30'、31)的半導體材料、沉積介電材料、或上述之組合所形成。該閘極介電層可以包括含介電半導體的化合物(例如氧化矽、氮化矽、及/或氮氧化矽)、及/或介電金屬化合物(例如介電金屬氧化物、介電金屬氮化物、及/或介電金屬氮氧化物)。該閘極電極層包括至少一導電材料，並且可以包括摻雜的半導體材料及/或金屬材料。該閘極電極層可以視需要地包括功函數金屬層，該功函數金屬層調整將要形成的存取電晶體之臨界電壓。該閘極頂蓋層包括介電質材料，例如氧化矽、氮化矽、及/或氮氧化矽。
可以藉由微影和蝕刻的組合來圖案化閘級層，以形成閘極堆疊，該閘極堆疊包括跨立於半導體鰭板的兩個平行部分(30'，31)的主動閘極堆疊(即未植入的半導體鰭板部分30')以及跨立於介電電容器頂蓋48和摻雜的環繞部分31的被動閘極堆疊。閘極介電層的其餘部分在主動閘極堆疊(50、52、54)內構成閘極介電質50(其亦被指稱為主動閘極介電質)，並在過路閘極堆疊(50'、52'、54)內構成過路閘極介電質50'。閘極電極層的其餘部分在主動閘極堆疊(50、52、54)內構成閘極電極52(其亦被指稱為主動閘極電極)，並在過路閘極堆疊(50'、52'、54)內構成過路閘極電極52'。閘極頂蓋層的其餘部分構成閘極頂蓋54。可以瞭解的是，主動閘極堆疊(50、52、54)和過路閘極堆疊(50'、52'、54)可以被形成於陣列環境內，其中每對的溝渠電容器(12、42、44)和存取電晶體為動態隨機存取記憶體(DRAM)陣列之單元，而且每個主動閘極堆疊(50、52、54)可以延伸成為相鄰DRAM單元之過路閘極堆疊(50'、52'、54)。
閘極介電質50跨立於半導體鰭板(30'、31)部分上方，該半導體鰭板(30'，31)部分對應於後續形成的存取場效電晶體之一對通道區域。閘極電極52接觸閘極介電質50。過路閘極介電質50'可以包括與閘極介電質50相同的材料及/或具有與閘極介電質50相同的厚度。過路閘極介電質50'係形成於導電帶結構46的側壁上。過路閘極電極包括與閘極電極52相同的材料，並且位於介電電容器頂蓋48上方和過路閘極介電質50'上。過路閘極介電質50'橫向接觸導電帶結構46的側壁和過路閘極電極52'的側壁。
參照圖15A-圖15E，可以藉由植入與摻雜的環繞區域中的 摻雜劑相同導電類型的摻雜劑來視需要地形成源極延伸區域33和汲極延伸區域35(參見圖13A-圖13E)。主動閘極堆疊(50、52、54)和過路閘極堆疊(50'、52'、54)在形成源極延伸區域33和汲極延伸區域35的離子植入過程中發揮作為遮罩層的功能。
可以藉由沉積保形介電層以及非等向性地蝕刻該保形介電層而形成閘極間隙子56。在一個具體實施例中，閘極間隙子56可以包括與埋入絕緣層20的介電材料不同的介電材料。舉例來說，假使埋入絕緣層20包括氧化矽，則閘極間隙子56可以包括氮化矽。可以在去除該保形介電層之水平部分後延長去除該保形介電層之水平部分的蝕刻製程，使得該保形介電層在該半導體鰭板的側壁上之垂直部分可被去除。閘極間隙子56最頂部的部分垂直偏移閘極頂蓋54之頂部表面。可以選擇閘極頂蓋54的厚度，使得閘極間隙子56最頂部的部分接觸每個閘極頂蓋54的底部部分，藉以封裝閘極電極52和過路閘極電極52'。
可以使用主動閘極堆疊(50、52、54)、過路閘極堆疊(50'、52’、54)、以及閘極間隙子56作為植入遮罩，而將與源極延伸區域33和汲極延伸區域35中的摻雜劑相同導電類型的摻雜劑植入半導體鰭板。可以形成存取電晶體的源極區域34，以從一個位於半導體鰭板之一個線性部分內的源極延伸區域33連續地延伸至另一個在半導體鰭板之另一個線性部分中的源極延伸區域33。將摻雜的半導體鰭板之環繞部分31併入源極區域34。值得注意的是，源極區域34在過路閘極堆疊(50'、52'、54)下方的部分具有比源極區域34不在過路閘極堆疊(50'、52'、54)下方的部分更低的摻雜劑原子濃度。
可以將存取電晶體的汲極區域36形成於源極區域34相對於主動閘極堆疊(50、52、54)的相對側上。汲極區域36藉由該對通道區域32與源極區域34橫向分隔，該對通道區域32為半導體鰭板在形成源極延伸區域33、汲極延伸區域35、源極區域34、以及汲極區域36的離子植入步驟過程中未被摻雜劑植入的部分。該對通道區域32的側壁與源極區域34和汲極區域36的側壁平行。
存取電晶體控制電流流入和流出溝渠電容器(12、42、44)的內部電極44。該半導體鰭板包括橫向接觸導電帶結構46的源極區域34、該對通道區域32、汲極區域36、以及視需要的源極延伸區域33和汲極延伸區域35。導電帶結構46的遠側側壁橫向偏移該對通道區域32的距離比導電帶結構46的幾何中心CS和該對通道區域32之間的橫向距離更長。導電帶結構46的遠側側壁與半導體鰭板(34、33、32、35、36)接觸，具體而言，導電帶結構46的遠側側壁係與半導體鰭板(34、33、32、35、36)之源極區域34的內部側壁接觸。
導電帶結構46的幾何中心CS和該對通道區域32之間的橫向距離可以以第一水平向量V1的長度表示，該第一水平向量V1從源極延伸區域33和兩個通道區域32中之一者(本文中指稱為第一通道區域)間的界面延伸至導電帶結構46的幾何中心CS。該第一水平向量V1的長度表示該第一通道區域和導電帶結構46的幾何中心CS之間的最短距離。或者，導電帶結構46的幾何中心CS和該對通道區域32之間的橫向距離可以以第二水平向量V2的長度表示，第二水平向量V2從另一個源極延伸區域33和通道區域32中之另一者(本文中指稱為第二通道區域)間的界面延伸至 導電帶結構46的幾何中心CS。第二水平向量V2的長度表示第一通道區域32和導電帶結構46的幾何中心CS之間的最短距離。導電帶結構46的幾何中心CS和該對通道區域32之間的橫向距離是第一水平向量V1和第二水平向量V2之長度中較短者。圖15B圖示第一水平向量V1到垂直平面B-B'的投影V1'。圖15D圖示第一水平向量V1到垂直平面D-D'的另一個投影V1"。
另外，該對通道區域32中的每個通道區域32是相互平行的，並且彼此沿著與連接導電帶結構46的幾何中心CS和該對通道區域32的幾何中心的方向垂直的方向(即在E-E'平面內的水平方向)橫向分隔。用來計算導電帶結構46之幾何中心CS之座標的相同類型積分可以被使用來計算該對通道區域32之幾何中心座標，前提是積分是對該對通道區域32的整個體積進行。向量W的起始點表示該對通道區域32的幾何中心，並且向量W的終點表示導電帶結構46的幾何中心CS。
閘極介電質50覆蓋該對通道區域32，並且橫向接觸通道區域32的側壁。閘極電極52接觸閘極介電質50的頂部表面和側壁表面。
參照圖16A-圖16E，隨後可以形成接觸水平的介電層80和各種通孔結構。接觸水平的介電層80包括介電材料，例如氧化矽、氮化矽、有機矽酸鹽玻璃(organosilicate glass，OSG)、或任何其他可以使用來形成金屬互連結構的介電材料，如本技術領域中習知的。各種的接觸通孔結構可以包括例如接觸閘極電極50或過路閘極電極50'的閘極接觸通孔結構82以及接觸汲極區域36的汲極接觸通孔結構86。視需要，金屬半導體合金區域(未圖示)例如金屬矽化物部分可以形成於汲極區域36和汲極接 觸通孔結構86之間及/或主動及/或過路閘極電極(52、52')和閘極接觸通孔結構82之間。
圖16A-圖16E中圖示的結構包括作為存取電晶體的三閘極鰭板場效電晶體(trigate fin field effect transistor，trigate finFET)。也可以使用雙閘極鰭板場效電晶體作為存取電晶體來代替該三閘極鰭板場效電晶體，例如藉由在圖12A-圖12E的處理步驟不完全去除下方襯墊部分62，以提供如圖16F中圖示的第一示例性半導體結構之第一個變形。
參照圖17A-圖17E，第一示例性半導體結構的第二個變形是藉由進行選擇性磊晶而衍生自圖15A-圖15E的第一示例性半導體結構，以形成磊晶擴充的源極區域64和磊晶擴充的汲極區域66。該選擇性磊晶直接在該半導體表面(即在源極區域34和汲極區域36的實體曝露表面上)沉積摻雜的半導體材料，而不是在介電質表面上沉積任何半導體材料。將與源極區域34和汲極區域36中的摻雜劑相同導電類型的摻雜劑併入磊晶擴充的源極區域64和磊晶擴充的汲極區域66。當磊晶擴充的源極區域64填滿源極側的槽37之部分(參見圖15B)時並且當磊晶擴充的汲極區域66填滿汲極側的槽部分時，半導體鰭板(34、33、32、35、36)的兩個線性部分成為合併。磊晶擴充的源極區域64包括兩個被過路閘極堆疊(50'、52'、54)和直接在上方的閘極間隙子56分隔的實體分開部分。
磊晶擴充的源極區域64和磊晶擴充的汲極區域66可以包括與源極區域34和汲極區域36的半導體材料相同的材料或不同的半導體材料。此外，磊晶擴充的源極區域64和磊晶擴充的汲極區域66可以包括與源極區域34和汲極區域36的摻雜劑濃度相同的摻雜劑濃度或不同的摻雜 劑濃度。磊晶擴充的源極區域64和磊晶擴充的汲極區域66從源極區域34或汲極區域36的最頂部表面上方量測的厚度可以從5nm至100nm，雖然也可以使用較小和較大的厚度。
半導體鰭板在選擇性磊晶製程的過程中併入磊晶擴充的源極區域64和磊晶擴充的汲極區域66。在完成選擇性磊晶之後，半導體鰭板(34、33、32、35、36、64、66)包括接觸源極區域34之磊晶擴充的源極區域64以及接觸並電性短路部分的汲極區域36之磊晶擴充的汲極區域66。在一個具體實施例中，源極區域34和磊晶擴充的源極區域64可以接觸導電帶結構46之側壁全體。
參照圖18A-圖18E，隨後可以形成接觸水平的介電層80和各種的接觸通孔結構。各種的接觸通孔結構可以包括例如接觸閘極電極50或過路閘極電極50'的閘極接觸通孔結構82以及接觸磊晶擴充的汲極區域66的汲極接觸通孔結構86。視需要，可以將金屬半導體合金區域(未圖示)例如金屬矽化物部分形成於磊晶擴充的汲極區域66和汲極接觸通孔結構86之間及/或主動及/或過路閘極電極(52、52')和閘極接觸通孔結構82之間。
圖18A-圖18E中圖示的結構包括作為存取電晶體的三閘極鰭板場效電晶體(finFET)。也可以使用雙閘極鰭板場效電晶體作為存取電晶體來代替該三閘極鰭板場效電晶體，例如藉由在圖12A-圖12E的處理步驟不完全去除下方襯墊部分62，以提供如圖18F中圖示的第一示例性半導體結構之第三個變形。
參照圖19A和圖19B，依據本揭示的第二具體實施例，可 以使用與第一示例性半導體結構相同的處理步驟並藉由修改第一示例性半導體結構中各種元件的圖案來形成第二示例性半導體結構。具體而言，形成一對深溝渠電容器，並且圖案化遮罩材料部分38為延伸於兩個介電電容器頂蓋48之間。半導體鰭板30的兩個線性部分橫向延伸於兩個介電電容器頂蓋48之間。半導體鰭板30係形成為型態類似於環面的結構，並且橫向圍繞和接觸兩個導電帶結構46。被相同距離橫向分隔為兩對通道區域32的一對汲極區域36係形成於半導體鰭板內。兩個存取電晶體共用該對汲極區域36。雖然每個存取電晶體是一個三閘極鰭板場效電晶體，但也可以實施使用如圖16F中圖示的雙閘極鰭板場效電晶體的變形。
參照圖20A-圖20B，第二示例性半導體結構的變形係藉由使用與用來形成該第一示例性半導體結構之第二個變形的處理步驟相同的處理步驟並藉由以與該第二示例性半導體結構中相同的方式修改該第一示例性半導體結構中各種元件的圖案，而衍生自第二示例性半導體結構。磊晶擴充的汲極區域66電性短路該對汲極區域36，如圖19A和圖19B所圖示。兩個存取電晶體共用該對汲極區域34和磊晶擴充的汲極區域66。雖然每個存取電晶體是一個三閘極鰭板場效電晶體，但也可以實施使用如圖18F中圖示的雙閘極鰭板場效電晶體的變形。
雖然已經在特定具體實施例方面描述了本揭示，但明顯的是，鑒於前面的描述，許多的替代、修改及變形對於本技術領域中具有通常知識者而言將是顯而易見的。除非以其他方式明確地陳述或顯然不相容，否則可以個別地或與任何其他的具體實施例組合來實施本文中描述的每個具體實施例。因此，本揭示意圖涵括所有落入本揭示和以下申請專利 範圍之範圍和精神內的這種替代、修改及變形。
10‧‧‧底部半導體層
12‧‧‧埋入盤
20‧‧‧埋入絕緣層
30L‧‧‧頂部半導體層
42‧‧‧節點介電質
44‧‧‧內部電極
46‧‧‧導電帶結構
47‧‧‧孔穴/植入遮罩層
62L‧‧‧下方襯墊層
64L‧‧‧上方襯墊層

Claims (25)

  1. 一種半導體結構，包含：一溝渠電容器，埋入一基板且包含一內部電極、一節點介電質、以及一外部電極；一導電帶結構，接觸且位於該內部電極上方；以及一半導體鰭板，包含一對通道區域，其中該導電帶結構之一遠側側壁與該半導體鰭板接觸，其中該遠側側壁係從該對通道區域橫向偏移一距離，且該距離大於該導電帶結構之一幾何中心與該對通道區域間的一橫向距離。
  2. 如申請專利範圍第1項所述之半導體結構，更包含：一絕緣層，位於該外部電極上方且接觸該半導體鰭板之一底部表面。
  3. 如申請專利範圍第1項所述之半導體結構，其中該半導體鰭板外形為一環面體且橫向環繞該導電帶結構。
  4. 如申請專利範圍第1項所述之半導體結構，其中該對通道區域中每一通道區域彼此平行，且彼此沿著一方向而橫向分隔，其中該方向係與連接該導電帶結構之該幾何中心以及該對通道區域之一幾何中心的一方向垂直。
  5. 如申請專利範圍第1項所述之半導體結構，更包含：一介電電容器頂蓋，接觸該導電帶結構之一頂部表面。
  6. 如申請專利範圍第5項所述之半導體結構，其中該介電電容器頂蓋之側壁全體與該導電帶結構之側壁全體在垂直方向上對齊。
  7. 如申請專利範圍第5項所述之半導體結構，其中該介電電容器頂蓋之一底部表面為平面，且與該導電帶結構之該頂部表面全體對齊。
  8. 如申請專利範圍第1項所述之半導體結構，更包含：一閘極介電質，位於該對通道區域上方且橫向接觸該通道區域之側壁。
  9. 如申請專利範圍第8項所述之半導體結構，更包含：一閘極電極，接觸該閘極介電質之頂部表面與側壁表面。
  10. 如申請專利範圍第9項所述之半導體結構，更包含：一介電電容器頂蓋，接觸該導電帶結構之一頂部表面；以及一過路(passing)閘極電極，位於該介電電容器頂蓋上方且包含一與該閘極電極相同之材料。
  11. 如申請專利範圍第9項所述之半導體結構，更包含：一過路閘極介電質，包含一與該閘極介電質相同之材料且橫向接觸該導電帶結構之側壁以及該過路閘極電極之側壁。
  12. 如申請專利範圍第1項所述之半導體結構，更包含：一存取電晶體，控制電流進出該溝渠電容器，其中該半導體鰭板包含：該存取電晶體之一源極區域，橫向接觸該導電帶結構；以及該存取電晶體之至少一汲極區域，因該對通道區域而與該源極區域橫向分隔，其中該對通道區域之側壁平行該源極區域與該至少一汲極區域的側壁。
  13. 如申請專利範圍第12項所述之半導體結構，其中該半導體鰭板更包含：該存取電晶體之一磊晶擴充的源極區域，接觸該源極區域，其中該源極區域與該磊晶擴充的源極區域接觸該導電帶結構之側壁全體。
  14. 如申請專利範圍第13項所述之半導體結構，其中該半導體鰭板更包含：該存取電晶體之一磊晶擴充的汲極區域，接觸且電性短路該至少一汲極區域。
  15. 一種形成半導體結構的方法，包含：形成一溝渠電容器，該溝渠電容器包含位於一絕緣層上半導體(semiconductor-on-insulator)基板內的一內部電極、一節點介電質、以及一外部電極；形成一導電帶結構於該內部電極上；形成一組遮罩結構於該導電帶結構與該絕緣層上半導體基板之一頂部半導體層之一部份的上方；形成一定義鰭板(fin-defining)之間隙子於該組遮罩結構的側壁上；以及將該定義鰭板之間隙子的一圖案轉移至該頂部半導體層，以形成一半導體鰭板。
  16. 如申請專利範圍第15項所述之方法，其中形成該定義鰭板之間隙子的步驟以及形成該半導體鰭板的步驟包含：形成該定義鰭板之間隙子為一第一結構，該第一結構外形為一環面體且橫向環繞該組遮罩結構；以及形成該半導體鰭板為一第二結構，該第二結構外形為一環面體且橫向環繞該導電帶結構。
  17. 如申請專利範圍第15項所述之方法，更包含：藉由形成一對通道區域於該半導體鰭板內而形成一存取電晶體，其中該存取電晶體控制電流進出該溝渠電容器。
  18. 如申請專利範圍第17項所述之方法，其中形成該存取電晶體的步驟包含：形成一閘極介電質，其中該閘極介電質跨越該半導體鰭板對應該對通道區域的部分；以及形成一閘極電極，其中該閘極電極接觸該閘極介電質。
  19. 如申請專利範圍第18項所述之方法，更包含：形成一介電電容器頂蓋於該導電帶結構上；形成一過路閘極介電質，其中該過路閘極介電質的材料與該導電帶結構之側壁上的該閘極介電質相同；以及形成一過路閘極電極，其中該過路閘極電極的材料與該介電電容器頂蓋上方、以及該過路閘極介電質上的該閘極電極相同。
  20. 如申請專利範圍第15項所述之方法，更包含：形成一下方襯墊層與一上方襯墊層的一堆疊於該絕緣層上半導體基板上；以及形成一介電電容器頂蓋於該導電帶結構上方以及該堆疊之一開口內。
  21. 如申請專利範圍第20項所述之方法，更包含：以一遮罩材料層取代該上方襯墊層，其中該遮罩材料層的材料異 於該上方襯墊層、該下方襯墊層、以及該介電電容器頂蓋；以及圖案化該遮罩材料層以形成與該介電電容器頂蓋接觸的一遮罩材料部份。
  22. 如申請專利範圍第21項所述之方法，其中該組遮罩結構包含該遮罩材料部份以及該介電電容器頂蓋。
  23. 如申請專利範圍第21項所述之方法，更包含：相對於該定義鰭板之間隙子，選擇性移除該遮罩結構；以及使用該定義鰭板之間隙子作為一蝕刻遮罩，蝕刻該下方襯墊層。
  24. 如申請專利範圍第23項所述之方法，其中轉移該定義鰭板之間隙子之該圖案的步驟包含：在蝕刻該下方襯墊層之後，使用該定義鰭板之間隙子以及該下方襯墊層之一剩餘部份中至少一個作為蝕刻遮罩，蝕刻該頂部半導體層。
  25. 如申請專利範圍第21項所述之方法，其中該遮罩材料層包含一半導體材料。
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