KR100950472B1 - 4f2 트랜지스터를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명의 4F2 트랜지스터를 갖는 반도체 소자의 제조방법은, 소자분리막이 형성된 반도체 기판 상에 게이트 스택을 형성하는 단계; 게이트 스택의 양 측면을 노출하는 제1 영역, 제1 영역의 양측에 서로 대각선이 되는 위치에 배치되면서 소자분리막 방향으로 연장된 제2 영역을 포함하는 컨택홀을 갖는 제1 층간절연막을 형성하는 단계; 게이트 스택의 양 측면 및 제1 층간절연막 개구부의 제2 영역 상에 스페이서막을 형성하는 단계; 스페이서막을 마스크로 식각 공정을 진행하여 반도체 기판 내에 트렌치를 형성하고 스페이서막은 제거하는 단계; 컨택홀, 스페이서막 두께만큼 노출된 반도체 기판 및 트렌치 측면부 위에 랜딩플러그를 형성하는 단계; 랜딩플러그를 분리하는 제2 층간절연막을 형성하는 단계; 트렌치 측면부로 확장된 랜딩플러그의 제1 부분과 연결되는 비트라인 컨택플러그 및 비트라인 컨택플러그와 연결되는 비트라인 스택을 형성하는 단계; 및 랜딩플러그의 제1 부분과 대각선 방향에 대응되는 위치의 제2 부분과 연결되는 스토리지노드 컨택플러그 및 스토리지노드 컨택플러그와 연결되는 스토리지노드 전극을 형성하는 단계를 포함한다.
4F2, 랜딩플러그, 정션 영역 확장
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)은 감소하고 있다. 이러한 디자인 룰이 감소하면서 고집적화된 반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자 기술 개발이 한계에 이르고 있는 상황이다. 이에 따라 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 통상적으로 1비트를 저장하는 기준인 8F2에서 6F2 및 4F2 에 1K 단위 셀을 구현하게 함으로써 보다 고밀도화된 셀 구조 형성이 가능하다.
이 가운데 동일한 디자인 룰을 적용할 경우, 현 수준보다 획기적으로 고집적화된 셀 형성이 가능한 4F2 트랜지스터에 대한 연구가 진행되고 있다. 4F2 트랜지스터 구성을 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 형상(vertical type)의 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 형상의 셀 트랜지스터 구조는 셀을 동작시키는 트랜지스터의 소스 영역 및 드레인 영역을 상, 하부로 형성시키고 수직 기둥 형태의 채널로 트랜지스터를 동작시키는 구조이다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 1K 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다.
그러나 수직 형상의 셀 트랜지스터 구조는 공정 난이도가 증가하면서 구조 형성의 가능성 여부를 예측하기가 어렵다. 또한 트랜지스터 하부에 비트라인이 형성되어 저항 및 비트라인 저장용량 확보에도 상당한 어려움이 따를 것으로 예상된다. 상, 하부의 소스 영역 및 드레인 영역에 의해 구성되어야 하는 구조로 인하여 비트라인은 반드시 하부에 형성되어야 하나, 이러한 하부 비트라인은 메탈 스택 구조 형성이 불가능하다. 이에 따라 비트라인을 n타입의 불순물이 주입된 실리콘 전극을 적용하거나 혹은 실리콘(Si)에 금속 반응을 통한 살리사이드(Saliside) 형성하여 높은 저항을 극복하기 위한 방법으로 고려하여야 한다. 또한, 셀 영역 및 주변회로영역 사이의 집적도(Integration) 차이로 인하여 셀 영역 및 주변회로영역을 독립적으로 구성해야 하는 단점이 존재한다. 즉, 기존 공정보다 많은 공정들이 소요됨에 따라 공정 단계가 복잡해지는 문제가 발생할 수 있다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법은, 소자분리막이 형성된 반도체 기판 상에 게이트 스택을 형성하는 단계; 상기 게이트 스택의 양 측면을 노출하는 제1 영역, 상기 제1 영역의 양측에 서로 대각선이 되는 위치에 배치되면서 소자분리막 방향으로 연장된 제2 영역을 포함하는 컨택홀을 갖는 제1 층간절연막을 형성하는 단계; 상기 게이트 스택의 양 측면 및 상기 제1 층간절연막 개구부의 제2 영역 상에 스페이서막을 형성하는 단계; 상기 스페이서막을 마스크로 식각 공정을 진행하여 반도체 기판 내에 트렌치를 형성하고 상기 스페이서막은 제거하는 단계; 상기 컨택홀, 상기 스페이서막 두께만큼 노출된 반도체 기판 및 상기 트렌치 측면부 위에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 분리하는 제2 층간절연막을 형성하는 단계; 상기 트렌치 측면부로 확장된 랜딩플러그의 제1 부분과 연결되는 비트라인 컨택플러그 및 상기 비트라인 컨택플러그와 연결되는 비트라인 스택을 형성하는 단계; 및 상기 랜딩플러그의 제1 부분과 대각선 방향에 대응되는 위치의 제2 부분과 연결되는 스토리지노드 컨택플러그 및 상기 스토리지노드 컨택플러그와 연결되는 스토리지노드 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 소자분리막은 상기 반도체 기판 상에 라인 타입(line type) 형상으로 형성하는 것이 바람직하다.
상기 게이트 스택을 형성하는 단계는, 상기 소자분리막이 형성된 반도체 기판 내에 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계; 및 상기 반도체 기판 상에 정션이온주입공정을 진행하여 상기 반도체 기판 내에 불순물 영역을 형성하는 단계를 포함하여 형성할 수 있다.
여기서 상기 리세스 트렌치는, 상기 반도체 기판의 x축 방향으로 1F의 폭만큼 노출하면서 y축 방향으로는 0.5F의 폭만큼 노출하고, 상기 불순물 영역은 상기 리세스 트렌치를 1200Å 내지 2000Å의 깊이로 형성할 경우, 상기 리세스 트렌치 깊이의 2/3 내지 3/4에 위치하도록 상기 이온주입공정의 타겟을 설정하는 것이 바람직하다.
상기 제1 층간절연막에 형성된 개구부의 제2 영역은 0.5F x 0.25F의 장방형 형상으로 형성하는 것이 바람직하다.
상기 트렌치는 상기 반도체 기판의 표면으로부터 600Å 내지 1000Å의 깊이로 형성하는 것이 바람직하다.
상기 랜딩플러그를 형성하는 단계는, 상기 스페이서막은 제거하는 단계 이후에 상기 반도체 기판 상에 도전막을 증착하는 단계; 및 상기 트렌치 바닥면의 도전막을 제거하여 상기 게이트 스택의 양 측면, 상기 스페이서막 두께만큼 노출된 반도체 기판 및 상기 트렌치 측면부에 랜딩플러그를 형성하는 단계를 포함하는 것이 바람직하다.
상기 도전막은 폴리실리콘막을 50Å 내지 300Å의 두께로 증착하고, 상기 트렌치 바닥면의 도전막은 에치백(Etch back) 또는 화학적기계적연마(CMP) 방법을 이용하여 제거하는 것이 바람직하다.
상기 비트라인 컨택플러그 및 스토리지노드 컨택플러그는 상기 게이트 스택 이 인접하는 소자분리막으로부터 0.5F 이격된 위치에 각각 형성하고, 상기 비트라인 컨택플러그와 상기 스토리지노드 컨택플러그는 서로 대각선 방향으로 이격된 위치에 배치하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 11b는 본 발명의 실시예에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보이는 도면들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 내에 활성 영역을 설정하는 소자분리막(105)을 형성한다. 여기서 소자분리막(105)은 반도체 기판(100)의 일 방향, 예를 들어, 도 1a에 도시한 바와 같이, 반도체 기판(100)의 y방향으로 뻗어 있는 라인 타입(Line type)으로 배치한다. 이때, 소자분리막(105)의 폭(w1) 및 소자분리막(105)에 의해 노출된 반도체 기판(100)의 폭(w2)은 반도체 소자에서 1비트(bit)를 저장하는 단위 면적인 1F 간격으로 배치한다. 이러한 소자분리막(105)은 반도체 기판(100) 내에 2000Å 내지 3000Å의 깊이의 트렌치를 형성한 다음 절연막으로 매립하여 형성할 수 있다. 이와 같이, 반도체 기판(100) 상에 라인 타입으로 형성된 소자분리막(105)에 의해 도 1a를 A-A' 방향 및 B-B'방향으로 잘라내어 나타내보인 도 1b를 참조하면, 도 1b의 A-A' 방향으로는 반도체 기판(100)이 노출되고, B-B' 방향으로는 소자분리막(105)에 의해 활성 영역이 설정되면서 반도체 기판(100)이 부분적으로 노출된다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100) 내에 리세스 트렌치(110)를 형성한다. 구체적으로, 소자분리막(105)에 의해 노출된 반도체 기판(100) 상에 마스크막 패턴(미도시함)을 형성한다. 마스크막 패턴은 반도체 기판(100)의 x축 방향으로 소정 간격만큼 이격하여 배치되면서 반도체 기판(100)을 선택적으로 노출시키는 개구부를 포함한다.
다음에 마스크막 패턴을 식각 마스크로 노출된 반도체 기판(100)을 식각하여 리세스 트렌치(110)를 형성한다. 도 2b의 A-A' 방향으로 잘라내 나타내보인 도면을 참조하면, 리세스 트렌치(110)는 1200Å 내지 2000Å의 깊이를 가지면서 하부가 구(bulb)형상을 갖는 벌브 타입의 리세스 트렌치로 형성할 수 있다. 여기서 도 2a를 참조하면, 리세스 트렌치(110)의 입구 부분은 반도체 기판(100)의 y축 방향으로는 0.5F의 폭만큼 노출되고, x축 방향으로는 1F만큼 노출된다. 이때, 리세스 트렌치(110)를 벌브 타입의 리세스 트렌치로 형성할 경우, 도 2b를 참조하면, 상부의 넥(neck) 형상의 1차 트렌치(110a)보다 구(bulb) 형상으로 형성되는 2차 트렌치(110b)에 의해 리세스 트렌치(110)의 바닥면 면적이 넓게 노출된다.
도 3a 및 도 3b를 참조하면, 리세스 트렌치(110)와 중첩되는 게이트 스택(135)을 형성한다. 게이트 스택(135)은 게이트 절연막 패턴(115), 도전막 패턴(120), 금속막 패턴(125) 및 하드마스크막 패턴(130)이 적층된 구조로 이루어진 다.
구체적으로, 리세스 트렌치(110)가 형성된 반도체 기판(100) 상에 게이트 절연막, 게이트 도전막, 금속막 및 하드마스크막을 형성한다. 여기서 게이트 절연막은 산화 공정을 이용하여 50Å 내지 60Å의 두께로 형성하고, 도전막은 폴리실리콘막으로 600Å 내지 1000Å의 두께로 형성한다. 그리고 금속막은 텅스텐 또는 텅스텐실리사이드막을 포함하여 300Å 내지 500Å의 두께로 형성하고, 하드마스크막은 질화막으로 2000Å 내지 3000Å의 두께로 형성한다.
다음에 하드마스크막 위에 리세스 트렌치(110)와 대응되는 영역을 차단하는 마스크막 패턴(미도시함)을 형성한다. 여기서 마스크막 패턴은 리세스 트렌치(110)가 노출된 부분을 차단하면서 반도체 기판(100)의 x축 방향으로 뻗어 있는 라인 형태로 형성한다. 다음에 마스크막 패턴을 식각 마스크로 하부막들을 식각하여 리세스 트렌치(110)와 중첩되는 게이트 스택(135)을 형성한다. 여기서 게이트 스택(135)은 반도체 기판(100)의 x축 방향으로 뻗어 있는 라인 형태로 배치된다. 그리고 게이트 스택(135) 양 측면에 제1 스페이서막(140)을 형성한다. 제1 스페이서막(140)은 질화막으로 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 불순물을 주입하는 이온주입공정을 실시하여 반도체 기판(100) 내에 불순물 영역(145)을 형성한다. 여기서 불순물 영역(145)은 리세스 트렌치(110)를 1200Å 내지 2000Å의 깊이로 형성할 경우, 리세스 트렌치(110) 깊이의 2/3 내지 3/4에 위치하도록 이온주입공정의 타겟을 설정하여 진행하는 것이 바람직하다.
다음에 게이트 스택(135)이 형성된 반도체 기판(100) 상에 제1 층간절연막(150)을 형성한다. 제1 층간절연막(150)은 스핀 온 절연막(SOD; Spin On Dielectric) 또는 BPSG(Boron phosphorus silicate glass)막을 포함하여 형성할 수 있다. 다음에 제1 층간절연막(150) 상에 평탄화 공정을 진행하여 인접하는 게이트 스택(135) 사이를 분리한다. 여기서 평탄화 공정은 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 진행할 수 있다. 그러면 게이트 스택(135)이 분리되면서 도 4b의 B-B' 방향을 잘라내어 나타내보인 도면에 도시한 바와 같이, 게이트 스택(135)의 하드마스크막 패턴(130)이 노출된다.
도 5a 및 도 5b를 참조하면, 제1 층간절연막(150) 및 게이트 스택(135) 위에 이후 랜딩플러그가 형성될 영역을 정의하는 포토레지스트막 패턴(155)을 형성한다.
구체적으로, 게이트 스택(135)이 형성된 반도체 기판(100) 위에 포토레지스트막을 형성한다. 다음에 포토레지스트막 상에 노광 공정 및 현상 공정을 포함하는 포토리소그래피 공정을 진행하여 랜딩플러그가 형성될 영역의 제1 층간절연막(150)은 노출시키면서 게이트 스택(135)이 형성된 영역은 차단시키는 개구부(157)를 갖는 포토레지스트막 패턴(155)을 형성한다. 도 5a를 참조하면, 포토레지스트막 패턴(155)의 개구부(157)는 게이트 스택(135)의 양 측면의 제1 층간절연막(150)을 노출하는 제1 영역(a)과, 제1 영역(a)의 양측에 서로 대각선이 되는 위치에 배치되면서 소자분리막 방향으로 연장된 제2 영역(b1, b2)을 포함하여 이루어진다. 즉, 제2 영역(b1, b2)의 1차 연장부(b1)는 제1 영역(a)의 일 측면 상단부에 배치되고, 1차 연장부(b1)와 대각선 방향인 제1 영역(a)의 일 측면 하단부에 2차 연장부(b2)가 배치된다. 이와 같이 정의된 제2 영역(b1, b2)은 이후 비트라인 컨택플러그 및 스토리지노드 컨택플러그가 배치될 영역이다.
이때, 제1 영역(a)은 정방형(squre) 형상을 갖고, 제2 영역(b1, b2)은 장방형(rectangle) 형상을 갖는다. 이러한 제2 영역(b1, b2)은 0.5F x 0.25F의 공간만큼 추가로 제1 층간절연막(150)을 노출시킨다. 이러한 제1 영역(a) 및 제2 영역(b1, b2)을 포함하는 포토레지스트막 패턴(155)의 개구부(157)는 소자분리막 방향으로 확장된 공간을 갖게 되면서 이후 형성될 랜딩플러그와 하부 구조와의 접촉 면적을 향상시킬 수 있다.
도 6a 및 도 6b를 참조하면, 포토레지스트막 패턴(155)을 마스크로 식각 공정을 진행하여 제1 층간절연막(150) 내에 랜딩플러그 컨택홀(160)을 형성한다. 랜딩플러그 컨택홀(160)은 포토레지스트막 패턴(155)의 제1 영역(a) 및 제2 영역(b1, b2)을 포함하는 개구부(157)에 의해 노출된 영역을 식각하여 형성한다. 이에 따라 도 6a를 참조하면, 랜딩플러그 컨택홀(160)은 게이트 스택(135)의 양 측면을 노출하는 제1 영역(a), 제1 영역(a)의 양측에 서로 대각선이 되는 위치에 배치되면서 소자분리막 방향으로 연장된 제2 영역(b1, b2)을 포함하는 구조로 형성된다. 다음에 포토레지스트막 패턴(155)은 제거한다.
도 7a 및 도 7b를 참조하면, 제1 스페이서막(140) 양 측면에 제2 스페이서막(165)을 형성한다. 여기서 제2 스페이서막(165)은 게이트 스택(135) 및 제1 스페이서막(140)의 양 측면으로부터 소정 두께만큼 돌출하여 반도체 기판(100)을 덮는다.
다음에 제2 스페이서막(165)을 마스크로 노출된 반도체 기판(100)을 식각하여 소정 깊이(d)의 트렌치(170)를 형성한다. 여기서 트렌치(170)는 600Å 내지 1000Å의 깊이로 형성할 수 있다. 다음에 제2 스페이서막(165)을 스트립(strip) 공정을 이용하여 제거한다. 제2 스페이서막(165)이 제거되면서 반도체 기판(100)의 표면이 상기 제2 스페이서막(165)의 두께만큼 노출된다.
도 8a 및 도 8b를 참조하면, 트렌치(170)가 형성된 반도체 기판(100) 상에 도전막을 증착한다. 도전막은 폴리실리콘막으로 50Å 내지 300Å의 두께로 증착한다. 계속해서 도전막 상에 에치백(etch back) 공정을 진행하여 트렌치(170) 바닥면에 증착된 도전막을 제거한다. 이러한 에치백 공정에 의해 게이트 스택(135)의 양 측면, 제2 스페이서막 두께만큼 노출된 반도체 기판(100)의 표면 및 트렌치(170) 측면부에 랜딩플러그(175)가 형성된다. 여기서 트렌치(170) 바닥면의 도전막을 제거하는 과정은 마스크 공정을 이용하여 제거할 수도 있다. 이때, 랜딩플러그(175)가 제2 스페이서막 두께만큼 노출된 반도체 기판(100)의 표면 및 트렌치(170) 측면부까지 연장되면서 랜딩플러그(175)의 계면 면적이 증가한다.
도 9a 및 도 9b를 참조하면, 반도체 기판(100) 상에 제2 층간절연막(180)을 형성하여 랜딩플러그(175)를 매립한다. 여기서 제2 층간절연막(180)은 스핀 온 절 연막(SOD) 또는 BPSG막을 포함하여 형성할 수 있다. 다음에 제2 층간절연막(180) 상에 평탄화 공정을 진행하여 인접하는 랜딩플러그(175)를 분리한다. 여기서 평탄화 공정은 화학적 기계적 연마(CMP)방법을 이용하여 진행할 수 있다.
도 10a 및 도 10b를 참조하면, 트렌치 측면부로 확장된 랜딩플러그(175)의 제1 부분과 연결되는 비트라인 컨택플러그(190) 및 비트라인 컨택플러그(190)와 연결되는 비트라인 스택(205)을 형성한다.
구체적으로, 제2 층간절연막(180) 위에 제3 층간절연막(185)을 형성한다. 다음에 제3 층간절연막(185)을 패터닝하여 랜딩플러그(175)의 제1 부분을 노출시키는 비트라인 컨택홀을 형성한다. 다음에 비트라인 컨택홀을 도전성 물질로 매립하고 평탄화하여 비트라인 컨택플러그(190)를 형성한다. 여기서 비트라인 컨택플러그(190)는 도 10a에 도시한 바와 같이, 게이트 스택(135)이 인접하는 소자분리막에서 0.5F 이동된 위치에 구성함으로써 이후 형성될 스토리지노드 컨택플러그와의 피치를 극대화할 수 있다. 계속해서 비트라인 컨택플러그(190) 및 제3 층간절연막(185) 위에 비트라인 금속막(195) 및 비트라인 하드마스크막(200)을 포함하는 비트라인 스택(205)을 형성하고, 비트라인 스택(205) 양 측면에 비트라인 스페이서막(210)을 형성한다. 그리고 인접하는 비트라인 스택(205)을 분리하는 제4 층간절연막(212)을 형성한다. 여기서 비트라인 스택(205)은 게이트 스택(135)이 뻗어 있는 방향과 직교하는 방향, 예컨대 게이트 스택(135)이 반도체 기판(100)의 x축 방향으로 뻗어 있는 경우, 비트라인 스택(205)은 반도체 기판(100)의 y축 방향으로 뻗어 있는 형태로 형성한다.
도 11a 및 도 11b를 참조하면, 트렌치 측면부로 확장된 랜딩플러그(175)의 제1 부분과 대각선 방향에 대응되는 위치의 제2 부분과 연결되는 스토리지노드 컨택플러그(220) 및 스토리지노드 컨택플러그(220)와 연결되는 스토리지노드 전극(225)을 형성한다.
구체적으로, 제4 층간절연막(212) 위에 제5 층간절연막(215)을 형성한다. 다음에 제5 층간절연막을 패터닝하여 랜딩플러그의 제2 부분을 노출시키는 스토리지노드 컨택홀을 형성한다. 다음에 스토리지노드 컨택홀을 도전성막으로 매립한 다음 평탄화 공정을 진행하여 스토리지노드 컨택플러그(220)를 형성한다. 여기서 스토리지노드 컨택플러그(220)는 상술한 랜딩플러그(175)의 제1 부분과 대각선 방향에 대응되는 위치에 형성된다. 이때, 스토리지노드 컨택플러그(220)는 도 11a에 도시한 바와 같이, 게이트 스택(135)이 인접하는 소자분리막에서 0.5F 이동된 위치에 배치된다. 이에 따라 스토리지노드 컨택플러그(220) 및 비트라인 컨택플러그(190)는 각각 0.5F 간격만큼 이동된 위치에 배치됨으로써 피치(pitch)를 최대화시킬 수 있다.
다음에 스토리지노드 컨택플러그(220) 위에 스토리지노드 전극(225)을 형성한다. 구체적으로, 스토리지노드 컨택플러그(220) 및 제5 층간절연막 위에 스토리지노드 절연막(미도시함)을 스토리지노드 전극(225)이 형성될 높이만큼 형성한다. 다음에 스토리지노드 절연막을 식각하여 스토리지노드 절연막 내에 트렌치를 형성한다. 계속해서 트렌치 및 스토리지노드 절연막 위에 스토리지노드 금속막을 형성한다. 다음에 스토리지노드 금속막을 분리하여 스토리지노드 전극(225)을 형성한다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법은, 4F2 트랜지스터 형성시 리세스 트렌치를 채택하여 불순물 영역의 측면(lateral) 방향은 최소화하면서 반도체 기판의 깊이 방향으로 확보된 불순물 영역을 이용함으로써 공정 마진을 1F2 이내로 축소할 수 있다. 이에 따라 1비트(Bit)를 저장할 수 있는 단위면적을 4F2 로 최소화시킬 수 있다. 즉, 불순물 영역의 측면 부분을 축소하면서 리세스 트렌치의 깊이 방향으로 불순물 영역을 확장하여 축소된 불순물 영역을 보상할 수 있다. 또한, 불순물 영역의 상부 및 측면부를 모두 랜딩플러그 계면으로 활용함으로써 종래의 8F2 의 불순물 영역과 대등한 수준의 영역을 확보할 수 있다. 따라서 본 발명은 기존 공정과의 연속성 측면에서 매우 유리하며, 여러 가지 소자 특성들은 수직 셀 구조의 트랜지스터에 비해 안정적으로 확보할 수 있다.
도 1a 내지 도 11b는 본 발명의 실시예에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보이는 도면들이다.
Claims (14)
- 소자분리막이 형성된 반도체 기판 상에 게이트 스택을 형성하는 단계;상기 게이트 스택의 양 측면을 노출하는 제1 영역, 상기 제1 영역의 양측에 서로 대각선이 되는 위치에 배치되면서 소자분리막 방향으로 연장된 제2 영역을 포함하는 컨택홀을 갖는 제1 층간절연막을 형성하는 단계;상기 게이트 스택의 양 측면 및 상기 제1 층간절연막 개구부의 제2 영역 상에 스페이서막을 형성하는 단계;상기 스페이서막을 마스크로 식각 공정을 진행하여 반도체 기판 내에 트렌치를 형성하고 상기 스페이서막은 제거하는 단계;상기 컨택홀, 상기 스페이서막 두께만큼 노출된 반도체 기판 및 상기 트렌치 측면부 위에 랜딩플러그를 형성하는 단계;상기 랜딩플러그를 분리하는 제2 층간절연막을 형성하는 단계;상기 트렌치 측면부로 확장된 랜딩플러그의 제1 부분과 연결되는 비트라인 컨택플러그 및 상기 비트라인 컨택플러그와 연결되는 비트라인 스택을 형성하는 단계; 및상기 랜딩플러그의 제1 부분과 대각선 방향에 대응되는 위치의 제2 부분과 연결되는 스토리지노드 컨택플러그 및 상기 스토리지노드 컨택플러그와 연결되는 스토리지노드 전극을 형성하는 단계를 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 소자분리막은 상기 반도체 기판 상에 라인 타입(line type) 형상으로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 스택을 형성하는 단계는,상기 소자분리막이 형성된 반도체 기판 내에 리세스 트렌치를 형성하는 단계;상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계; 및상기 반도체 기판 상에 정션이온주입공정을 진행하여 상기 반도체 기판 내에 불순물 영역을 형성하는 단계를 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 리세스 트렌치는, 상기 반도체 기판의 x축 방향으로 1F의 폭만큼 노출하면서 y축 방향으로는 0.5F의 폭만큼 노출하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 불순물 영역은 상기 리세스 트렌치를 1200Å 내지 2000Å의 깊이로 형 성할 경우, 상기 리세스 트렌치 깊이의 2/3 내지 3/4에 위치하도록 상기 이온주입공정의 타겟을 설정하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 층간절연막에 형성된 개구부의 제2 영역은 0.5F x 0.25F의 장방형 형상으로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 스페이서막은 질화막을 포함하여 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 트렌치는 상기 반도체 기판의 표면으로부터 600Å 내지 1000Å의 깊이로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 층간절연막 또는 제2 층간절연막은 스핀 온 절연막(SOD; Spin On Dielectric) 또는 BPSG(Boron phosphorus silicate glass)막을 포함하여 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 랜딩플러그를 형성하는 단계는,상기 스페이서막은 제거하는 단계 이후에 상기 반도체 기판 상에 도전막을 증착하는 단계; 및상기 트렌치 바닥면의 도전막을 제거하여 상기 게이트 스택의 양 측면, 상기 스페이서막 두께만큼 노출된 반도체 기판 및 상기 트렌치 측면부에 랜딩플러그를 형성하는 단계를 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제10항에 있어서,상기 도전막은 폴리실리콘막을 50Å 내지 300Å의 두께로 증착하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제10항에 있어서,상기 트렌치 바닥면의 도전막은 에치백(Etch back) 또는 화학적기계적연마(CMP) 방법을 이용하여 제거하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 비트라인 컨택플러그 및 스토리지노드 컨택플러그는 상기 게이트 스택이 인접하는 소자분리막으로부터 0.5F 이격된 위치에 각각 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 비트라인 컨택플러그와 상기 스토리지노드 컨택플러그는 서로 대각선 방향으로 이격된 위치에 배치하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |