KR100985883B1 - 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법 - Google Patents

4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명의 4F2 트랜지스터를 갖는 반도체 소자 및 그 제조방법은, 소자분리막에 의해 활성영역이 정의된 반도체 기판; 활성영역 내에 수직 구조로 형성된 트렌치; 트렌치를 일부 매립하면서 반도체 기판의 일 방향으로 뻗어 있는 매립비트라인 및 식각 정지막; 식각 정지막과 수직 방향으로 배치되면서 트렌치를 매립하는 게이트 절연막 패턴을 포함하는 적층(pile) 구조의 게이트 전극; 적층 구조의 게이트 전극의 양측벽에 수직 방향으로 배치되어 트렌치를 매립하는 절연막 패턴; 적층 구조의 게이트 전극과 접촉하면서 매립비트라인과 직교하는 방향으로 뻗어 있는 워드라인; 워드라인 측벽에 형성된 스페이서; 워드라인 및 스페이서와 대응되는 반도체 기판의 활성영역 위에 삽입된 층간절연패턴; 워드라인 일 측면에 형성된 랜딩플러그를 포함하는 층간절연막; 및 랜딩플러그와 접촉하면서 수직 방향으로 배치된 스토리지노드를 포함한다.
적층 구조 게이트 전극, 매립 비트라인, 4F2

Description

4Ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having 4F2 transistor and the method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 4F2 트랜지스터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)은 감소하고 있다. 이러한 디자인 룰이 감소하면서 고집적화된 반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자 기술 개발이 한계에 이르고 있는 상황이다. 이에 따라 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 통상적으로 1비트를 저장하는 기준인 8F2에서 6F2 및 4F2 에 1K 단위 셀을 구현하게 함으로써 디램 소자의 칩(chip) 면적을 줄여 웨이퍼에 구현 가증한 칩의 개수를 증가시키기 위한 연구가 진행되고 있다. 이 가운데 동일한 디자인 룰을 적용할 경우, 현 수준보다 획기적으로 고집적화된 셀 형성이 가능한 4F2 트랜지스터에 대한 연구가 진행되고 있다. 4F2 트랜지스터 구성을 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해 야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 형상(vertical type)의 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 형상의 셀 트랜지스터는 웨이퍼에 활성 영역을 원기둥으로 수직하게 형성하여 불순물 영역과 게이트를 동시에 형성시키는 구조로 이루어진다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 1K 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다. 이러한 수직 형상의 셀 트랜지스터는 8F2 구조와 대비하여 칩 면적을 감소시킬 수 있지만, 50nm이하의 소자를 형성하는데 있어서 문제가 발생할 수 있다. 예를 들어, 활성 영역을 원기둥 형태로 형성하고, 게이트 도전막을 채우기 위해 진행하는 필라 넥(pillar neck) 식각 공정에서 형성된 20nm 정도의 필라 넥이 필라의 하중을 견디지 못하고 부러지는 문제가 발생할 수 있다. 이에 따라 안정적으로 수직 형상의 활성 영역을 형성하면서 고집적화된 셀 구조를 형성할 수 있는 방법이 요구된다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자는, 소자분리막에 의해 활성영역이 정의된 반도체 기판; 상기 활성영역 내에 수직 구조로 형성된 트렌치; 상기 트렌치를 일부 매립하면서 상기 반도체 기판의 일 방향으로 뻗어 있는 매립비트라인 및 식각 정지막; 상기 식각 정지막과 수직 방향으로 배치되면서 상기 트렌치를 매립하는 게이트 절연막 패턴을 포함하는 적층(pile) 구조의 게이트 전극; 상기 적층 구조의 게이트 전극의 양측벽에 수직 방향으로 배치되어 상기 트렌치를 매립하는 절연막 패턴; 상기 적층 구조의 게이트 전극과 접촉하면서 상기 매립비트라인과 직교하는 방향으로 뻗어 있는 워드라인; 상기 워드라인 측벽에 형성된 스페이서; 상기 워드라인 측벽에 형성된 스페이서를 포함하여 매립비트라인 및 워드라인으로 이루어진 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 기판은 반도체 기판의 하부부터 순차적으로 형성된 제1 정션영역, 제2 정션영역 및 제3 정션영역을 포함하는 정션 영역을 더 포함하는 것이 바람직하다. 상기 제1 정션영역 및 제3 정션영역은 n형 불순물이 주입되고, 상기 제2 정션영역은 p형 불순물이 주입되어 형성된다.
상기 소자분리막은 상기 활성영역의 각 면을 둘러싸게 형성하여 상기 활성영역은 정사각형 구조로 형성된다.
상기 매립비트라인은 금속막으로 형성되고, 상기 식각 정지막은 실리콘나이트라이드막으로 형성되며, 상기 절연막 패턴 및 상기 층간절연패턴은 산화막을 포함하여 형성된다.
상기 적층 구조의 게이트 전극은 폴리실리콘막을 포함하고, 티타늄나이트라이드막 또는 텅스텐나이트라이드막을 포함한다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립비트라인 및 식각정지막을 형성하는 단계; 상기 식각정지막 위에 상기 트렌치를 모두 매립하는 절연막을 형성하는 단계; 상기 반도체 기판 내에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 절연막을 식각하여 컨택홀을 형성하는 단계; 상기 컨택홀의 노출면에 게이트 절연막 패턴을 형성하는 단계; 상기 컨택홀을 게이트 도전막 및 배리어금속막을 포함하는 적층 구조의 게이트 전극으로 매립하는 단계; 상기 반도체 기판은 덮으면서 상기 적층 구조의 게이트 전극을 선택적으로 노출시키는 층간절연패턴을 형성하는 단계; 상기 노출된 적층 구조의 게이트 전극과 접촉하면서 상기 매립비트라인과 직교하는 방향으로 뻗어 있는 게이트 배선을 형성하여 상기 게이트 절연막 패턴, 게이트 전극 및 게이트 배선을 포함하는 워드라인을 형성하는 단계; 상기 게이트 배선 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 게이트 배선을 식각마스크로 상기 층간절연패턴을 식각하여 상기 반도체 기판의 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 트렌치를 형성하기 이전에, 상기 반도체 기판 내에 정션 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 소자분리막을 형성하는 단계는, 상기 반도체 기판 내에 상기 매립비트라인과 동일한 방향의 제1 소자분리 트렌치를 형성하는 단계; 상기 제1 소자분리 트렌치를 절연물질로 매립하여 제1 소자분리막을 형성하는 단계; 상기 반도체 기판 내에 상기 매립비트라인과 직교 방향의 제2 소자분리 트렌치를 형성하는 단계; 및 상기 제2 소자분리 트렌치를 절연물질로 매립하여 제2 소자분리막을 형성하는 단계를 포함하는 것이 바람직하다. 여기서 상기 제2 소자분리 트렌치는 상기 반도체 기판과의 식각 속도 차이로 상기 제1 소자분리 트렌치보다 상대적으로 얕은 깊이로 형성한다.
상기 게이트 배선은 게이트 금속막 패턴 및 하드마스크막 패턴이 적층된 구조로 형성한다.
상기 워드라인의 채널은 상기 적층 구조의 게이트 전극의 면적을 따라 수직 방향으로 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 16은 본 발명의 실시예에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100) 내에 불순물을 주입하는 이온주입공정을 진행한다. 다음에 열처리를 진행하여 주입된 불순물을 활성화시켜 정션영역(120)을 형성한다. 정션영역(120)은 반도체 기판(100)의 수직 방향으로 불순 물을 주입하여 형성한다. 반도체 기판(100) 내에 형성된 정션영역(120)은 불순물의 종류에 따라 제1 정션영역(105), 제2 정션영역(110) 및 제3 정션영역(115)이 반도체 기판(100)의 하부부터 순차적으로 형성된다. 여기서 제1 정션영역(105) 및 제3 정션영역(115)은 n형 불순물을 주입하여 형성하고, 제2 정션영역(110)은 p형 불순물을 주입하여 형성한다. 이때, 먼저 주입되어 정션영역(120)의 바닥부에 형성된 제1 정션영역(105)은 이후 형성될 비트라인으로 전하를 흘려보내는 영역이다. 다음에 제2 정션영역(110)은 게이트 전극이 턴 온/턴 오프(turn on/turn off)될 때 소스 영역으로부터 신호가 지나가는 채널이 된다. 그리고 정션영역(120)의 최상층부에 형성된 제3 정션영역(115)은 이후 형성될 스토리지노드와 하부 전극을 연결시키는 역할을 한다. 여기서 도 2b 및 도 2c는 도 2a를 x축 방향 및 y축 방향으로 잘라낸 일부분을 나타내보인 도면들이다. 이하 이에 대한 설명은 생략하기로 한다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(100) 상에 비트라인이 형성될 영역을 정의하는 제1 마스크막 패턴(125)을 형성한다. 구체적으로, 반도체 기판(100) 상에 레지스트막을 도포하고, 노광 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 반도체 기판(100)을 선택적으로 노출시키는 제1 마스크막 패턴(125)을 형성한다. 제1 마스크막 패턴(125)은 이후 형성될 비트라인이 가로지르는 방향, 예를 들어 반도체 기판(100)의 y축 방향으로 연장하여 라인(line) 형상으로 형성한다. 다음에 제1 마스크막 패턴(125)을 식각마스크로 한 식각 공정을 진행하여 반도체 기판(100) 내에 트렌치(130)를 형성한다. 반도체 기판(100) 내에 형성된 트렌치(130)는 정션영역(120) 가운데, 바닥부에 형성된 제1 정션영역(105)보다 깊게 형성한다. 이러한 트렌치(130)는 반도체 기판(100)의 y축 방향으로 연장하여 라인 형상으로 형성된다. 다음에 제1 마스크막 패턴(125)은 스트립(strip) 공정을 진행하여 제거한다. 이 경우, y축 방향으로 잘라낸 일부분을 나타내보인 도 2c에 도시한 바와 같이, 트렌치(130)가 형성된 부분에 의해 반도체 기판(100)과 제1 정션영역(105) 사이에 단면부가 형성된다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(100)에 형성된 트렌치(130) 상에 비트라인 도전물질로 일부 매립하여 매립비트라인(buried bit line, 135)을 형성한다. 비트라인 도전물질은 텅스텐(W)을 포함하여 형성할 수 있다. 이러한 매립비트라인(135)을 형성함에 따라 금속물질, 예컨대 텅스텐을 이용한 비트라인이 가능하므로 실리콘을 이용하는 경우보다 비트라인 저항을 감소시킬 수 있다. 매립비트라인(135)은 정션영역(120)의 바닥부에 형성된 제1 정션영역(105)과 접촉하게 형성한다. 매립비트라인(135)은 이후 형성될 스토리지노드에서 나온 신호가 매립비트라인을 통해 빠져나가는 드레인(drain) 부분으로 형성된다. 다음에 매립비트라인(135) 위에 식각정지막(140)을 증착한다. 식각정지막(140)은 매립비트라인(135)과 이후 형성될 워드라인을 절연시키는 분리막 역할을 한다. 이러한 식각정지막(140)은 질화계 물질, 예를 들어 실리콘나이트라이드(SiN)막으로 형성할 수 있다. 이 경우 식각정지막(140)의 증착 두께는 제2 정션영역(110)을 넘지 않을 정도의 두께로 형성하는 것이 바람직하다. 다음에 트렌치(130)의 나머지 부분을 절연막(145)으로 모두 매립한다. 여기서 절연막(145)은 산화막으로 형성할 수 있다. 그리고 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정을 진행하 여 절연막(145)을 연마하여 반도체 기판(100)의 표면을 노출시킨다.
도 4a 내지 도 4c를 참조하면, 반도체 기판(100) 상에 제2 마스크막 패턴(150)을 형성한다. 제2 마스크막 패턴(150)은 절연막(145)으로부터 반도체 기판(100)의 x축 방향으로 소정 거리만큼 이격된 위치의 반도체 기판(100)의 표면 일부를 노출시킨다. 다음에 제2 마스크막 패턴(150)을 식각마스크로 반도체 기판(100)의 노출 부분을 식각하여 제1 소자분리 트렌치(155)를 형성한다. 제1 소자분리 트렌치(155)는 매립비트라인(135)이 형성된 방향과 동일한 방향으로 형성된다. 여기서 매립비트라인(135) 및 절연막(145)은 도 4c에 도시한 바와 같이, 제2 마스크막 패턴(150)에 의해 차단되어 있어 식각에 의한 영향을 받지 않는다. 다음에 제1 소지분리 트렌치(155)를 절연물질로 매립하여 제1 소자분리막(160)을 형성한다. 그리고 제2 마스크막 패턴(150)을 스트립 공정을 진행하여 제거한다.
도 5a 내지 도 5c를 참조하면, 반도체 기판(100) 상에 제3 마스크막 패턴(165)을 형성한다. 제3 마스크막 패턴(165)은 제1 소자분리막(160)과 직교하는 방향으로 형성한다. 다음에 제3 마스크막 패턴(165)을 식각마스크로 반도체 기판(100)의 노출 부분을 식각하여 제2 소자분리 트렌치(170)를 형성한다. 이 경우, 산화막보다 식각속도가 빠른 실리콘의 식각 특성에 의해 산화막 내에 형성된 제2 소자분리 트렌치(170)는 반도체 기판(100) 내에 형성된 제1 소자분리 트렌치(155)보다 얕은 깊이로 형성된다. 다음에 제2 소자분리 트렌치(170)를 절연물질로 모두 매립한 다음, 평탄화 공정을 진행하여 제2 소자분리막(175)을 형성한다. 그리고 제3 마스크막 패턴(165)을 스트립 공정으로 제거한다. 그러면 도 6a 내지 도 6c에 도 시한 바와 같이, 반도체 기판(100) 내에 형성된 제1 및 제2 소자분리막(160, 175)에 의해 정션영역(120)이 분리되면서 1비트(bit)를 처리하기 위한 활성영역(A)이 정의된다. 여기서 활성영역(A)은 제1 및 제2 소자분리막(160, 175)에 의해 각 면이 둘러싸인 정사각형 구조로 형성된다. 이와 같이 활성영역(A)을 정사각형 구조로 형성하여 정확한 4F2 구조의 트랜지스터를 형성할 수 있다. 이에 따라 매립비트라인 및 필라 구조를 형성하기 위한 공간을 확보하기 위해 비트라인의 공간이 4.8F 이상 요구되는 필라 구조의 4F2 트랜지스터보다 고밀도화된 칩 사이즈를 확보할 수 있다.
도 7a 내지 도 7c를 참조하면, 반도체 기판(100) 상에 게이트 전극이 형성될 영역을 정의하는 제4 마스크막 패턴(180)을 형성한다. 구체적으로, 반도체 기판(100) 상에 레지스트막을 도포한 다음, 리소그래피 공정을 진행하여 절연막(145)의 일부 표면을 노출시키는 제4 마스크막 패턴(180)을 형성한다. 여기서 제4 마스크막 패턴(180)은 홀(hole) 형상의 개구부를 형성하여 절연막(145)의 일부 표면을 노출시킨다.
도 8a 내지 도 8c를 참조하면, 제4 마스크막 패턴(180)을 식각마스크로 한 식각 공정으로 절연막(145) 내에 컨택홀(185)을 형성한다. 여기서 절연막(145)을 식각하는 식각 공정은 매립비트라인(135) 위에 형성된 식각정지막(140)이 노출되는 시점에서 정지한다. 그리고 제4 마스크막 패턴(180)은 스트립 공정을 진행하여 제거한다.
도 9a 내지 도 9c를 참조하면, 컨택홀(185)의 노출면에 게이트 절연막 패 턴(190)을 형성한다. 구체적으로, 반도체 기판(100) 상에 게이트 절연막을 형성한다. 게이트 절연막은 산화막으로 형성할 수 있다. 다음에 평탄화 공정을 진행하여, 반도체 기판(100) 상부 및 절연막(145) 상부의 게이트 절연막을 제거한다. 그러면 컨택홀(185)의 노출면을 덮는 게이트 절연막 패턴(190)이 형성된다.
도 10a 내지 도 10c를 참조하면, 컨택홀(185)을 게이트 도전막(195)으로 모두 매립한다. 게이트 도전막(195)은 폴리실리콘막으로 형성할 수 있다. 다음에 게이트 도전막(195)의 표면으로부터 소정 깊이(d)만큼 리세스시킨다. 게이트 도전막(195)을 소정 깊이(d)만큼 리세스시키는 공정은 에치백 공정으로 진행할 수 있다. 이러한 리세스에 의해 게이트 절연막 패턴(190)의 측벽 일부가 노출된다.
도 11a 내지 도 11c를 참조하면, 리세스에 의해 게이트 절연막 패턴(190)의 측벽 일부가 노출된 영역을 배리어금속막(200)으로 매립한다. 배리어금속막(200)은 이후 형성될 게이트 금속막과 게이트 도전막(195)의 연결을 보완하는 글루층(glug layer) 역할을 한다. 다음에 평탄화 공정을 진행하여 배리어금속막(200)을 연마하면, 도 11b 및 도 11c에 도시한 바와 같이, 배리어금속막(200) 및 게이트 도전막(195)이 적층된 적층(pile) 구조의 게이트 전극(205)이 형성된다. 이와 같이, 필라(pillar) 구조의 활성영역을 채택한 다음 게이트를 형성하는 대신에, 적층 구조의 게이트 전극(205)을 형성함으로써 패턴이 무너지는 문제를 방지할 수 있다. 또한, 필라 구조에 비해 채널 폭(channel width)이 증가하여 소자의 구동 속도를 향상시킬 수 있다.
도 12a 내지 도 12c를 참조하면, 반도체 기판(100) 상에 적층 구조의 게이트 전극(205)을 선택적으로 노출시키는 층간절연패턴(210)을 형성한다. 구체적으로, 반도체 기판 상에 제1 층간절연막을 형성한다. 제1 층간절연막은 산화막으로 형성할 수 있다. 다음에 도면에 비록 도시하지는 않았지만, 제1 층간절연막 위에 레지스트막을 도포 및 패터닝하여 레지스트막 패턴을 형성한다. 레지스트막 패턴은 적층 구조의 게이트 전극(205)과 대응된 위치의 제1 층간절연막의 표면 일부를 노출시킨다. 다음에 레지스트막 패턴을 마스크로 제1 층간절연막의 노출 부분을 식각하여 배리어금속막(200)을 노출시킨다. 그리고 레지스트막 패턴은 스트립 공정으로 제거한다. 그러면 다시 도 12a에 도시한 바와 같이, 배리어금속막(200)의 표면을 선택적으로 노출시키는 층간절연패턴(210)이 형성된다. 여기서 층간절연패턴(210)은 이후 형성될 게이트 배선과 활성영역 사이를 분리시킨다. 이와 함께 게이트 배선을 게이트 전극(205)에만 선택적으로 연결시키기 위해 게이트 절연막 패턴(190)은 차단하면서 게이트 전극(205)의 표면만 노출시킨다.
도 13a 내지 도 13c를 참조하면, 층간절연패턴(210) 위에 게이트 금속막(215) 및 하드마스크막(220)을 형성한다. 게이트 금속막(215)은 층간절연패턴(210)에 의해 노출된 게이트 전극(205)과 접촉하며(도 13b 및 도 13c 참조), 텅스텐막으로 형성할 수 있다. 하드마스크막(220)은 이후 게이트 라인을 형성하기 위한 식각 공정에서 하부 게이트 물질을 보호하며, 질화막으로 형성할 수 있다. 다음에 하드마스크막(220) 위에 워드라인이 형성될 영역을 정의하는 제5 마스크막 패턴(225)을 형성한다. 제5 마스크막 패턴(225)은 레지스트막으로 형성하며, 매립비트라인(135)이 형성된 방향과 직교하는 방향으로 뻗어 있는 라인(line) 형상으로 형성한다.
도 14a 내지 도 14c를 참조하면, 제5 마스크막 패턴(225)을 식각마스크로 하드마스크막(220)의 노출 부분을 식각하여 하드마스크막패턴(230)을 형성한다. 계속해서 식각 공정을 진행하여 게이트 금속막(215)의 노출 부분을 식각하여 게이트 금속막패턴(235)을 형성한다. 그리고 제5 마스크막 패턴(225)은 스트립 공정으로 제거한다. 이에 따라 층간절연패턴(210) 위에 매립비트라인(135)이 형성된 방향과 직교하는 방향으로 뻗어있는 게이트 금속막패턴(235) 및 하드마스크막패턴(230)이 적층된 게이트 배선(237)이 형성된다. 이러한 게이트 배선 형성 공정에 의해 게이트 절연막 패턴(195), 반도체 기판 내에 수직 방향으로 형성된 적층 구조의 게이트 전극(205), 상기 적층 구조의 게이트 전극(205)과 접촉된 게이트 배선(237)을 포함하는 워드라인(240)이 형성된다.
도 15a 내지 도 15c를 참조하면, 게이트 배선(237) 측벽에 스페이서(245)를 형성한다. 구체적으로, 게이트 배선(237) 및 층간절연패턴(210, 도 14a 참조)의 노출면 위에 스페이서 대상막을 형성한다. 스페이서 대상막은 질화막으로 형성할 수 있다. 다음에 스페이서 대상막 상에 에치백 공정을 진행하여 층간절연패턴(210) 위에 형성된 스페이서 대상막을 제거한다. 그러면 게이트 배선(237) 측벽에 스페이서(245)가 형성된다. 다음에 스페이서(245) 및 게이트 배선(237)의 하드마스크막패턴(230)을 식각마스크로 층간절연패턴(210)의 노출 부분을 식각하여 반도체 기판(100)의 활성영역을 노출시킨다. 노출된 반도체 기판(100)의 활성영역은 이후 형성될 스토리지노드와 연결되어 소스(source) 부분으로 작용하는 랜딩플러그가 형성 될 영역이다. 이러한 공정에 의해 수직 구조의 4F2 구조의 트랜지스터가 형성된다. 다음에 비록 도면에 도시하지는 않았지만, 노출된 반도체 기판(100)의 활성영역 상에 랜딩플러그를 포함하는 제2 층간절연막을 형성한다. 다음에 랜딩플러그 위에 스토리지노드를 형성한다. 이러한 4F2 구조의 트랜지스터는 도 16에 도시한 바와 같이, 턴 온(turn on)시에 공핍층(depletion region)이 적층 구조의 게이트 전극(205)의 면적을 따라 형성되면서 채널(c)이 형성되고, 이를 통해 스토리지노드에서 나온 신호가 매립비트라인(135)을 통해 빠져나가는 동작으로 진행된다. 여기서 도 16은 본 발명의 실시예에 따른 4F2 트랜지스터를 상부에서 개략적으로 나타내보인 도면이다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자 및 그 제조방법은, 필라 구조 대신에 적층 구조의 4F2 트랜지스터를 형성함으로써 패턴이 무너지는 문제를 방지할 수 있다. 또한, 매립비트라인 및 필라 구조를 형성하기 위한 공간을 확보하기 위해 비트라인의 공간이 4.8F 이상 요구되는 필라 구조의 4F2 트랜지스터 대신에 활성 영역을 정사각형 구조로 형성함으로써 보다 고밀도화된 칩 사이즈를 확보할 수 있다. 그리고 금속물질을 이용한 비트라인이 가능하므로 실리콘을 이용하는 경우보다 비트라인 저항을 감소시킬 수 있다. 아울러 필라 구조에 비해 채널 길이가 증가하여 소자의 구동속도가 증가하는 장점이 있다.
도 1a 내지 도 16은 본 발명의 실시예에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.

Claims (21)

  1. 소자분리막에 의해 활성영역이 정의된 반도체 기판;
    상기 활성영역 내에 수직 구조로 형성된 트렌치;
    상기 트렌치를 일부 매립하면서 상기 반도체 기판의 일 방향으로 뻗어 있는 매립비트라인 및 식각 정지막;
    상기 식각 정지막과 수직 방향으로 배치되면서 상기 트렌치를 매립하는 게이트 절연막 패턴을 포함하는 적층(pile) 구조의 게이트 전극;
    상기 적층 구조의 게이트 전극의 양측벽에 수직 방향으로 배치되어 상기 트렌치를 매립하는 절연막 패턴;
    상기 적층 구조의 게이트 전극과 접촉하면서 상기 매립비트라인과 직교하는 방향으로 뻗어 있는 워드라인; 및
    상기 워드라인 측벽에 형성된 스페이서를 포함하여 매립비트라인 및 워드라인으로 이루어진 트랜지스터를 포함하는 4F2 트랜지스터를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 기판은 반도체 기판의 하부부터 순차적으로 형성된 제1 정션영역, 제2 정션영역 및 제3 정션영역을 포함하는 정션 영역을 더 포함하는 4F2 트랜지스터를 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 정션영역 및 제3 정션영역은 n형 불순물이 주입되고, 상기 제2 정션영역은 p형 불순물이 주입되어 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 소자분리막은 상기 활성영역의 각 면을 둘러싸게 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  5. 제1항에 있어서,
    상기 활성영역은 정사각형 구조로 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 매립비트라인은 금속막으로 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 식각 정지막은 실리콘나이트라이드막으로 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  8. 제1항에 있어서,
    상기 절연막 패턴 및 상기 게이트 절연막 패턴은 산화막을 포함하여 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  9. 제1항에 있어서,
    상기 적층 구조의 게이트 전극은 폴리실리콘막을 포함하여 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 적층 구조의 게이트 전극은 티타늄나이트라이드막 또는 텅스텐나이트라이드막을 포함하여 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  11. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립비트라인 및 식각정지막을 형성하는 단계;
    상기 식각정지막 위에 상기 트렌치를 모두 매립하는 절연막을 형성하는 단계;
    상기 반도체 기판 내에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 절연막을 식각하여 컨택홀을 형성하는 단계;
    상기 컨택홀의 노출면에 게이트 절연막 패턴을 형성하는 단계;
    상기 컨택홀을 게이트 도전막 및 배리어금속막을 포함하는 적층 구조의 게이 트 전극으로 매립하는 단계;
    상기 반도체 기판은 덮으면서 상기 적층 구조의 게이트 전극을 선택적으로 노출시키는 층간절연패턴을 형성하는 단계;
    상기 노출된 적층 구조의 게이트 전극과 접촉하면서 상기 매립비트라인과 직교하는 방향으로 뻗어 있는 게이트 배선을 형성하여 상기 게이트 절연막 패턴, 게이트 전극 및 게이트 배선을 포함하는 워드라인을 형성하는 단계;
    상기 게이트 배선 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 및 게이트 배선을 식각마스크로 상기 층간절연패턴을 식각하여 상기 반도체 기판의 활성영역을 노출시키는 단계를 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 트렌치를 형성하기 이전에, 상기 반도체 기판 내에 정션 영역을 형성하는 단계를 더 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 정션 영역은 상기 반도체 기판의 하부부터 순차적으로 형성된 제1 정션영역, 제2 정션영역 및 제3 정션영역을 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제1 정션영역 및 제3 정션영역은 n형 불순물을 주입하여 형성하고, 상기 제2 정션영역은 p형 불순물을 주입하여 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  15. 제11항에 있어서,
    상기 매립비트라인은 텅스텐을 포함하여 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  16. 제11항에 있어서,
    상기 절연막은 산화막으로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  17. 제11항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 반도체 기판 내에 상기 매립비트라인과 동일한 방향의 제1 소자분리 트렌치를 형성하는 단계;
    상기 제1 소자분리 트렌치를 절연물질로 매립하여 제1 소자분리막을 형성하는 단계;
    상기 반도체 기판 내에 상기 매립비트라인과 직교 방향의 제2 소자분리 트렌치를 형성하는 단계; 및
    상기 제2 소자분리 트렌치를 절연물질로 매립하여 제2 소자분리막을 형성하는 단계를 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 제2 소자분리 트렌치는 상기 반도체 기판과의 식각 속도 차이로 상기 제1 소자분리 트렌치보다 상대적으로 얕은 깊이로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  19. 제11항에 있어서,
    상기 활성영역은 정사각형 구조로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  20. 제11항에 있어서,
    상기 게이트 배선은 게이트 금속막 패턴 및 하드마스크막 패턴이 적층된 구조로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  21. 제11항에 있어서,
    상기 워드라인의 채널은 상기 적층 구조의 게이트 전극을 따라 상기 매립비트라인과 수직 방향으로 형성되는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
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