DE102004006520B4

DE102004006520B4 - Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren (FinFET) sowie DRAM-Speicherzellenanordnung

Info

Publication number: DE102004006520B4
Application number: DE102004006520A
Authority: DE
Inventors: Ulrike Grüning-von Schwerin
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2004-02-10
Filing date: 2004-02-10
Publication date: 2010-05-12
Anticipated expiration: 2024-02-11
Also published as: DE102004006520A1; US20050196918A1; US7445985B2

Abstract

Verfahren zur Herstellung einer Anordnung von DRAM-Speicherzellen (2) mit Stegfeldeffekttransistoren als Auswahltransistoren (4), bei dem
– in einem Halbleitersubstrat (1) in Zellenzeilen (63) angeordnete und jeweils an Lochgräben (30) orientierte Trenchkondensatoren (3) ausgebildet werden, wobei die Trenchkondensatoren (3) benachbarter Zellenzeilen (63) gegeneinander versetzt vorgesehen werden,
– zwischen den Zellenzeilen (63) Grabenisolatorstrukturen (61') eingebracht werden, wobei zwischen jeweils zwei in einer Zellenzeile (63) benachbarten Trenchkondensatoren (3) aus dem Halbleitersubstrat (1) Halbleiterstege (43) der Stegfeldeffekttransistoren (4) ausgebildet werden,
– eine Maske (8) mit zu jeweils einem der Lochgräben (30) justierten Maskenabschnitten (8', 8'', 8''') vorgesehen wird, wobei durch die Maskenabschnitte (8', 8'', 8''') jeweils ein am jeweiligen Lochgraben (30) anschließender Abschnitt der Grabenisolatorstrukturen (61') abgedeckt und Abschnitte der Grabenisolatorstrukturen (61') auf der dem jeweiligen Lochgraben (30) gegenüberliegenden Seite der jeweiligen Grabenisolatorstruktur (61') nicht abgedeckt werden,
– unter Verwendung der Maske (8) Gategräben (67) in die Grabenisolatorstrukturen (61') eingebracht...

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Lochgrabenkondensatoren nach folgend auch Trenchkondensatoren genannt und Stegfeldeffekttransistoren sowie auf eine DRAM-Speicherzellenanordnung mit Lochgrabenkondensatoren und Stegfeldeffekttransistoren.
Stegfeldeffekttransistoren (im Folgenden auch FinFETs) sind als Alternative zu üblichen planar in einem Halbleitersubstrat ausgerichteten Feldeffekttransistorstrukturen mit Kanallängen von weniger als 100 nm bekannt. Im Zuge der Ausbildung eines FinFETs werden in einem Recess-Schritt Gategräben in das Halbleitersubstrat eingebracht. Dabei wird zwischen jeweils zwei Gategräben aus dem Material des Halbleitersubstrats ein Halbleitersteg (Fin) ausgeformt. In die Gategräben beiderseits des Halbleiterstegs werden vergrabene Abschnitte einer Gateelektrode (buried gate) eingebracht. Die vergrabene Abschnitte der Gateelektrode erstrecken sich entlang der vertikalen Seitenwände des Halbleiterstegs. Neben den vergrabenen Abschnitten umfasst die Gateelektrode einen auf dem Halbleitersteg aufliegenden Abschnitt (top gate). Der auf drei Seiten von der Gateelektrode eingefasste Abschnitt des Halbleiterstegs entspricht dem Kanalbereich des FinFETs, an dessen erstem Stirnende ein erster Source/Drain-Bereich und an dessen zweitem Stirnende ein zweiter Source/Drain-Bereich jeweils als dotiertes Gebiet im Halbleitersubstrat ausgebildet ist.
In Abhängigkeit einer an der Gateelektrode anliegenden Gatespannung wird im durchgeschalteten Zustand des FinFETs im Kanalbereich ein leitfähiger Kanal zwischen den beiden Source/Drain-Bereichen ausgebildet. Bei den für FinFETs gewöhnlich vorgesehenen Abmessungen werden bereits bei vergleichsweise niedrigen Gatespannungen die Majoritätsträger nahezu vollständig aus dem Kanalbereich entfernt. Damit wird im nicht durchgeschalteten Zustand des Stegfeldeffekttransistors ein parasitärer Ladungsträgerfluss zwischen den Source/Drain-Bereichen und damit ein Leckstrom durch den Kanalbereich reduziert. Die Kanalweite des FinFETs wird durch die Tiefe der Gategräben bestimmt und ist von den planaren Abmessungen des FinFETs entkoppelt.
Ein Verfahren zur Herstellung von Stegfeldeffekttransistoren für DRAM-Speicherzellenanordnungen ergibt sich aus der Veröffentlichung ”Fabrication of Body-Tied FinFETs (omega MOSFETs) using Bulk Si Wafers”; Park et al.; in ”2003 an VLSI Technology Digest of Technical Papers”.
Im Folgenden ist eine DRAM-Speicherzellenanordnung beschrieben, wie sie sich aus der Übertragung des dort beschriebenen Verfahrens zur Herstellung von FinFETs auf eine DRAM-Speicherzellenanordnung mit Speicherzellen mit jeweils einem Trenchkondensator zur Speicherung elektrischer Ladung und einem FinFET als Auswahltransistor zur Adressierung des Speicherkondensators ergibt.
Die Trenchkondensatoren und Auswahltransistoren der Speicherzellen sind üblicherweise entweder schachbrettartig in der Art eines ”Checkerboard-Layouts” oder entsprechend einem ”MINT-Layout” mit innerhalb der Zellenzeile in Zellenpaaren von einander spiegelbildlich gegenüberliegenden Speicherzellen angeordnet.
Die 1a bzw. 1b zeigen die resultierenden Speicherzellenanordnungen entsprechend einem ”Checkerboard-Layout” bzw. einem MINT-Layout jeweils in einer schematisierten Draufsicht, wobei zur besseren Übersichtlichkeit auf die Darstellung von aufliegenden Strukturen teilweise verzichtet wird.
Jeweils eine Mehrzahl von DRAM-Speicherzellen 2 ist zu Zellenzeilen 63 angeordnet. Eine DRAM-Speicherzelle 2 umfasst jeweils einen Trenchkondensator 3 und einen FinFET 4 als Auswahltransistor. Ein aktives Gebiet 4' des FinFETs 4 ist in einem Halbleitersubstrat ausgebildet und schließt entlang einer Zellenzeile 63 an den jeweils zugeordneten Trenchkondensator 3 an.
In jeweils einander benachbarten Zellenzeilen 63 sind die Speicherzellen 2 gegeneinander versetzt angeordnet. Im Checkerboard-Layout der 1a beträgt der Versatz zweier benachbarter Zellenzeilen 63 die halbe Zellenlänge der Speicherzellen 2 entlang der Zellenzeile. Im MINT-Layout gemäß der 1b sind innerhalb der Zellenzeilen 63 die Speicherzellen 2 zu Zellenpaaren angeordnet, wobei jeweils eine der beiden Speicherzellen 2 um 180° gegen die andere Speicherzelle 2 gedreht ist, so dass sich die beiden Speicherzellen 2 des Zellenpaares innerhalb der Zellenzeile symmetrisch gegenüberliegen. Der Versatz zweier benachbarter Zellenzeilen 63 beträgt jeweils die halbe Zellenlänge der Speicherzelle 2 entlang der Zellenzeile 63.
Zwischen den Zellenzeilen 63 ist das Halbleitersubstrat 1 zurückgebildet, so dass die Speicherzellen 2 jeweils benachbarter Zellenzeilen 63 durch Trenngräben 61 voneinander separiert sind. In zur Zellenzeile 63 senkrechter Richtung sind Adressierungsleitungen 56 (im Folgenden auch Wortleitungen) vorgesehen. Jede Wortleitung 56 ist abwechselnd abschnittsweise als so genannte passive Wortleitung über Trenchkondensatoren 3 und als aktive Wortleitung über die in Halbleiterstegen 43 ausgebildeten aktive Gebiete 4' geführt. Im Bereich der Trenngräben 61 greifen vergrabene Abschnitte der Wortleitung 56 kammartig zwischen die Zellenzeilen 63. Durch die aufliegenden und vergrabenen Abschnitte der Wortleitung 56 wird ein Kanalbereich innerhalb des aktiven Gebiets 4' des FinFETs 4 auf drei Seiten eingefasst. Die beiden Source/Drain-Bereiche des FinFETs 4 sind beiderseits der Wortleitung 56 anschließend an den Kanalbereich innerhalb des Halbleiterstegs 43 als Teil des aktiven Gebiets 4' ausgebildet. Ein erster Source/Drain-Bereich schließt dabei an eine Speicherelektrode des Trenchkondensators 3 und ein zweiter Source/Drain-Bereich an einen Bitleitungskontaktbereich 65 des aktiven Gebiets 4' an. Über den Bitleitungskontaktbereich 65 erfolgt der Anschluss der Speicherzelle 2 an eine oberhalb der Wortleitungen 56 vorzusehende Daten- oder Bitleitung.
In der Speicherzellenanordnung gemäß der 1b ist der Bitleitungskontaktbereich 65 jeweils einem Zellenpaar von innerhalb der selben Zellenzeile 63 zueinander symmetrisch ausgebildeten Speicherzellen 2 gemeinsam zugeordnet. Die Wortleitung 56 ist jeweils abwechselnd abschnittsweise als passive Wortleitung über Trenchkondensatoren 3 und als aktive Wortleitung über die Kanalbereiche der aktiven Gebiete 4' geführt.
Die Wortleitungen 56 werden beispielsweise vorgesehen, indem nach dem Einbringen der Trenngräben 61 ganzflächig ein leitfähiges Material aufgebracht und in einem photolithographischen Verfahren mittels einer Streifenmaske strukturiert wird.
Durch die kammartig von oben zwischen die Zellenzeilen 63 greifenden Wortleitungen 56 wird abwechselnd jeweils ein Halbleitersteg 43 und ein oberer Abschnitt eines Trenchkondensators 3 von drei Seiten eingefasst. Zwischen dem Halbleitersteg 43 und der Wortleitung 56 wird ein dünnes Gatedielektrikum vorgesehen.
Wird eine Isolatorstruktur zwischen der Wortleitung 56 und dem Trenchkondensator 3 in gleicher Weise vorgesehen wie das Gatedielektrikum, so führt dies entweder zu hohen parasitären Koppelkapazitäten zwischen der Wortleitung 56 und den von der Wortleitung 56 eingefassten Trenchkondensatoren 3 oder zu Zuverlässigkeitsproblemen im Gatedielektrikum.
In der Druckschrift ”Fin-Array-FET an bulk silicon for sub-100 nm Trench Capacitor DRAM”; Katsumata et al,; in ”2003 Symposium an VLSI Technology Digest of Technical Papers” ist ein Verfahren beschrieben, gemäß dem zunächst die Trenngräben in das Halbleitersubstrat eingebracht und erst anschließend die Trenchkondensatoren ausgebildet werden. Dadurch wird sichergestellt, dass die jeweils im Innern eines Trenchkondensators angeordnete Speicherelektrode mit einer in üblicher Weise vorzusehenden Kragenisolatorstruktur gegen die Wortleitung isoliert ist. Das Verfahren erfordert in nachteiliger Weise eine von der üblichen Prozessführung für Trenchkondensatoren deutlich abweichende Prozessierung, etwa da dem Einbringen der Lochgräben bzw. der Ausbildung der Trenchkondensatoren kein homogenes Halbleitersubstrat zugrunde liegt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren zur Verfügung zu stellen, das ohne Änderung der Prozessierung der Trenchkon densatoren gegenüber herkömmlichen Verfahren eine verbesserte Entkopplung der Wortleitung und der von der Wortleitung traversierten Trenchkondensatoren ermöglicht. Von der Aufgabe wird eine DRAM-Speicherzellenanordnung umfasst, bei der die Wortleitungen von den traversierten Trenchkondensatoren ausreichend entkoppelt sind.
Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren sowie durch die im Patentanspruch 15 angegebene DRAM-Speicherzellenanordnung gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.
Gemäß dem erfindungsgemäßen Verfahren werden zur Herstellung einer DRAM-Speicherzellenanordnung mit Lochgrabenkondensatoren (Trenchkondensatoren) und Stegfeldeffekttransistoren (FinFETs) zunächst in einem Halbleitersubstrat Trenchkondensatoren ausgebildet. Die Trenchkondensatoren sind jeweils an Lochgräben orientiert ausgeformt und zu Zellenzeilen angeordnet. Innerhalb der Zellenzeilen sind die Trenchkondensatoren zueinander äquidistant angeordnet. In einander benachbarten Zellenzeilen sind die Trenchkondensatoren gegeneinander versetzt angeordnet. Der Versatz (pitch) der Trenchkondensatoren zweier einander benachbarter Zellenzeilen entspricht bevorzugt dem halben Abstand der Trenchkondensatoren innerhalb der Zellenzeile.
Zwischen den Zellenzeilen wird das Halbleitersubstrat zurückgebildet, wobei zu den Zellenzeilen parallele Trenngräben und zwischen jeweils zwei in derselben Zellenzeile benachbarten Trenchkondensatoren Halbleiterstege aus dem Halbleitersubstrat gebildet werden.
Die Trenngräben werden mit einem Isolatormaterial gefüllt und dabei in den Trenngräben Grabenisolatorstrukturen ausgebildet.
Im erfindungswesentlichen Schritt wird eine Maske mit zu jeweils den Lochgräben justierten Maskenabschnitten erzeugt. Durch jeweils einen Maskenabschnitt wird mindestens ein an den Lochgraben anschließender Abschnitt der angrenzenden Grabenisolatorstruktur abgedeckt. Die an die Halbleiterstege anschließenden Abschnitte der Grabenisolatorstrukturen bleiben dagegen unbedeckt.
Die Grabenisolatorstrukturen werden in der Folge in den von der Maske nicht abgedeckten Abschnitten zurückgebildet. Dabei werden innerhalb den Grabenisolatorstrukturen Gategräben ausgebildet, die zu den Halbleiterstegen orientiert sind. Die zu den Trenchkondensatoren orientierten remanenten Abschnitte der Grabenisolatorstrukturen bilden jeweils eine Trench-Isolatorstruktur aus, die an jeweils einen Trenchkondensator anschließt.
In der Folge werden zu den Zellenzeilen orthogonale Wortleitungen ausgebildet, wobei die Gategräben durch vergrabenen Abschnitte der Wortleitungen ausgefüllt werden. Bezogen auf einen einzelnen FinFET werden durch die vergrabenen Abschnitte der Wortleitung beiderseits des Halbleiterstegs Seitenwand-Gateabschnitte der Gateelektrode des betreffenden FinFETs ausgebildet.
In vorteilhafter Weise werden demnach die Seitenwand-Gateabschnitte durch die Trench-Isolatorstrukturen von den in benachbarten Zellenzeilen ausgebildeten angrenzenden Trenchkondensatoren isoliert und entkoppelt. Gegenüber herkömmlichen Verfahren wird zwischen dem Trenchkondensator und dem Seitenwand-Gateabschnitt des jeweiligen FinFETs eine Trench-Isolatorstruktur vorgesehen, deren Dicke unabhängig von der Ausbildung eines Gatedielektrikums zwischen der Wortleitung und dem Halbleitersteg ist.
Die Wortleitung ist damit in vorteilhafter Weise von den Speicherelektroden der von der Wortleitung traversierten Trenchkondensatoren entkoppelt.
Bevorzugt erstrecken sich dabei die Maskenabschnitte jeweils zusätzlich über die Öffnungen der Lochgräben.
In weiter bevorzugter Weise werden die Maskenabschnitte sich jeweils allseitig und punktsymmetrisch über die Öffnung des zugeordneten Lochgrabens hinaus erstreckend vorgesehen.
Durch jede der beiden Maßnahmen wird die Erzeugung einer Maske mit zu den Öffnungen der Lochgräben justierten Maskenabschnitten vereinfacht.
Für die Erzeugung der Maske ist ferner ein Verfahrensschritt vorteilhaft, im Zuge dessen vor dem Einbringen der Lochgräben bzw. vor der Formierung der Trenchkondensatoren eine Schutzschicht auf das Halbleitersubstrat aufgebracht wird. Die Ausbildung der Trenchkondensatoren wird mit einer Füllung des Lochgrabens mit einem leitfähigen Material abgeschlossen, wobei durch die Füllung des Lochgrabens eine Speicherelektrode des Trenchkondensators ausgebildet wird. In den Lochgräben wird jeweils auf der Speicherelektrode ein Top-Trench-Isolator aufgebracht und dabei die Oberkante des Top-Trench-Isolators unterhalb der Oberkante der Schutzschicht vorgesehen.
Zwischen der Oberkante des Top-Trench-Isolators und der Oberkante der Schutzschicht wird der Lochgraben mit einem Trench-Plug aus einem Hilfsmaterial gefüllt.
Das Hilfsmaterial ermöglicht in vorteilhafter Weise im Folgenden die Ausbildung einer Maske mit zu den Öffnungen der Lochgräben justierten Maskenabschnitten, wobei die bereits im Wesentlichen vollständig ausgebildeten Trenchkondensatoren durch den Top-Trench-Isolator und das unterliegende Halbleitersubstrat durch die Schutzschicht gegen die folgende Prozessierung geschützt sind.
In bevorzugter Weise werden die Trenngräben nach dem Füllen der Lochgräben mit dem Hilfsmaterial eingebracht und mit einem Isolatormaterial gefüllt und dabei in den Trenngräben die Grabenisolatorstrukturen ausgebildet. Die Grabenisolatorstrukturen verlaufen parallel zu den Zellenzeilen und separieren in jeweils benachbarten Zellenzeilen angeordnete Speicherzellen voneinander.
In der Folge werden die Grabenisolatorstrukturen mindestens abschnittsweise entlang von orthogonal zu den Zellenzeilen verlaufenden Wortleitungslinien zurückgebildet.
Zur Ausbildung einer Maske mit zu jeweils einem der Lochgräben justierten Maskenabschnitten wird nach einer ersten Ausführungsform des erfindungsgemäßen Verfahrens ein Maskenmaterial und ein Abscheidungsprozess für das Maskenmaterial so gewählt, dass das Maskenmaterial selektiv auf dem Hilfsmaterial aufwächst. Dabei weist das Wachstum einen isotropen Anteil auf, so dass das Maskenmaterial ausgehend von der durch das Hilfsmaterial gebildeten Öffnung sowohl in zur Substratoberfläche vertikaler Richtung als auch in horizontaler Richtung über den Öffnungsbereich hinaus aufwächst.
In bevorzugter Weise sind das Hilfsmaterial und das Maskenmaterial identisch. Das Hilfsmaterial ist in vorteilhafter Weise Polysilizium.
Nach einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird das Hilfsmaterial dotiert vorgesehen und zur Ausbildung der Maske mit zu jeweils den Lochgräben justierten Maskenabschnitten eine Maskenhilfsschicht aus einem zweiten Maskenmaterial ganzflächig abgeschieden. Als zweites Maskenmaterial wird ein Material gewählt, dessen Ätzresistenz abhängig von der Dotierung ist. Anschließend wird eine Ausdiffusion des Dotierstoffs aus dem dotierten Hilfsmaterial gesteuert und dabei die Ätzresistenz des zweiten Maskenmaterials lokal im Bereich der Öffnung der Lochgräben verändert. Undotierte Abschnitte der Maskenhilfsschicht werden selektiv zu den dotierten Abschnitten entfernt. Die durch Ausdiffusion aus dem Hilfsmaterial dotierten Abschnitte der Maskenhilfsschicht verbleiben als remanente Maskenabschnitte, die die Öffnung der Lochgräben und an die Lochgräben anschließende Abschnitte der Schutzschicht bzw. der Grabenisolatorstruktur punktsymmetrisch zum Mittelpunkt der Öffnung der Lochgräben überdecken. An die Halbleiterstege anschließende Abschnitte der Grabenisolatorstrukturen werden dabei freigelegt.
Das Hilfsmaterial der Trench-Plugs ist in bevorzugter Weise Polysilizium, das bereits dotiert abgeschieden oder undotiert abgeschieden und anschließend dotiert wird. Das zweite Maskenmaterial ist in bevorzugter Weise undotiertes Polysilizium, das in vergleichsweise einfacher Art und Weise selektiv gegen dotiertes Polysilizium geätzt werden kann.
Das undotierte Polysilizium wird in bevorzugter Weise durch einen Nassätzschritt entfernt.
Nach einer dritten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden die Schutzschicht und die Grabenisolatorstrukturen in einem gemeinsamen oder in getrennten Rückätzschritten zurückgebildet, so dass die Oberkante der Grabenisolatorstrukturen gegenüber der Oberkante der Trench-Plugs und die Oberkante der Schutzschicht mindestens bis zur Oberkante der Grabenisolatorstrukturen zurückgebildet sind. Anschließend wird ein drittes Maskenmaterial konform abgeschieden und anisotrop soweit zurückgeätzt, dass durch remanente Abschnitte des dritten Maskenmaterials Masken-Spacer ausgebildet werden, die jeweils den freigestellten Abschnitt eines Trench-Plugs ringförmig umfangen. Abgesehen von den Masken-Spacern wird das dritte Maskenmaterial entfernt, so dass die Grabenisolatorstrukturen außerhalb der von den Masken-Spacern abgedeckten Abschnitte freiliegen.
Die vom dritten Maskenmaterial gebildeten Masken-Spacer bilden jeweils zu den Lochgräben justierte Maskenabschnitte einer Maske für einen folgenden Rückätzschritt der Grabenisolatorstrukturen.
Die erfindungsgemäße DRAM-Speicherzellenanordnung umfasst in einem Halbleitersubstrat in Zellenzeilen regelmäßig angeordnete und jeweils an Lochgräben orientiert ausgebildete Trenchkondensatoren. Die Trenchkondensatoren benachbarter Zellenzeilen sind gegeneinander versetzt angeordnet.
Zwischen den Zellenzeilen sind Grabenisolatorstrukturen ausgebildet, wobei zwischen jeweils zwei in der selben Zellenzeile benachbarten Trenchkondensatoren im Halbleitersubstrat Halbleiterstege von FinFETs ausgebildet sind. Für jeden Fin FET sind im Halbleitersteg jeweils ein erster Source/Drain-Bereich, der mit einer Speicherelektrode des jeweils zugeordneten Trenchkondensators verbunden ist, und ein zweiter Source/Drain-Bereich, der an eine Datenleitung angeschlossen ist, als dotierte Gebiete von einem ersten Leitfähigkeitstyp ausgebildet. Die beiden Source/Drain-Bereiche sind voneinander durch einen nicht oder vom dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp dotierten Kanalbereich voneinander beabstandet.
Aufliegende und zu den Zellenzeilen orthogonale Wortleitungen greifen mit vergrabenen Abschnitten kammartig zwischen die Zellenzeilen. Jeweils ein Paar von vergrabenen Abschnitten der Wortleitungen bildet entlang eines Halbleiterstegs Seitenwand-Gateabschnitte des dem Halbleitersteg zugeordneten FinFETs. An der dem Halbleitersteg jeweils abgewandten vertikalen Seitenwand schließen die Seitenwand-Gateabschnitte an einen in der benachbarten Zellenzeile ausgebildeten Trenchkondensator an.
Erfindungsgemäß sind jeweils zwischen der Seitenwand-Gateabschnitte und dem angrenzenden Trenchkondensatoren Trench-Isolatorstrukturen vorgesehen. Die Trench-Isolatorstrukturen umfangen den jeweils zugeordneten Lochgraben in einem Abschnitt oberhalb der Grabenisolatorstruktur mit gleichförmiger Schichtdicke.
Bevorzugt sind die Trench-Isolatorstrukturen aus dem Material der Grabenisolatorstrukturen ausgebildet und gehen aus einer Vorstufe der Grabenisolatorstruktur hervor.
Die Trench-Isolatorstrukturen weisen in vorteilhafter Weise eine größere Schichtdicke auf als ein zwischen dem Halblei tersteg und der Gateelektrode bzw. Wortleitung vorgesehenes Gatedielektrikum.
Die Erfindung und deren Vorteile werden anhand der nachfolgenden Figuren näher erläutert, wobei einander entsprechende Komponenten jeweils mit den selben Bezugszeichen bezeichnet sind. Es zeigen in jeweils schematischer Darstellung:
1 Draufsichten auf zwei Speicherzellenfelder im Checkerboard- und MINT-Layout,
2 einen kombinierten Längs/Querschnitt durch ein aus der Druckschrift Park et al. abgeleitetes Speicherzellenfeld mit Trenchkondensatoren und Stegfeldeffekttransistoren,
3 kombinierte Längs/Querschnitte durch ein Speicherzellenfeld mit Trenchkondensatoren und Stegfeldeffekttransistoren in vier Phasen eines ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens mit materialselektiv aufgewachsener Maske,
4 kombinierte Längs/Querschnitte durch ein Speicherzellenfeld mit Trenchkondensatoren und Stegfeldeffekttransistoren in drei unterschiedlichen Phasen eines zweiten Ausführungsbeispiels des erfindungsgemäßen Verfahrens mit lokaler Variation der Ätzresistenz einer Maskenhilfsschicht und
5 kombinierte Längs/Querschnitte durch ein Speicherzellenfeld mit Trenchkondensatoren und Stegfeldeffekttransistoren in zwei unterschiedlichen Phasen eines dritten Ausführungsbeispiels des erfindungsgemäßen Verfahrens mit Ausbildung von Masken-Spacern aus einer Maskenhilfsschicht.
Die 1 wurde bereits eingangs erläutert.
Die 2 zeigt eine nicht erfindungsgemäße Speicherzellenanordnung in einem bezogen zur Zellenzeilen kombinierten Längs/Querschnitt, wie sie sich nach der eingangs zitierten Schrift Park et al. für Speicherzellen mit Trenchkondensatoren ergeben könnte.
In einem Halbleitersubstrat 1 sind Trenchkondensatoren 3 ausgebildet, die an von einer Substratoberfläche 10 her in das Halbleitersubstrat 1 eingebrachten Lochgräben 30 orientiert ausgeformt sind. Ausserhalb des dargestellten Bereichs sind Aussenelektroden der Trenchkondensatoren 3 jeweils als dotiertes Gebiet in Abschnitten des Halbleitersubstrats 1 ausgebildet, die einen unteren Abschnitt der Lochgräben 30 umfangen. Eine Speicherelektrode 31 des Trenchkondensators 3 ist jeweils im Inneren des Lochgrabens 30 angeordnet und ausserhalb des dargestellten Bereichs durch ein Kondensatordielektrikum gegen die Aussenelektrode isoliert. In einem oberen Abschnitt des Lochgrabens 30 zwischen der Substratoberfläche 10 und dem unteren Abschnitt ist die Speicherelektrode 31 durch einen entlang der Innenwandung des Lochgrabens 30 ausgebildeten Kragenisolator 32 gegen das den oberen Abschnitt des Lochgrabens 30 umfangende Halbleitersubstrat 1 isoliert. Die Speicherelektrode 31 wird durch einen Top-Trench-Isolator 34 abgeschlossen und gegen auf der Substratoberfläche 10 aufliegende Strukturen isoliert.
Entlang der Zellenzeile schliesst an den Trenchkondensator 3 jeweils ein dem Trenchkondensator 3 zugeordneter Stegfeldeffekttransistor 4 an. Der Stegfeldeffekttransistor 4 ist entlang eines Halbleiterstegs 43 ausgebildet. Der Halbleitersteg 43 ist für das dargestellte Ausführungsbeispiel eines Checkerboard-Layouts entlang der Zellenzeile zwischen jeweils zwei innerhalb der selben Zellenzeile benachbarten Trenchkondensatoren 3 ausgebildet.
Einer der Halbleiterstege 43 ist im Abschnitt A/B der Schnittzeichnung im Längsschnitt und ein anderer im Abschnitt B/C im Querschnitt dargestellt.
Im Halbleitersteg 43 ist an die Substratoberfläche 10 anschließend ein erster Source/Drain-Bereich 41 ausgebildet, der über eine Buried-Strap-Ausdiffusion 331 im Bereich eines Kontaktfensters 33 an die Speicherelektrode 31 des jeweils zugeordneten Trenchkondensator 3 anschließt. Im Bereich des Kontaktfensters 33 ist die Kragenisolatorstruktur 32 zum zugeordneten Halbleitersteg 43 hin orientiert einseitig zurückgebildet.
Ferner ist im Halbleitersteg 43 ein zweiter Source/Drain-Bereich des Stegfeldeffekttransistors 4 als ein an die Substratoberfläche 10 anschließendes dotiertes Gebiet ausgebildet.
Der zweite Source/Drain-Bereich 42 ist über einen Bitleitungskontakt 64 mit einer Bit- oder Datenleitung 62 verbunden. Die Datenleitungen 62 verlaufen streifenartig in Richtung der Zellenzeilen.
Quer zu den Zellenzeilen bzw. den Bitleitungen 62 sind Wortleitungen 56 ausgebildet. Die Wortleitungen 56 weisen oberhalb der Substratoberfläche 10 eine streifenartige Struktur auf und bilden bezogen auf einen einzelnen FinFET eine Gatestapelstruktur 5. Die Gatestapelstruktur 5 besteht jeweils aus einem Polysiliziumabschnitt 521, der auf der Substrat oberfläche 10 aufliegt und durch ein Gatedielektrikum 51 vom Halbleitersubstrat 1 beabstandet ist, sowie einen auf dem Polysilizium-Abschnitt 521 aufliegenden hochleitfähigen Abschnitt 522. Die Gatestapelstruktur 5 wird durch eine auf dem hochleitfähigen Abschnitt 522 aufliegende Gate-Kappe 53 aus einem dielektrischen Material abgeschlossen. Die streifenartig ausgebildeten Gatestapelstrukturen 5 sind entlang der Seitenwände durch Gate-Spacer 54 aus einem dielektrischen Material eingefasst. Die Gatestapelstrukturen 5 sind durch ein Zwischenlagendielektrikum 66 gegeneinander und gegen die Bitleitungen 62 isoliert.
Aus dem Abschnitt B/C der Schnittzeichnung quer zur Zellenzeile geht hervor, dass jeweils benachbarte Zellenzeilen durch Grabenisolatorstrukturen 61' voneinander isoliert sind. Die Grabenisolatorstrukturen 61' sind korrespondierend zur aufliegenden Wortleitung 56 in einem oberen Abschnitt zurückgebildet, so dass der Polysiliziumabschnitt 521 der Wortleitung 56 von oben kammartig abwechselnd zwischen die Halbleiterstege 43 und die Trenchkondensatoren 3 greift. Bezogen auf eine einzelne Speicherzelle bildet die Wortleitung 56 abschnittsweise Gateelektroden eines von der Wortleitung 56 gesteuerten FinFETs aus.
Die aus der Rückbildung der Grabenisolatorstrukturen 61' beiderseits eines Halbleiterstegs 43 hervorgegangenen vergrabenen Abschnitte der Gateelektrode 52 definieren Seitenwand-Gateabschnitte 55. Die Seitenwand-Gateabschnitte 55 sind entsprechend der gestrichelten Linie im Abschnitt A/B längs der Zellenzeile unterhalb der Gatestapelstrukturen 5 bzw. Wortleitungen 56 ausgebildet. Ein die beiden Source/Drain-Bereiche 41, 42 eines Stegfeldeffekttransistors 4 voneinander beabstandender Kanalbereich 44 ist demnach auf drei Seiten von der Gateelektrode 52 umschlossen.
Aus dem Abschnitt B/C der Schnittzeichnung längs der Wortleitung 56 ist ersichtlich, dass die vergrabenen Gateabschnitte 55 jeweils zum einen an den Halbleitersteg 43 und zum anderen, an der dem Halbleitersteg 43 abgewandten Seite, an die Speicherelektrode 31 eines in der benachbarten Zellenzeile ausgebildeten Trenchkondensators 3 anschließen.
Im Bereich des Halbleiterstegs 43 wird zwischen dem Halbleitersubstrat 1 und der Wortleitung 56 ein Gatedielektrikum 51 vorgesehen. Die Prozessbedingungen zur Erzeugung des Gatedielektrikum 51 bestimmen auch die Ausbildung einer Isolatorstruktur, die im Bereich eines Grenzgebiets 9 die Speicherelektrode 31 von der traversierenden Wortleitung 56 separiert. Die Eigenschaften der Isolatorstruktur zwischen der Speicherelektrode 31 und der Wortleitung 56 sind mit den Eigenschaften des Gatedielektrikums 51 verknüpft. Als Folge davon sind parasitäre Koppelkapazitäten zwischen der Wortleitung 56 und den entlang der Wortleitung 56 angeordneten Speicherelektroden 31 erhöht bzw. die Eigenschaften des Gatedielektrikums unzureichend.
Korrespondierend zum Schnitt A/B/C der 1a ist anhand von Schnittzeichnungen in der 3 ein erstes Ausführungsbeispiel des erfindungsgemäßen Verfahrens in mehreren Schritten dargestellt.
Auf eine Substratoberfläche 10 eines Halbleitersubstrats 1 wird eine Schutzschicht 7 aufgebracht. Die Schutzschicht 7 umfasst typischerweise eine Siliziumnitridschicht (pad nitride). Die Schutzschicht 7 ist auch als Schichtstapel aus verschiedenen Materialien realisierbar. Beispielsweise wird zwischen dem Halbleitersubstrat 1 und der Siliziumnitridschicht eine Spannungsausgleichsschicht zum Ausgleich thermomechani scher Spannungen zwischen dem Halbleitersubstrat 1 und der Siliziumnitridschicht vorgesehen.
Durch die Schutzschicht 7 werden Lochgräben 30 in das unterliegende Halbleitersubstrat 1 eingebracht und an den Lochgräben 30 orientiert Trenchkondensatoren 3 ausgebildet. Die Darstellung der Trenchkondensatoren 3 beschränkt sich jeweils auf einen oberen Abschnitt, in dem jeweils entlang der Innenwandung des Lochgrabens 30 eine Kragenisolatorstruktur 32 vorgesehen wird. Die Kragenisolatorstruktur 32 wird innerhalb eines zur Zellenzeile orientierten Abschnitts einseitig zurückgebildet. Der Lochgraben 30 wird mit einem leitfähigen Material gefüllt, durch das eine Speicherelektrode 31 des Trenchkondensators 3 ausgebildet wird. In den Öffnungen der Lochgräben 30 wird auf den Speicherelektroden 31 jeweils ein Top-Trench-Isolator 34 mit einer Oberkante unterhalb der Oberkante der Schutzschicht 7 vorgesehen.
In der Folge wird Polysilizium abgeschieden, wobei die Lochgräben 30 oberhalb des Top-Trench-Isolators 34 bis mindestens zur Oberkante der Schutzschicht 7 gefüllt werden. Polysilizium, das oberhalb der Oberkante der Schutzschicht 7 abgeschieden wurde, wird entfernt.
Zwischen die Zellenzeilen werden Trenngräben eingebracht und durch Füllen der Trenngräben mit einem Isolatormaterial Grabenisolatorstrukturen 61' ausgebildet. Durch die Grabenisolatorstrukturen 61' werden die im Nachfolgenden ausgebildeten Speicherzellen benachbarter Zellenzeilen voneinander elektrisch isoliert und entkoppelt. Das Isolatormaterial wird planarisiert, so dass sich eine planare Prozessoberfläche ergibt, die abschnittsweise aus dem Material der Schutzschicht 7, dem die Lochgräben 30 füllenden Polysilizium und dem Isolatormaterial der Grabenisolatorstrukturen 61 gebildet wird.
Die auf diese Weise erzeugte Struktur ist in der 3a dargestellt. Auf der Substratoberfläche 10 des Halbleitersubstrats 1 liegt die Schutzschicht 7 auf. Im Halbleitersubstrat 1 sind Trenchkondensatoren 3 ausgebildet. Die Speicherelektrode 31 eines Trenchkondensators 3 schließt jeweils im Bereich eines Kontaktfensters 33 einseitig an das umgebende Halbleitersubstrat 1 an und ist ansonsten im dargestellten oberen Abschnitt des Halbleitersubstrats 1 durch einen Kragenisolator 32 gegen das Halbleitersubstrat 1 isoliert. Auf der Speicherelektrode 31 liegt innerhalb des Lochgrabens 30 ein Top-Trench-Isolator 34 auf. Oberhalb der Oberkante des Top-Trench-Isolators 34 sind die Lochgräben 30 jeweils bis zur Oberkante der Schutzschicht 7 mit Polysilizium gefüllt. Das Polysilizium bildet in den Lochgräben 30 jeweils einen Trench-Plug 80. Benachbarte Zellenzeilen sind durch Grabenisolatorstrukturen 61' voneinander separiert.
In der weiteren Folge wird Polysilizium unter Prozessbedingungen abgeschieden, unter denen Polysilizium auf Polysilizium mit einer hohen Rate und auf dem Material der Schutzschicht bzw. dem Material der Grabenisolatorstruktur 61 nicht oder mit einer wesentlich geringeren Rate aufwächst.
Wächst das Polysilizium nicht ausschließlich auf den Trench-Plugs auf, sondern mit einer geringeren Rate auch auf dem Material der Grabenisolatorstruktur 61', so wird in einem Zwischenschritt das Polysilizium gleichmäßig soweit zurückgebildet, bis das Polysilizium von oberhalb an die Halbleiterstege anschließenden Abschnitten der Grabenisolatorstrukturen 61' vollständig entfernt wird und dabei gleichzeitig oberhalb der Öffnungen der Lochgräben 30 und in an die Öffnungen anschließenden Abschnitten jeweils als Maskenabschnitt 8' einer Maske erhalten bleibt.
Die auf diese Weise erzeugte Maske 8 mit den Maskenabschnitten 8' ist in der 3b dargestellt. Auf den Trench-Plugs 80 liegt jeweils ein Maskenabschnitt 8' auf, durch den die Öffnung des jeweils zugeordneten Lochgrabenkondensators 30 abgedeckt wird und der sich über die Öffnung des Lochgrabens 30 hinaus annähernd punktsymmetrisch über angrenzende Abschnitte der Grabenisolatorstrukturen 61' bzw. der Schutzschicht 7 erstreckt. Auf der jeweils dem Lochgraben 30 gegenüberliegenden Seite der Grabenisolatorstruktur 61' liegt die Grabenisolatorstruktur 61' frei.
Die Grabenisolatorstruktur 61' wird selektiv gegen das Polysilizium der Maskenabschnitte 8' und das Material der Schutzschicht 7 zurückgebildet. Die Tiefe der Rückätzung bestimmt die Kanalweite der in der Folge auszubildenden FinFETs.
Das Ergebnis der Rückätzung der Grabenisolatorstrukturen 61' ist in der 3c dargestellt. Durch die Rückätzung wird jeweils ein Halbleitersteg 43 (Fin) des auszubildenden FinFETs definiert. Um die Trenchkondensatoren 3 herum wird die Rückätzung lokal unterdrückt. Zwischen den durch die Rückätzung geschaffenen Gategräben 67 und den Trenchkondensatoren 3 verbleiben vergleichsweise dicke Trench-Isolatorstrukturen 91 aus dem Isolatormaterial der Grabenisolatorstrukturen 61'.
Die durch die Rückätzung freigelegten vertikalen Abschnitte des Halbleiterstegs 43 werden durch eine oxidische Opferschicht (sacrificial sidewall Oxidation) gegen die folgende Prozessierung vorübergehend geschützt. Die Maskenabschnitte 8' sowie die Trench-Plugs 80 und die Schutzschicht 7 werden etwa durch Ionenstrahlätzung (reactive ion etching, RIE). entfernt.
Es ergibt sich die in der 3d dargestellte Struktur, bei der gegenüber der 3c die Schutzschicht 7, die Trench-Plugs 80 und die Maskenabschnitte 8' entfernt sind.
Auf den horizontalen und vertikalen Seitenwänden des Halbleiterstegs 43 wird ein Gatedielektrikum 51 vorgesehen. Nacheinander werden Polysilizium und eine Schicht aus einem hochleitfähigen Material sowie das Material der Gate-Kappe 53 aufgebracht und streifenartig strukturiert. An den Seitenwänden der streifenartigen Strukturen werden Gate-Spacer 54 ausgebildet. Durch Dotieren des Halbleitersubstrats 1 im Bereich des Halbleiterstegs 43 werden jeweils an die Speicherelektrode 31 des jeweils zugeordneten Trenchkondensators 3 anschließende erste Source/Drain-Bereiche 41 und von den ersten Source/Drain-Bereichen 41 durch jeweils einen von einer Wortleitung 56 abgedeckten Kanalbereich 44 beabstandete zweite Source/Drain-Bereiche 42 als dotierte Gebiete im Halbleitersubstrat 1 ausgebildet.
Es ergibt sich die in der 3e dargestellte Struktur, die sich von der in der 2 dargestellten durch die Trench-Isolatorstrukturen 91 unterscheidet. Die Trench-Isolatorstrukturen 91 schließen bei einem runden oder elliptischen Querschnitt der Lochgräben 30 als Abschnitte eines kreisförmigen oder elliptischen Rings an diesen an.
Das anhand der Zeichnungen der 4 dargestellte Ausführungsbeispiel des erfindungsgemäßen Verfahrens schließt an die 3a an, wobei das Polysilizium, mit dem die Lochgräben 30 oberhalb des Top-Trench-Isolators 34 gefüllt werden, entweder bereits dotiert abgeschieden oder undotiert abschieden und nachträglich dotiert wird.
Nach einem Planarisierungsschritt wird ganzflächig eine Maskenhilfsschicht 82 aus undotiertem Polysilizium abgeschieden.
In der 4a sind die durch dotiertes Polysilizium gebildeten Trench-Plugs 80 sowie die auf eine abschnittsweise aus der Schutzschicht 7, den Trench-Plugs 80 und den Grabenisolatorstrukturen 61' gebildete Prozessoberfläche aufliegende Maskenhilfsschicht 82 dargestellt.
In einem Wärmeschritt wird eine Ausdiffusion des Dotierstoffs aus den Trench-Plugs 80 in die aufliegende Maskenhilfsschicht 82 gesteuert.
Wie in der 4b dargestellt, sind durch das Eindiffundieren des Dotierstoffs aus den Trench-Plugs 80 in die an die Trench-Plugs 80 anschließenden Abschnitte der Maskenhilfsschicht 82 im Bereich der Öffnungen der Lochgräben 30 innerhalb der Maskenhilfsschicht 82' dotierte Abschnitte 83 entstanden. Aus der ursprünglichen Maskenhilfsschicht 82 ist eine modifizierte Maskenhilfsschicht 82' hervorgegangen, die abschnittsweise in ihrer Ätzresistenz modifiziert ist.
Mittels eines anschließenden Nassätzschritts wird der undotierte Abschnitt der modifizierten Maskenhilfsschicht 82' selektiv gegen die dotierten Abschnitte 83 entfernt.
Es ergibt sich eine Maske mit den in der 4c dargestellten Maskenabschnitten 8''. Die weitere Prozessierung erfolgt entsprechend der Darstellung in den 3c bis 3e.
Wie die beiden vorangegangenen Ausführungsbeispiele setzt auch das dritte Ausführungsbeispiel des erfindungsgemäßen Verfahrens gemäß der 5 auf eine Struktur gemäß der 3a auf. Im Unterschied zu der Struktur der 3a wird in der Struktur gemäß der 5a die Schutzschicht 7 mit einer größeren Schichtdicke vorgesehen.
Zur Ausbildung einer Maske mit zu den Trenchkondensatoren 3 justierten Maskenabschnitten 8''' werden sowohl die Schutzschicht 7 als auch die Grabenisolatorstrukturen 61' zurückgebildet. Dabei wird die Schutzschicht 7 in ihrer Schichtdicke verringert. Die ursprüngliche Schichtdicke der Schutzschicht 7 wird so gewählt, dass ihre Funktionalität in der folgenden Prozessierung bei der verringerten Schichtdicke erhalten bleibt.
Die Rückätzung der Schutzschicht 7 sowie der Grabenisolatorstrukturen 61' erfolgt derart, dass die Oberkante der Grabenisolatorstrukturen 61' bis unter die Oberkante der Trench-Plugs 80 zurückgezogen wird. Die Schutzschicht 7 wird bis zur Oberkante der zurückgebildeten Grabenisolatorstrukturen 61'' oder darunter zurückgebildet. Als Maskenmaterial wird Polysilizium oder amorphes Silizium konform abgeschieden und durch einen Rückätzschritt mit hohem anisotropen Anteil zurückgebildet. Das Maskenmaterial wird dabei von horizontalen Abschnitten der Oberfläche der zurückgebildeten Schutzschicht 7' sowie von an die Halbleiterstege 43 anschließenden Abschnitten der Grabenisolatorstrukturen 61'' entfernt. Remanente Abschnitte des Maskenmaterials bilden Masken-Spacer 84 entlang der vertikalen Seitenwände der freigelegten oberen Abschnitte der Trench-Plugs 80. Die Masken-Spacer 84 umfangen jeweils im freigelegten oberen Abschnitt die Trench-Plugs 80 und decken den an den Trenchkondensator 3 anschließenden Abschnitt der Grabenisolatorstruktur 61'' ab. Die Masken-Spacer 84 bilden zusammen mit den Trench-Plugs 80 Maskenabschnitte 8''' einer Maske 8.
Die weitere Prozessierung erfolgt entsprechend den 3c bis 3e.

1: Halbleitersubstrat
10: Substratoberfläche
2: Speicherzelle
3: Trenchkondensator
3': Trenchkondensator
3'': Trenchkondensator
30: Lochgraben
31: Innenelektrode
32: Kragenisolator
33: Kontaktfenster
331: Buried-Strap-Ausdiffusion
34: Top-Trench-Isolator
4: Stegfeldeffekttransistor (FinFET)
4': aktives Gebiet
41: erster Source/Drain-Bereich
42: zweiter Source/Drain-Bereich
43: Halbleitersteg
5: Gatestapelstruktur
51: Gatedielektrikum
52: Gateelektrode
521: Polysilizium-Abschnitt
522: hochleitfähiger Abschnitt
53: Gate-Kappe
54: Gate-Spacer
55: Seitenwand-Gateabschnitt
55': Seitenwand-Gateabschnitt
56: Wortleitung
61: Trenngraben
61': Grabenisolatorstruktur
61'': Grabenisolatorstruktur
62: Bitleitung
63: Zellenzeile
64: Bitleitungskontakt
65: Bitleitungskontaktbereich
66: Zwischenlagendielektrikum
67: Gategraben
7: Schutzschicht
7': Schutzschicht
8': Maskenabschnitt
8'': Maskenabschnitt
8''': Maskenabschnitt
8: Maske
80: Trench-Plug
82: Maskenhilfsschicht
82': ätzresistenz-modifizierte Maskenhilfsschicht
83: dotierter Abschnitt
84: Masken-Spacer
9: Grenzgebiet
91: Trench-Isolatorstruktur

Claims

Verfahren zur Herstellung einer Anordnung von DRAM-Speicherzellen (2) mit Stegfeldeffekttransistoren als Auswahltransistoren (4), bei dem – in einem Halbleitersubstrat (1) in Zellenzeilen (63) angeordnete und jeweils an Lochgräben (30) orientierte Trenchkondensatoren (3) ausgebildet werden, wobei die Trenchkondensatoren (3) benachbarter Zellenzeilen (63) gegeneinander versetzt vorgesehen werden, – zwischen den Zellenzeilen (63) Grabenisolatorstrukturen (61') eingebracht werden, wobei zwischen jeweils zwei in einer Zellenzeile (63) benachbarten Trenchkondensatoren (3) aus dem Halbleitersubstrat (1) Halbleiterstege (43) der Stegfeldeffekttransistoren (4) ausgebildet werden, – eine Maske (8) mit zu jeweils einem der Lochgräben (30) justierten Maskenabschnitten (8', 8'', 8''') vorgesehen wird, wobei durch die Maskenabschnitte (8', 8'', 8''') jeweils ein am jeweiligen Lochgraben (30) anschließender Abschnitt der Grabenisolatorstrukturen (61') abgedeckt und Abschnitte der Grabenisolatorstrukturen (61') auf der dem jeweiligen Lochgraben (30) gegenüberliegenden Seite der jeweiligen Grabenisolatorstruktur (61') nicht abgedeckt werden, – unter Verwendung der Maske (8) Gategräben (67) in die Grabenisolatorstrukturen (61') eingebracht werden, wobei aus von der Maske (8) abgedeckten Abschnitten der Grabenisolatorstrukturen (61') jeweils eine Trench-Isolatorstruktur (91) hervorgeht und – zu den Zellenzeilen (63) orthogonale Wortleitungen (56) mit in die Gategräben (67) eingebrachten vergrabenen Seitenwand-Gateabschnitten (55) aufgebracht werden, wobei die Seitenwand-Gateabschnitte (55) durch die Trench-Isolatorstrukturen (91) von den Trenchkondensatoren (3) separiert werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Maskenabschnitte (8', 8'', 8''') sich jeweils über die Öffnungen der Lochgräben (30) erstreckend vorgesehen werden.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Maskenabschnitte (8', 8'', 8''') sich jeweils allseitig über die Öffnungen der Lochgräben (30) hinaus erstreckend vorgesehen werden.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass – vor der Ausbildung der Trenchkondensatoren (3) eine Schutzschicht (7) auf das Halbleitersubstrat (1) aufgebracht, – im Zuge der Ausbildung der Trenchkondensatoren (3) im Inneren der Lochgräben (30) jeweils eine Speicherelektrode (31) und auf der Speicherelektrode (31) ein Top-Trench-Isolator (34) mit einer Oberkante unterhalb der Oberkante der Schutzschicht (7) vorgesehen und – jeweils zwischen der Oberkante der Schutzschicht (7) und der Oberkante des Top-Trench-Isolators (34) ein Trench-Plug (80) aus einem Hilfsmaterial in die Lochgräben (3) eingebracht wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass ein erstes Maskenmaterial und das Hilfsmaterial so gewählt werden, dass das zweite Maskenmaterial selektiv auf dem Hilfsmaterial aufwächst und eine Abscheidung des ersten Maskenmaterials so gesteuert wird, dass das Maskenmaterial mit isotropem Anteil auf den durch das Hilfsmaterial gebildeten Trench-Plugs (80) aufwächst, so dass die zu den Trenchkondensatoren (3) justierten Maskenabschnitte (8') aus dem aufgewachsenen ersten Maskenmaterial hervorgehen.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Trench-Plugs (80) aus dem ersten Maskenmaterial vorgesehen werden.
Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass als erstes Maskenmaterial Polysilizium vorgesehen wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass – das Hilfsmaterial mit einem Dotierstoff dotiert vorgesehen, – eine Maskenhilfsschicht (82) aus einem durch den Dotierstoff in der Ätzresistenz veränderbaren zweiten Maskenmaterial aufgebracht und – ein Ausdiffundieren des Dotierstoffs aus dem dotierten Hilfsmaterial in an die Trench-Plugs (80) anschließende Abschnitte der Maskenhilfsschicht (82) gesteuert wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Maske (8) durch ein Rückätzen der nicht dotierten Abschnitte der Maskenhilfsschicht (82) selektiv gegen die dotierten Abschnitte ausgebildet wird.
Verfahren nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass als zweites Maskenmaterial undotiertes Polysilizium vorgesehen wird.
Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass als Hilfsmaterial dotiertes Polysilizium vorgesehen wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass zur Ausbildung der Maske (8) – die Grabenisolatorstrukturen (61') bis unter die Oberkante der Trench-Plugs (80) und die Schutzschicht (7) bis mindestens zur Oberkante der zurückgebildeten Grabenisolatorstruktur (61'') zurückgebildet wird, – ein drittes Maskenmmaterial konform abgeschieden und – die Maske (8) durch anisotropes Rückätzen des dritten Maskenmaterials erzeugt wird.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass als drittes Maskenmaterial Polysilizium vorgesehen wird.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass als drittes Maskenmaterial Siliziumnitrid vorgesehen wird.
Anordnung von DRAM-Speicherzellen (2) mit Stegfeldeffekttransistoren als Auswahltransistoren mit – in einem Halbleitersubstrat (1) in Zellenzeilen (63) äquidistant angeordneten und jeweils an Lochgräben (30) orientiert ausgebildeten Trenchkondensatoren (3), wobei die Trenchkondensatoren (3) benachbarter Zellenzeilen (63) gegeneinander versetzt angeordnet sind, – zwischen den Zellenzeilen (63) ausgebildeten Grabenisolatorstrukturen (61'), wobei zwischen jeweils zwei innerhalb einer Zellenzeile (63) benachbarten Trenchkondensatoren (3) im Halbleitersubstrat (1) Halbleiterstege (43) der Stegfeldeffekttransistoren (4) mit jeweils einem ersten Source/Drain-Bereich, einem zweiten Source/Drain-Bereich und einem die beiden Source/Drain-Bereiche voneinander beabstandenden Kanalbereich (44) ausgebildet sind und – zu den Zellenzeilen (63) orthogonalen Wortleitungen (56) mit vergrabenen Seitenwand-Gateabschnitten (55), die von oben kammartig abwechselnd zwischen die Halbleiterstege (43) und die Trenchkondensatoren (3) greifen, und mit jeweils zwischen den Seitenwand-Gateabschnitten (55) und dem jeweils angrenzenden Trenchkondensator (3) ausgebildeten Trench-Isolatorstrukturen (91), wobei die Trench-Isolatorstrukturen (91) oberhalb der Grabenisolatorstruktur (61) in gleichförmiger Schichtdicke an eine im Innern des Lochgrabens (30) des jeweils zugeordneten Trenchkondensators (3) ausgebildete Speicherelektrode anschließen.
DRAM-Speicherzellenanordnung nach Anspruch 15, dadurch gekennzeichnet, dass die Trench-Isolatorstrukturen (91) aus dem Material der Grabenisolatorstrukturen (61') ausgebildet sind.
DRAM-Speicherzellenanordnung nach einem der Ansprüche 15 oder 16, dadurch gekennzeichnet, dass die Trench-Isolatorstrukturen (91) eine größere Schichtdicke aufweisen als ein zwischen den Wortleitungen (56) und den Halbleiterstegen (43) ausgebildetes Gatedielektrikum (51).