DE102020126242A1 - Halbleitervorrichtungen - Google Patents

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Abstract

Eine Halbleitervorrichtung (100) beinhaltet Gate-Schichten (130), die auf ein Substrat (101) in einer ersten Richtung (z) senkrecht zu einer oberen Oberfläche des Substrats (101) gestapelt sind, und Kanalstrukturen (CH), die die Gate-Schichten (130) durchdringen und sich in der ersten Richtung (z) erstrecken, wobei jede von den Kanalstrukturen (CH) erste dielektrische Schichten (142) jeweils auf Seitenoberflächen der Gate-Schichten (130), die voneinander in der ersten Richtung (z) beabstandet sind, elektrische Ladungsspeicherschichten (144) jeweils auf Seitenoberflächen der ersten dielektrischen Schichten (142), die voneinander in der ersten Richtung (z) beabstandet sind, eine zweite dielektrische Schicht (146), die sich senkrecht zu dem Substrat (101) so erstreckt, dass sie Seitenoberflächen der elektrischen Ladungsspeicherschichten (144) entspricht, und eine Kanalschicht (140) beinhaltet, die sich senkrecht erstreckt, wobei jede von den ersten dielektrischen Schichten (142) eine erste maximale Schicht (L1) aufweist, und jede von den elektrischen Ladungsspeicherschichten (144) eine zweite maximale Länge (L2) aufweist, die größer ist als die erste maximale Länge (L1) in der ersten Richtung (z).

Description

  • HINTERGRUND
  • Gebiet
  • Die beispielhaften Ausführungsformen beziehen sich auf eine Halbleitervorrichtung.
  • Beschreibung des einschlägigen Stands der Technik
  • Die Anforderungen an eine Halbleitervorrichtung können ein verringertes Volumen sowie die Fähigkeit zur Hochleistungsdatenverarbeitung sein. Dementsprechend kann es notwendig sein, eine Integrationsdichte eines in einer Halbleitervorrichtung enthaltenen Halbleiterelements zu erhöhen. Als ein Verfahren zum Verbessern einer Integrationsdichte einer Halbleitervorrichtung kann eine Halbleitervorrichtung mit einer vertikalen Transistorstruktur anstelle einer allgemeinen planaren Transistorstruktur vorgeschlagen werden.
  • KURZFASSUNG
  • Gemäß einer beispielhaften Ausführungsform beinhaltet eine Halbleitervorrichtung Gate-Schichten, die auf ein Substrat gestapelt sind und voneinander in einer ersten Richtung senkrecht zu einer oberen Oberfläche des Substrats beabstandet sind; Zwischenlagenisolierschichten, die abwechselnd mit den Gate-Schichten auf das Substrat gestapelt sind; und Kanalstrukturen, die die Gate-Schichten durchdringen und sich in der ersten Richtung erstrecken, wobei jede von den Kanalstrukturen erste dielektrische Schichten beinhaltet, die jeweils auf Seitenoberflächen der Gate-Schichten angeordnet sind, und von einander in der ersten Richtung beabstandet sind, elektrische Ladungsspeicherschichten, die jeweils auf Seitenoberflächen der ersten dielektrischen Schichten angeordnet sind und voneinander in der ersten Richtung beabstandet sind, eine zweite dielektrische Schicht, die sich derart senkrecht zu dem Substrat erstreckt, dass sie Seitenoberflächen der elektrischen Ladungsspeicherschichten entspricht, und eine Kanalschicht, die sich senkrecht zu dem Substrat auf einer Seitenoberfläche der zweiten dielektrischen Schicht erstreckt, und jede von den ersten dielektrischen Schichten eine erste maximale Länge in der ersten Richtung aufweist, und jede von den elektrischen Ladungsspeicherschichten eine zweite maximale Länge aufweist, die größer ist als die erste maximale Länge in der ersten Richtung.
  • Gemäß einer beispielhaften Ausführungsform beinhaltet eine Halbleitervorrichtung Gate-Schichten, die vertikal auf ein Substrat gestapelt sind und voneinander beabstandet sind; Zwischenschichtisolierschichten, die abwechselnd mit den Gate-Schichten auf das Substrat gestapelt sind; und Kanalstrukturen, die jeweils erste dielektrische Schichten, erste elektrische Ladungsspeicherschichten, eine zweite dielektrische Schicht und eine Kanalschicht beinhalten, die Kanallöcher füllt, die die Gate-Schichten durchdringen und sich senkrecht zu dem Substrat erstrecken und von Seitenoberflächen der Gate-Schichten aneinander gestapelt sind, wobei die ersten dielektrischen Schichten und die ersten elektrischen Ladungsspeicherschichten zwischen den vertikal zueinander benachbarten Gate-Schichten voneinander getrennt sind, wobei die ersten dielektrischen Schichten auf den Seitenoberflächen der der Gate-Schichten so angeordnet sind, dass die ersten dielektrischen Schichten sich nicht zu Seitenoberflächen der Zwischenschichtisolierschichten erstrecken, und die ersten dielektrischen Schichten abgerundete Oberflächen aufweisen, die jeweils zur Kanalschicht hin vorstehen und gekrümmt sind, und die ersten elektrischen Ladungsspeicherschichten auf einem Abschnitt der abgerundeten Oberflächen der ersten dielektrischen Schichten angeordnet sind.
  • Gemäß einer beispielhaften Ausführungsform beinhaltet eine Halbleitervorrichtung Gate-Schichten, die vertikal auf ein Substrat gestapelt und voneinander beabstandet sind; Zwischenschichtisolierschichten, die abwechselnd mit den Gate-Schichten auf das Substrat gestapelt sind; eine Kanalschicht, die die Gate-Schichten durchdringt und sich senkrecht zu einer oberen Oberfläche des Substrats erstreckt; erste dielektrische Schichten, die jeweils auf Seitenoberflächen der Gate-Schichten zwischen den Gate-Schichten und der Kanalschicht angeordnet sind; elektrische Ladungsspeicherschichten, die jeweils auf Seitenoberflächen der ersten dielektrischen Schichten zwischen den ersten dielektrischen Schichten und der Kanalschicht angeordnet sind; und eine zweite dielektrische Schicht, die zwischen den elektrischen Ladungsspeicherschichten und der Kanalschicht angeordnet ist, und wobei zumindest ein Abschnitt der ersten dielektrischen Schichten die zweite dielektrische Schicht berührt.
  • Figurenliste
  • Fachleuten werden Merkmale offenbar, indem beispielhafte Ausführungsformen durch Bezugnahme auf die beigefügte Zeichnung erläutert werden. Es zeigen:
    • 1 eine schematische Draufsicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt;
    • 2 eine schematische Querschnittansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt;
    • 3A u. 3B schematische Vergrößerungsansichten, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 4A bis 4C schematische Vergrößerungsansichten, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 5A u. 5B schematische Querschnittansichten, die eine Halbleitervorrichtung darstellen, und schematische Vergrößerungsansichten, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 6A u. 6B eine schematische Querschnittansicht, die eine Halbleitervorrichtung darstellt, und eine schematische Vergrößerungsansicht, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt;
    • 7A u. 7B eine schematische Querschnittansicht, die eine Halbleitervorrichtung, darstellt, und eine schematische Vergrößerungsansicht, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt;
    • 8A u. 8B schematische Vergrößerungsansichten, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 9 eine schematische Querschnittansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt;
    • 10 eine schematische Querschnittansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt;
    • 11 eine schematische Querschnittansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt;
    • 12A bis 12I schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 13A u. 13B schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 14A u. 14B schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 15A u. 15B schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 16A bis 16D schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 17A bis 17E schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen;
    • 18A bis 18E schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen; und
    • 19A bis 19F schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • 1 ist eine schematische Draufsicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt. 2 ist eine schematische Querschnittansicht entlang einer Linie I-I' in 1. 3A und 3B sind schematische vergrößerte Querschnittansichten von einem Bereich „A“ in 2.
  • Bezugnehmend auf 1 bis 3A kann eine Halbleitervorrichtung 100 ein Substrat 101, Gate-Schichten 130, die vertikal auf das Substrat 101 gestapelt und, z. B. entlang der z-Richtung, voneinander beabstandet sind, Zwischenschichtisolierschichten 120, die abwechselnd mit den Gate-Schichten 130 gestapelt sind, und Kanalstrukturen CH mit Kanalschichten 140, die Gate-Schichten 130 durchdringen, so dass sie sich in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats 101, z. B. entlang der z-Richtung, erstrecken. Die abwechselnden Zwischenschichtisolierschichten 120 und Gate-Schichten 130 definieren eine Stapelstruktur GS, wobei Trennungsbereiche SR die Stapelstruktur GS der Zwischenschichtisolierschichten 120 und der Gate-Schichten 130, z. B. entlang der z-Richtung, durchdringen können.
  • Jede von den Kanalstrukturen CH kann erste dielektrische Schichten 142, die auf Seitenoberflächen der Gate-Schichten 130 angeordnet sind und voneinander in der z-Richtung senkrecht zu einer oberen Oberfläche des Substrats 101 beabstandet sind, elektrische Ladungsspeicherschichten 144, die jeweils auf Seitenoberflächen der ersten dielektrischen Schichten 142 angeordnet sind und voneinander in der z-Richtung beabstandet sind, eine zweite dielektrische Schicht 146, die sich in der z-Richtung so erstreckt, dass sie Seitenoberflächen der elektrische Ladungsspeicherschichten 144 entspricht, und die Kanalschicht 140 beinhalten, die sich in der z-Richtung auf einer Seitenoberfläche der zweiten dielektrischen Schicht 146 erstreckt. Die Halbleitervorrichtung 100 kann zudem erste und zweite horizontale leitfähige Schichten 104 und 105, die zwischen dem Substrat 101 und den Zwischenschichtisolierschichten 120 angeordnet sind, Trennungsisolierschichten 110, die in den Trennungsbereichen SR angeordnet sind, und eine Zellenbereichsisolierschicht 190 aufweisen, die die Gate-Schichten 130 bedecken.
  • In der Halbleitervorrichtung 100 kann eine Mehrzahl von Speicherzellenfolgen um jede von den Kanalstrukturen CH konfiguriert sein, und die Mehrzahl von Speicherzellenfolgen kann in einer x-Richtung und einer y-Richtung angeordnet sein, so dass sie Spalten und Zeilen bilden.
  • Das Substrat 101 kann eine obere Oberfläche aufweisen, die sich in der x-Richtung und der y-Richtung erstreckt. Das Substrat 101 kann ein Halbleitermaterial beinhalten, z. B. einen Halbleiter der Gruppe IV, einen Verbindungshalbleiter der Gruppe III-V oder einen Verbindungshalbleiter der Gruppe II-VI. Ein Halbleiter der Gruppe IV kann z. B. Silizium, Germanium, Silizium-Gallium oder dergleichen beinhalten. Das Substrat 101 kann z. B. als ein Bulk-Wafer, eine Epitaxialschicht, eine Silicon-on-Insulator- (SOI-) Schicht oder eine Semiconductor-on-Insulator- (SeOI-) Schicht oder dergleichen bereitgestellt sein.
  • Die Gate-Schichten 130 können vertikal auf das Substrat 101 gestapelt sein, und die Gate-Schichten 130 und die Zwischenschichtisolierschichten 120 können in der Stapelstruktur GS enthalten sein. Die Gate-Schichten 130 können eine untere Gate-Schicht 130L, die ein Gate eines Masse-Auswahltransistors darstellt, Speicher-Gate-Schichten 130M, die eine Mehrzahl von Speicherzellen darstellen, und obere Gate-Schichten 130U beinhalten, die ein Gate eines Ketten-Auswahltransistors darstellen. Die Anzahl der Speicher-Gate-Schichten 130M, die Speicherzellen darstellen, können gemäß einer Kapazität der Halbleitervorrichtung 100 bestimmt werden. In beispielhaften Ausführungsformen kann die Anzahl von jeweils der oberen und unteren Gate-Schichten 130U und 130L, die einen Ketten-Auswahltransistor und einen Masse-Auswahltransistor darstellen, eins oder zwei betragen, und eine jede von den oberen und unteren Gate-Schichten 130U und 140L kann eine Struktur aufweisen, die mit einer Struktur von einer jeweiligen von den Speicherzellen bildenden Gate-Schichten 130 identisch ist oder sich von dieser unterscheidet. Zudem können in beispielhaften Ausführungsformen die Gate-Schichten 130 auch eine Gate-Schicht 130 beinhalten, die in einem oberen Abschnitt der oberen Gate-Schichten 130U angeordnet ist, die den Ketten-Auswahltransistor und einen Erase-Transistor bilden, der für eine Erase-Operation unter Verwendung eines gateinduzierten Drainleck- (GIDL-) Mechanismus verwendet wird. Ein Abschnitt der Gate-Schichten 130, zu den oberen und unteren Gate-Schichten 130U und 130L benachbarte Speicher-Gate-Schichten 130M können z. B. als Dummy-Gate-Schichten konfiguriert sein.
  • Die Gate-Schichten 130 können vertikal auf das Substrat 101 gestapelt und voneinander beabstandet sein, und können durch die sich in die y-Richtung erstreckenden Trennungsbereiche SR in der x-Richtung voneinander getrennt sein. Die Gate-Schichten 130, die zwischen einem Paar von Trennungsbereichen SR angeordnet sind, können einen einzelnen Speicherblock bilden, jedoch ist eine beispielhafte Ausführungsform des Speicherblocks nicht darauf beschränkt. Ein Abschnitt der Gate-Schichten 130, z. B. jede von den Speicher-Gate-Schichten 130M, kann eine einzelne Schicht in einem einzelnen Speicherblock bilden.
  • Wie in 3A dargestellt, können die Gate-Schichten 130 z. B. leitfähige Gate-Schichten 135 und dielektrische Gate-Schichten 132 beinhalten, die die leitfähigen Gate-Schichten 135 umgeben. In einem anderen Beispiel müssen die Gate-Schichten 130 keine dielektrischen Gate-Schichten 132 beinhalten und können nur die leitfähigen Gate-Schichten 135 beinhalten. Die leitfähigen Gate-Schichten 135 können z. B. ein Metallmaterial, z. B. Wolfram (W), beinhalten. In einem anderen Beispiel können die leitfähigen Gate-Schichten 135 ein polykristallines Silizium- oder ein Metallsilizidmaterial beinhalten. In beispielhaften Ausführungsformen können die leitfähigen Gate-Schichten 135 zudem eine Diffusionssperre auf einer externen Seite beinhalten, und die Diffusionssperre kann z. B. Wolframnitrid (WN), Tantalnitrid (TaN), Titannitrid (TiN) oder Kombinationen daraus beinhalten. Die dielektrischen Gate-Schichten 132 können Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxinitrid (SiON), ein High-k-Material oder Kombinationen daraus beinhalten. Ein High-K-Material kann sich auf ein dielektrisches Material mit einer dielektrischen Konstante beziehen, die höher ist als die von Siliziumoxid (SiO2). Ein High-K-Material kann z. B. eines sein aus Aluminiumoxid (Al2O3), Tantaloxid (Ta2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Zirkonoxid (ZrO2), Zirkonsiliziumoxid (ZrSixOy), Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSixOy), Lanthanoxid (La2O3), Lanthanaluminiumoxid (LaAlxOy), Lanthanhafniumoxid (LaHfxOy), Hafniumaluminiumoxid (HfAlxOy) und Praseodymiumoxid (PF2O3).
  • Die Zwischenschichtisolierschichten 120 können zwischen den Gate-Schichten 130 angeordnet sein. Die Zwischenschichtisolierschichten 120 können zudem, ähnlich zu den Gate-Schichten 130, in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats 101 beabstandet sein. Die Zwischenschichtisolierschichten 120 können ein Isoliermaterial beinhalten, z. B. Siliziumoxid oder Siliziumnitrid. Die Zwischenschichtisolierschichten 120 können im Wesentlichen ebene obere und untere Oberflächen aufweisen. In den Trennungsbereichen SR können Seitenoberflächen der Zwischenschichtisolierschichten 120 koplanar mit den Seitenoberflächen der Gate-Schichten 130 sein, jedoch ist eine beispielhafte Ausführungsform derselben nicht darauf beschränkt. In einer beispielhaften Ausführungsform können die Seitenoberflächen der Zwischenschichtisolierschichten 120 so ausgebildet sein, dass sie in Richtung auf die Trennungsbereiche SR von den Seitenoberflächen der Gate-Schichten 130 vorstehen.
  • Die ersten und zweiten horizontalen leitfähigen Schichten 104 und 105 können auf einer oberen Oberfläche des Substrats 101 gestapelt sein. Zumindest ein Abschnitt der ersten und zweiten horizontalen leitfähigen Schichten 104 und 105 kann als eine gemeinsame Source-Leitung der Halbleitervorrichtung 100 dienen und kann zusammen mit dem Substrat 101 als eine gemeinsame Source-Leitung fungieren. Die erste horizontale leitfähige Schicht 104 kann mit der Kanalschicht 140 auf einem Umfang der Kanalstrukturen CH direkt verbunden sein. Die erste horizontale leitfähige Schicht 104 kann ein abgerundetes Ende oder eine abgerundete Seitenoberfläche aufweisen, die zu der Kanalschicht 140 hin gekrümmt ist. Die vorstehend beschriebene Struktur kann so geformt sein, da ein Abschnitt der zweiten horizontalen Opferschicht 112 zusammen mit Opferschichten 180 in einem nachstehend unter Bezugnahme auf 12B unten erläuterten Herstellungsvorgang oxidiert werden kann. In beispielhaften Ausführungsformen kann die erste horizontale leitfähige Schicht 104 eine plane Seitenoberfläche aufweisen.
  • Die ersten und zweiten horizontalen leitfähigen Schichten 104 und 105 können ein Halbleitermaterial, z. B. ein polykristallines Silizium, beinhalten. In diesem Fall kann zumindest die erste horizontale leitfähige Schicht 104 als eine dotierte Schicht konfiguriert sein, und die zweite horizontale leitfähige Schicht 105 kann eine dotierte Schicht oder eine Schicht sein, die Verunreinigungen beinhaltet, die von der ersten horizontalen leitfähigen Schicht 104 eindiffundiert sind.
  • Jede von den Kanalstrukturen CH kann eine einzelne Speicherzellenfolge bilden und kann so angeordnet sein, dass sie Zeilen und Spalten auf dem Substrat 101 bildet, und können voneinander beabstandet sein. Die Kanalstrukturen CH können in einem Gittermuster oder in einem Zickzackmuster in einer Richtung angeordnet sein. Die Kanalstrukturen CH können jeweils z. B. eine zylindrische Form und eine geneigte Seitenoberfläche aufweisen, so dass ein Breite von einer jeweiligen der Kanalstrukturen CH gemäß einem Aspektverhältnis zu dem Substrat 101 hin abnimmt. Die jeweiligen Kanalstrukturen CH können die ersten dielektrischen Schichten 142, die elektrischen Ladungsspeicherschichten 144, die zweiten dielektrischen Schichten 146, die Kanalschicht 140, eine Kanalisolierschicht 150 und ein Kanal-Pad 155 beinhalten, die ein Kanalloch CHH füllen. In den nachstehenden Figuren ist eine Dicke von einer jeweiligen von der ersten dielektrischen Schicht 142, den elektrischen Ladungsspeicherschichten 144, den zweiten dielektrischen Schichten 146 und der Kanalschicht 140 beispielhaft angegeben und nicht darauf beschränkt.
  • Die Kanalschicht 140 kann so geformt sein, dass sie die Form eines Rings aufweist und die darin angeordnete Kanalisolierschicht 150 umgibt, jedoch ist eine beispielhafte Ausführungsform derselben nicht darauf beschränkt. In einer beispielhaften Ausführungsform kann die Kanalschicht 140 die Form einer Säule, z. B. eine zylindrische oder eine prismatische Form, aufweisen. Die Kanalschicht 140 kann mit der ersten horizontalen leitfähigen Schicht 104 in einem unteren Abschnitt verbunden sein. Die Kanalschicht 140 kann ein Halbleitermaterial beinhalten, z. B. ein polykristallines Silizium oder ein einkristallines Silizium, wobei das Halbleitermaterial z. B. ein undotiertes Material oder ein p- oder n-Verunreinigungen beinhaltendes Material sein kann. Die Kanalstrukturen CH, die auf einer linearen Linie in der x-Richtung zwischen einem Paar der Trennungsbereiche SR angeordnet sind, können mit unterschiedlichen Bitleitungen gemäß einer Anordnung einer mit dem Kanal-Pad 155 verbundenen, oberen Verdrahtungsstruktur verbunden sein.
  • Die ersten dielektrischen Schichten 142 können jeweils zwischen den elektrischen Ladungsspeicherschichten 144 und den Gate-Schichten 130 auf Seitenoberflächen der Gate-Schichten 130 angeordnet sein, können zwischen den vertikal zueinander benachbarten Gate-Schichten 130 voneinander getrennt sein und können als eine Mehrzahl von Schichten in einer einzelnen Kanalstruktur CH angeordnet sein. Wie in 3A dargestellt, kann jede erste dielektrische Schicht 142 z. B. zwischen einer lateralen Seite einer jeweiligen Gate-Schicht 130 und einer entsprechenden elektrischen Ladungsspeicherschicht 144 positioniert sein, während zwei entlang der z-Richtung zueinander benachbarte erste dielektrische Schichten 142 voneinander beabstandet sein können, z. B. um einen Abschnitt einer Zwischenschichtisolierschicht 120 und einen Abschnitt der zweiten dielektrischen Schicht 146 vollständig voneinander getrennt (oder unterbrochen) sein können. Die ersten dielektrischen Schichten 142 können so geformt sein, dass sie in die Kanallöcher CHH vorstehen. Dementsprechend kann ein Abstand von den Seitenoberflächen der Zwischenschichtisolierschichten 120 zu einer Mittelachse der Kanallöcher CHH größer sein als ein Abstand von den Seitenoberflächen der ersten dielektrischen Schichten 142, die den elektrische Ladungsspeicherschichten 144 gegenüberliegen, zu einer Mittelachse der Kanallöcher CHH.
  • Im Einzelnen kann in der ersten dielektrischen Schicht 142 eine erste Oberfläche SS1, d. h. eine Oberfläche, die den Gate-Schichten 130 gegenüberliegt, in z. B. die Gate-Schicht 130 direkt berühren, z. B. kann die erste dielektrische Schicht 142 die dielektrische Gate-Schicht 132 von der Gate-Schicht 130 berühren. Eine zweite Oberfläche SS2, d. h. eine der Kanalschicht 140 gegenüberliegende Oberfläche, kann eine abgerundete Form aufweisen, die zu einer Mittelachse der Kanalstruktur CH oder der Kanalschicht 140 hin gekrümmt ist, und kann z. B. die elektrischen Ladungsspeicherschichten 144 direkt berühren. In der ersten dielektrischen Schicht 142 können eine obere Oberfläche und eine untere Oberfläche zwischen der ersten Oberfläche SS1 und der zweiten Oberfläche SS2 die zweite dielektrische Schicht 146 berühren. Die obere Oberfläche und die untere Oberfläche können sich im Wesentlichen parallel zu einer oberen Oberfläche des Substrats 101 erstrecken oder können zusammen mit der zweiten Oberfläche SS2 eine abgerundete Form aufweisen. Die erste Oberfläche SS1 kann nicht koplanar mit den Seitenoberflächen der Zwischenschichtisolierschichten 120 sein, und kann von den Seitenoberflächen der Zwischenschichtisolierschichten 120 zu den Gate-Schichten 130 hin verschoben sein, jedoch ist eine beispielhafte Ausführungsform derselben nicht darauf beschränkt. Dementsprechend kann ein Abschnitt der ersten dielektrischen Schichten 142 so konfiguriert sein, dass er die Zwischenschichtisolierschichten 120 in einer Draufsicht oder in der z-Richtung überlappt.
  • Die ersten dielektrischen Schichten 142 können nur begrenzt auf den Seitenoberflächen der Gate-Schichten 130 angeordnet sein, so dass die ersten dielektrischen Schichten 142 sich nicht zu den Seitenoberflächen der Zwischenschichtisolierschichten 120 erstrecken können, z. B. können die ersten dielektrischen Schichten 142 keine Oberflächen der der Kanalschicht 140 gegenüberliegenden Zwischenschichtisolierschichten 120 überlappen. Dementsprechend kann eine erste maximale Länge L1 der ersten dielektrischen Schicht 142 in der z-Richtung mit einer dritten maximalen Länge L3 der Gate-Schicht 130 in der z-Richtung identisch oder kleiner als dieselbe sein. Eine beispielhafte Ausführungsform derselben ist jedoch nicht darauf beschränkt.
  • Wie in 3B dargestellt ist, kann z. B. die Gate-Schicht 130 in der z-Richtung vergrößert sein. In diesem Fall kann die Gate-Schicht 130 eine fünfte maximale Länge L5 aufweisen, die größer ist als die dritte maximale Länge L3, und von den Zwischenschichtisolierschichten 120 kann jede eine sechste maximale Länge L6 aufweisen, die kleiner ist als eine vierte maximale Länge L4, die in 3A dargestellt ist. In der in 3B dargestellten beispielhaften Ausführungsform kann die erste maximale Länge L1 der ersten dielektrischen Schicht 142 kleiner sein als die fünfte maximale Länge L5 der Gate-Schicht 130. Dementsprechend kann zumindest ein Abschnitt der oberen Oberflächen und der unteren Oberflächen der ersten dielektrischen Schichten 142 die Gate-Schicht 130 berühren. Zudem kann die erste Oberfläche SS1 eine abgerundete Form aufweisen, die zu der Gate-Schicht 130 hin gekrümmt ist, jedoch ist eine beispielhafte Ausführungsform derselben nicht darauf beschränkt. In der nachstehend beschriebenen beispielhaften Ausführungsform können die Gate-Schichten 130 sich in die z-Richtung ausdehnen, wie in 3B gezeigt ist, und dementsprechend kann eine Form der ersten dielektrischen Schicht 142, die die Gate-Schicht 130 berührt, teilweise verändert werden.
  • Die ersten dielektrischen Schichten 142 können z. B. ein Siliziumoxid (SiO2), ein Siliziumnitrid (Si3N4), ein Siliziumoxinitrid (SiON), ein High-k-Material oder Kombinationen aus denselben beinhalten. Die ersten dielektrischen Schichten 142 können ein Material beinhalten, das sich von einem Material der dielektrischen Gate-Schichten 132 unterscheidet. Die ersten dielektrischen Schichten 142 können z. B. ein Siliziumoxid (SiO2) beinhalten, und die dielektrischen Gate-Schichten 132 können ein Aluminiumoxid (Al2O3) beinhalten.
  • Die elektrischen Ladungsspeicherschichten 144 können zwischen der ersten dielektrischen Schicht 142 und der zweiten dielektrischen Schicht 146 auf der zweiten Oberfläche SS2 der ersten dielektrischen Schicht 142 angeordnet sein, können zwischen den vertikal zueinander benachbarten Gate-Schichten 130 voneinander getrennt sein und können als eine Mehrzahl von Schichten in einer einzelnen Kanalstruktur CH angeordnet sein. Die elektrischen Ladungsspeicherschichten 144 können voneinander in den Zwischenschichtisolierschichten 120 beabstandet sein und können in zumindest einem anderen Abschnitt der zweiten Oberfläche SS2 als den oberen und unteren Oberflächen der ersten dielektrischen Schicht 142 angeordnet sein, z. B. kann jede elektrische Ladungsspeicherschicht 144 konform mit der zweiten Oberfläche SS2 sein. Dementsprechend kann eine Oberfläche von einer jeweiligen der elektrischen Ladungsspeicherschichten 144, die der Kanalschicht 140 gegenüberliegen, eine abgerundete Form aufweisen, die zu einer Mittelachse der Kanalstruktur CH hin oder zu der Kanalschicht 140 hin gekrümmt ist, und kann die zweite dielektrische Schicht 146 berühren. Jede elektrische Ladungsspeicherschicht 144 kann vollständig durch die ersten dielektrischen Schichten 142 und die zweite dielektrische Schicht 146 umgeben, z. B. eingeschlossen, sein. Wie in 3B dargestellt, können zwei elektrische Ladungsspeicherschichten 144, die entlang der z-Richtung zueinander benachbart sind, durch einen Abschnitt der zweiten dielektrischen Schicht 146 voneinander beabstandet, z. B. vollständig getrennt, sein.
  • Jede elektrische Ladungsspeicherschicht 144 kann eine zweite maximale Länge L2 in der z-Richtung, die z. B. zwischen einander gegenüberliegenden Kanten entlang einer geraden Linie in der z-Richtung gemessen wird, aufweisen, und die zweite maximale Länge L2 kann größer sein als die erste maximale Länge L1 der ersten dielektrischen Schicht 142. Die zweite maximale Länge L2 kann größer sein als die dritte maximale Länge L3 der Gate-Schicht 130. Die elektrische Ladungsspeicherschicht 144 kann als eine elektrische Ladungseinfangschicht oder eine leitfähige Floating-Gate-Schicht konfiguriert sein. Wenn die elektrische Ladungsspeicherschicht 144 eine elektrische Ladungseinfangschicht ist, kann die elektrische Ladungsspeicherschicht 144 aus Siliziumnitrid gebildet sein. Die elektrische Ladungsspeicherschicht 144 kann erste und zweite Schichten 144A und 144B beinhalten, die auf der ersten dielektrischen Schicht 142 aufeinanderfolgend angeordnet sind. Die ersten und zweiten Schichten 144A und 144B können die gleiche Zusammensetzung und/oder Eigenschaften oder eine unterschiedliche Zusammensetzung und/oder Eigenschaften beinhalten. Die erste Schicht 144A kann z. B. eine Zusammensetzung aus Si3N4 und die zweite Schicht 144B kann eine Zusammensetzung aufweisen, die reicher an Si oder N ist als Si3N4. In beispielhaften Ausführungsformen kann jedoch eine Schnittfläche zwischen den ersten und zweiten Schichten 144A und 144B, die in den elektrischen Ladungsspeicherschichten 144 beinhaltet sind, in einem Elektronenmikroskop oder dergleichen nicht deutlich sichtbar sein.
  • Die zweite dielektrische Schicht 146 kann zwischen den elektrischen Ladungsspeicherschichten 144 und der Kanalschicht 140 auf den elektrischen Ladungsspeicherschichten 144 angeordnet sein. Die zweite dielektrische Schicht 146 kann zwischen den vertikal zueinander benachbarten Gate-Schichten 130 verbunden sein und kann als eine einzelne Schicht in einer einzelnen Kanalstruktur CH angeordnet sein. Die zweite dielektrische Schicht 146 kann die Zwischenschichtisolierschichten 120, die ersten dielektrischen Schichten 142 und die elektrischen Ladungsspeicherschichten 144 bedecken und kann zwischen den elektrischen Ladungsspeicherschichten 144 und der Kanalschicht 140 angeordnet sein. Die zweite dielektrische Schicht 146 kann z. B. einen Abschnitt von den oberen Oberflächen und den unteren Oberflächen der ersten dielektrischen Schichten 142 in einem oberen Abschnitt und einem unteren Abschnitt von einer jeweiligen von den ersten dielektrischen Schichten 142 berühren. Die zweite dielektrische Schicht 146 kann Seitenoberflächen der Zwischenschichtisolierschichten 120 zwischen den Gate-Schichten 130 berühren. In der zweiten dielektrischen Schicht 146 kann eine die Kanalschicht 140 berührende Seitenoberfläche eine abgerundete Form aufweisen, die zu der Kanalschicht 140 hin gekrümmt ist. Die zweite dielektrische Schicht 146 kann sich z. B. kontinuierlich entlang einer Gesamttiefe einer jeweiligen Kanalstruktur CH erstrecken, so dass sie Oberflächen der Zwischenschichtisolierschichten 120 und der elektrischen Ladungsspeicherschichten 144, die der Kanalstruktur CH gegenüberliegen, konform bedeckt.
  • Die zweite dielektrische Schicht 146 kann eine elektrische Ladung zu den elektrischen Ladungsspeicherschichten 144 tunneln. Die zweite dielektrische Lage 146 kann z. B. ein Siliziumoxid (SiO2), ein Siliziumnitrid (Si3N4), ein Siliziumoxinitrid (SiON) oder Kombinationen daraus beinhalten.
  • Das Kanal-Pad 155 kann eine obere Oberfläche der Kanalisolierschicht 150 bedecken und kann mit der Kanalschicht 140 elektrisch verbunden sein. Das Kanal-Pad 155 kann z. B. ein dotiertes polykristallines Silizium beinhalten.
  • Dementsprechend können in den Kanalstrukturen CH die elektrischen Ladungsspeicherschichten 144 zwischen den vertikal zueinander benachbarten Gate-Schichten 130 voneinander getrennt sein, so dass eine Verschlechterung von elektrischen Eigenschaften, z. B. eine Verschlechterung von Datenspeicherungseigenschaften, die durch eine Ladungsausbreitung verursacht wird, verhindert werden kann. Zudem können durch Ausbilden der elektrischen Ladungsspeicherschichten 144 unter Verwendung eines optimierten Herstellungsverfahrens die ersten dielektrischen Schichten 142 und die zweiten dielektrischen Schichten 146 so konfiguriert sein, dass sie die elektrischen Ladungsspeicherschichten 144 umgeben.
  • Die Trennungsbereiche SR können die Gate-Schichten 130 und die Zwischenschichtisolierschichten 120 zwischen den Kanalschichten 140 durchdringen und sich in der y-Richtung erstrecken und können mit dem Substrat 101 verbunden sein. Die Trennungsisolierschichten 110 können in den Trennungsbereichen SR angeordnet sein. Die Trennungsbereiche SR können eine Form aufweisen, in der eine Breite von einem jeweiligen der Trennungsbereiche SR zum Substrat 101 hin aufgrund eines relativ hohen Aspektverhältnisses abnehmen kann, jedoch ist eine beispielhaften Ausführungsform derselben nicht darauf beschränkt. Die Trennungsbereiche SR können jeweils eine SeitenOberfläche senkrecht zu einer oberen Oberfläche des Substrats 101 aufweisen. Die Trennungsisolierschichten 110 können ein Isoliermaterial, z. B. Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid, beinhalten. In beispielhaften Ausführungsformen können die Trennungsbereiche SR ferner eine leitfähige Schicht aufweisen, die in der Trennungsisolierschicht 110 angeordnet ist, wobei die leitfähige Schicht mit den ersten und zweiten horizontalen leitfähigen Schichten 104 und 105 und/oder dem Substrat 101 elektrisch verbunden sein kan.
  • Die Zellbereichs-Isolierschicht 190 kann auf der Stapelstruktur GS der Gate-Schichten 130 angeordnet sein und kann ein Isoliermaterial, z. B. Siliziumoxid, Siliziumnitrid oder dergleichen, beinhalten.
  • 4A bis 4C sind schematische Vergrößerungsansichten, die einen Abschnitt einer Halbleitervorrichtung darstellen, der einem Bereich „A“ in 2 entspricht.
  • Bezugnehmend auf 4A können in einer Halbleitervorrichtung 100a erste dielektrische Schichten 142a erste Schichten 142a auf Seitenoberflächen der Gate-Schichten 130 und eine zweite Schicht 142B auf einer jeweiligen von den Seitenoberflächen der ersten Schichten 142A beinhalten. Die ersten Schichten 142A können nur auf den Seitenoberflächen der Gate-Schichten 130, ähnlich zu der unter Bezugnahme auf 1 bis 3B beschriebenen, ersten dielektrischen Schicht 142 angeordnet sein. Die zweite Schicht 142B kann als eine einzelne, z. B. durchgehende, Schicht auf einer jeweiligen von den Seitenoberflächen der ersten Schichten 142A und den Zwischenschichtisolierschichten 120 angeordnet sein. Die zweite Schicht 142B kann eine Dicke aufweisen, die geringer ist als eine Dicke von einer jeweiligen von den ersten Schichten 142A in der x-Richtung, wobei eine beispielhafte Ausführungsform derselben nicht darauf beschränkt ist. Da erste dielektrische Schichten 142a auch die zweite Schicht 142B beinhalten, verringert sich die Wahrscheinlichkeit, dass die elektrischen Ladungsspeicherschichten 144 und eine zweite dielektrische Schicht 146 in einem unter Bezugnahme auf 12I unten beschrieben Vorgang zum Entfernen von Opferschichten 180 beschädigt werden.
  • Bezugnehmend auf 4B kann in einer Halbleitervorrichtung 100b eine Länge von einer jeweiligen der ersten dielektrischen Schichten 142b, die die Zwischenschichtisolierschichten 120 in der z-Richtung überlappen, d. h. eine Länge eines Bereichs in der x-Richtung, der zwischen den Zwischenschichtisolierschichten 120 erweitert ist, relativ lang sein, womit sie sich von der in 3A und 3B dargestellten beispielhaften Ausführungsform unterscheidet. Zudem kann jede von den ersten dielektrischen Schichten 142b eine Länge aufweisen, die sich in der z-Richtung in einem in ein Kanalloch CHH vorstehenden Bereich nach oben und nach unten ausdehnt. Dementsprechend können die ersten dielektrischen Schichten 142b die Zwischenschichtisolierschichten 120 teilweise berühren.
  • Die Gate-Schichten 130 können z. B. eine siebente Länge L7 aufweisen, die kürzer ist als die in 3A dargestellte dritte Länge L3, und dementsprechend kann eine jeweilige von den Zwischenschichtisolierschichten 120 eine achte Länge L8 aufweisen, die länger ist als die vierte Länge L4. In diesem Fall kann z. B. eine minimale Länge zwischen den ersten dielektrischen Schichten 142b, die vertikal benachbart zueinander sind, eine neunte Länge L9 sein, und die neunte Länge L9 kann mit der vierten Länge L4, die in 3A dargestellt ist, im Wesentlichen identisch sein. In der Halbleitervorrichtung 100b kann eine jeweilige von den Zwischenschichtisolierschichten 120 eine erhöhte Dicke aufweisen, so dass eine Stabilität der Stapelstruktur Gs in einem Herstellungsvorgang verbessert sein kann, wobei eine Form von einer jeweiligen der ersten dielektrischen Schichten 142b derart angepasst werden kann, dass ein Abstand zwischen den ersten dielektrischen Schichten 142b gewahrt bleibt, wodurch elektrische Eigenschaften der Halbleitervorrichtung 100b sichergestellt sind.
  • Bezugnehmend auf 4C kann in einer Halbleitervorrichtung 100c ein Abschnitt von Gate-Schichten 130c in ein Kanalloch CHH vorstehen, und dementsprechend können erste dielektrische Schichten 142c so konfiguriert sein, dass sie die Enden der Gate-Schichten 130c umgeben. In beispielhaften Ausführungsformen kann ein Abrundungsgrad der Enden der Gate-Schichten 130c variiert werden.
  • 5A und 5B sind eine schematische Querschnittansicht, die eine Halbleitervorrichtung darstellt bzw. eine schematische Vergrößerungsansicht eines Bereichs „B“ in 5A.
  • Bezugnehmend auf 5A und 5B kann in der Kanalstruktur CH einer Halbleitervorrichtung 100d eine erste Schicht 144Ad von einer jeweiligen von den elektrischen Ladungsspeicherschichten 144d zwischen den vertikal zueinander benachbarten Gate-Schichten 130 verbunden sein und kann als eine einzelne Schicht in einer einzelnen Kanalstruktur CH angeordnet sein. Dementsprechend kann die erste Schicht 144Ad sich zu den Seitenoberflächen der Zwischenschichtisolierschichten 120 erstrecken und kann die Zwischenschichtisolierschichten 120 berühren. Zweite Schichten 144B können auf einem Abschnitt von einer Seitenoberfläche der ersten Schicht 144Ad angeordnet sein, so dass sie zwischen den vertikal zueinander benachbarten Gate-Schichten 130 voneinander getrennt sind. Dementsprechend können erste dielektrische Schichten 142 durch die Gate-Schichten 130, die Zwischenschichtisolierschichten 120 und die erste Schicht 144Ad umgeben sein.
  • Eine Dicke der ersten Schicht 144Ad in der x-Richtung kann geringer sein als eine Dicke der zweiten Schicht 142B oder im Wesentlichen mit dieser identisch sein. In beispielhaften Ausführungsformen kann eine Schnittfläche zwischen der ersten Schicht 144Ad und der zweiten Schicht 142B unter einem Elektronenmikroskop eventuell nicht deutlich erkennbar sein, aber selbst in diesem Fall kann eine Dicke T1 von einer jeweiligen der elektrischen Ladungsspeicherschichten 144d auf Seitenoberflächen der Zwischenschichtisolierschichten 120 geringer sein als eine Dicke T2 von einer jeweiligen der elektrischen Ladungsspeicherschichten 144d auf den Seitenoberflächen der ersten dielektrischen Schichten 142.
  • Die Kanalstruktur CH kann ferner Zwischenisolierschichten 145 beinhalten, die zwischen der ersten Schicht 144Ad und der zweiten dielektrischen Schicht 146 auf Seitenoberflächen der Zwischenschichtisolierschichten 120 angeordnet sind. Die Zwischenisolierschichten 145 können die erste Schicht 144Ad und die zweite dielektrische Schicht 146 berühren und zudem die Enden der zweiten Schichten 144B berühren. Dementsprechend kann jede zweite Schicht 144B durch die erste Schicht 144Ad, die Zwischenisolierschichten 145 und die zweite dielektrische Schicht 146 umgeben sein. Die Zwischenisolierschicht 145 kann ein Material beinhalten, dass sich von einem Material der ersten Schicht 144Ad unterscheidet, und kann eine Isolierschicht, z. B. Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid, beinhalten. Die Zwischenisolierschicht 145 kann das gleiche Material wie ein Material der ersten dielektrischen Schichten 142 beinhalten, wobei jedoch eine beispielhafte Ausführungsform derselben nicht darauf beschränkt ist.
  • 6A und 6B sind jeweils eine schematische Querschnittansicht, die eine Halbleitervorrichtung darstellt, und eine Vergrößerungsansicht von Bereich „C“ in 6A.
  • Bezugnehmend auf 6A und 6B können in der Kanalstruktur CH von einer Halbleitervorrichtung 00e zweite Schichten 144Be von einer elektrischen Ladungsspeicherschicht 144c so konfiguriert sein, dass sie jeweils Enden der ersten Schichten 144A umschließen. Dementsprechend können die ersten Schichten 144A durch die erste dielektrische Schicht 142 umgeben sein, und die zweite Schicht 144Be kann die erste Schicht 144A, die erste dielektrische Schicht 142 und die zweite dielektrische Schicht 146 berühren.
  • 7A und 7B sind jeweils eine schematische Querschnittansicht, die eine Halbleitervorrichtung darstellt, und eine Vergrößerungsansicht von einem Bereich „D“ in 7A.
  • Bezugnehmend auf 7A und 7B können in der Kanalstruktur CH von einer Halbleitervorrichtung 100f elektrische Ladungsspeicherschichten 144f jeweils auf Seitenoberflächen der ersten dielektrischen Schichten 142 angeordnet sein. Zudem kann jede von den Seitenoberflächen der elektrischen Ladungsspeicherschichten 144f, die die zweite dielektrische Schicht 146 berühren, eine relativ plane Form aufweisen, und die die zweite dielektrische Schicht 146 berührende Seitenoberfläche kann eine Fläche aufweisen, die größer ist als eine jeweilige von den Seitenoberflächen, die die ersten dielektrischen Schichten 142 berühren. Dementsprechend können die elektrischen Ladungsspeicherschichten 144f geneigte obere und untere Oberflächen aufweisen, wobei die Formen der geneigten oberen und unteren Oberflächen in beispielhaften Ausführungsformen variieren können.
  • 8A und 8B sind schematische Vergrößerungsansichten von Halbleitervorrichtungen, die einem Bereich „D“ in 7A entsprechen.
  • Bezugnehmend auf 8A kann in der Kanalstruktur CH von einer Halbleitervorrichtung 100g eine jeweilige von den elektrischen Ladungsspeicherschichten 144f die gleiche Form aufweisen wie in der in 7A und 7B dargestellten beispielhaften Ausführungsform, wobei ein Abschnitt der Gate-Schichten 130c so konfiguriert sein kann, das er in das Kanalloch CHH vorsteht und sich in das Kanalloch CHH wie in 4C erstreckt. Dementsprechend können die ersten dielektrischen Schichten 142c so konfiguriert sein, dass sie Abschnitte von Enden der Gate-Schichten 130c wie in 4C umgeben.
  • Zudem kann die Kanalstruktur CH Luftspalte AG aufweisen, die in der zweiten dielektrischen Schicht 146 ausgebildet sind. Wenn eine Dicke von einer jeweiligen der ersten dielektrischen Schichten 142c und der elektrischen Ladungsspeicherschichten 144f in der x-Richtung relativ groß ist, oder eine Dicke von einer jeweiligen der Zwischenschichtisolierschichten 120 in der z-Richtung relativ gering ist, können die Luftspalte AG in der zweiten dielektrischen Schicht 146 ausgebildet werden, wenn diese zweite dielektrische Schicht 146 gebildet wird. Eine Form und ein Anordnungsbereich von einem jeweiligen der Luftspalte AG musst nicht auf die in der Figur dargestellten Beispiele beschränkt sein, und die Luftspalte AG können auch auf andere beispielhafte Ausführungsformen abhängig von einer Beziehung zwischen den Dicken angewendet werden.
  • Bezugnehmend auf 8B kann in der Kanalstruktur CH einer Halbleitervorrichtung 100hk ein Abschnitt von den Gate-Schichten 130 so konfiguriert sein, dass er in das Kanalloch CHH vorsteht. Dementsprechend kann ein Abstand zwischen Seitenoberflächen der Zwischenschichtisolierschichten 120 und einer Mittelachse des Kanallochs CHH größer sein als ein Abstand zwischen Seitenoberflächen der Gate-Schichten 130 und der Mittelachse des Kanallochs CHH. Zudem kann eine erste dielektrische Schicht 142h zwischen den vertikal zueinander benachbarten Gate-Schichten 130 verbunden sein und kann als eine einzelne Schicht in einer einzelnen Kanalstruktur CH angeordnet sein.
  • Elektrische Ladungsspeicherschichten 144h können auf einer Seitenoberfläche der ersten dielektrischen Schicht 142h in einem Bereich angeordnet sein, in dem die erste dielektrische Schicht 142h zu der Mittelachse des Kanallochs CHH hin vorsteht. Dementsprechend können die elektrischen Ladungsspeicherschichten 144h auf einer jeweiligen der Seitenoberflächen der Gate-Schicht 130 angeordnet sein und können eine Länge aufweisen, die größer ist als eine in der z-Richtung verlaufende Länge der Gate-Schicht 130. Die zweite dielektrische Schicht 146 kann die erste dielektrische Schicht 142h und die elektrischen Ladungsspeicherschichten 144h bedecken. Die zweite dielektrische Schicht 146 kann einen gekrümmten Abschnitt aufweisen, der den elektrischen Ladungsspeicherschichten 144h entspricht, jedoch ist eine beispielhafte Ausführungsform nicht darauf beschränkt. Die zweite dielektrische Schicht 146 kann sich im Wesentlichen senkrecht zu einer oberen Oberfläche des Substrats 101 gemäß einer Länge des Vorsprungs von einer jeweiligen der Gate-Schichten 130 und einer Dicke von einer jeweiligen der elektrischen Ladungsspeicherschichten 144h auf planare Art und Weise erstrecken.
  • 9 ist eine schematische Querschnittansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt.
  • Bezugnehmend auf 9 muss eine Halbleitervorrichtung 100i, im Gegensatz zu der Halbleitervorrichtung 100, die in 2 dargestellt ist, keine ersten und zweiten horizontalen leitfähigen Schichten 104 und 105 aufweisen, und kann zudem an den Seitenoberflächen Isolierschichten 106 und Epitaxialschichten 107 beinhalten, die auf unteren Enden der Kanalstrukturen CH angeordnet sind.
  • Die Epitaxialschichten 107 können auf dem Substrat 101 in einem unteren Abschnitt der Kanalstrukturen CH angeordnet sein und können auf Seitenoberflächen von zumindest einer Gate-Schicht 130 angeordnet sein. Die Isolierschichten 106 auf den Seitenoberflächen können zwischen den Epitaxialschichten 107 und der Gate-Schicht 130 angeordnet sein. Die Epitaxialschichten 107 können in einem zurückstehenden Bereich des Substrats 101 angeordnet sein. Eine Höhe von einer jeweiligen der oberen Oberflächen der Epitaxialschichten 107 kann höher sein als eine obere Oberfläche einer zuallerunterst gelegenen unteren Gate-Schicht 130L und kann niedriger sein als eine untere Oberfläche einer Speicher-Gate-Schicht 130M, die über den Epitaxialschichten 107 angeordnet ist, wobei eine beispielhaften Ausführungsform jedoch nicht darauf beschränkt ist. Eine Anordnungsstruktur der Epitaxialschichten 107 ist auch auf die beispielhaften Ausführungsformen anwendbar, die in 4A bis 8, 10 und 11 dargestellt sind.
  • 10 ist eine schematische Querschnittansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt.
  • Bezugnehmend auf 10 kann eine Halbleitervorrichtung 100j erste und zweite Stapelstrukturen GS1 und GS2 beinhalten, in denen jeweils Stapelstrukturen der Gate-Schichten 130 vertikal gestapelt sind, sowie Kanalstrukturen CHj, in denen erste und zweite Kanalstrukturen CH1 und CH2 vertikal gestapelt sind. Die Struktur der Kanalstrukturen CHj kann eingeführt werden mit dem Ziel, die Kanalstrukturen CHj stabil auszubilden, wenn eine relativ hohe Anzahl der gestapelten Gate-Schichten 130 gestapelt wird.
  • Eine obere Zwischenschichtisolierschicht 125 von einer relativ großen Dicke kann auf einem allerobersten Abschnitt der ersten Stapelstrukturen GS1 angeordnet sein. In den Kanalstrukturen CHj sind die ersten Kanalstrukturen CH1 der ersten Stapelstruktur GS1 mit den zweiten Kanal strukturen CH2 der zweiten Stapel struktur GS2 verbunden, und eine jeweilige der Kanalstrukturen CHj kann einen gekrümmten Abschnitt aufgrund eines Unterschieds in der Breite in einem Verbindungsbereich CR aufweisen.
  • In dem Verbindungsbereich CR kann eine elektrische Ladungsspeicherschicht 144 so konfiguriert sein, dass sie zwischen den vertikal zueinander benachbarten Gate-Schichten 130 verbunden ist. Diese Struktur kann ausgebildet werden, weil die Zwischenschichtisolierschicht 145 nicht in dem Verbindungsbereich CR verbleibt, sondern in einem unter Bezugnahme auf 12F beschriebenen Vorgang entfernt wird, da die obere Zwischenschichtisolierschicht 125 mit einer relativ hohen Dicke angeordnet wird. In den beispielhaften Ausführungsformen müssen die elektrischen Ladungsspeicherschichten 144 nicht in dem Verbindungsbereich CR entsprechend einer Dicke der oberen Zwischenschichtisolierschicht 125, einem Durchmesser einer jeweiligen der Kanalstrukturen CHj und eine Dicke einer jeweiligen der Schichten, die in den Kanalstrukturen CHj angeordnet sind, angeordnet sein.
  • Das Kanal-Pad 155 darf nur auf einem oberen Ende der zweiten Kanalstruktur CH2 angeordnet sein. In beispielhaften Ausführungsformen können jedoch jeweils die ersten Kanalstrukturen CH1 und die zweiten Kanalstrukturen CH2 das Kanal-Pad 155 beinhalten, und in diesem Fall kann das Kanal-Pad 155 der ersten Kanalstrukturen CH1 mit der Kanalschicht 140 der zweiten Kanalstrukturen CH2 verbunden sein.
  • 11 ist eine schematische Querschnittansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellt.
  • Bezugnehmend auf 11 kann eine Halbleitervorrichtung 100k einen Speicherzellenbereich CELL und einen vertikal gestapelten peripheren Schaltungsbereich PERI beinhalten. Der Speicherzellenbereich CELL kann auf einem oberen Ende des peripheren Schaltungsbereichs PERI angeordnet sein. Zum Beispiel kann in der Halbleitervorrichtung 100, die in 2 dargestellt ist, der periphere Schaltungsbereich PERI auf dem Substrat 101 in einem nicht dargestellten Bereich angeordnet sein, und in der Halbleitervorrichtung 100i in der beispielhaften Ausführungsform können der Speicherzellenbereich CELL und der periphere Schaltungsbereich PERI vertikal gestapelt sein. In beispielhaften Ausführungsformen kann der Zellenbereich CELL auf einem unteren Ende des peripheren Schaltungsbereichs PERI angeordnet sein. Die Beschreibung des Speicherzellenbereichs CELL kann mit den in 1 bis 3B dargestellten beispielhaften Ausführungsformen identisch sein.
  • Der periphere Schaltungsbereich PERI kann ein Basissubstrat 201, Schaltungsvorrichtungen 220, die auf dem Basissubstrat 201 angeordnet sind, Schaltungskontaktstecker 270 und Schaltungsverdrahtungsleitungen 208 beinhalten.
  • Das Basissubstrat 201 kann eine obere Oberfläche aufweisen, die sich in der x-Richtung und in der y-Richtung erstreckt. In dem Basissubstrat 201 können die Vorrichtungsisolationsschichten derart ausgebildet sein, das ein aktiver Bereich definiert sein kann. Source/Drain-Bereiche 205, die Verunreinigungen beinhalten, können in einem Abschnitt des aktiven Bereichs angeordnet sein. Das Basissubstrat 201 kann ein Halbleitermaterial beinhalten, z. B. eine Halbleiter der Gruppe IV, einen Verbindungshalbleiter der Gruppe III-V oder einen Verbindungshalbleiter der Gruppe II-VI.
  • Die Schaltungsvorrichtungen 220 können einen Planartransistor beinhalten. Die Schaltungsvorrichtungen 220 können jeweils eine dielektrische Schaltungs-Gate-Schicht 222, Abstandsschichten 224 und eine Schaltungs-Gate-Elektrode 225 beinhalten. Die Source/Drain-Bereiche 205 können in dem Basissubstrat 201 auf beiden Seiten der Schaltungs-Gate-Elektrode 225 angeordnet sein.
  • Eine Peripheriebereichs-Isolierschicht 290 kann auf der Schaltungsvorrichtung 220 auf dem Basissubstrat 201 angeordnet sein. Die Schaltungskontaktstecker 270 kann die Peripheriebereichs-Isolierschicht 290 durchdringen und kann mit den Source/Drain-Bereichen 205 verbunden sein. Ein elektrisches Signal kann durch die Schaltungskontaktstecker 270 an die Schaltungsvorrichtung 220 angelegt werden. In einem nicht dargestellten Bereich können die Schaltungskontaktstecker 270 zudem mit der Schaltungs-Gate-Elektrode 225 verbunden sein. Die Schaltungsverdrahtungsleitungen 280 können mit den Schaltungskontaktsteckern 270 verbunden sein und können als eine Mehrzahl von Schichten angeordnet sein.
  • In der Halbleitervorrichtung 100k kann der Peripherieschaltungsbereich PERI hergestellt werden, das Substrat 101 des Speicherzellenbereichs CELL kann in einem oberen Abschnitt des Peripherieschaltungsbereichs PERI angeordnet sein, und der Speicherzellenbereich CELL kann hergestellt sein. Das Substrat 101 kann die gleiche Größe wie eine Größe des Basissubstrats 201 aufweisen, oder es kann eine Größe aufweisen, die kleiner ist als eine Größe des Basissubstrats 201. Der Speicherzellenbereich CELL kann mit dem Peripherieschaltungsbereich PERI in einem nicht dargestellten Bereich verbunden sein. Zum Beispiel kann ein Ende der Gate-Schicht 130 in der y-Richtung mit den Schaltungsvorrichtungen 220 elektrisch verbunden sein. Die beispielhafte Ausführungsform, in der der Speicherzellenbereich CELL und der Peripherieschaltungsbereich PERI vertikal gestapelt sind, ist ebenfalls auf die in 1 bis 10 dargestellten beispielhaften Ausführungsformen anwendbar.
  • 12A bis 12I sind schematische Querschnittansichten, die Stufen in einem Verfahren zum Herstellen der Halbleitervorrichtung in 2 bis 3A darstellen. Die Ansichten in 12A bis 12I entsprechen der Querschnittansicht in 2.
  • Bezugnehmend auf 12A können die ersten und zweiten horizontalen Opferschichten 111 und 112 und die zweite horizontale leitfähige Schicht 105 auf dem Substrat 101 angeordnet werden, woraufhin ein Ausbilden einer Stapelstruktur durch abwechselndes Stapeln von Opferschichten 180 und der Zwischenschichtisolierschichten 120 folgt. Die Kanallöcher CHH können so ausgebildet werden, dass sie die Stapelstruktur durchdringen.
  • Die ersten und zweiten horizontalen Opferschichten 111 und 112 können unterschiedliche Materialien beinhalten und können derart auf das Substrat 101 gestapelt werden, dass die ersten horizontalen Opferschichten 111 oberhalb und unterhalb der zweiten horizontalen Opferschicht 112 angeordnet sein können. Die ersten und zweiten horizontalen Opferschichten 111 und 112 können durch die erste horizontale leitfähige Schicht 104 in einem anschließenden Fertigungsschritt ersetzt werden. Die ersten horizontalen Opferschichten 111 können z. B. aus dem gleichen Material wie ein Material der Zwischenschichtisolierschichten 120 gebildet sein, und die zweite horizontale Opferschicht 112 kann aus dem gleichen Material wie ein Material der Opferschichten 180 gebildet sein. Die zweite horizontale leitfähige Schicht 105 kann auf den ersten und zweiten horizontalen Opferschichten 111 und 112 gestapelt sein.
  • Die Opferschichten 180 und die Zwischenschichtisolierschichten 120 können auf der zweiten horizontalen leitfähigen Schicht 105 abwechselnd gestapelt sein. Die Opferschichten 180 können anhand eines sich daran anschließenden Schritts durch die Gate-Schichten 130 ersetzt werden. Die Opferschichten 180 können aus einem Material gebildet sein, das sich von einem Material von den Zwischenschichtisolierschichten 120 unterscheidet. Die Zwischenschichtisolierschichten 120 können z. B. aus zumindest einem Siliziumoxid oder einem Siliziumnitrid gebildet sein, und die Opferschichten 180 können aus einem sich von einem Material der Zwischenschichtisolierschichten 120 unterscheidenden Material, z. B. einem aus Silizium, Siliziumoxid, Siliziumkarbid und/oder Siliziumnitrid, gebildet sein. In beispielhaften Ausführungsformen dürfen die Dicken der Zwischenschichtisolierschichten 120 nicht identisch sein. Eine allerunterste Zwischenschichtisolierschicht 120 kann z. B. eine relativ geringe Dicke aufweisen, und eine alleroberste Isolierschicht 120 kann eine relativ große Dicke aufweisen. Die Dicken der Zwischenschichtisolierschichten 120 und der Opferschichten 180 und die Anzahl der Zwischenschichtisolierschichten 120 und der Opferschichten 180 können in den in der Figur dargestellten beispielhaften Ausführungsformen variieren. Die Zellbereichs-Isolierschicht 190 kann auf einem obersten Abschnitt angeordnet sein.
  • Die Kanallöcher CHH können durch anisotropisches Ätzen der Opferschichten 180 und der Zwischenschichtisolierschichten 120 ausgebildet und als Löcher geformt werden. Aufgrund einer Höhe der Stapelstruktur dürfen die Seitenwände der Kanallöcher CHH nicht senkrecht zu einer oberen Oberfläche des Substrats 101 sein. Die Kanallöcher CHH können so konfiguriert sein, dass sie in dem Substrat 101 zurückstehend ausgebildet sind.
  • Bezugnehmend auf 12B können die ersten dielektrischen Schichten 142 durch Oxidieren der durch die Kanallöcher CHH freigelegten Opferschichten 180 ausgebildet werden.
  • Die Opferschichten 180 können von einem Bereich, der durch die Kanallöcher CHH freigelegt ist, um eine vorbestimmte Dicke oxidiert werden, und können die ersten dielektrischen Schichten 142 ausbilden. Ein Abschnitt der ersten dielektrischen Schichten 142 kann in die Kanallöcher CHH, z. B. entlang der x-Richtung, vorstehen, und ein weiterer Abschnitt der ersten dielektrischen Schichten 142 kann die Opferschichten 180 aufbrauchen und kann die Zwischenschichtisolierschichten 120 überlappen. In den ersten dielektrischen Schichten 142 ist zu erkennen, dass eine Form der die Opferschichten 180 berührenden Seitenoberflächen plan ist, jedoch ist eine beispielhafte Ausführungsform derselben nicht darauf beschränkt. Abhängig von Verfahrensbedingungen des Oxidationsvorgangs können die Seitenoberflächen so ausgebildet werden, dass sie eine gekrümmte Form aufweisen, zu einer Mittelachse der Kanallöcher CHH hin gekrümmt sind, oder eine konkave Form aufweisen. Zudem kann in diesem Vorgang die zweite horizontale Opferschicht 112, die in einem unteren Abschnitt angeordnet ist, teilweise zusammenoxidiert werden, so dass die erste dielektrische Schicht 142 auf einer Seitenoberfläche der zweiten horizontalen Opferschicht 112 angeordnet werden kann.
  • Die Halbleitervorrichtung 110a in der beispielhaften Ausführungsform, die in 4A dargestellt ist, kann angefertigt werden, indem ferner zweite Schichten 142B auf ersten Schichten 142A angeordnet werden, die in diesem Vorgang den ersten dielektrischen Schichten 142 entsprechen.
  • Bezugnehmend auf 12C kann die erste Schicht 144A auf einer inneren Seitenwand von einem jeweiligen der Kanallöcher CHH ausgebildet sein. Die erste Schicht 144A kann sich entlang von durch die Kanallöcher CHH freigelegten Seitenoberflächen der Zwischenschichtisolierschichten 120 und von Seitenoberflächen der ersten dielektrischen Schichten 142 erstrecken. Die erste Schicht 144A kann so konfiguriert sein, dass sie durch Atomlagenabscheidung (ALD) oder chemische Gasphasenabscheidung (CVD) eine einheitliche Dicke aufweist.
  • Bezugnehmend auf 12D können in den Kanallöchern CHH die Zwischenschichtisolierschichten 145 auf den Zwischenschichtisolierschichten 120 und der ersten Schicht 144A angeordnet sein. Die Zwischenschichtisolierschichten 145 können ausgebildet werden, indem ein Isoliermaterial auf einer inneren Seitenwand von einem jeweiligen der Kanallöcher CHH abgeschieden wird und das Isoliermaterial unter Verwendung eines Trimmvorgangs teilweise entfernt wird, so dass Teilbereiche der ersten Schicht 144A, die in den Kanallöchern CHH nach innen vorstehen, freigelegt werden. Dementsprechend können die Zwischenschichtisolierschichten 145 nicht in Bereichen verbleiben, die sich auf der gleichen Höhe befinden wie die Opferschichten 180, und dürfen z. B. nur in Bereichen verbleiben, die sich auf der gleichen Höhe wie die Zwischenschichtisolierschichten 120 befinden.
  • Bezugnehmend auf 12E können in den Kanallöchern CHH die zweiten Schichten 144B der elektrischen Ladungsspeicherschicht 144 auf der ersten Schicht 144 angeordnet sein, die von den Zwischenschichtisolierschichten 145 freigelegt ist.
  • Die zweiten Schichten 144B dürfen z. B. durch Verwendung eines selektiven Aufwachsvorgangs nicht auf den Zwischenschichtisolierschichten 145 angeordnet werden, so dass die zweiten Schichten 144B nur auf der ersten Schicht 144A angeordnet sein können. Die zweiten Schichten 144B können z. B. nur auf die erste Schicht 144A selektiv aufgewachsen werden, indem ein Source-Gas und ein Reaktanzgas zur Abscheidung gesteuert werden. Die Dicken der zweiten Schichten 144B können so gesteuert werden, dass die zweiten Schichten 144B zwischen den vertikal zueinander benachbarten Opferschichten 180 nicht miteinander verbunden sein können.
  • Die zweiten Schichten 144B können eine Zusammensetzung und/oder Eigenschaften aufweisen, die sich von jenen der ersten Schicht 144A unterscheiden. Die zweiten Schichten 144B können z. B. so ausgebildet werden, dass sie eine Zusammensetzung aufweisen, die geeignet ist, um, im Vergleich zu der ersten Schicht 144A, eine Fangstelle für eine elektrische Ladung auszubilden.
  • Bezugnehmend auf 12F können in den Kanallöchern CHH die Zwischenisolierschichten 145, die zwischen den zweiten Schichten 144B der elektrischen Ladungsspeicherschicht 144 freigelegt sind, entfernt werden. Die Zwischenisolierschichten 145 können in Bezug auf die erste Schicht 144A und die zweiten Schichten 144B unter Verwendung eines Nassätzverfahrens selektiv entfernt werden.
  • Bezugnehmend auf 12G kann in den Kanallöchern CHH ein Abschnitt der ersten Schicht 144A zwischen den zweiten Schichten 144B der elektrischen Ladungsspeicherschicht 144 entfernt werden, wodurch die elektrische Ladungsspeicherschicht 144 ausgebildet wird.
  • Ein Abschnitt der ersten Schicht 144A kann in Bezug auf die Zwischenschichtisolierschichten 120 und die ersten dielektrischen Schichten 142 unter Verwendung von beispielsweise einem Nassätzverfahren selektiv entfernt werden. Wenn dabei die erste Schicht 144A teilweise entfernt wird, kann dabei ein ähnliche Zusammensetzungen oder die gleiche Zusammensetzung aufweisender Abschnitt der zweiten Schichten 144B zusammen entfernt werden. Dementsprechend kann eine Dicke von einer jeweiligen der zweiten Schichten 144B verringert werden. Dementsprechend kann eine jeweilige der elektrischen Ladungsspeicherschichten 144 so ausgebildet werden, dass sie die erste Schicht 144A und die zweiten Schichten 144B auf entsprechenden Opferschichten 180 beinhaltet, während sie gleichzeitig zwischen den Opferschichten 180 vertikal voneinander getrennt sind.
  • Bezugnehmend auf 12H können die zweite dielektrische Schicht 146 und die Kanalschicht 140 auf einer inneren Seitenwand von einem jeweiligen der Kanallöcher CHH sequentiell ausgebildet sein, wobei die Kanallöcher CHH mit den Kanalisolierschichten 150 befüllt sein können. Die Kanal-Pads 155 können auf den Kanallöchern CHH ausgebildet sein, wodurch die Kanalstrukturen CH ausgebildet werden.
  • Die zweite dielektrische Schicht 146 kann so ausgebildet sein, dass sie die ersten dielektrischen Schichten 142 und die elektrischen Ladungsspeicherschichten 144 umschließt. Die zweite dielektrische Schicht 146 und die Kanalschicht 140 können jeweils so ausgebildet sein, dass sie sich als z. B. eine einzelne und kontinuierliche Schicht in einem einzelnen Kanalloch CHH erstrecken.
  • Die Kanalisolierschichten 150 können so ausgebildet sein, dass sie einen Innenraum der Kanalschichten 140 befüllen, und können aus einem Isoliermaterial gebildet sein. In beispielhaften Ausführungsformen kann ein Innenraum der Kanalschicht 140 mit einem leitfähigen Material befüllt sein, und nicht mit den Kanalisolierschichten 150. Die Kanal-Pads 155 können aus einem leitfähigen Material gebildet sein, und sie können aus einem polykristallinen Silizium gebildet sein.
  • Bezugnehmend auf 12I können Öffnungen OP, die die Stapelstruktur der Opferschichten 180 und die Zwischenschichtisolierschichten 120 durchdringen, ausgebildet werden, wobei die Opferschichten 180, die durch die Öffnungen OP freigelegt sind, entfernt werden und die Gate-Schichten 130 ausgebildet werden können.
  • Bevor die Öffnungen OP ausgebildet werden, kann die Zellbereichsisolierschicht 190 zusätzlich auf den Kanal-Pads 155 ausgebildet werden. Die Öffnungen OP können in den Positionen der Trennungsbereiche SR angeordnet sein, die in 1 und 2 dargestellt sind. Die Öffnungen OP können ausgebildet werden, indem eine Maskenschicht unter Verwendung eines fotolithografischen Verfahrens und eines anisotropischen Ätzens der Stapelstruktur gebildet wird. Die Öffnungen OP können so konfiguriert sein, dass sie eine Form eines Grabens aufweisen, der sich in die y-Richtung erstreckt, wobei das Substrat 101 in einem unteren Abschnitt der Öffnungen OP freigelegt werden kann.
  • Vor dem Entfernen der Opferschichten 180 können die ersten und zweiten horizontalen Opferschichten 111 und 112 entfernt werden, wobei die erste horizontale leitfähige Schicht 104 ausgebildet werden kann. Zum Schutz der Opferschichten 180 können die Abstandsschichten auf einer Seitenwand einer jeweiligen der Öffnungen OP ausgebildet werden, wobei die zweite horizontale Opferschicht 112 als erstes entfernt werden kann und dann die ersten horizontalen Opferschichten 111 entfernt werden können. Die ersten und zweiten horizontalen Opferschichten 111 und 112 können z. B. durch einen Nassätzvorgang entfernt werden. Während des Vorgangs des Entfernens der ersten horizontalen Opferschichten 111 kann dabei die erste dielektrische Schicht 142, die in einem Bereich freiliegt, von dem die zweite horizontale Opferschicht 112 entfernt worden ist, ebenfalls entfernt werden, und dementsprechend kann auch die elektrische Ladungsspeicherschicht 144 entfernt werden. Die erste horizontale leitfähige Schicht 104 kann ausgebildet werden, indem ein leitfähiges Material in einem Bereich abgeschieden wird, von dem die ersten und zweiten horizontalen Opferschichten 111 und 112 entfernt worden sind, und die Abstandsschichten entfernt werden können. Die erste horizontale leitfähige Schicht 104 kann die Kanalschicht 140 direkt berühren.
  • Die Opferschichten 180 können in Bezug auf die Zwischenschichtisolierschichten 120 unter Verwendung von z. B. einem Nassätzvorgang selektiv entfernt werden. Dementsprechend kann eine Mehrzahl von lateralen Öffnungen zwischen den Zwischenschichtisolierschichten 120 gebildet werden, wobei eine jeweilige der Gate-Schichten 130, die die dielektrische Gate-Schicht 132 und die leitfähige Gate-Schicht 135 beinhalten, durch Abscheiden eines dielektrischen Materials und eines leitfähigen Materials in dieser Reihenfolge auf den lateralen Öffnungen gebildet werden kann.
  • In beispielhaften Ausführungsformen kann ein Verfahren zum Ausdehnen der lateralen Öffnungen weiter durchgeführt werden, indem die Opferschichten 180 entfernt werden und ein Abschnitt der Zwischenschichtisolierschichten 120 und ein Abschnitt der ersten dielektrischen Schichten 142, der durch die lateralen Öffnungen freiliegt, entfernt werden. In diesem Fall kann wie in der beispielhaften Ausführungsform, die in 3B dargestellt ist, eine jeweilige der Gate-Schichten 130 eine ausgedehnte Form aufweisen.
  • Bezugnehmend auf 2 kann das leitfähige Material, das in den Öffnungen OP abgeschieden worden ist, durch einen zusätzlichen Vorgang entfernt werden. Die Trennungsisolierschichten 110 können so ausgebildet werden, dass sie die Öffnungen OP befüllen. Die Halbleitervorrichtung 100 kann demgemäß hergestellt werden.
  • 13A und 13B sind schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. 13A und 13B stellen Querschnittansichten dar, die 4B entsprechen.
  • Bezugnehmend auf 13A kann zunächst der unter Bezugnahme auf 12A beschriebene Vorgang zum Ausbilden der Kanallöcher CHH durchgeführt werden.
  • Wie in 13A dargestellt, können die Zwischenschichtisolierschichten 120 durch teilweise Entfernen der durch die Kanallöcher CHH freigelegten Zwischenschichtisolierschichten 120 zurückgesetzt ausgebildet werden. Demgemäß können die Opferschichten 180 so ausgebildet werden, dass sie in die Kanallöcher CHH vorstehen.
  • Bezugnehmend auf 13B können die ersten dielektrischen Schichten 142b dadurch ausgebildet werden, dass die durch die Kanallöcher CHH freiliegenden Opferschichten 180 oxidiert werden.
  • Die ersten dielektrischen Schichten 142b können so ausgebildet werden, dass sie sich teilweise zu Seitenoberflächen der Zwischenschichtisolierschichten 120 erstrecken. In beispielhaften Ausführungsformen kann, abhängig von den Dicken der ersten dielektrischen Schichten 142b, eine Länge von einem jeweiligen der zwischen den Zwischenschichtisolierschichten 120 in den ersten dielektrischen Schichten 142b angeordneten Bereiche variieren. Die ersten dielektrischen Schichten 142b können z. B. nur an Innenseiten der Kanallöcher CHH angeordnet sein, um zu verhindern, dass sie die Zwischenschichtisolierschichten 120 überlappen.
  • Der vorstehend beschriebene Vorgang, der unter Bezugnahme auf 12C bis 12I beschrieben ist, kann durchgeführt werden, wobei die in 4 beschriebene Halbleitervorrichtung 100b hergestellt werden kann. In beispielhaften Ausführungsformen kann in dem unter Bezugnahme auf 12I beschriebenen Vorgang, wenn die Opferschichten 180 entfernt werden, und ein Vorgang zum Ausdehnen der lateralen Öffnungen durchgeführt wird, eine Struktur gebildet werden, in der Bereiche der ersten dielektrischen Schichten 142b entfernt werden, z. B. Bereiche, die so positioniert sind, dass sie die Zwischenschichtisolierschichten 120 zwischen den Zwischenschichtisolierschichten 120 überlappen.
  • 14A und 14B sind schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. 14A und 14B stellen 4C entsprechende Querschnittansichten dar.
  • Bezugnehmend auf 14A kann das unter Bezugnahme auf 12A beschriebene Verfahren durchgeführt werden, wodurch die Kanallöcher CHH gebildet werden.
  • Wie in 14A dargestellt, können die Seitenwand-Opferschichten 185 auf den Opferschichten 180 ausgebildet sein, die durch die Kanallöcher CHH unter Verwendung eines selektiven Wachstumsverfahrens freigelegt worden sind. Die Seitenwand-Opferschichten 185 können so ausgebildet sein, dass sie in die Kanallöcher CHH vorstehen, und können z. B. polykristallines Silizium beinhalten.
  • Bezugnehmend auf 14B kann zumindest ein Abschnitt von einer jeweiligen der Seitenwand-Opferschichten 185, die durch die Kanallöcher CHH freigelegt sind, oxidiert werden, wodurch die ersten dielektrischen Schichten 142c gebildet werden. Die ersten dielektrischen Schichten 142c können so konfiguriert sein, dass sie die Seitenwand-Opferschichten 185 auf einer inneren Seitenwand von jedem der Kanallöcher CHH umgeben und die Zwischenschichtisolierschichten 120 berühren. In 14B ist eine Ausführungsform gezeigt, in der die Seitenwand-Opferschichten 185 teilwiese oxidiert sind, jedoch können in beispielhaften Ausführungsformen die ersten dielektrischen Schichten 142c durch Oxidieren aller Seitenwand-Opferschichten 185 ausgebildet werden. In diesem Fall dürfen die Gate-Schichten 130c in einer endgültigen, in 4C gezeigten Struktur nicht in die Kanallöcher CHH vorstehen.
  • Derselbe Vorgang, der unter Bezugnahme auf 12C bis 12I beschrieben wurde, kann durchgeführt werden, wobei die in 4C dargestellte Halbleitervorrichtung 100c hergestellt werden kann. In dem unter Bezugnahme auf 12I beschriebenen Vorgang können die Opferschichten 180 entfernt werden, und es kann ein Vorgang zum Entfernen von verbliebenen Seitenwand-Opferschichten 185 durchgeführt werden, und die Gate-Schichten 130 können ausgebildet werden.
  • 15A und 15B sind schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. 15A und 15B stellen 5B entsprechende Querschnittansichten dar.
  • Bezugnehmend auf 15A kann der unter Bezugnahme auf 12A bis 12E beschriebene Vorgang durchgeführt werden, um die elektrischen Ladungsspeicherschichten 144d auszubilden, die die erste Schicht 144Ad und die zweiten Schichten 144B beinhalten.
  • Wie in 15A dargestellt ist, kann die zweite dielektrische Schicht 146 ausgebildet werden, die die elektrischen Ladungsspeicherschichten 144d in den Kanallöchern CHH bedeckt. In der beispielhaften Ausführungsform, die sich von den unter Bezugnahme auf 12F und 12G beschriebenen Vorgängen unterscheidet, dürfen die Zwischenschichtisolierschichten 145 und ein Abschnitt der ersten Schicht 144Ad nicht entfernt werden.
  • Bezugnehmend auf 15B kann in den Kanallöchern CHH die Kanalschicht 140 auf der zweiten dielektrischen Schicht 146 ausgebildet werden. Der unter Bezugnahme auf 12H und 12I beschriebene Vorgang kann durchgeführt werden, wobei die in 5A und 5B dargestellte Halbleitervorrichtung 100d hergestellt werden kann.
  • 16A und 16 sind Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. 16A und 16B stellen Querschnittansichten dar, die 6B entsprechen.
  • Bezugnehmend auf 16A kann der unter Bezugnahme auf 12A bis 12D beschriebene Vorgang durchgeführt werden, wobei die Zwischenisolierschichten 145 ausgebildet werden können.
  • Wie in 16A dargestellt ist, können die Maskenschichten 170 auf der von den Zwischenisolierschichten 145 freigelegten ersten Schicht 144A ausgebildet sein. Die Maskenschichten 170 dürfen nicht auf den Zwischenisolierschichten 145 ausgebildet werden, dürfen aber auf der ersten Schicht 144A unter Verwendung eines selektiven Wachstumsverfahrens ausgebildet werden. Indem beispielsweise ein Source-Gas und ein Reaktanzgas zur Abscheidung gesteuert werden, können die Maskenschichten 170 selektiv auf die erste Schicht 144A aufgewachsen werden. Die Dicken der Maskenschichten 170 können derart gesteuert werden, dass die Maskenschichten 170 zwischen den vertikal zueinander benachbarten Opferschichten 180 nicht miteinander verbunden sein können.
  • Bezugnehmend auf 16B kann in den Kanallöchern CHH ein Abschnitt der Zwischenisolierschichten 145 und der ersten Schicht 144A, der zwischen den Maskenschichten 170 freiliegt, entfernt werden. Die Zwischenisolierschichten 145 können unter Bezugnahme auf eine erste Schicht 144A selektiv entfernt werden. Anschließend kann die erste Schicht 144A von einem Bereich entfernt werden, der von den Maskenschichten 170 freiliegt, um eine Mehrzahl von voneinander getrennten ersten Schichten 144A zu bilden sind. Wie in 16B dargestellt, kann die erste Schicht 144A an Enden, die die Maskenschichten 170 berühren, teilweise entfernt werden.
  • Bezugnehmend auf 16C können die Maskenschichten 170 entfernt werden, und zweite Schichten 144Be können auf der ersten Schicht 144A ausgebildet werden, wodurch die elektrische Ladungsspeicherschicht 144e gebildet wird.
  • Die zweiten Schichten 144Be können wie in der unter Bezugnahme auf 12E beschriebenen beispielhaften Ausführungsform auf die erste Schicht 144A selektiv aufgewachsen werden. Dabei können jedoch die zweiten Schichten 144Be, da die Zwischenisolierschichten 145 entfernt worden sind, so konfiguriert sein, dass sie die Enden der ersten Schicht 144A vollständig umgeben.
  • Bezugnehmend auf 16D können in den Kanallöchern CHH die zweite dielektrische Schicht 146, die die elektrische Ladungsspeicherschicht 144c bedeckt, und die Kanalschicht 140 nacheinander ausgebildet werden. Der unter Bezugnahme auf 12H und 12I beschriebene Vorgang kann durchgeführt werden, wodurch die in 6A und 6B dargestellte Halbleitervorrichtung 100e hergestellt werden kann.
  • 17A bis 17E sind schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. 17A und 17E stellen 7B entsprechende Querschnittansichten dar.
  • Bezugnehmend auf 17A kann der unter Bezugnahme auf 12A bis 12D beschriebene Vorgang durchgeführt werden, um die elektrische Ladungsspeicherschicht 144f und die Zwischenisolierschichten 144f zu bilden. In dieser beispielhaften Ausführungsform kann jedoch, da die elektrische Ladungsspeicherschicht 144f unter Verwendung eines einzigen Abscheidungsvorgangs gebildet wird, die elektrischen Ladungsspeicherschicht 144f so ausgebildet werden, dass sie eine Dicke aufweist, die größer ist als die der ersten Schicht 144A, die in 12D dargestellt ist.
  • Bezugnehmend auf 17B können in den Kanallöchern CHH die Maskenschichten 170 auf der von den Zwischenisolierschichten 145 freigelegten elektrischen Ladungsspeicherschicht 144f ausgebildet werden. Die Maskenschichten 170 können unter Verwendung eines unter Bezugnahme auf 16A beschriebenen selektiven Wachstumsverfahrens nur auf der elektrischen Ladungsspeicherschicht 144f gebildet werden.
  • Bezugnehmend auf 17C können in den Kanallöchern CHH die Zwischenisolierschichten 145 und ein Abschnitt der elektrischen Ladungsspeicherschicht 144f, der zu einem Bereich zwischen den Maskenschichten 170 freiliegt, entfernt werden. Die Zwischenisolierschichten 145 und ein Abschnitt der elektrischen Ladungsspeicherschicht 144f können unter Verwendung eines unter Bezugnahme auf 16B beschriebenen Nassätzvorgangs nacheinander entfernt werden. Dementsprechend kann die elektrische Ladungsspeicherschicht 144f als eine Mehrzahl der elektrischen Ladungsspeicherschichten 144f, die zwischen den Opferschichten 180 voneinander getrennt sind, gebildet werden.
  • Bezugnehmend auf 17D können die Maskenschichten 170 entfernt werden. Die Maskenschichten 170 können mit Bezug auf die ersten dielektrischen Schichten 142 und die elektrische Ladungsspeicherschicht 144f selektiv entfernt werden.
  • Bezugnehmend auf 17E können in den Kanallöchern CHH die zweite dielektrische Schicht 146 und die Kanalschicht 140 nacheinander ausgebildet werden. Der unter Bezugnahme auf 12H und 12I beschriebene Vorgang kann durchgeführt werden, wobei die in 7A und 7B dargestellte Halbleitervorrichtung 100f hergestellt werden kann.
  • 18A bis 18E sind schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. 18A und 18E stellen 8A entsprechende Querschnittansichten dar.
  • Bezugnehmend auf 18A kann der unter Bezugnahme auf 14A und 14B beschriebene Vorgang durchgeführt werden, um Seitenwand-Opferschichten 185 und erste dielektrische Schichten 142c auszubilden.
  • Wie in 18A dargestellt, kann die elektrische Ladungsspeicherschicht 144f auf den ersten dielektrischen Schichten 142c gebildet werden, wobei die Zwischenisolierschichten 145 auf Seitenoberflächen der Zwischenisolierschichten 120 gebildet werden können. Die elektrische Ladungsspeicherschicht 144f kann so ausgebildet sein, dass sie eine relativ große Dicke aufweist, wie unter Bezugnahme auf 17A beschrieben. Die Zwischenisolierschichten 145 dürfen nur in einem Bereich ausgebildet sein, in den die elektrische Ladungsspeicherschicht 144f nicht vorsteht, wie unter Bezugnahme auf 12D beschrieben ist.
  • Bezugnehmend auf 18B können in den Kanallöchern CHH die Maskenschichten 170 auf der von den Zwischenisolierschichten 145 freigelegten elektrischen Ladungsspeicherschicht 144f ausgebildet werden. Die Maskenschichten 170 dürfen unter Verwendung eines unter Bezugnahme auf 16A und 17B beschriebenen selektiven Wachstumsverfahrens nur auf der elektrischen Ladungsspeicherschicht 144f ausgebildet werden.
  • Bezugnehmend auf 18C können in den Kanallöchern CHH die Zwischenisolierschichten 145 und ein zu einem Bereich zwischen den Maskenschichten 170 freiliegender Abschnitt der elektrischen Ladungsspeicherschicht 144f entfernt werden. Ein Vorgang zum Entfernen der Zwischenisolierschichten 145 und eines Abschnitts der elektrischen Ladungsspeicherschicht 144f kann wie unter Bezugnahme auf 17C beschrieben durchgeführt werden. Dementsprechend kann eine Mehrzahl der zwischen den Opferschichten 180 voneinander getrennten elektrischen Ladungsspeicherschichten 144f gebildet werden.
  • Bezugnehmend auf 18D können die Maskenschichten 170 entfernt werden. Die Maskenschichten 170 können unter Bezugnahme auf die ersten dielektrischen Schichten 142c und die elektrische Ladungsspeicherschicht 144f selektiv entfernt werden.
  • Bezugnehmend auf 18E können die zweite dielektrische Schicht 146, die die elektrische Ladungsspeicherschicht 144f bedeckt, und die Kanalschicht 140 nacheinander in den Kanallöchern CHH ausgebildet werden. Während die zweite dielektrische Schicht 146 gebildet wird, können zwischen den vertikal zueinander benachbarten elektrischen Ladungsspeicherschichten 144f Luftspalte AG gebildet werden.
  • Die Frage danach, ob die Luftspalte AG gebildet werden sollen, und nach einer Größe von einem jeweiligen der Luftspalte AG kann gemäß Strukturelementen, wie z. B. den Dickenabmessungen der ersten dielektrischen Schicht 142c, der elektrischen Ladungsspeicherschicht 144f und der Zwischenisolierschichten 120, sowie Verfahrensbedingungen zum Ausbilden der zweiten dielektrischen Schicht 146 und Filmeigenschaften der zweiten dielektrischen Schicht 146 entschieden werden. Dann kann der unter Bezugnahme auf 12H und 12I beschriebene Vorgang durchgeführt werden, wodurch die in 8A dargestellte Halbleitervorrichtung 100g hergestellt werden kann.
  • 19A bis 19F sind schematische Querschnittansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. 19A bis 19F stellen 8B entsprechende Querschnittansichten dar.
  • Bezugnehmend auf 19A kann der unter Bezugnahme auf 13A beschriebene Vorgang durchgeführt werden, wobei die Opferschichten 180 so ausgebildet werden können, dass sie in die Kanallöcher CHH vorstehen.
  • Bezugnehmend auf 19B können in den Kanallöchern CHH die ersten dielektrischen Schichten 142h und die elektrische Ladungsspeicherschicht 144 nacheinander ausgebildet werden, wobei die Zwischenisolierschichten 145 auf einer Seitenoberfläche von einer jeweiligen der Zwischenisolierschichten 120 ausgebildet werden können. Die elektrische Ladungsspeicherschicht 144h kann so ausgebildet werden, dass sie eine relative hohe Dicke aufweist, wie unter Bezugnahme auf 17A und 18A beschrieben. Wie unter Bezugnahme auf 12D beschrieben, dürfen die Zwischenisolierschichten 145 nur in einem Bereich ausgebildet werden, in den die elektrische Ladungsspeicherschicht 144h nicht vorsteht.
  • Bezugnehmend auf 19C können in den Kanallöchern CHH die Maskenschichten 170 auf der von den Zwischenisolierschichten 145 freigelegten elektrischen Ladungsspeicherschicht 144h ausgebildet werden. Die Maskenschichten 170 können nur unter Verwendung eines selektiven Wachstumsverfahrens auf der elektrischen Ladungsspeicherschicht 144h ausgebildet werden.
  • Bezugnehmend auf 19D können in den Kanallöchern CHH die Zwischenisolierschichten 145 und ein zu einem Bereich zwischen den Maskenschichten 170 freiliegender Abschnitt der elektrischen Ladungsspeicherschicht 144h entfernt werden. Ein Vorgang zum Entfernen der Zwischenisolierschichten 145 und eines Abschnitt der elektrischen Ladungsspeicherschicht 144h können wie unter Bezugnahme auf 17C und18C beschrieben durchgeführt werden. Demgemäß kann eine Mehrzahl der zwischen den Opferschichten 180 voneinander getrennten elektrischen Ladungsspeicherschichten 144f ausgebildet werden.
  • Bezugnehmend auf 19E können die Maskenschichten 170 entfernt werden. Die Maskenschichten 170 können unter Bezugnahme auf die ersten dielektrischen Schichten 142h und die elektrische Ladungsspeicherschicht 144h selektiv entfernt werden.
  • Bezugnehmend auf 19F können in den Kanallöchern CHH die zweite dielektrische Schicht 146, die die elektrische Ladungsspeicherschicht 144h bedeckt, und die Kanalschicht 140 nacheinander ausgebildet werden. Der unter Bezugnahme auf 12H und 12I beschriebene Vorgang kann durchgeführt werden, wodurch die in 8B dargestellte Halbleitervorrichtung 100H hergestellt werden kann.
  • In einer rückblickenden Zusammenfassung wird durch Ausbilden von zumindest einem Abschnitt der elektrischen Ladungsspeicherschicht oder der Maskenschicht unter Verwendung eines selektiven Wachstumsverfahrens und durch Trennen von zumindest einem Abschnitt der elektrischen Ladungsspeicherschichten voneinander zwischen den Speicherzellen eine Halbleitervorrichtung mit einer verbesserten Betriebssicherheit bereitgestellt. Die elektrischen Ladungsspeicherschichten können also zwischen den vertikal zueinander benachbarten Gate-Elektroden voneinander getrennt werden, und eine zweite dielektrische Schicht kann obere und untere Oberflächen der ersten dielektrischen Schicht bedecken, so dass die Datenspeicherungseigenschaften darin verbessert werden können, z. B. eine Verschlechterung aufgrund eines Ladungsverteilungsphänomens in einer vertikalen Richtung minimiert wird, so dass eine Implementierung einer Multi-Bitzelle verbessert wird.
  • Es sind hierin beispielhafte Ausführungsformen beschrieben worden, wobei, auch wenn spezifische Begriffe Verwendung finden, diese nur in einem allgemeinen und beschreibenden Sinn und nicht mit dem Vorsatz der Einschränkung verwendet werden und auch so auszulegen sind. Wie Fachleuten mit durchschnittlichem Können in Bezug auf die Einreichung der vorliegenden Anmeldung klar sein sollte, können in einigen Fällen die in Verbindung mit einer speziellen Ausführungsform beschriebenen Merkmale, Eigenschaften und/oder Elemente einzeln oder in Kombination mit anderen in Verbindung mit anderen Ausführungsformen beschriebenen Merkmalen, Eigenschaften und/oder Elementen verwendet werden, sofern nicht anders angegeben. Dementsprechend ist es für Fachleute verständlich, dass verschiedene Veränderungen an Form und Detail vorgenommen werden können, ohne vom Schutzbereich der in den nachstehenden Ansprüchen aufgeführten vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, aufweisend: Gate-Schichten (130), die auf ein Substrat (101) gestapelt sind und in einer ersten Richtung (z) senkrecht zu einer oberen Oberfläche des Substrats (101) voneinander beabstandet sind, Zwischenschichtisolierschichten (120), die abwechselnd mit den Gate-Schichten (130) auf das Substrat (101) gestapelt sind; und Kanalstrukturen (CH), die die Gate-Schichten (130) durchdringen und sich in die erste Richtung (z) erstrecken, wobei jede von den Kanalstrukturen (CH) beinhaltet: erste dielektrische Schichten (142; 142b; 142c) jeweils auf Seitenoberflächen der Gate-Schichten (130), wobei die dielektrischen Schichten (142; 142b; 142c) voneinander in der ersten Richtung (z) beabstandet sind, elektrische Ladungsspeicherschichten (144; 144e) jeweils auf Seitenoberflächen der ersten dielektrischen Schichten (142; 142b; 142c), wobei die elektrischen Ladungsspeicherschichten (144; 144e) voneinander in der ersten Richtung (z) beabstandet sind, eine zweite dielektrische Schicht (146), die sich senkrecht zu dem Substrat (101) erstreckt, so dass sie den Seitenoberflächen der elektrischen Ladungsspeicherschichten (144; 144e) entspricht, und eine Kanalschicht (140), die sich senkrecht zu dem Substrat (101) auf einer Seitenoberfläche der zweiten dielektrischen Schicht (146) erstreckt, wobei jede von den ersten dielektrischen Schichten (142; 142b; 142c) eine erste maximale Länge (L1) in der ersten Richtung (z) aufweist, und jede von den elektrischen Ladungsspeicherschichten (144; 144e) eine zweite maximale Länge (L2) aufweist, die größer ist als die erste maximale Länge (L1) in der ersten Richtung (z).
  2. Halbleitervorrichtung nach Anspruch 1, wobei die zweite dielektrische Schicht (146) einen oberen Abschnitt und einen unteren Abschnitt von jeder von den ersten dielektrischen Schichten (142; 142b; 142c) berührt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die zweite dielektrische Schicht (146) Seitenoberflächen der Zwischenschichtisolierschicht (120) zwischen den Gate-Schichten (130) berührt, die vertikal benachbart zueinander sind.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die elektrischen Ladungsspeicherschichten (144; 144e) durch die ersten dielektrischen Schichten (142; 142b; 142c) und die zweite dielektrische Schicht (146) umgeben sind.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei jede von den Gate-Schichten (130) eine dritte maximale Länge (L3) in der ersten Richtung (z) aufweist, wobei die dritte maximale Länge (L3) größer oder gleich der ersten maximalen Länge (L1) ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die ersten dielektrischen Schichten (142) auf den Seitenoberflächen der Gate-Schichten (130) angeordnet sind, so dass die ersten dielektrischen Schichten (142) sich nicht zu Seitenoberflächen der Zwischenschichtisolierschichten (120) erstrecken.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Seitenoberflächen der ersten dielektrischen Schichten (142; 142b; 142c) abgerundete Formen aufweisen, die zur Kanalschicht (140) hin gekrümmt sind.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die Seitenoberflächen der elektrischen Ladungsspeicherschichten (144; 144e) und die Seitenoberfläche der zweiten dielektrischen Schicht (146) abgerundete Formen aufweisen, die zur Kanalschicht (140) hin gekrümmt sind.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei jede von den elektrischen Ladungsspeicherschichten (144; 144e) eine erste Schicht (144A) und eine zweite Schicht (144B; 144Be) beinhaltet, die auf der Seitenoberfläche von einer von den ersten dielektrischen Schichten (142; 142b; 142c) aneinander gestapelt sind, wobei die erste Schicht (144A) und die zweite Schicht (144B; 144Be) unterschiedliche Zusammensetzungen oder Eigenschaften aufweisen.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die zweiten Schichten (144Be) der elektrischen Ladungsspeicherschichten (144e) sich derart erstrecken, dass sie Enden von den ersten Schichten (144A) der elektrischen Ladungsspeicherschichten (144e) bedecken.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei jede von den Gate-Schichten (130) eine Gate-Elektrodenschicht (135) und eine dritte dielektrische Schicht (132) umfasst, die die Gate-Elektrodenschicht (135) umgibt.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, wobei zumindest ein Abschnitt von den ersten dielektrischen Schichten (142; 142b) zwischen den Zwischenschichtisolierschichten (120) angeordnet ist, wobei der Abschnitt der ersten dielektrischen Schichten (142; 142b) die Zwischenschichtisolierschichten(120) in der ersten Richtung (z) überlappt.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 und 12, die ferner zumindest eine horizontale leitfähige Schicht (102) aufweist, wobei die zumindest eine horizontale leitfähige Schicht (104) sich horizontal auf dem Substrat (101) zwischen dem Substrat (101) und dem Stapel der Gate-Schichten (130) und den Zwischenschichtisolierschichten erstreckt, wobei die zumindest eine horizontale leitfähige Schicht (104) die Kanalschicht (140) direkt berührt.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die zumindest eine horizontale leitfähige Schicht (104) ein abgerundetes Ende aufweist, das zur Kanalschicht (140) hin gekrümmt ist.
  15. Halbleitervorrichtung, aufweisend: Gate-Schichten (130), die vertikal auf ein Substrat (101) gestapelt und voneinander beabstandet sind; Zwischenschichtisolierschichten (120), die abwechselnd mit den Gate-Schichten (130) auf das Substrat (101) gestapelt sind; und Kanalstrukturen (CH) mit Kanallöchern (CHH), die jeweils die Gate-Schichten (130) durchdringen und sich senkrecht zu dem Substrat (101) erstrecken, wobei jede Kanalstruktur (CH) erste dielektrische Schichten (142), erste elektrische Ladungsspeicherschichten (144B; 144Be), eine zweite dielektrische Schicht (146 und eine Kanalschicht (140) beinhaltet, die von Seitenoberflächen der Gate-Schichten (130) her in einem jeweiligen Kanalloch (CH) aneinander gestapelt sind, wobei die ersten dielektrischen Schichten (142) voneinander zwischen Gate-Schichten von den Gate-Schichten (130) getrennt sind, die vertikal benachbart zueinander sind, und die ersten elektrischen Ladungsspeicherschichten (144B; 144Be) voneinander zwischen Gate-Schichten von den Gate-Schichten (130) getrennt sind, die vertikal benachbart zueinander sind, wobei die ersten dielektrischen Schichten (142) auf den Seitenoberflächen der Gate-Schichten (130) sind, so dass die ersten dielektrischen Schichten (142) sich nicht zu Seitenoberflächen der Zwischenschichtisolierschichten (120) erstrecken, und die ersten dielektrischen Schichten (142) abgerundete Oberflächen aufweisen, die zu der Kanalschicht (140) hin jeweils abgerundet sind und diese durchdringen, und wobei die ersten elektrischen Ladungsspeicherschichten (144B; 144Be) auf den abgerundeten Oberflächen der ersten dielektrischen Schichten (142) sind.
  16. Halbleitervorrichtung nach Anspruch 15, wobei ein erster Abstand von den Seitenoberflächen der Zwischenschichtisolierschichten (120) zu einer Mittelachse des Kanallochs (CHH) größer als ein zweiter Abstand von Seitenoberflächen der ersten dielektrischen Schichten (142), die zu der ersten elektrischen Ladungsspeicherschicht (144B; 144Be) gerichtet sind, zu der Mittelachse des Kanallochs (CHH) ist.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, wobei jede von den Kanalstrukturen (CH) ferner eine zweite elektrische Ladungsspeicherschicht (144AD) zwischen den ersten dielektrischen Schichten (142) und den ersten elektrischen Ladungsspeicherschichten (144B) beinhaltet, wobei die zweite elektrische Ladungsspeicherschicht (144Ad) sich zu den Seitenoberflächen der Zwischenschichtisolierschichten (120) erstreckt.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die ersten dielektrischen Schichten (142) von den Gate-Schichten (130), den Zwischenschichtisolierschichten (120) und der zweiten elektrischen Ladungsspeicherschicht (144Ad) umgeben sind.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei jede von den Kanalstrukturen (CH) ferner eine Zwischenisolierschicht (145) auf der zweiten elektrischen Ladungsspeicherschicht (144Ad) zwischen den vertikal zueinander benachbarten, ersten dielektrischen Schichten (142) beinhaltet.
  20. Halbleitervorrichtung, aufweisend: Gate-Schichten (130), die vertikal auf das Substrat (101) gestapelt und voneinander beabstandet sind; Zwischenschichtisolierschichten (120), die abwechselnd mit den Gate-Schichten (130) auf das Substrat (101) gestapelt sind; eine Kanalschicht (140), die die Gate-Schichten (130) durchdringt und sich senkrecht zu einer oberen Oberfläche des Substrats (101) erstreckt; erste dielektrische Schichten (142; 142a; 142b; 142c; 142h) jeweils auf Seitenoberflächen der Gate-Schichten (130), zwischen den Gate-Schichten (130) und der Kanalschicht (140); elektrische Ladungsspeicherschichten (144; 144e; 144f; 144h) jeweils auf Seitenoberflächen der ersten dielektrischen Schichten (142; 142a; 142b; 142c; 142h), zwischen den ersten dielektrischen Schichten (142; 142a; 142b; 142c; 142h) und der Kanalschicht (140); und eine zweite dielektrische Schicht (146) zwischen den elektrischen Ladungsspeicherschichten (144; 144e; 144f; 144h) und der Kanalschicht (140), wobei zumindest ein Abschnitt von den ersten dielektrischen Schichten (142; 142a; 142b; 142c; 142h) mit der zweiten dielektrischen Schicht (146) in Berührung ist.
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