DE19811882A1 - DRAM-Zellenanordnung und Verfahren zu deren Herstellung - Google Patents

Abstract

Ein Speicherkondensator ist zwischen einem ersten Source/Drain-Gebiet (S/D1a) eines vertikalen Auswahltransistors und einer Bitleitung (Ba) geschaltet. Da der Speicherkondensator und die Bitleitung (Ba) im wesentlichen oberhalb eines Substrats (1a) angeordnet sind, ist die Bitleitung (Ba) aus Materialien hohe elektrischer Leitfähigkeit herstellbar, und können für den Speicherkondensator Materialien mit hohen Dielektrizitätskonstanten eingesetzt werden. Mindestens das erste Source/Drain-Gebiet (S/D1a) und ein Kanalgebiet (KAa) sind Teile einer Halbleiterstruktur (STa) und grenzen an mindestens eine Flanke der Halbleiterstruktur (STa) an. Ein Element (Ca), das die Ausbildung eines Kanals verhindert, grenzt an eine gegenüberliegende Flanke der Halbleiterstruktur (STa) an. An den zwei Flanken können jeweils eine Wortleitung angeordnet sein. Ein zweites Source/Drain-Gebiet (S/D2a) des Auswahltransistors ist im Substrat (1a) vergraben und ist z. B. Teil einer dotierten Schicht (S1a) oder eines gitterförmigen dotierten Gebiets oder ist über einen vergrabenen Kontakt mit dem Substrat (1a) verbunden. Eine Speicherzelle ist sowohl bei open Bitleitungen als auch bei folded Bitleitungen mit einer Fläche 4F·2· herstellbar.

Description

Die Erfindung betrifft eine DRAM-Zellenanordnung, bei der ein Speicherkondensator zwischen einem Auswahltransistor und ei­ ner Bitleitung geschaltet ist, sowie ein Verfahren zu deren Herstellung.

In DRAM-Zellenanordnungen, d. h. Speicherzellen-Anordnungen mit dynamischem, wahlfreiem Zugriff, werden fast ausschließ­ lich sog. Eintransistor-Speicherzellen eingesetzt. Eine Ein­ transistor-Speicherzelle umfaßt einen Auswahltransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch An­ steuerung des Auswahltransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden.

In der Regel werden ein erstes Source/Drain-Gebiet des Aus­ wahltransistors mit dem Speicherkondensator und ein zweites Source/Drain-Gebiet des Auswahltransistors mit der Bitleitung verbunden. Eine Gateelektrode des Auswahltransistors ist mit der Wortleitung verbunden (vgl. z. B. S.M.Sze Semiconductor Devices, AT & T Bell Laboratories, Murray Hill, New Jersey 1985, Seite 487, Fig. 18a).

Da von Speichergeneration zu Speichergeneration die Speicher­ dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Da einer bloßen Reduktion von Abmessungen der Speicherzelle durch die minimale, in der jeweiligen Technologie herstellba­ re Strukturgröße F Grenzen gesetzt sind, ist dies auch mit einer Veränderung der Speicherzelle verbunden. So wurden bis zur 1MBit-Generation sowohl der Auswahltransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4MBit-Speichergeneration mußte eine weitere Flächenre­ duzierung durch eine dreidimensionale Anordnung von Auswahl­ transistor und Speicherkondensator erfolgen.

Eine Möglichkeit besteht darin, den Speicherkondensator nicht planar, sondern in einem Graben zu realisieren (siehe z. B. K. Yamada et al. "A deep trenched Capacitor technology for 4 MBit DRAMs", Proc. Intern. Electronic Devices and Materials IEDM 85, Seite 702).

Die Erzeugung eines solchen vergrabenen Speicherkondensators ist jedoch aufwendig. Auch können Kondensatordielektrika mit hohen Dielektrizitätskonstanten nicht verwendet werden, da ihre Abscheidung nur auf im wesentlichen planaren Flächen möglich ist.

In der deutschen Patentschrift 195 19 160 C1 ist eine DRAM-Zellenanordnung vorgeschlagen worden, bei der der Speicher­ kondensator über dem Auswahltransistor erzeugt wird und die Bitleitung im Substrat vergraben ist. Da der Speicherkonden­ sator an einer Oberfläche des Substrats erzeugt wird, können Kondensatordielektrika mit hohen Dielektrizitätskonstanten verwendet werden. Nachteilig an dieser DRAM-Zellenanordnung ist, daß die Bitleitung im Substrat vergraben ist. Zum einen ist es schwierig, eine vergrabene Bitleitung mit geringem elektrischem Widerstand herzustellen. Zum anderen verursachen α-Teilchen, die im Substrat entstehen, Änderungen der Ladung der Bitleitung, was zu einer Verfälschung der Information führen kann.

In US 4 630 088 ist vorgeschlagen worden, den Speicherkonden­ sator zwischen einem ersten Source/Drain-Gebiet des Auswahl­ transistors und der Bitleitung zu schalten. Auf diese Weise lassen sich sowohl die Bitleitung als auch der Speicherkon­ densator an einer Oberfläche eines Substrats realisieren. Je­ de Speicherzelle umfaßt eine vorsprungsartige Halbleiter­ struktur, die von einer Gateelektrode ringförmig umgeben wird. Die Speicherzellen sind bezüglich einer Wortleitungs­ richtung diagonal versetzt zueinander angeordnet. Der Spei­ cherkondensator umfaßt das erste Source/Drain-Gebiet, einen Teil eines ganz flächig abgeschiedenen Kondensatordielektri­ kums und einen Teil der Bitleitung. Das erste Source/Drain- Gebiet, ein Kanalgebiet und ein zweites Source/Drain-Gebiet des Auswahltransistors sind schichtartig übereinander ange­ ordnet.

Der Erfindung liegt das Problem zugrunde, eine DRAM-Zellenanordnung anzugeben, bei der ein Speicherkondensator zwischen einem Auswahltransistor und einer Bitleitung ge­ schaltet ist und die mit im Vergleich zum Stand der Technik erhöhter Packungsdichte herstellbar ist. Ferner soll ein Her­ stellungsverfahren für eine solche DRAM-Zellenanordnung ange­ geben werden.

Dieses Problem wird gelöst durch eine DRAM-Zellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung ge­ mäß Anspruch 10. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.

Eine Speicherzelle einer erfindungsgemäßen DRAM-Zellenanordnung umfaßt einen vertikalen Auswahltransistor, der an einer ersten Flanke einer Halbleiterstruktur ausgebil­ det ist. Die Halbleiterstruktur umfaßt mindestens ein erstes Source/Drain-Gebiet und ein darunter angeordnetes Kanalgebiet des Auswahltransistors. Mindestens im Bereich des Kanalge­ biets ist die erste Flanke der Halbleiterstruktur mit einem Gatedielektrikum versehen, an das eine Gateelektrode an­ grenzt. Die Gateelektrode ist mit einer ersten Wortleitung elektrisch verbunden. An mindestens einen Teil einer zweiten, der ersten Flanke gegenüberliegenden Flanke der Halbleiter­ struktur grenzt ein Element an, das die Ausbildung eines Ka­ nals verhindert. Eine zweite Wortleitung verläuft entlang der zweiten Flanke der Halbleiterstruktur. Durch das Element wird eine hohe Packungsdichte der DRAM-Zellenanordnung erzielt, da die zweite Wortleitung, die den Auswahltransistor nicht an­ steuert, an der mit dem Element versehenen Halbleiterstruktur angeordnet sein darf. Das erste Source/Drain-Gebiet ist mit einer ersten Kondensatorelektrode eines Speicherkondensators elektrisch verbunden. Eine zweite Kondensatorelektrode des Kondensators, die über der ersten Kondensatorelektrode ange­ ordnet ist, ist mit einer Bitleitung, die quer zu der ersten Wortleitung verläuft, elektrisch verbunden. Zwischen der er­ sten Kondensatorelektrode und der zweiten Kondensatorelektro­ de ist ein Kondensatordielektrikum angeordnet. Eine Speicher­ zelle einer erfindungsgemäßen DRAM-Zellenanordnung läßt sich mit einer Fläche von 4F² herstellen.

Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn die Gateelektrode Teil der ersten Wortleitung ist, und die erste Wortleitung entlang der ersten Flanke der Halbleiterstruktur verläuft. Jeweils zwei zueinander benachbarte Wortleitungen grenzen an dieselbe Speicherzelle an, aber nur eine der zwei Wortleitungen steuert den zur Speicherzelle zugehörigen Aus­ wahltransistor an.

Das Element, das die Ausbildung eines Kanals verhindert, kann als Channel-Stop-Gebiet innerhalb der Halbleiterstruktur aus­ gebildet sein. Da das Element, das die Ausbildung eines Ka­ nals verhindert, ein Teil der Halbleiterstruktur ist, ist die Packungsdichte besonders groß. Das Channel-Stop-Gebiet ist vom selben Leitfähigkeitstyp wie das Kanalgebiet dotiert, hat aber eine höhere Dotierstoffkonzentration. Seine Erzeugung kann durch schräge Implantation der Halbleiterstruktur erfol­ gen. Alternativ kann das Channel-Stop-Gebiet durch Ausdiffu­ sion von Dotierstoff eines Hilfsmaterials, das anschließend wieder entfernt wird, erzeugt werden. Das Channel-Stop-Gebiet kann auch Teil einer dotierten Schicht der Halbleiterstruktur sein. Ist die Schicht von einem ersten Leitfähigkeitstyp do­ tiert, so wird in diesem Fall das Kanalgebiet durch z. B. schräge Implantation der dotierten Schicht mit von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leit­ fähigkeitstyp dotierenden Ionen erzeugt. Dadurch wird ein Teil der dotierten Schicht mit der Wirkung gegendotiert, daß er eine kleinere Dotierstoffkonzentration vom ersten Leitfä­ higkeitstyp als der Rest der dotierten Schicht aufweist. Die­ ser Teil der Schicht wirkt dann als Kanalgebiet, während der Rest der dotierten Schicht als Channel-Stop-Gebiet wirkt.

Das Element, das die Ausbildung eines Kanals verhinderte kann auch isolierendes Material umfassen, das z. B. durch Abschei­ den und Ätzen spacerförmig strukturiert wird oder durch ther­ mische Oxidation des Teils der zweiten Flanke der Halbleiter­ struktur erzeugt wird.

Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn eine zur zweiten Flanke der Halbleiterstruktur senkrechte Abmes­ sung des Elements, das die Ausbildung des Kanals verhindert, kleiner als F beträgt.

Es ist vorteilhaft, die DRAM-Zellenanordnung mit folded Bit­ leitungen auszubilden. Bei folded Bitleitungen wird zum Aus­ lesen der Information des Auswahltransistors, das Signal der zugehörigen Bitleitung mit dem Signal einer benachbarten Bit­ leitung verglichen. Die Wortleitung, über die der Auswahl­ transistor angesteuert wird, darf mit keinem Auswahltransi­ stor, der mit der benachbarten Bitleitung verbunden ist, ver­ bunden sein. Durch Verwendung von folded Bitleitungen können Störungen und Signaluntergrund, welche für die sehr dicht beieinanderliegenden Bitleitungen sehr ähnlich sind, nahezu eliminiert werden. Dies ist sehr vorteilhaft, da das Signal, welches an der Bitleitung ausgewertet werden muß, mit Reduk­ tion der Strukturgröße immer kleiner wird.

Zur Erzeugung von folded Bitleitungen werden im wesentlichen parallel zueinander verlaufende Wortleitungs-Gräben erzeugt, die Halbleiterstrukturen voneinander trennen. Entlang der Wortleitungs-Gräben verlaufen jeweils zwei verschiedene Wort­ leitungen. Gateelektroden sind Teile der Wortleitungen. Die Elemente, die die Ausbildung von Kanälen verhindern, von ent­ lang eines ersten der Wortleitungs-Gräben benachbarten Spei­ cherzellen, grenzen alternierend an eine erste Flanke des er­ sten Wortleitungs-Grabens und an eine zweite Flanke eines be­ nachbarten zweiten Wortleitungs-Grabens an. Jede zweite der entlang des ersten Wortleitungs-Grabens benachbarten Spei­ cherzellen sind mit der ersten Wortleitung verbunden, während die übrigen der entlang des ersten Wortleitungs-Grabens be­ nachbarten Speicherzellen mit der zweiten Wortleitung verbun­ den sind. Dadurch ist die erste Wortleitung, über die der Auswahltransistor, der mit der Bitleitung verbunden ist, an­ gesteuert wird, mit keinem Auswahltransistor verbunden, der mit einer der Bitleitung benachbarten Bitleitung verbunden ist.

Werden für die Elemente durch schräge Implantation erzeugte Channel-Stop-Gebiete eingesetzt, so kann mit Hilfe von Masken zunächst in eine Richtung und dann in eine andere Richtung implantiert werden.

Elemente, die die Ausbildung von Kanälen verhindern, von ent­ lang der Bitleitung benachbarten Speicherzellen können z. B. alle entweder angrenzend an erste Flanken oder alle angren­ zend an zweite Flanken der Wortleitungs-Gräben erzeugt wer­ den.

Zur Erzeugung der Wortleitungen liegt es im Rahmen der Erfin­ dung, mit Hilfe einer streifenförmigen Maske die Wortlei­ tungs-Gräben zu erzeugen. Dazu wird ein Substrat selektiv zur Maske geätzt. Flächen der Wortleitungs-Gräben werden mit ei­ nem Gatedielektrikum versehen. Dies kann z. B. durch thermi­ sche Oxidation oder durch Abscheidung von isolierendem Mate­ rial geschehen. Durch konformes Abscheiden von leitendem Ma­ terial, das anschließend selektiv zur Maske rückgeätzt wird, werden die Wortleitungen in Form von Spacern an den Flanken der Wortleitungs-Gräben erzeugt. Auf diese Weise werden selbstjustiert, d. h. ohne Verwendung von zu justierenden Mas­ ken, angrenzend an die Flanken jedes Wortleitungs-Grabens zwei Wortleitungen erzeugt. Die Maske verhindert, daß beim Rückätzen das Substrat angegriffen wird. Wird der Ätzprozeß beendet sobald Spacer entstehen, kann die Maske vor Erzeugung der Wortleitungen entfernt werden.

Zur Prozeßvereinfachung liegt es im Rahmen der Erfindung open Bitleitungen statt folded Bitleitungen vorzusehen. In diesem Fall wird ein Signal einer Bitleitung nicht mit einem Signal einer benachbarten Bitleitung verglichen. Entlang der Wort­ leitungs-Gräben wird jeweils nur eine Wortleitung gebildet. Elemente, die die Ausbildung von Kanälen verhindern, von ent­ lang der Bitleitung benachbarten Speicherzellen, werden ent­ weder alle angrenzend an erste Flanken oder alle angrenzend an zweite Flanken der Wortleitungs-Gräben erzeugt. Dadurch wird sichergestellt, daß Speicherzellen, die mit derselben Bitleitung verbunden sind, jeweils von verschiedenen Wortlei­ tungen angesteuert werden. Zur Prozeßvereinfachung ist es vorteilhaft, wenn alle Elemente, die die Ausbildung von Kanä­ len verhindern, entweder angrenzend an die ersten Flanken oder alle angrenzend an die zweiten Flanken der Wortleitungs- Gräben erzeugt werden. Werden für die Elemente Channel-Stop-Ge­ biete eingesetzt, muß nur noch in eine Richtung schräg im­ plantiert werden. Alternativ können die Elemente, die die Ausbildung von Kanälen verhindern, von entlang eines ersten der Wortleitungs-Gräben benachbarten Speicherzellen, willkür­ lich entweder angrenzend an die ersten Flanken oder an die zweiten Flanken der zugehörigen Halbleiterstrukturen erzeugt werden.

Bei der erfindungsgemäßen Speicherzellenanordnung können die entlang des ersten Wortleitungs-Grabens benachbarten Spei­ cherzellen durch isolierende Strukturen voneinander getrennt werden. In diesem Fall ist die Halbleiterstruktur als Vor­ sprung des Substrats ausgebildet, und jede Speicherzelle um­ faßt eine Halbleiterstruktur. Dazu werden in dem Substrat oder in auf ihr angeordneten Schichten im wesentlichen paral­ lel zueinander verlaufende Isolationsgräben erzeugt. Quer zu den Isolationsgräben werden die Wortleitungs-Gräben erzeugt. Durch die Erzeugung der Isolationsgräben und der Wortlei­ tungs-Gräben entstehen aus dem Substrat oder/und aus den mög­ licherweise auf ihr angeordneten Schichten Halbleiterstruktu­ ren. Die isolierenden Strukturen werden in den Isolationsgrä­ ben angeordnet. Dazu kann vor Erzeugung der Wortleitungs- Gräben in den Isolationsgräben isolierendes Material abge­ schieden und planarisiert werden, so daß die Isolationsgräben mit isolierendem Material gefüllt werden. Bei der Erzeugung der Wortleitungs-Gräben werden dann sowohl das Substrat als auch das isolierende Material geätzt, so daß Böden der Wort­ leitungs-Gräben im wesentlichen eben verlaufen. Statt in Iso­ lationsgräben können die isolierenden Strukturen in zwischen den entlang des ersten Wortleitungs-Grabens benachbarte Spei­ cherzellen angeordneten Vertiefungen erzeugt werden.

Die entlang des ersten Wortleitungs-Grabens benachbarten Speicherzellen können auch mit Hilfe von weiteren Elementen, die die Ausbildung von Kanälen verhindern, voneinander ge­ trennt werden. In diesem Fall kann auf die Erzeugung der Iso­ lationsgräben oder der Vertiefungen verzichtet werden. Die Halbleiterstruktur entsteht aus dem Substrat oder aus auf ihr angeordnete Schichten in Form eines Streifens durch die Er­ zeugung der Wortleitungs-Gräben. Die Halbleiterstruktur wird den entlang des ersten Wortleitungs-Grabens benachbarten Speicherzellen zugeordnet. Die weiteren Elemente, die die Ausbildung von Kanälen verhindern, werden an Teilen der er­ sten Flanke des ersten Wortleitungs-Grabens und einer zweiten Flanke eines benachbarten zweiten Wortleitungs-Grabens er­ zeugt, wobei sich diese Teile zwischen den entlang des ersten Wortleitungs-Grabens benachbarten Speicherzellen befinden. Auf diese Weise wird die Ausbildung eines Kanals zwischen entlang des ersten Wortleitungs-Grabens benachbarten ersten Source/Drain-Gebiete verschiedener Speicherzellen verhindert. Ohne die weiteren Elemente würden Teile der ersten Wortlei­ tung und der zweiten Wortleitung, die nicht als Gateelektro­ den der Auswahltransistoren der entlang des ersten Wortlei­ tungs-Grabens benachbarten Speicherzellen wirken, als Ga­ teelektroden von parasitären Transistoren, die jeweils zwei zueinander benachbarte erste Source/Drain-Gebiete umfassen, wirken.

Es ist vorteilhaft, eine Implantation mit Hilfe einer strei­ fenförmigen Maske durchzuführen und anschließend die Wortlei­ tungs-Gräben quer zu den Streifen der Maske zu erzeugen. Auf diese Weise entstehen die einzelnen ersten Source/Drain- Gebiete in den streifenförmigen Halbleiterstrukturen. Zweite Source/Drain-Gebiete der Auswahltransistoren können unterhalb von Kanalgebieten oder bezüglich der Kanalgebiete diagonal nach unten versetzt angeordnet sein.

Die zweiten Source/Drain-Gebiete können elektrisch miteinan­ der verbunden sein.

Eine erste Möglichkeit die zweiten Source/Drain-Gebiete elek­ trisch miteinander zu verbinden besteht darin, zunächst eine erste von einem ersten Leitfähigkeitstyp dotierte Schicht zu erzeugen. Über bzw. in der ersten dotierten Schicht wird eine zweite von einem zweiten, zum ersten Leitfähigkeitstyp entge­ gengesetzten Leitfähigkeitstyp dotierte Schicht erzeugt. Die erste dotierte Schicht und die zweite dotierte Schicht können durch Implantation oder durch Epitaxie erzeugt werden. Durch z. B. Implantation oder Epitaxie werden in bzw. auf der zweiten dotierten Schicht die ersten Source/Drain-Gebiete der Auswahltransistoren erzeugt. Bei der Erzeugung der Wortlei­ tungs-Gräben wird die zweite dotierte Schicht durchtrennt. Die Wortleitungs-Gräben reichen bis in die erste dotierte Schicht hinein. Teile der ersten dotierten Schicht, die sich innerhalb der Halbleiterstrukturen befinden, dienen als zwei­ te Source/Drain-Gebiete. Da die erste dotierte Schicht nicht durchtrennt wird, sind alle zweiten Source/Drain-Gebiete elektrisch miteinander verbunden. Die elektrische Verbindung über die erste dotierte Schicht ist vorteilhaft, da alle zweiten Source/Drain-Gebiete an ein einziges Potential ange­ schlossen werden, und die erste dotierte Schicht einen größe­ ren Querschnitt und damit einen kleineren Widerstand aufweist als z. B. einzelne dotierte Streifen.

Bei der Verwendung von Isolationsgräben besteht eine zweite Möglichkeit darin, vor Abscheiden des isolierenden Materials durch Implantation an den Böden der Isolationsgräben strei­ fenförmige dotierte Gebiete zu erzeugen. Nach Erzeugung der Wortleitungs-Gräben, werden durch Implantation die Böden der Wortleitungs-Gräben ebenfalls implantiert, wodurch zusammen mit den streifenförmigen dotierten Gebieten unter den Isola­ tionsgräben ein gitterförmiges dotiertes Gebiet entsteht. Teile des gitterförmigen dotierten Gebiets, die an die Flan­ ken der Halbleiterstrukturen angrenzen, wirken als zweite Source/Drain-Gebiete. Die zweiten Source/Drain-Gebiete sind bezüglich der Kanalgebiete diagonal nach unten versetzt. Die ersten Source/Drain-Gebiete können gleichzeitig mit dem git­ terförmigen dotierten Gebiet erzeugt werden. Das gitterförmi­ ge dotierte Gebiet weist einen effektiv größeren Querschnitt und damit einen kleineren Widerstand auf als einzelne strei­ fenförmige dotierte Gebiete.

Bei der Verwendung von folded Bitleitungen besteht eine drit­ te Möglichkeit darin, entlang der Böden der Wortleitungs- Gräben erzeugte zweite Source/Drain-Gebiete über vergrabene Kontakte mit dem Kanalgebiet zu verbinden. Das Kanalgebiet ist in einer Wanne des Substrats angeordnet, die vom selben Leitfähigkeitstyp wie das Substrat dotiert ist. Dadurch wer­ den die zweiten Source/Drain-Gebiete über das Substrat an das Potential angeschlossen. Ein Vorteil ist, daß auch die Kanal­ gebiete mit dem Substrat verbunden sind und so auf ein festes Potential gehalten werden. Zur Erzeugung der vergrabenen Kon­ takte werden innerhalb der Wortleitungs-Gräben schmale Gräben erzeugt, die die zweiten Source/Drain-Gebiete durchtrennen und bis in die Wanne reichen. Die schmalen Gräben werden mit leitendem Material mindestens soweit gefüllt, daß die zweiten Source/Drain-Gebiete an das leitende Material angrenzen. Die mit dem leitenden Material gefüllten schmalen Gräben bilden die vergrabenen Kontakte. Es ist vorteilhaft, angrenzend an die schmalen Gräben dotierte Anschlußgebiete zu erzeugen um einen Schottky-Übergang zwischen den vergrabenen Kontakten und der Wanne zu verhindern. Dies kann durch Implantation er­ folgen. Alternativ wird für das leitende Material ein Materi­ al verwendet, aus dem Dotierstoff ausdiffundiert werden kann. In diesem Fall wird durch einen Temperschritt Dotierstoff desselben Leitfähigkeitstyps wie das des Substrats ausdiffun­ diert.

Es liegt im Rahmen der Erfindung, über den zu erzeugenden Halbleiterstrukturen, d. h. über dem Substrat oder über den ersten Source/Drain-Gebieten eine erste Hilfsschicht aus ei­ nem ersten Material und darüber eine zweite Hilfsschicht aus einem zweiten Material, das selektiv zum ersten Material ätz­ bar ist, zu erzeugen. Die Wortleitungs-Gräben und - falls vorgesehen - die Isolationsgräben durchtrennen die erste Hilfsschicht und die zweite Hilfsschicht. Die zweiten Sour­ ce/Drain-Gebiete werden durch Implantation der Böden der Wortleitungs-Gräben erzeugt. Ein Gatedielektrikum, das selek­ tiv zum zweiten Material ätzbar ist, wird an Flächen der Wortleitungs-Gräben erzeugt. Nach Erzeugung der Wortleitungen werden freiliegende Teile des Gatedielektrikums selektiv zur zweiten Hilfsschicht entfernt, wodurch die Böden der Wortlei­ tungs-Gräben teilweise freigelegt werden. Die zweite Hilfs­ schicht schützt dabei die erste Hilfsschicht. Anschließend werden die schmalen Gräben durch Atzen des Substrats selektiv zum ersten Material erzeugt. Dabei wird die zweite Hilfs­ schicht entfernt, und die erste Hilfsschicht schützt das Substrat oder die ersten Source/Drain-Gebiete. Beim Abschei­ den und Rückätzen von leitendem Material zur Erzeugung der vergrabenen Kontakte schützt die erste Hilfsschicht unter ihr liegende Teile der Halbleiterstrukturen. Um Kurzschlüsse zwi­ schen den vergrabenen Kontakten und den Wortleitungen zu ver­ meiden, ist es vorteilhaft, nach Erzeugung der Wortleitungen isolierendes Material konform abzuscheiden und rückzuätzen, wobei auch Teile des Gatedielektrikums entfernt werden, bis Teile der Böden der Wortleitungs-Gräben freigelegt werden. Auf diese Weise entstehen angrenzend an die Wortleitungen kleine Schutzspacer aus isolierendem Material. Die ersten Source/Drain-Gebiete werden vorzugsweise vor Erzeugung der ersten Hilfsschicht erzeugt. Alternativ werden sie nach Ent­ fernung der ersten Hilfsschicht erzeugt.

Es liegt im Rahmen der Erfindung, wenn die ersten Sour­ ce/Drain-Gebiete als erste Kondensatorelektroden der Spei­ cherkondensatoren dienen.

Zur Erhöhung der Kapazität des Kondensators ist es vorteil­ haft, wenn die ersten Kondensatorelektroden aus einem besser leitenden Material erzeugt werden als die ersten Sour­ ce/Drain-Gebiete. In diesem Fall grenzen die ersten Kondensa­ torelektroden direkt an die ersten Source/Drain-Gebiete an oder werden über Kontakte mit den ersten Source/Drain- Gebieten verbunden.

Zur Erhöhung der Packungsdichte und zur Verkleinerung des Prozeßaufwands ist es vorteilhaft, wenn die Kontakte der er­ sten Source/Drain-Gebiete selbstjustiert, d. h. ohne Verwen­ dung von zu justierenden Masken, angrenzend an die ersten Source/Drain-Gebiete erzeugt werden. Dazu wird über den er­ sten Source/Drain-Gebieten und vor Erzeugung der Wortlei­ tungs-Gräben eine erste Schicht aus isolierendem Material und eine zweite Schicht aus einem dritten Material, das selektiv zum isolierenden Material ätzbar ist, erzeugt. Nach Erzeugung der Gateelektroden wird isolierendes Material abgeschieden und planarisiert bis die zweite Schicht freigelegt wird. Freiliegende Teile der zweiten Schicht werden mit Hilfe einer streifenförmigen Maske, deren Streifen quer zu den Wortlei­ tungs-Gräben verlaufen und die Speicherzellen bedecken, ent­ fernt. Sind die isolierenden Strukturen vorgesehen und werden diese nach Erzeugung der zweiten Schicht erzeugt, werden die freiliegenden Teile der zweiten Schicht ohne Maske entfernt.

Anschließend wird weiteres isolierendes Material abgeschieden und planarisiert, bis die zweite Schicht freigelegt wird. Nach diesem Prozeßschritt liegt eine planare Oberfläche vor, an die sowohl das isolierende Material als auch übrigbleiben­ de Teile der zweiten Schicht angrenzen. Diese Teile sind oberhalb der ersten Source/Drain-Gebiete angeordnet. An­ schließend werden die übrigbleibenden Teile der zweiten Schicht selektiv zum isolierenden Material entfernt. Dadurch entstehen oberhalb der ersten Source/Drain-Gebiete Vertiefun­ gen. Die Vertiefungen werden nach unten verlagert, indem iso­ lierendes Material geätzt wird, bis die ersten Source/Drain-Ge­ biete freigelegt werden. Durch Abscheiden, Planarisieren und Atzen von leitendem Material entstehen dadurch selbstju­ stiert in den Vertiefungen die Kontakte zu den ersten Sour­ ce/Drain-Gebieten.

Sind die selbstjustierten Kontakte und die vergrabenen Kon­ takte vorgesehen, wird die erste Hilfsschicht auf der zweiten Schicht erzeugt.

Zur Prozeßvereinfachung ist es vorteilhaft, wenn die zweite Kondensatorelektrode Teil der Bitleitung ist. Zur Verkleine­ rung des Widerstands der Bitleitung ist es vorteilhaft, wenn die Bitleitung aus einem besser leitenden Material als die zweite Kondensatorelektrode erzeugt wird. In diesem Fall ist die zweite Kondensatorelektrode nicht Teil der Bitleitungen, sondern grenzt an die Bitleitungen an oder ist über einen Kontakt mit ihr verbunden.

Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren dargestellt sind, näher erläutert.

Fig. 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine erste dotierte Schicht, eine zweite do­ tierte Schicht, eine dritte dotierte Schicht, eine erste Maske und Isolationsgräben erzeugt wurden.

Fig. 2a zeigt einen zum Querschnitt aus Fig. 1 senkrechten Querschnitt, nachdem eine zweite Maske, Wortleitungs-Gräben, erste isolierende Strukturen, erste Sour­ ce/Drain-Gebiete, Kanalgebiete und zweite Sour­ ce/Drain-Gebiete erzeugt wurden.

Fig. 2b zeigt den Querschnitt aus Fig. 1 nach den prozeß­ schritten nach Fig. 2a.

Fig. 3 zeigt den Querschnitt aus Fig. 2a, nachdem Channel-Stop-Gebiete, ein Gatedielektrikum, Gateelektroden, Wortleitungen, eine zweite isolierende Struktur und Kontakte erzeugt wurden.

Fig. 4a zeigt den Querschnitt aus Fig. 3, nachdem erste Kondensatorelektroden, ein Kondensatordielektrikum, zweite Kondensatorelektroden und Bitleitungen erzeugt wurden.

Fig. 4b zeigt den Querschnitt aus Fig. 2b nach den Prozeß­ schritten aus Fig. 4a.

Fig. 5 zeigt einen Querschnitt durch ein zweites Substrat, nachdem eine erste dotierte Schicht, eine zweite do­ tierte Schicht (nicht dargestellt), eine dritte do­ tierte Schicht (nicht dargestellt), eine erste Schicht, eine zweite Schicht, mit Hilfe einer ersten Maske Isolationsgräben (nicht dargestellt), Wortlei­ tungs-Gräben, Halbleiterstrukturen, erste Sour­ ce/Drain-Gebiete, Kanalgebiete und zweite Sour­ ce/Drain-Gebiete erzeugt wurden. Der Querschnitt ver­ läuft parallel zu den Isolationsgräben.

Fig. 6 zeigt den Querschnitt aus Fig. 5, nachdem Channel-Stop-Gebiete, ein Gatedielektrikum, Gateelektroden, Wortleitungen, eine zweite isolierende Struktur, Kon­ takte, erste Kondensatorelektroden, ein Kondensator­ dielektrikum, zweite Kondensatorelektroden und Bit­ leitungen erzeugt wurden.

Fig. 7 zeigt einen Querschnitt durch ein drittes Substrat, nachdem eine erste dotierte Schicht, mit Hilfe einer ersten Maske Isolationsgräben (nicht dargestellt), eine zweite Maske, Wortleitungs-Gräben, erste isolie­ rende Strukturen (nicht dargestellt), Halbleiter­ strukturen, erste Source/Drain-Gebiete, Kanalgebiete, zweite Source/Drain-Gebiete, Channel-Stop-Gebiete, ein Gatedielektrikum, Gateelektroden und Wortleitun­ gen erzeugt wurden. Der Querschnitt verläuft parallel zu den Isolationsgräben.

Fig. 8 zeigt einen Querschnitt durch ein viertes Substrat, nachdem eine erste dotierte Schicht, eine zweite do­ tierte Schicht und streifenförmige dotierte Gebiete erzeugt wurden. Der Querschnitt verläuft senkrecht zu den Streifen der streifenförmigen Gebiete.

Fig. 9a zeigt einen zum Querschnitt aus Fig. 8 senkrechten Querschnitt, nachdem eine Maske, Wortleitungs-Gräben, Channel-Stop-Gebiete, ein Gatedielektrikum, Gateelek­ troden, Wortleitungen, eine isolierende Struktur, Kontakte, erste Kondensatorelektroden, ein Kondensa­ tordielektrikum, zweite Kondensatorelektroden und Bitleitungen erzeugt wurden.

Fig. 9b zeigt den Querschnitt aus Fig. 8 nach den Prozeß­ schritten aus Fig. 9a.

Fig. 10 zeigt einen Querschnitt durch ein fünftes Substrat, nachdem streifenförmige dotierte Gebiete, eine erste Hilfsschicht, eine zweite Hilfsschicht, eine Maske, Wortleitungs-Gräben, Halbleiterstrukturen, erste Source/Drain-Gebiete, Kanalgebiete und zweite Sour­ ce/Drain-Gebiete erzeugt wurden. Der Querschnitt verläuft parallel zu den streifenförmigen Gebieten.

Fig. 11 zeigt den Querschnitt aus Fig. 10, nachdem Channel-Stop-Gebiete, ein Gatedielektrikum, Gateelektroden, Wortleitungen und Spacer erzeugt wurden, die Maske entfernt wurde und ein Teil der Böden der Wortlei­ tungs-Gräben freigelegt wurden.

Fig. 12 zeigt den Querschnitt aus Fig. 11, nachdem schmale Gräben, vergrabene Kontakte und dotierte Anschlußge­ biete erzeugt wurden.

Fig. 13 zeigt den Querschnitt aus Fig. 12, nachdem eine isolierende Struktur, Kontakte, erste Kondensatore­ lektroden, ein Kondensatordielektrikum, zweite Kon­ densatorelektroden und Bitleitungen erzeugt wurden.

Fig. 14 zeigt einen Querschnitt durch ein sechstes Substrat, nachdem eine dotierte Schicht, Isolationsgräben, ein erster Teil eines gitterförmigen Gebiets, eine erste Maske, Wortleitungs-Gräben (in Fig. 15a darge­ stellt), Halbleiterstrukturen, erste Source/Drain-Ge­ biete, Kanalgebiete, zweite Source/Drain-Gebiete, ein zweiter Teil des gitterförmigen Gebiets und er­ ste isolierende Strukturen erzeugt wurden. Der Quer­ schnitt verläuft parallel zu den Wort­ leitungs-Gräben.

Fig. 15a zeigt einen zum Querschnitt aus Fig. 14 senkrech­ ten Querschnitt, nachdem Channel-Stop-Gebiete, ein Gatedielektrikum, Gateelektroden, Wortleitungen, eine zweite isolierende Struktur, Kontakte, erste Kondensatorelektroden, ein Kondensatordielektrikum, zweite Kondensatorelektroden und Bitleitungen er­ zeugt wurden.

Fig. 15b zeigt den Querschnitt aus Fig. 14 nach den Prozeß­ schritten aus Fig. 15a.

Die Figuren sind nicht maßstabsgerecht.

In einem ersten Ausführungsbeispiel ist ein Ausgangsmaterial ein erstes Substrat 1a, das p-dotiertes Silizium enthält und dessen Dotierstoffkonzentration ca. 10¹⁵ cm^-3 beträgt. Auf dem ersten Substrat 1a werden durch Epitaxie eine ca. 500 nm dic­ ke erste n-dotierte Schicht S1a, eine ca. 300 nm dicke zweite p-dotierte Schicht S2a und eine ca. 150 nm dicke dritte n­ dotierte Schicht S3a erzeugt (s. Fig. 1). Die Dotierstoffkon­ zentrationen der ersten dotierten Schicht S1 und der dritten dotierten Schicht S3a betragen ca. 5×10²⁰ cm^-3. Die Dotier­ stoffkonzentration der zweiten dotierten Schicht S2a beträgt ca. 3×10¹⁷ cm^-3.

Zur Erzeugung einer ersten Maske M1a wird SiO₂ in einer Dicke von ca. 200 nm abgeschieden und durch ein photolithographi­ sches Verfahren streifenförmig strukturiert (siehe Fig. 1). Als Ätzmittel für die Strukturierung ist z. B. CHF₃ + O₂ ge­ eignet. Anschließend wird Silizium mit z. B. HBr + NF₃ + He + O₂ ca. 700 nm tief geätzt, wodurch Isolationsgräben GIa ent­ stehen (siehe Fig. 1). Die Isolationsgräben sind ca. 500 nm breit und weisen einen Abstand von ca. 500 nm voneinander auf.

Zum Auffüllen der Isolationsgräben GIa mit isolierendem Mate­ rial wird SiO₂ in einer Dicke von ca. 500 nm in einem TEOS-Verfahren abgeschieden und durch chemisch mechanisches Polie­ ren planarisiert, bis die dritte dotierte Schicht S3a freige­ legt wird. Dabei wird die erste Maske M1a entfernt. Zur Er­ zeugung einer zweiten Maske M2a wird SiO₂ in einer Dicke von ca. 100 nm abgeschieden und durch ein photolithographisches Verfahren streifenförmig strukturiert. Die Streifen der zwei­ ten Maske M2a verlaufen senkrecht zu den Streifen der ersten Maske M1a. Bei der Strukturierung wird SiO₂ mit z. B. CHF₃+O₂ ca. 600 nm tief geätzt, wodurch SiO₂ in Teilen der Isolations­ gräben GIa entfernt wird. Übrigbleibendes SiO₂ in den Isola­ tionsgräben GIa bilden erste isolierende Strukturen Ila. An­ schließend wird Silizium ca. 600 nm tief geätzt, wodurch Wortleitungs-Gräben GWa entstehen (siehe Fig. 2a und 2b). Die Isolationsgräben GIa sind tiefer als die Wortleitungs- Gräben GWa. Die Wortleitungs-Gräben GWa sind ca. 500 nm breit und weisen einen Abstand von ca. 750 nm voneinander auf. Durch die Erzeugung der Isolationsgräben GIa und der Wortleitungs- Gräben GWa entstehen aus dem ersten Substrat 1a quaderförmige Halbleiterstrukturen STa. Übrigbleibende Teile der dritten dotierten Schicht S3a sind in den Halbleiterstrukturen STa angeordnet und dienen als erste Source/Drain-Gebiete S/D1a. Übrigbleibende Teile der zweiten dotieren Schicht S2a sind in den Halbleiterstrukturen STa angeordnet und dienen als Kanal­ gebiete KAa. Unter den Kanalgebieten KAa liegende Teile der ersten dotierten Schicht S1a dienen als zweite Source/Drain- Gebiete S/D2a. Jede Halbleiterstruktur STa ist Teil eines vertikalen Auswahltransistors.

Mit Hilfe einer streifenförmigen dritten Maske aus Fotolack (nicht dargestellt), deren Streifen mindestens jedes zweite zwischen benachbarten Isolationsgräben GIa liegende Gebiet bedecken, werden durch schräge Implantation angrenzend an Teile von ersten Flanken der Wortleitungs-Gräben GWa Channel- Stop-Gebiete Ca erzeugt (siehe Fig. 3). Mit Hilfe einer zur dritten Maske komplementären vierten Maske aus Fotolack (nicht dargestellt) werden auch in Teilen von zweiten Flanken der Wortleitungs-Gräben GWa Channel-Stop-Gebiete erzeugt. Die Dotierstoffkonzentration der Channel-Stop-Gebiete Ca beträgt ca. 10¹⁹ cm^-3. Die Channel-Stop-Gebiete Ca sind p-dotiert.

Anschließend wird durch thermische Oxidation ein ca. 10 nm dickes Gatedielektrikum GDa erzeugt. Zur Erzeugung von Wort­ leitungen wird in situ dotiertes Polysilizium in einer Dicke von ca. 150 nm abgeschieden und mit z. B. C₂F₆ + O₂ ca. 200 nm tief rückgeätzt. Die Wortleitungen entstehen dadurch in Form von Spacern angrenzend an die ersten Flanken und die zweiten Flanken der Wortleitungs-Gräben GWa. Teile der Wortleitungen, die im Bereich der Kanalgebiete KAa an die Teile der ersten Flanken und der zweiten Flanken der Wortleitungs-Gräben GWa angrenzen, an die keine Channel-Stop-Gebiete Ca angrenzen, wirken als Gateelektroden GAa von Auswahltransistoren (siehe Fig. 3).

Zum Schutz der Auswahltransistoren wird eine zweite isolie­ rende Struktur 12a erzeugt, die die Auswahltransistoren be­ deckt, indem SiO₂ in einer Dicke von ca. 500 nm abgeschieden wird und durch chemisch mechanisches Polieren planarisiert wird. Durch ein photolithographisches Verfahren werden die ersten Source/Drain-Gebiete S/D1a freigelegt. Als Ätzmittel ist z. B. CHF₃ + O₂ geeignet. Zur Erzeugung von Kontakten Ka wird Wolfram in einer Dicke von ca. 400 nm abgeschieden und mit z. B. SF₆ rückgeätzt (siehe Fig. 3).

Zur Erzeugung einer Diffusionsbarriere (nicht dargestellt) wird Titannitrid in einer Dicke von ca. 20 nm abgeschieden. Anschließend wird Platin in einer Dicke von ca. 200 nm abge­ schieden. Zur Erzeugung von voneinander getrennten ersten Kondensatorelektroden P1a wird durch ein photolithographi­ sches Verfahren Platin mit z. B. Cl₂ + O₂ geätzt. Die ersten Kondensatorelektroden P1a überlappen jeweils einen der Kon­ takte Ka (vgl. Fig. 4a und 4b).

Zur Erzeugung eines Kondensatordielektrikums KDa wird Ba_0,5St_0,5TiO₃ in einer Dicke von 20 nm abgeschieden. An­ schließend wird Platin in einer Dicke von 100 nm abgeschie­ den. Darüber wird AlSiCu in einer Dicke von 500 nm abgeschie­ den. Mit Hilfe einer zur ersten Maske analogen streifenförmi­ gen fünften Maske (nicht dargestellt) werden zur Erzeugung von Bitleitungen Ba und zweiten Kondensatorelektroden P2a Al­ SiCu mit z. B. BCl₃ + Cl₂ + CH₄ und Platin mit z. B. Cl₂ und O₂ geätzt. Die Streifen der fünften Maske sind zwischen den Iso­ lationsgräben GIa angeordnet. Die Bitleitungen Ba sind über den zweiten Kondensatorelektroden P2a angeordnet.

Jede Speicherzelle umfaßt eine Halbleiterstruktur STa und ei­ nen darüber angeordneten Speicherkondensator, der eine der ersten Kondensatorelektroden P1a, einen Teil des Kondensator­ dielektrikums KDa und einen Teil einer der zweiten Kondensa­ torelektroden P2a umfaßt. Channel-Stop-Gebiete Ca von entlang eines Wortleitungs-Grabens GWa benachbarten Speicherzellen sind alternierend an eine erste Flanke des Wortleitungs- Grabens GWa und an eine zweite Flanke eines benachbarten Wortleitungs-Grabens GWa angeordnet. Channel-Stop-Gebiete Ca von entlang einer Bitleitung Ba benachbarten Speicherzellen sind entweder alle angrenzend an die ersten Flanken oder an die zweiten Flanken der Wortleitungs-Gräben GWa angeordnet.

In einem zweiten Ausführungsbeispiel ist ein Ausgangsmaterial ein zweites Substrat 1b, das p-dotiertes Silizium enthält und dessen Dotierstoffkonzentration ca. 10¹⁵ cm^-3 beträgt. Analog wie im ersten Ausführungsbeispiel werden eine erste dotierte Schicht S1b und eine zweite dotierte Schicht (nicht darge­ stellt), eine dritte dotierte Schicht (nicht dargestellt), mit Hilfe einer ersten Maske (nicht dargestellt) und Isolati­ onsgräben (nicht dargestellt) erzeugt. Wie im ersten Ausfüh­ rungsbeispiel werden die Isolationsgräben mit SiO₂ gefüllt.

Auf der dritten dotierten Schicht wird durch Abscheiden von SiO₂ in einer Dicke von ca. 100 nm eine erste Schicht S1 er­ zeugt. Darüber wird durch Abscheiden von in situ dotiertem Polysilizium in einer Dicke von ca. 300 nm eine zweite Schicht SL erzeugt. Wie im ersten Ausführungsbeispiel wird zur Erzeugung einer streifenförmigen zweiten Maske M2b SiO₂ in einer Dicke von ca. 100 nm abgeschieden und durch ein pho­ tolithographisches Verfahren strukturiert. Die Abstände der Streifen der zweiten Maske M2b voneinander betragen jedoch statt 750 nm nur 500 nm. Durch Atzen von Polysilizium mit z. B. C₂F₆ + O₂ und durch Atzen von SiO₂ mit z. B. CHF₃ werden die zweite Schicht SL und die erste Schicht SI analog wie die zweite Maske M2b strukturiert (siehe Fig. 5). Analog wie im ersten Ausführungsbeispiel werden Wortleitungs-Gräben GWb er­ zeugt wodurch erste isolierende Strukturen (nicht darge­ stellt), Halbleiterstrukturen STb, erste Source/Drain-Gebiete S/D1b, Kanalgebiete KAb und zweite Source/Drain-Gebiete S/D2b entstehen (siehe Fig. 5).

Analog wie im ersten Ausführungsbeispiel werden Channel-Stop- Gebiete Cb, ein Gatedielektrikum GDb, Gateelektroden GAb und Wortleitungen erzeugt. Anschließend wird zur Erzeugung einer zweiten isolierenden Struktur I2b SiO₂ in einer Dicke von ca. 500 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die zweite Schicht SL freigelegt wird. Da­ bei wird die zweite Maske M2b entfernt. Mit Hilfe einer streifenförmigen Maske (nicht dargestellt), die die Isolati­ onsgräben nicht bedeckt, wird Polysilizium selektiv zu SiO₂ mit z. B. C₂F₆ + O₂ geätzt, bis oberhalb der Isolationsgräben angeordnete Teile der zweiten Schicht SL entfernt werden. Üb­ rigbleibende Teile der zweiten Schicht SL sind oberhalb der ersten Source/Drain-Gebiete S/D1b angeordnet.

Anschließend wird SiO₂ in einer Dicke von ca. 500 nm abge­ schieden und durch chemisch mechanisches Polieren planari­ siert, bis die zweite Schicht SL freigelegt wird. Durch Atzen von Polysilizium selektiv zu SiO₂ wird die zweite Schicht SL entfernt. Dadurch entstehen oberhalb der ersten Source/Drain- Gebiete S/D1b Vertiefungen. Anschließend wird SiO₂ mit z. B. CHF₃ + O₂ geätzt, bis Teile der ersten Schicht SI entfernt werden und die ersten Source/Drain-Gebiete S/D1 freigelegt werden. Durch diesen Schritt werden die oberhalb der ersten Source/Drain-Gebiete S/D1b liegenden Vertiefungen nach unten verschoben. Diese Vertiefungen werden gefüllt, indem in situ dotiertes Polysilizium in einer Dicke von ca. 500 nm abge­ schieden und durch chemisch mechanisches Polieren planari­ siert wird, bis die zweite isolierende Struktur I2b freige­ legt wird. Dadurch entstehen in den Vertiefungen Kontakte Kb aus Polysilizium (siehe Fig. 6). Zur Erzeugung der Kontakte Kb ist keine Maske erforderlich. Die Kontakte Kb werden selbstjustiert angrenzend an die ersten Source/Drain-Gebiete S/D1b erzeugt.

Analog wie im ersten Ausführungsbeispiel werden erste Konden­ satorelektroden P1b, ein Kondensatordielektrikum KDb, zweite Kondensatorelektroden P2b und Bitleitungen Bb erzeugt (siehe Fig. 6).

In einem dritten Ausführungsbeispiel ist ein Ausgangsmaterial ein drittes Substrat 1c, das p-dotiertes Silizium enthält und dessen Dotierstoffkonzentration ca. 10¹⁵ cm^-3 beträgt. Analog zum ersten Ausführungsbeispiel werden eine erste dotierte Schicht S1c, eine zweite dotierte Schicht, eine dritte do­ tierte Schicht, mit Hilfe einer ersten Maske Isolationsgräben (nicht dargestellt), eine zweite Maske M2c, Wortleitungs- Gräben GWc, Halbleiterstrukturen STc, erste Source/Drain- Gebiete S/D1c, Kanalgebiete KAc, zweite Source/Drain-Gebiete S/D2c und erste isolierende Strukturen (nicht dargestellt) erzeugt.

Ohne Maske werden durch schräge Implantation an erste Flanken der Wortleitungs-Gräben GWc angrenzend Channel-Stop-Gebiete Cc erzeugt. Die Dotierstoffkonzentration der Channel-Stop-Ge­ biete Cc beträgt ca. 10¹⁹ cm^-3. Die Channel-Stop-Gebiete Cc sind p-dotiert.

Anschließend wird durch thermische Oxidation ein ca. 10 nm dickes Gatedielektrikum GDc erzeugt. Durch Abscheiden in ei­ ner Dicke von ca. 400 nm und Rückätzen von in situ n­ dotiertem Polysilizium werden in den Wortleitungs-Gräben GWc jeweils eine Wortleitung erzeugt. Teile der Wortleitungen, die im Bereich der Kanalgebiete KAc an die ersten Flanken der Wortleitungs-Gräben GWc angrenzen, wirken als Gateelektroden GAc von Auswahltransistoren (siehe Fig. 7).

Anschließend werden analog wie im ersten Ausführungsbeispiel eine zweite isolierende Struktur, Kontakte, erste Kondensato­ relektroden, ein Kondensatordielektrikum, zweite Kondensato­ relektroden und Bitleitungen erzeugt.

In einem vierten Ausführungsbeispiel ist ein Ausgangsmaterial ein viertes Substrat 1d, das p-dotiertes Silizium enthält und dessen Dotierstoffkonzentration ca. 10¹⁵ cm^-3 beträgt. Durch Epitaxie wird eine 500 nm dicke erste n-dotierte Schicht S1d erzeugt. Darüber wird durch Epitaxie eine ca. 450 nm dicke zweite p-dotierte Schicht S2d erzeugt. Die Dotierstoffkonzen­ tration der ersten dotierten Schicht S1d beträgt ca. 5×10²⁰ cm^-3. Die Dotierstoffkonzentration der zweiten dotierten Schicht S2d beträgt ca. 5×10¹⁷ cm^-3.

Mit Hilfe einer streifenförmigen ersten Maske (nicht darge­ stellt) aus Photolack werden durch Implantation in der zwei­ ten dotierten Schicht S2d streifenförmige dotierte Gebiete GEd erzeugt (siehe Fig. 8). Die streifenförmigen Gebiete GEd sind ca. 100 nm tief und deren Dotierstoffkonzentration be­ trägt ca. 5×10²⁰ cm^-3. Die streifenförmigen Gebiete GEd sind n­ dotiert. Durch eine Temperung wird der Dotierstoff der strei­ fenförmigen dotierten Gebiete GEd aktiviert.

Anschließend werden analog wie im ersten Ausführungsbeispiel eine zur zweiten Maske M2a analoge Maske M2d und Wortlei­ tungs-Gräben GWd erzeugt. Da keine Isolationsgräben erzeugt werden, entstehen zwischen den Wortleitungs-Gräben GWd strei­ fenförmige Halbleiterstrukturen STd. Die Wortleitungs-Gräben GWd verlaufen quer zu den streifenförmigen dotierten Gebieten GEd. Die Wortleitungs-Gräben GWd durchtrennen die streifen­ förmigen Gebiete GEd. Dabei entstehen aus den streifenförmi­ gen dotierten Gebieten GEd erste Source/Drain-Gebiete S/D1d mit rechteckigen Querschnitten.

Mit Hilfe einer streifenförmigen zweiten Maske aus Fotolack (nicht dargestellt), deren Streifen parallel zu den streifen­ förmigen Gebieten GEd verlaufen und die jedes zweite strei­ fenförmige dotierte Gebiet GEd bedeckt, werden durch schräge Implantation angrenzend an die ersten Flanken der Wortlei­ tungs-Gräben GWd Channel-Stop-Gebiete Cd erzeugt. Die zweite Maske aus Fotolack wird entfernt. Mit Hilfe einer streifen­ förmigen dritten Maske aus Fotolack (nicht dargestellt), die jedes zweite streifenförmige Gebiet GEd, das durch die zweite Maske aus Fotolack nicht bedeckt war, bedeckt, werden angren­ zend an zweite Flanken der Wortleitungs-Gräben GWd Channel-Stop-Gebiete Cd erzeugt. Ein Teil der Channel-Stop-Gebiete Cd grenzen an Teile der ersten Flanken und der zweiten Flanken der Wortleitungs-Gräben GWd an, wobei diese Teile zwischen entlang eines Wortleitungs-Grabens GWd benachbarten ersten Source/Drain-Gebieten S/D1d angeordnet sind. Dieser Teil der Channel-Stop-Gebiete Cd verhindert, daß sich Kanäle zwischen den entlang der Wortleitungs-Gräben GWd benachbarten ersten Source/Drain-Gebiete S/D1d Kanäle ausbilden. Jede Halbleiter­ struktur STd umfaßt entlang eines Wortleitungs-Grabens GWd benachbarte Speicherzellen. Die entlang des Wortleitungs- Grabens GWd benachbarten Speicherzellen werden durch den oben beschriebenen Teil der Channel-Stop-Gebiete Cd voneinander getrennt. Teile der zweiten dotierten Schicht S2d, die unter­ halb der ersten Source/Drain-Gebiete S/D1 angeordnet sind, dienen als Kanalgebiete KAd. Im Bereich der Kanalgebiete KAd grenzen die Channel-Stop-Gebiete Cd alternierend entweder an die ersten Flanken oder an die zweiten Flanken der Wortlei­ tungs-Gräben GWd an.

Anschließend werden analog wie im ersten Ausführungsbeispiel ein Gatedielektrikum GDd, Gateelektroden GAd, Wortleitungen, eine isolierende Struktur I2d, Kontakte Kd, erste Kondensato­ relektroden P1d, ein Kondensatordielektrikum KDd, zweite Kon­ densatorelektroden P2d und Bitleitungen Bd erzeugt (vgl. Fig. 9a und 9b).

In einem fünften Ausführungsbeispiel ist ein Ausgangsmaterial ein fünftes Substrat 1e, das p-dotiertes Silizium enthält und dessen Dotierstoffkonzentration ca. 10¹⁵cm^-3 beträgt. Durch Implantation wird eine ca. 1 pn tiefe p-dotierte Wanne We er­ zeugt (siehe Fig. 10). Die Dotierstoffkonzentration der Wan­ ne We beträgt ca. 10¹⁷ cm^-3. Analog wie im vierten Ausführungs­ beispiel werden streifenförmige dotierte Gebiete erzeugt.

Durch Abscheiden von SiO₂ in einer Dicke von ca. 100 nm wird eine erste Hilfsschicht H1 erzeugt. Durch Abscheiden von in situ dotiertem Polysilizium in einer Dicke von ca. 100 nm wird eine zweite Hilfsschicht H2 erzeugt. Wie im ersten Aus­ führungsbeispiel wird zur Erzeugung einer zur zweiten Maske M2a analogen Maske M2e SiO₂ in einer Dicke von ca. 100 nm ab­ geschieden und strukturiert. Analog zur Maske M2e werden auch die erste Hilfsschicht H1 und die zweite Hilfsschicht H2 strukturiert.

Durch Atzen von Silizium selektiv zu SiO₂ werden mit Hilfe der Maske M2e wie im ersten Ausführungsbeispiel Wortleitungs- Gräben GWe erzeugt (siehe Fig. 10). Aus den streifenförmigen dotierten Gebieten entstehen dabei erste Source/Drain-Gebiete S/D1e. Zwischen den Wortleitungs-Gräben GWe entstehen strei­ fenförmige Halbleiterstrukturen STe.

Zum Schutz der Flanken der Wortleitungs-Gräben GWe wird SiO₂ in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt, wo­ durch Schutzspacer (nicht dargestellt) an den Flanken der Wortleitungs-Gräben GWe entstehen. Die Schutzspacer schützen die Flanken der Wortleitungs-Gräben GWe bei der nachfolgenden Implantation der Böden der Wortleitungs-Gräben GWe. Dabei entstehen angrenzend an die Böden der Wortleitungs-Gräben GWe zweite Source/Drain-Gebiete S/D2e. Die zweiten Source/Drain- Gebiete S/D2e sind ca. 100 nm tief und ihre Dotierstoffkon­ zentration beträgt ca. 5×10²⁰ cm^-3. Sie sind n-dotiert. Ihr Do­ tierstoff wird durch Tempern aktiviert. Mit Hilfe von HF als Ätzmittel werden die Schutzspacer wieder entfernt.

Analog wie im vierten Ausführungsbeispiel werden Channel- Stop-Gebiete Ce, ein Gatedielektrikum GDe, Gateelektroden GAe und Wortleitungen erzeugt. Anschließend wird SiO₂ in einer Dicke von ca. 50 nm abgeschieden und ca. 400 nm tief rückge­ ätzt, wodurch angrenzend an die Wortleitungen Spacer Sp ent­ stehen. Dabei werden die Maske M2e und an den Böden der Wort­ leitungs-Gräben GWe angeordnete Teile des Gatedielektrikums GDe entfernt (siehe Fig. 11). Die zweite Hilfsschicht H2 schützt dabei die erste Hilfsschicht H1. Durch Ätzen von Si­ lizium sind selektiv zu SiO₂ werden in den freiliegenden Tei­ len der Böden der Wortleitungs-Gräben GWe ca. 300 nm tiefe schmale Gräben GS erzeugt. Als Ätzmittel ist z. B. HBr + NF₃ + He + O₂ geeignet. Dabei wird die zweite Hilfsschicht H2 ent­ fernt. Die erste Hilfsschicht H1 schützt die Halbleiterstruk­ turen STe. Durch eine Implantation mit p-dotierenden Ionen werden angrenzend an Böden der schmalen Gräben GS dotierte Anschlußgebiete A innerhalb der Wanne We erzeugt, deren Do­ tierstoffkonzentration ca. 5×10¹⁹ cm^-3 beträgt. Zur Erzeugung von vergrabenen Kontakten Kv, die die Anschlußgebiete A mit den zweiten Source/Drain-Gebieten S/D2e verbinden, wird Titan in einer Dicke von ca. 50 nm abgeschieden und getempert, so daß Titansilizid entsteht. Übrigbleibendes Titan wird an­ schließend mit z. B. NH₃+H₂O₂ entfernt. Durch diese selektive Silizierung werden Teile der Wortleitungen siliziert. Diese Teile bilden leitende Strukturen L (siehe Fig. 12).

Anschließend werden analog wie im ersten Ausführungsbeispiel eine isolierende Struktur I2e, Kontakte Ke, erste Kondensato­ relektroden P1e, ein Kondensatordielektrikum KDe, zweite Kon­ densatorelektroden P2e und Bitleitungen Be erzeugt (siehe Fig. 13). Teile der Wanne We, die sich unter den ersten Sour­ ce/Drain-Gebieten S/D1e befinden, wirken als Kanalgebiete KAe.

In einem sechsten Ausführungsbeispiel ist ein Ausgangsmateri­ al ein sechstes Substrat 1f, das p-dotiertes Silizium enthält und dessen Dotierstoffkonzentration ca. 10¹⁵ cm^-3 beträgt. Ana­ log wie im fünften Ausführungsbeispiel wird eine Wanne Wf er­ zeugt.

Durch Implantation mit n-dotierenden Ionen wird ganz flächig eine ca. 100 nm tiefe dotierte Schicht erzeugt. Die Dotier­ stoffkonzentration der dotierten Schicht beträgt ca. 5×10²⁰ cm^-3. Der Dotierstoff der dotierten Schicht wird durch Tempern aktiviert.

Analog wie im ersten Ausführungsbeispiel werden Isolations­ gräben GIf mit Hilfe einer ersten Maske (nicht dargestellt) erzeugt. Durch Abscheiden von SiO₂ in einer Dicke von ca. 50 nm und Rückätzen werden Schutzspacer (nicht dargestellt) an Flanken der Isolationsgräben GIf erzeugt. Die Schutzspacer schützen die Flanken der Isolationsgräben GIf bei der nach­ folgenden Implantation mit n-dotierenden Ionen. Dabei entste­ hen entlang der Böden der Isolationsgräben GIf erste Teile eines gitterförmigen dotierten Gebiets GGf. Die ersten Teile des gitterförmigen Gebiets GGf sind streifenförmig und ihre vertikale Abmessung beträgt ca. 100 nm (siehe Fig. 14). Ihre Dotierstoffkonzentration beträgt ca. 5×10²⁰ cm^-3. Durch einen Temperschritt wird der Dotierstoff der ersten Teile des git­ terförmigen Gebiets GGf aktiviert.

Analog wie im ersten Ausführungsbeispiel werden die Isolati­ onsgräben GIf mit SiO₂ gefüllt und Wortleitungs-Gräben GWf mit Hilfe einer zweiten Maske M2f erzeugt, wobei in den Iso­ lationsgräben IGf erste isolierende Strukturen I1f entstehen. Aus der dotierten Schicht entstehen erste Source/Drain- Gebiete S/D1f, die Teile von quaderförmigen Halbleiterstruk­ turen STf sind. Unterhalb der ersten Source/Drain-Gebiete S/D1f angeordnete Teile der Wanne Wf wirken als Kanalgebiete Kaf. Zur Erzeugung von Schutzspacern wird SiO₂ in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt. Die Schutzspacer schützen Flanken der Wortleitungs-Gräben GWf bei der nachfol­ genden Implantation mit n-dotierenden Ionen. Dabei entsteht ein zweiter Teil des gitterförmigen Gebiets GGf entlang der Böden der Wortleitungs-Gräben GWf, dessen Dotierstoff durch Tempern aktiviert wird. Die Dotierstoffkonzentration des git­ terförmigen dotierten Gebiets GGf beträgt ca. 5×10²⁰ cm^-3. Un­ terhalb der Kanalgebiete KAf angeordnete Teile der gitterför­ migen dotierten Gebiets GGf wirken als zweite Source/Drain- Gebiete S/D2f. Anschließend werden die Schutzspacer entfernt.

Analog wie im ersten Ausführungsbeispiel werden Channel-Stop-Ge­ biete Cf, ein Gatedielektrikum GDf, Gateelektroden GAf, Wortleitungen, eine zweite isolierende Struktur I2f, Kontakte Kf, erste Kondensatorelektroden P1f, ein Kondensatordielek­ trikum KDf, zweite Kondensatorelektroden P2f und Bitleitungen Bf erzeugt (vgl. Fig. 15a und 15b).

Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gräben, Masken, Spacer, Gebiete und Strukturen nach Belieben an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Dotierstoffkonzentrationen.

Merkmale der sechs Ausführungsbeispiele können miteinander kombiniert werden. Die im zweiten Ausführungsbeispiel be­ schriebene selbstjustierte Erzeugung der Kontakte ist auch auf das fünfte Ausführungsbeispiel anwendbar. Es müßte dann die erste Hilfsschicht über der zweiten Schicht erzeugt wer­ den.

Bezugszeichenliste

1

a,

1

b,

1

c,

1

d,

1

e,

1

f Substrat
A Anschlußgebiet
Ba, Bb, Bd, Be, Bf Bitleitung
Ca, Cb, Cc, Cd, Ce, Cf Channel-Stop-Gebiet
GAa, GAb, GAc, GAd, GAe, GAf Gateelektrode
GDa, GDb, GDc, GDd, GDe, GDf Gatedielektrikum
GGf gitterförmiges dotiertes Gebiet
GIa, GIf Isolationsgräben
GEd streifenförmiges dotiertes Gebiet
GWa, GWb, GWc, GWd, GWe, GWf Wortleitungs-Graben
H1, H2 Hilfsschicht
I1a, I2a, I2b, I2d, I2e, I1f, I2f isolierende Struktur
KAa, KAb, KAc, KAd, KAe, KAf Kanalgebiet
KDa, KDb, KDd, KDe, KDf Kondensatordielektrikum
Ka, Kb, Kd, Ke, Kf Kontakt
Kv vergrabener Kontakt
L leitende Struktur
M1a, M2a, M2b, M2c, M2d, M2f Maske
P1a, P2a, P1b, P2b, P1d, P2d, P1e, P2e, P1f, P2f Kondensatorelektrode
S1a, S2a, S3a, S1b, S1c, S1d, S2d dotierte Schicht
S/D1a, S/D2a, S/D1b, S/D2b, S/D1c, S/D2c, S/D1d, S/D2d, S/D1e, S/D2e, S/D1f, S/D2f Source/Drain-Gebiet
SI erste Schicht
SL zweite Schicht
Sp Spacer
STa, STb, STc, STd, STe, STf Halbleiterstruktur
We, Wf Wanne

Claims (22)

1. DRAM-Zellenanordnung,

• - bei der in einer Halbleiterstruktur (STa) ein erstes Sour­ ce/Drain-Gebiet (S/D1a) und darunter ein Kanalgebiet (KAa) mindestens eines vertikalen MOS-Transistors einer Speicher­ zelle angeordnet sind, die mindestens an eine erste Flanke der Halbleiterstruktur (STa) angrenzen,
• - bei der mindestens die erste Flanke der Halbleiterstruktur (STa) mindestens im Bereich des Kanalgebiets (KAa) des MOS-Transistors mit einem Gatedielektrikum (GDa) versehen ist, an das eine Gateelektrode (GAa) angrenzt, die mit einer ersten Wortleitung elektrisch verbunden ist,
• - bei der ein Element, das die Ausbildung eines Kanals ver­ hindert, an eine zweite, der ersten Flanke gegenüberliegende Flanke der Halbleiterstruktur (STa) angrenzt,
• - bei der eine zweite Wortleitung entlang der zweiten Flanke der Halbleiterstruktur (STa) verläuft,
• - bei der das erste Source/Drain-Gebiet (S/D1a) des MOS-Transistors mit einer ersten Kondensatorelektrode (P1a) eines Kondensators elektrisch verbunden ist,
• - bei der über der ersten Kondensatorelektrode (P1a) eine zweite Kondensatorelektrode (P2a) des Kondensators angeordnet ist, die mit einer Bitleitung (Ba), die quer zu der ersten Wortleitung verläuft, elektrisch verbunden ist.

2. DRAM-Zellenanordnung nach Anspruch 1,

• - bei der das Element, das die Ausbildung eines Kanals ver­ hindert, ein Channel-Stop-Gebiet (Ca) ist.

3. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 2,

• - mit folded Bitleitungen (Ba),
• - bei der Wortleitungen in Wortleitungs-Gräben (GWa) angeord­ net sind, die Halbleiterstrukturen (STa) voneinander trennen,
• - bei der entlang Flanken der Wortleitungs-Gräben (G2a) je­ weils zwei der Wortleitungen verlaufen,
• - bei der die Elemente, die die Ausbildung von Kanälen ver­ hindern, von Speicherzellen, die entlang eines der Wortlei­ tungs-Gräben (GWa) zueinander benachbart sind, alternierend an eine zweite Flanke des Wortleitungs-Grabens (GWa) und an eine erste Flanke eines benachbarten Wortleitungs-Grabens (GWa) angrenzen,
• - bei der die Gateelektroden (GAa) von MOS-Transistoren von jeder zweiten der entlang des Wortleitungs-Grabens (GWa) be­ nachbarten Speicherzellen mit der ersten Wortleitung verbun­ den sind,
• - bei der die Gateelektroden (GAa) Teile der Wortleitungen sind.

4. DRAM-Zellenanordnung nach Anspruch 3,

• - bei der die Elemente, die die Ausbildung von Kanälen ver­ hindern, von entlang der Bitleitung (Ba) benachbarten Spei­ cherzellen, entweder alle angrenzend an erste Flanken oder alle an zweite Flanken der Wortleitungs-Gräben (GWa) angeord­ net sind.

5. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 2,

• - bei der Wortleitungen in Wortleitungs-Gräben (GWc) angeord­ net sind, die Halbleiterstrukturen (STc) voneinander trennen,
• - bei der entlang der Wortleitungs-Gräben (GWc) jeweils eine Wortleitung verläuft,
• - bei der die Elemente, die die Ausbildung von Kanälen ver­ hindern, von entlang der Bitleitung benachbarten Speicherzel­ len, entweder alle an erste Flanken oder alle an zweite Flan­ ken der Wortleitungs-Gräben (GWc) angrenzen,
• - bei der die Gateelektroden (GAc) von MOS-Transistoren von entlang eines der Wortleitungs-Gräben (GWc) benachbarten Speicherzellen mit der ersten Wortleitung elektrisch verbun­ den sind,
• - bei der die Gateelektroden (GWc) Teile der Wortleitungen sind.

6. DRAM-Zellenanordnung nach Anspruch 5,

• - bei der die Elemente, die die Ausbildung von Kanälen ver­ hindern, entweder alle an erste Flanken oder alle an zweite Flanken der Wortleitungs-Gräben (GWc) angrenzen.

7. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 6,

• - bei der die Speicherzelle die Halbleiterstruktur (STa) um­ faßt,
• - bei der die Halbleiterstruktur (STa) als Vorsprung eines Substrats (1a) ausgebildet ist,
• - bei der zwischen entlang der ersten Wortleitung benachbar­ ten Halbleiterstrukturen (STa) isolierende Strukturen (I1a) angeordnet sind, die die Ausbildung eines Kanals zwischen ersten Source/Drain-Gebieten (S/D1a), die in den besagten Halbleiterstrukturen (STa) angeordnet sind, verhindern.

8. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 6,

• - bei der die Halbleiterstruktur (STd) im wesentlichen strei­ fenförmig und Teil der entlang der ersten Wortleitung be­ nachbarten Speicherzellen ist,
• - bei der weitere Elemente, die die Ausbildung von Kanälen verhindern, an Teilen der ersten Flanke und der zweiten Flanke der Halbleiterstruktur (STd) angrenzen, wobei sich diese Teile zwischen den entlang der ersten Wortleitung be­ nachbarten Speicherzellen befinden.

9. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 8,

• - bei der das zweite Source/Drain-Gebiet (S/D2a) unter dem Kanalgebiet (KAa) angeordnet ist,
• - bei der das zweite Source/Drain-Gebiet (S/D2a) Teil einer dotierten Schicht (S1a) ist.

10. Verfahren zur Herstellung einer DRAM-Zellenanordnung,

• - bei dem eine Halbleiterstruktur (STa) erzeugt wird, in der mindestens ein erstes Source/Drain-Gebiet (STa) und darun­ ter ein Kanalgebiet (KAa) mindestens eines MOS-Transistors einer Speicherzelle so gebildet werden, daß sie mindestens an eine erste Flanke der Halbleiterstruktur (STa) angren­ zen,
• - bei dem mindestens die erste Flanke der Halbleiterstruktur (STa) mindestens im Bereich des Kanalgebiets (KAa) des MOS-Transistors mit einem Gatedielektrikum (GDa) versehen wird,
• - bei dem angrenzend an das Gatedielektrikum (GDa) eine Ga­ teelektrode (GAa) erzeugt wird,
• - bei dem eine erste Wortleitung so erzeugt wird, daß sie mit der Gateelektrode (GAa) elektrisch verbunden wird,
• - bei dem ein Element, das die Ausbildung eines Kanals ver­ hindert, angrenzend an eine zweite, der ersten Flanke ge­ genüberliegende Flanke der Halbleiterstruktur (STa) erzeugt wird,
• - bei dem eine zweite Wortleitung erzeugt wird, die entlang der zweiten Flanke der Halbleiterstruktur (STa) verläuft,
• - bei dem das erste Source/Drain-Gebiet (S/D1a) und eine er­ ste Kondensatorelektrode (P1a) eines Kondensators so er­ zeugt werden, daß sie elektrisch miteinander verbunden sind,
• - bei dem auf der ersten Kondensatorelektrode (P1a) ein Kon­ densatordielektrikum (KDa) und darauf eine zweite Kondensa­ torelektrode (P2a) des Kondensators erzeugt werden,
• - bei dem die zweite Kondensatorelektrode (P2a) und quer zur ersten Wortleitung eine Bitleitung (Ba) so erzeugt werden, daß sie miteinander elektrisch verbunden sind.

11. Verfahren nach Anspruch 10,

• - bei dem die DRAM-Zellenanordnung mit folded Bitleitungen (Ba) gebildet wird,
• - bei dem Wortleitungs-Gräben (GWa) erzeugt werden, die Halb­ leiterstrukturen (STa) voneinander trennen,
• - bei dem entlang Flanken der Wortleitungs-Gräben (GWa) je­ weils zwei Wortleitungen erzeugt werden,
• - bei dem die Elemente, die die Ausbildung von Kanälen ver­ hindern, von entlang eines Wortleitungs-Grabens (GWa) be­ nachbarten Speicherzellen, alternierend angrenzend an eine erste Flanke des Wortleitungs-Grabens (GWa) und eine zweite Flanke eines benachbarten Wortleitungs-Grabens (GWa) gebil­ det werden,
• - bei dem die Gateelektroden (GAa) von MOS-Transistoren von jeder zweiten der entlang des Wortleitungs-Grabens (GWa) benachbarten Speicherzellen mit der ersten Wortleitung elektrisch verbunden werden,
• - bei dem die Gateelektroden (GAa) als Teile der Wortleitun­ gen gebildet werden.

12. Verfahren nach Anspruch 11,

• - bei dem die Elemente, die die Ausbildung von Kanälen ver­ hindern, von entlang der Bitleitung (Ba) benachbarten Spei­ cherzellen, entweder alle angrenzend an erste Flanken oder alle angrenzend an zweite Flanken der Wortleitungs-Gräben (GWa) gebildet werden.

13. Verfahren nach einem der Ansprüche 11 bis 12,

• - bei dem nach Erzeugung der Wortleitungs-Gräben (GWa) Flä­ chen mindestens der Wortleitungs-Gräben (GWa) mit einem Ga­ tedielektrikum (GDa) versehen werden,
• - bei dem leitendes Material konform abgeschieden und rückge­ ätzt wird, so daß die Wortleitungen in Form von Spacern entstehen.

14. Verfahren nach Anspruch 10,

• - bei dem Wortleitungs-Gräben (GWc) erzeugt werden, die Halb­ leiterstrukturen (STc) voneinander trennen,
• - bei dem entlang der Wortleitungs-Gräben (G2c) jeweils eine Wortleitung gebildet wird,
• - bei dem die Elemente, die die Ausbildung von Kanälen ver­ hindern, von entlang der Bitleitung benachbarten Speicher­ zellen, entweder alle angrenzend an erste Flanken oder alle an zweite Flanken der Wortleitungs-Gräben (GWc) gebildet werden,
• - bei dem alle Gateelektroden (GAc) von Auswahltransistoren von entlang eines der Wortleitungs-Gräben (GWc) benachbar­ ten Speicherzellen mit der ersten Wortleitung elektrisch verbunden werden,
• - bei dem die Gateelektroden (GAc) als Teile der Wortleitun­ gen gebildet werden.

15. Verfahren nach Anspruch 14,

• - bei dem die Elemente, die die Ausbildung von Kanälen ver­ hindern, entweder alle angrenzend an erste Flanken oder al­ le angrenzend an zweite Flanken der Wortleitungs-Gräben (GWc) gebildet werden.

16. Verfahren nach einem der Ansprüche 10 bis 15,

• - bei dem das Element, das die Ausbildung eines Kanals ver­ hindert, als ein Channel-Stop-Gebiet (Ca) gebildet wird.

17. Verfahren nach einem der Ansprüche 11 bis 16,

• - bei dem in oder auf einem Halbleitersubstrat (1a) eine er­ ste vom ersten Leitfähigkeitstyp dotierte Schicht (S1a) er­ zeugt wird,
• - bei dem über der ersten dotierten Schicht (S1a) eine zweite von einem zweiten, zum ersten Leitfähigkeitstyp entgegenge­ setzten Leitfähigkeitstyp dotierte Schicht (S2a) erzeugt wird,
• - bei dem auf oder in der zweiten dotierten Schicht (S2a) das erste Source/Drain-Gebiet (S/D1a) so erzeugt wird, daß es vom ersten Leitfähigkeitstyp dotiert ist,
• - bei dem die Wortleitungs-Gräben (GWa) bis in die erste do­ tierte Schicht (S1a) reichen.

18. Verfahren nach einem der Ansprüche 11 bis 17,

• - bei dem im wesentlichen parallel zueinander verlaufende Isolationsgräben (GIa) erzeugt werden,
• - bei dem die Wortleitungs-Gräben (GWa) quer zu den Isolati­ onsgräben (GIa) erzeugt werden,
• - bei dem durch die Erzeugung der Isolationsgräben (GIa) und der Wortleitungs-Gräben (GWa) Halbleiterstrukturen (STa) entstehen, die jeweils einer Speicherzelle zugeordnet wer­ den,
• - bei dem zwischen entlang des Wortleitungs-Grabens (GWa) be­ nachbarten Halbleiterstrukturen (STa) und in den Isolati­ onsgräben (GIa) erste isolierende Strukturen (Ila) erzeugt werden, die die Ausbildung eines Kanals zwischen benachbar­ ten ersten Source/Drain-Gebieten (S/D1a), die in den besag­ ten Halbleiterstrukturen (STa) angeordnet sind, verhindern.

19. Verfahren nach Anspruch 18,

• - bei dem nach Erzeugung der Isolationsgräben (GIf) ihre Bö­ den durch Implantation mit vom ersten Leitfähigkeitstyp do­ tierenden Ionen dotiert werden,
• - bei dem nach Erzeugung der Wortleitungs-Gräben (GWf) ihre Böden durch Implantation vom ersten Leitfähigkeitstyp do­ tierenden Ionen dotiert werden,
• - bei dem durch die besagten Implantationen ein gitterförmi­ ges dotiertes Gebiet (GGf) entsteht, das teilweise als zweite Source/Drain-Gebiete (S/D2f) wirkt.

20. Verfahren nach einem der Ansprüche 11 bis 17,

• - bei dem durch die Erzeugung der Wortleitungs-Gräben (GWd) die Halbleiterstruktur (STd) in Form eines Streifens ent­ steht, die der entlang des Wortleitungs-Grabens (GWd) be­ nachbarten Speicherzellen zugeordnet wird,
• - bei dem weitere Elemente, die die Ausbildung von Kanälen verhindern, an Teilen der ersten Flanke und der zweiten Flanke der Halbleiterstruktur (STd) angrenzend erzeugt wer­ den, wobei sich diese Teile zwischen den entlang des Wort­ leitungs-Grabens (GWd) benachbarten Speicherzellen befin­ den.

21. Verfahren nach einem der Ansprüche 11 bis 13 oder nach einem der Ansprüche 16 bis 20,

• - bei dem über der zu erzeugenden Halbleiterstruktur (STe) eine erste Hilfsschicht (H1) aus einem ersten Material und darüber eine zweite Hilfsschicht (H2) aus zweiten Material, das selektiv zum ersten Material ätzbar ist, erzeugt wer­ den,
• - bei dem die Wortleitungs-Gräben (GWe) die erste Hilfs­ schicht (H1) und die zweite Hilfsschicht (H2) durchtrennen,
• - bei dem Flächen der Wortleitungs-Gräben (GWe) mit einem Ga­ tedielektrikum (GDe) versehen werden, das selektiv zum zweiten Material ätzbar ist,
• - bei dem an Böden der Wortleitungs-Gräben (GWe) die zweiten Source/Drain-Gebiete (S/D2e) erzeugt werden,
• - bei dem nach Erzeugung der Wortleitungen Teile der mit dem Gatedielektrikum (GDe) bedeckten Böden der Wortleitungs- Gräben (GWe) freigelegt werden,
• - bei dem in den Böden der Wortleitungs-Gräben (GWe) schmale Gräben (GS), die die zweiten Source/Drain-Gebiete (S/D2e) durchtrennen, erzeugt werden, und dabei die zweite Hilfs­ schicht (H2) entfernt wird,
• - bei dem leitendes Material abgeschieden und selektiv zum ersten Material rückgeätzt wird, bis die schmalen Gräben (GS) mindestens so weit gefüllt werden, daß die zweiten Source/Drain-Gebiete (S/D2e) an das leitende Material an­ grenzen.

22. Verfahren nach einem der Ansprüche 11 bis 21,

• - bei dem über den ersten Source/Drain-Gebieten (S/D1b) eine erste Schicht (SI) aus isolierendem Material und eine zwei­ te Schicht (SL) aus Material, das selektiv zum isolierenden Material ätzbar ist, erzeugt werden,
• - bei dem Kontakte (Kb) zu den ersten Source/Drain-Gebieten (S/D1b) selbstjustiert erzeugt werden, indem nach Erzeugung der Gateelektroden (GAb)
  • a) eine zweite isolierende Struktur (I2b) erzeugt wird, indem isolierendes Material abgeschieden und planarisiert wird, bis die zweite Schicht (SL) freigelegt wird,
  • b) mit Hilfe einer streifenförmigen Maske, deren Streifen quer zu den Wortleitungs-Gräben (GWb) verlaufen und die Speicherzellen bedecken, freiliegende Teile der zweiten Schicht (SL) teilweise entfernt werden,
  • c) weiteres isolierendes Material abgeschieden und planari­ siert wird, bis die zweite Schicht (SL) freigelegt wird,
  • d) die zweite Schicht (SL) entfernt wird, indem Halbleiterma­ terial selektiv zum isolierenden Material geätzt wird,
  • e) das isolierende Material geätzt wird, bis freigelegte Tei­ le der ersten Schicht (SI) entfernt werden und die ersten Source/Drain-Gebiete (S/D1b) freigelegt werden,
  • f) leitendes Material abgeschieden und geätzt wird, wodurch die Kontakte (Kb) entstehen.