JP2002507841A - Ｄｒａｍセルアレイ構造およびその製造方法 - Google Patents

Ｄｒａｍセルアレイ構造およびその製造方法

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Abstract

(57)【要約】 縦形選択トランジスタの第１のソース/ドレイン領域（Ｓ/Ｄ１ａ）と、ビット線（Ｂａ）の間にメモリキャパシタが接続されている。このメモリキャパシタとビット線（Ｂａ）は実質的に基板（１ａ）上に配設されているので、ビット線（Ｂａ）は導電性の高い材料から形成可能であり、メモリキャパシタには誘電率の高い材料が使用可能である。少なくとも第１のソース/ドレイン領域（Ｓ/Ｄ１ａ）とチャネル領域（ＫＡａ）は突出状の半導体構造部（ＳＴａ）の一部であり、これは側方で少なくとも２つの側縁に接している。この２つの側縁にはそれぞれ１つのワード線が配設され得る。チャネル領域とワード線の間には、エレメント（Ｃａ）が設けられ、これがワード線による選択トランジスタのトリガを回避させる。選択トランジスタの第２のソース/ドレイン領域（Ｓ/Ｄ２ａ）は基板内に埋め込まれ、これはドーピング層（Ｓ１ａ）の一部であるか格子状のドーピング領域か埋込みコンタクトを介して基板に接続された領域である。メモリセルは開放型ビット線でも折り込み形ビット線の場合でも４Ｆ2の面積で形成可能である。

Description

【発明の詳細な説明】
【０００１】 本発明は、選択トランジスタとビット線との間にメモリキャパシタが接続され
ているＤＲＡＭセルアレイ構造ならびに該ＤＲＡＭセルアレイ構造の製造方法に
関する。
【０００２】 ＤＲＡＭセルアレイ構造すなわちダイナミックなランダムアクセスの行われる
メモリセルアレイ構造では、ほとんどもっぱらいわゆる１トランジスタメモリセ
ルが使用される。１トランジスタメモリセルは、１つの選択トランジスタと１つ
のメモリキャパシタを有している。メモリキャパシタには、論理値０または１を
表す電荷のかたちで情報が蓄えられている。ワード線によって選択トランジスタ
を制御することにより、ビット線を介してその情報を読み出すことができる。
【０００３】 通常、選択トランジスタにおける第１のソース／ドレイン領域はメモリキャパ
シタと接続されており、選択トランジスタにおける第２のソース／ドレイン領域
はビット線と接続されている。また、選択トランジスタのゲート電極はワード線
と接続されている（たとえば S. M. Sze Semiconductor Devices, AT&T Bell La
boratories, Murray Hill, New Jersey 1985, p. 487, Fig 18a 参照）。
【０００４】 メモリの世代ごとに記憶密度が高まっていくため、１トランジスタメモリセル
の所要面積を世代ごとに小さくしていかなければならない。メモリセルサイズを
単に減らすだけでは、個々のテクノロジーにおいて製造可能な最小構造サイズＦ
による制限を受けるので、それに付随してメモリセルも変化することになる。し
たがって１Ｍｂｉｔ世代までは、選択トランジスタもメモリキャパシタもプレー
ナ形の素子として実現されてきた。４Ｍｂｉｔのメモリ世代からは選択トランジ
スタとメモリキャパシタの３次元配置によって、さらに面積の低減を行っていく
必要があった。
【０００５】 １つの可能性は、メモリキャパシタをプレーナ形ではなくトレンチとして実現
することである（たとえば K. Yamada 等による "A deep trenched Capacitor t
echnology for 4 MBit DRAMs", Proc. Intern. Electronic Devices and Materi
als IEDM 85, p. 702 を参照）。
【０００６】 ただし、そのような埋込形のメモリキャパシタの製造は煩雑である。また、高
い誘電率をもつキャパシタ誘電体を使用することもできない。なぜならば、その
デポジットは実質的に平坦な平面上でしか行えないからである。
【０００７】 ドイツ連邦共和国特許出願 195 19 160 C1 明細書において提案されているＤ ＲＡＭセルアレイ構造によれば、メモリキャパシタが選択トランジスタの上に生
成され、ビット線は基板中に埋められている。この場合、メモリキャパシタが基
板表面に生成されるため、高い誘電率をもつキャパシタ誘電体を使用することが
できる。このようなＤＲＡＭセルアレイ構造の欠点は、ビット線が基板中に埋め
込まれていることである。埋め込まれたビット線を僅かな電気抵抗で製造するの
は困難であるし、基板中に生じるα粒子によってビット線の電荷が変化してしま
い、そのことで情報の誤りが引き起こされる可能性がある。
【０００８】 US 4 630 088 によれば、メモリキャパシタを選択トランジスタにおける第１ のソース／ドレイン領域とビット線との間に接続することが提案されている。こ
のようにすれば、ビット線もメモリキャパシタも基板表面に設けることができる
ようになる。各メモリセルは突出部状の半導体構造を有しており、それはゲート
電極によってリング状に取り囲まれている。各メモリセルは、ワード線方向で対
角線状に互いにずらされて配置されている。メモリキャパシタには、第１のソー
ス／ドレイン領域と、面全体にわたりデポジットされたキャパシタ誘電体の一部
分と、ビット線の一部分とが含まれている。第１のソース／ドレイン領域、チャ
ネル領域、ならびに選択トランジスタにおける第２のソース／ドレイン領域は、
層状に上下に配置されている。
【０００９】 本発明の課題は、選択トランジスタとビット線との間にメモリキャパシタが接
続されているＤＲＡＭセルアレイ構造を提供し、かつそれを従来技術よりも高い
実装密度で製造できるようにすることである。
【００１０】 本発明によればこの課題は、請求項１記載のＤＲＡＭセルアレイ構造ならびに
請求項１０記載のその製造方法によって解決される。従属請求項には本発明の有
利な実施形態が示されている。
【００１１】 本発明によるＤＲＡＭセルアレイ構造の１つのメモリセルアレイ構造は１つの
バーティカル選択トランジスタを有しており、このトランジスタは突出部状の半
導体構造において第１の側縁に形成されている。この半導体構造には、少なくと
も１つの第１のソース／ドレイン領域およびその下に配置された選択トランジス
タのチャネル領域が含まれている。そして少なくともこのチャネル領域の部分に
おいて、半導体構造の第１の側縁にゲート誘電体が設けられており、そこにはゲ
ート電極が接している。ゲート電極は、第１のワード線と電気的に接続されてい
る。また、チャネル領域と第２のワード線との間には、第２のワード線による選
択トランジスタのトリガを防止するエレメントが配置されている。このエレメン
トは、そこに配置されたワード線による選択トランジスタのトリガを防ぐのであ
るが、これは半導体構造において第１の側縁とは反対側の第２の側縁の少なくと
も一部分と隣接している。このエレメントによりＤＲＡＭセルアレイ構造の高い
実装密度が実現される。その理由は、選択トランジスタをトリガすることのない
第２のワード線が、上記のエレメントの設けられた半導体構造のところに配置さ
れていてもかまわないからである。第１のソース／ドレイン領域は、メモリキャ
パシタの第１のキャパシタ電極と電気的に接続されている。このキャパシタにお
ける第２のキャパシタ電極は第１のキャパシタ電極の上に配置されていて、これ
は第１のワード線と交差して延びているビット線と電気的に接続されている。第
１のキャパシタ電極と第２のキャパシタ電極との間にはキャパシタ誘電体が配置
されている。本発明によるＤＲＡＭセルアレイ構造のメモリセルは、４Ｆ2 の面
積で製造することができる。
【００１２】 実装密度を高めるために有利であるのは、ゲート電極を第１のワード線の一部
とし、第１のワード線を半導体構造における第１の側縁に沿って延ばすことであ
る。互いに隣接する２本のワード線は同じメモリセルに隣接しているが、これら
２本のワード線のうちの一方だけが、そのメモリセルに属する選択トランジスタ
をトリガする。
【００１３】 上記のエレメントは、そこに配置されたワード線による選択トランジスタのト
リガを防止するわけだが、このエレメントをチャネルストップ領域として半導体
構造内部に形成することができる。配置されたワード線による選択トランジスタ
のトリガを防止するエレメントが半導体構造の一部分であることにより、実装密
度が格段に高くなる。チャネルストップ領域はチャネル領域と同じ導電形でドー
ピングされているが、それよりも高いドーパント濃度をもっている。チャネルス
トップ領域の生成は、半導体構造の傾斜インプランテーションによって行うこと
ができる。これに対する代案としてチャネルストップ領域を、あとで再び除去さ
れる補助材料のドーパントの外方拡散によって生成してもよい。また、チャネル
ストップ領域を、半導体構造におけるドーピング層の一部分とすることもできる
。この層が第１の導電形でドーピングされているならば、この事例ではチャネル
領域はたとえば、第１の導電形とは逆の第２の導電形でドーピングを行うイオン
を、ドーピング層に傾斜インプランテーションすることによって生成される。こ
れにより、ドーピング層の一部分が逆にドーピングされ、それに伴いその部分は
、ドーピング層の他の部分よりも低い第１の導電形ドーパントの濃度をもつよう
になる。したがってこの層のこの部分はチャネル領域としてはたらく一方、ドー
パント層の他の部分はチャネルストップ領域としてはたらく。
【００１４】 配置されたワード線による選択トランジスタのトリガを防止するエレメントが
、アイソレーション材料を取り囲むようにすることもできる。この材料は、たと
えばデポジットとエッチングによりスペーサ状に構造化されるかまたは、半導体
構造における第２の側縁の一部分を熱酸化させることによって生成される。
【００１５】 実装密度を高めるために有利であるのは、配置されたワード線による選択トラ
ンジスタのトリガを防止するエレメントにおいて、半導体構造の第２の側縁に対
し垂直な方向の寸法を、Ｆよりも小さくすることである。
【００１６】 また、ＤＲＡＭセルアレイ構造を折り返し形ビット線により構成すると有利で
ある。折り返し形ビット線の場合には選択トランジスタの情報を読み出すために
、それに属するビット線の信号が隣接するビット線の信号と比較される。選択ト
ランジスタをトリガするワード線が、隣接するビット線と接続された選択トラン
ジスタと接続されていてはならない。折り返し形ビット線を用いることで、非常
に密に並置されたビット線にとってきわめて類似している障害や信号アンダーグ
ラウンドを、ほとんど除去することができる。ビット線において評価しなければ
ならない信号は、構造サイズの低減に伴い小さくなる一方であるため、このこと
はきわめて有利である。
【００１７】 折り返し形ビット線を形成するために、実質的に互いに平行に延びるワード線
トレンチが生成され、これによって各半導体構造が互いに分離される。ワード線
トレンチに沿って、それぞれ２つの異なるワード線が延在している。ゲート電極
はワード線の一部分である。ワード線トレンチのうち第１のワード線トレンチに
沿って隣接するメモリセルにおいて、配置されたワード線による選択トランジス
タのトリガを防止するエレメントは、第１のワード線トレンチの第１の側縁と、
隣接する第２のワード線トレンチの第２の側縁とに交互に接している。第１のワ
ード線トレンチに沿って隣接するメモリセルは１つおきに第１のワード線と接続
されており、他方、第１のワード線に沿って隣接する他のメモリセルは第２のワ
ード線と接続されている。これにより、ビット線と接続されている選択トランジ
スタをトリガする第１のワード線は、そのビット線と隣り合うビット線と接続さ
れた選択トランジスタとは接続されていないようになる。
【００１８】 エレメントに対して斜めのインプランテーションによって生成されるチャネル
ストップ領域が使用されるのであれば、マスクを用いてまず、１つの方向にかつ
それから別の方向にインプランテーションすることができる。
【００１９】 ビット線に沿って隣接しているメモリセルのうち、エレメントに配置されてい
るワード線による選択トランジスタの制御を妨げるエレメントは例えばすべてワ
ード線トレンチの第１の側面に接しているように生成することができるかまたは
すべてワード線トレンチの第２の側面に接しているように生成することができる
。
【００２０】 ワード線を生成するために本発明の枠内では、ストライプ形状のマスクを用い
てワード線トレンチが生成される。このために基板はマスクに対して選択的にエ
ッチングされる。ワード線トレンチの表面にゲート誘電体が備えられる。このこ
とは例えば、熱酸化かまたは絶縁材料のデポジットによって行うことができる。
後でマスクに対して選択的にエッチバックされる導電材料のコンフォーマルなデ
ポジットによって、ワード線はワード線トレンチの側面においてスペーサの形で
生成される。このようにして、自己整合形の、すなわち整合のためのマスクを用
いずとも、それぞれのワード線トレンチの側面に接して２つのワード線が生成さ
れる。マスクは、エッチバックの際に、基板の浸食を妨ぐものである。エッチン
グプロセスが終了すると直ちにスペーサが形成されるので、マスクはワード線の
生成の前に除去することができる。
【００２１】 プロセスを簡単にするために、折返し形ビット線に代わって開放形のビット線
を設けることも本発明の枠内にある。この場合、ビット線の信号が隣接したビッ
ト線の信号と比較されない。ワード線トレンチに沿ってそれぞれ１つのワード線
だけが形成される。ビット線に沿って隣接しているメモリセルのうち、エレメン
トに配置されているワード線による選択トランジスタのトリガを防ぐエレメント
は、例えばすべてワード線トレンチの第１の側面に接しているように生成するこ
とができ、あるいはすべてワード線トレンチの第２の側面に接しているように生
成することができる。これにより、同一のビット線に接続されているメモリセル
はそれぞれ、異なったワード線によって制御されることが保証される。プロセス
を簡単にするために、エレメントに配置されているワード線による選択トランジ
スタのトリガを妨ぐすべてのエレメントを、ワード線トレンチの第１の側面に接
しているように生成するまたはすべてワード線トレンチの第２の側面に接してい
るように生成するようにすれば有利である。エレメントに対してチャネルストッ
プ領域が使用されるのであれば、更に１つの方向においてだけ斜めにインプラン
テーションすればよい。択一的に、ワード線トレンチの第１のものに沿って隣接
しているメモリセルのうち、エレメントに配置されているワード線による選択ト
ランジスタの制御を防ぐエレメントを、任意に、所属の半導体基体の第１の側面
または第２の側面に接して生成するようにしてもよい。
【００２２】 本発明のメモリセル装置では、第１のワード線トレンチに沿って隣接している
メモリセルはアイソレーションストラクチャによって相互に分離することができ
る。この場合、半導体ストラクチャは基板の突出部として実現されており、かつ
それぞれのメモリセルは１つの半導体ストラクチャを含んでいる。このために基
板中にまたはその上に配置されている層において、実質的に相互に平行に延在し
ているアイソレーショントレンチが生成される。アイソレーショントレンチを横
断する方向に、ワード線トレンチが生成される。アイソレーショントレンチおよ
びワード線トレンチの生成によって、基板および／または場合によってはその上
に配置されている層に半導体ストラクチャが生じる。アイソレーションストラク
チャはアイソレーショントレンチに配置される。このために、ワード線トレンチ
の生成の前に、アイソレーショントレンチの絶縁材料がデポジットされかつ平坦
化され、その結果アイソレーショントレンチは絶縁材料によって充填される。そ
れからワード線トレンチの生成の際に、基板も絶縁材料もエッチングされ、その
結果ワード線トレンチの底面は実質的に平坦に延在する。アイソレーショントレ
ンチではなくて、第１のワード線トレンチに沿って隣接しているメモリセルの間
に配置されている凹部の間にアイソレーションストラクチャを生成するようにし
てもよい。
【００２３】 第１のワード線トレンチに沿って隣接しているメモリセルを、エレメントに配
置されているワード線による選択トランジスタのトリガを防ぐ別のエレメントを
用いて相互に分離するようにしてもよい。この場合、アイソレーショントレンチ
または凹部の生成は省略することができる。半導体ストラクチャは基板から、ま
たは基板の上に配置されている、ワード線トレンチの生成によるストライプ形状
の層から生じる。半導体ストラクチャは第１のワード線トレンチに沿って隣接し
ているメモリセルに対応付けられる。エレメントに配置されているワード線によ
る選択トランジスタのトリガを防ぐ別のエレメントは第１のワード線トレンチの
第１の側面および隣接する第２のワード線トレンチの第２の側面の部分に生成さ
れ、ここでこれら部分は第１のワード線トレンチに沿って隣接しているメモリセ
ルの間に存在している。このようにして、第１のワード線トレンチに沿って隣接
している、種々のメモリセルの第１のソース／ドレイン領域間にチャネルが形成
されることが回避される。これらの別のエレメントがなければ、第１のワード線
トレンチに沿って隣接しているメモリセルの選択トランジスタのゲート電極とし
て作用しない、第１のワード線および第２のワード線の部分は、それぞれ相互に
隣接している２つの第１のソース／ドレイン領域を含んでいる寄生トランジスタ
のゲート電極として作用することになる。
【００２４】 ストライプ形状のマスクを用いたインプランテーションを実施しかつ引き続い
てワード線トレンチをマスクのストライプを横断する方向に生成することは有利
である。このようにして、ストライプ形状の半導体ストラクチャ中に個々の第１
のソース／ドレイン領域が生じる。選択トランジスタの第２のソース／ドレイン
領域はチャネル領域の下方またはチャネル領域に関して対角線の方向に下方にず
らして配置されていてもよい。
【００２５】 第２のソース／ドレイン領域は電気的に相互に接続されていてよい。
【００２６】 第２のソース／ドレイン領域を相互に電気的に接続するという第１の形態では
まず、第１の導電型によってドーピングされた第１の層が生成される。この第１
の層の上ないしその中に、第１の導電型とは反対の導電型の第２の導電型によっ
てドーピングされた第２の層が生成される。
【００２７】 第１のドーピングされた層および第２のドーピングされた層はインプランテー
ションによってまたはエピタキシーによって生成することができる。例えばイン
プランテーションまたはエピタキシーによって、第２のドーピングされた層の中
ないしその上に選択トランジスタの第１のソース／ドレイン領域が生成される。
ワード線トレンチの生成の際に、第２のドーピングされた層は切断される。ワー
ド線トレンチは第１のドーピングされた層内にまで達している。半導体ストラク
チャ内に存在している第１のドーピングされた層の部分は第２のソース／ドレイ
ン領域として用いられる。第１のドーピングされた層は切断されないので、第２
のソース／ドレイン領域はすべて電気的に相互に接続される。このように電気的
な接続を第１のドーピングされた層を介して行うと有利である。というのは、第
２のソース／ドレイン領域はすべて唯一の電位に接続され、かつ第１のドーピン
グされた層は比較的大きな横断面を有しかつこれにより例えば個々のドーピング
されたストライプよりも小さな抵抗を有しているからである。
【００２８】 アイソレーショントレンチを使用する場合には第２の形態が考えられる。すな
わち、インプランテーションのよるアイソレーション材料のデポジットの前に、
アイソレーショントレンチの底面にストライプ形状にドーピングされた領域が生
成される。ワード線トレンチの生成の後に、インプランテーションによって、ワ
ード線トレンチの底面が同様にインプランテーションされ、これによりアイソレ
ーショントレンチの下方にストライプ形状のドーピングされた領域と一緒に、格
子状のドーピングされた領域が生じる。半導体ストラクチャの側面に接している
格子状にドーピングされた領域の部分は第２のソース／ドレイン領域として作用
する。第２のソース／ドレイン領域はチャネル領域に関して対角線方向に下方に
ずらされている。第１のソース／ドレイン領域は、格子状にドーピングされた領
域と同時に生成することができる。格子状のドーピングされた領域は有効な比較
的大きな横断面を、ひいては個々のストライプ形状のドーピングされた領域より
も小さな抵抗を有している。
【００２９】 折返し形ビット線を使用する場合には、第３の形態は考えられる。それは、ワ
ード線トレンチの底面に沿って生成された第２のソース／ドレイン領域をトレン
チ化された接点を介してチャネル領域に接続することである。チャネル領域は基
板のウェルに配置されている。ウェルは基板と同じ導電型によってドーピングさ
れている。これにより第２のソース／ドレイン領域は基板を介して上記の電位に
接続される。チャネル領域も基板に接続されておりかつこのようにして固定の電
位に保持される。トレンチ化された接点を生成するために、ワード線トレンチ内
に狭いトレンチが生成される。これは第２のソース／ドレイン領域を、ウェルに
達するまで切断する。狭いトレンチは導電材料によって少なくとも、第２のソー
ス／ドレイン領域がこの導電材料に接するところまでは充填される。導電材料に
よって充填されたこの狭いトレンチがトレンチ化された接点を形成する。狭いト
レンチに接してドーピングされた接続領域を生成して、トレンチ化された接点と
ウェルとの間のショットキー接点が形成されるのを妨げると有利である。このこ
とはインプランテーションによって行うことができる。択一的に、導電材料に対
して、ドープ剤を拡散することができる材料が使用される。この場合、熱処理に
よって、基板の導電型と同じ導電型のドープ剤が拡散される。
【００３０】 形成すべき半導体構造、すなわち基板または第１のソース／ドレイン領域の上
に、第１の材料からなる第１の補助層と、その上に、第１の材料に対して選択的
にエッチングできる第２の材料からなる第２の補助層とを形成することも本発明
の枠内である。ワード線トレンチと、場合によって設けられる絶縁トレンチが第
１の補助層と第２の補助層とを分離する。第２のソース／ドレイン領域は、ワー
ド線トレンチ底部の打込みにより形成される。ゲート誘電体は第２の材料に対し
て選択的にエッチングすることができる。このゲート誘電体はワード線トレンチ
の表面に形成される。ワード線を形成した後、ゲート誘電体の露出部分を第２の
補助層に対して選択的に除去し、これによりワード線トレンチの底部が露出され
る。ここで第２の補助層は第１の補助層を保護する。続いて細いトレンチが、第
１の材料に対して選択的な基板のエッチングにおり形成される。ここでは第２の
補助層が除去され、第１の補助層は基板またはソース／ドレイン領域を保護する
。導電材料を埋込みコンタクトの形成のためにデポジットおよびエッチバックす
る際に、第１の補助層はその下にある半導体構造の部分を保護する。埋込みコン
タクトとワード線との短絡を回避するため、有利にはワード線の形成後に絶縁材
料を同一形状（コンフォーマル）にデポジットし、エッチバックする。このとき
ゲート誘電体の部分もワード線トレンチの底部部分が露出するまで除去される。
このようにして、ワード線に接して絶縁材料からなる小さな保護スペーサーが形
成される。第１のソース／ドレイン領域は有利には第１の補助層の形成前に形成
される。択一的にこれを第１の補助層の除去後に形成することもできる。
【００３１】 第１のソース／ドレイン領域をメモリキャパシタのキャパシタ電極として用い
ることも本発明の枠内である。
【００３２】 キャパシタのキャパシタンスを高めるために、第１のキャパシタ電極を第１の
ソース／ドレイン領域よりも良導電性の材料から形成すると有利である。この場
合、第１のキャパシタ電極は第１のソース／ドレイン領域に直接接するか、また
はコンタクトを介して第１のソース／ドレイン領域と接続される。
【００３３】 実装密度を向上させ、処理コストを低減するために、第１のソース／ドレイン
領域のコンタクトが自己整合されて、すなわち整合すべきマスクを使用しないで
第１のソース／ドレイン領域に接して形成されると有利である。このために第１
のソース／ドレイン領域の上に、ワード線トレンチの形成前に、絶縁材料からな
る第１の層と、絶縁材料に対して選択的にエッチングできる第３の材料からなる
第２の層を形成する。ゲート電極を形成した後、絶縁材料をデポジットし、第２
の層が露出するまで平坦化する。第２の層の露出された部分はストライプ状のマ
スクによって除去される。このマスクのストライプはワード線トレンチに対して
横に延在し、メモリセルを覆う。絶縁構造が設けられる場合、これは第２の層の
形成後に形成され、第２の層の露出部分はマスクなしで除去される。続いて、別
の絶縁材料がデポジットされ、第２の層が露出するまで平坦化される。このプロ
セスステップの後に平坦な表面が存在し、この表面に絶縁材料と第２の層の残っ
た部分とが接する。これらの部分は、第１のソース／ドレイン領域の上部に配置
される。続いて第２の層の残った部分が絶縁材料に対して選択的に除去される。
これにより第１のソース／ドレイン領域上部には凹部が発生する。この凹部は下
方へ移動される。これは、絶縁材料を第１のソース／ドレイン領域が露出するま
でエッチングすることにより行われる。導電材料のデポジット、平坦化、および
エッチングにより、自己整合されて凹部に第１のソース／ドレイン領域へのコン
タクトが発生する。
【００３４】 自己整合コンタクトと埋込みコンタクトが設けられたなら、第１の補助層が第
２の層に形成される。
【００３５】 第２のキャパシタ電極がビット線の一部であるとプロセスを簡素化するために
有利である。ビット線の抵抗を小さくするためには、ビット線が第２のキャパシ
タ電極よりも良導電性の材料から作成されると有利である。この場合、第２のキ
ャパシタ電極はビット線の一部ではなく、ビット線に接するか、またはコンタク
トを介してこれと接続される。
【００３６】 以下、図面に示された本発明の実施例を詳細に説明する。
【００３７】 図１は、第１のドーピング層、第２のドーピング層、第３のドーピング層、第１
のマスクおよびアイソレーショントレンチを形成した後の第１の基板の断面図で
ある。
【００３８】 図２ａは、第２のマスク、ワード線トレンチ、第１の絶縁構造、第１のソース／
ドレイン領域、チャネル領域、および第２のソース／ドレイン領域を形成した後
の、図１の断面に対して垂直の断面図である。
【００３９】 図２ｂは、図２ａのプロセスステップの後の図１の断面を示す図である。
【００４０】 図３は、チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、第２の
絶縁構造、およびコンタクトを形成した後の、図２ａの断面を示す図である。
【００４１】 図４ａは、第１のキャパシタ電極、キャパシタ誘電体、第２のキャパシタ電極、
およびビット線を形成した後の、図３の断面を示す図である。
【００４２】 図４ｂは、図４ａのプロセスステップ後の、図２ｂの断面を示す図である。
【００４３】 図５は、第１のドーピング層、第２のドーピング層（図示せず）、第３のドーピ
ング層（図示せず）、第１の層、第２の層、第１のマスクを用いたアイソレーシ
ョントレンチ（図示せず）、ワード線トレンチ、半導体構造部、第１のソース／
ドレイン領域、チャネル領域、および第２のソース／ドレイン領域を形成した後
の第２の基板の断面図である。ここで断面はアイソレーショントレンチに対して
並列に延在する。
【００４４】 図６は、チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、第２の
絶縁構造、コンタクト、第１のキャパシタ電極、キャパシタ誘電体、第２のキャ
パシタ電極、およびビット線を形成した後の、図５の断面を示す図である。
【００４５】 図７は、第１のドーピング層、第１のマスクを用いたアイソレーショントレンチ
（図示せず）、第２のマスク、ワード線トレンチ、第１の絶縁構造（図示せず）
、半導体構造部、第１のソース／ドレイン領域、チャネル領域、第２のソース／
ドレイン領域、チャネルストップ領域、ゲート誘電体、ゲート電極、およびワー
ド線を形成した後の第３の基板の断面図である。ここで断面はアイソレーション
トレンチに対して並列に延在する。
【００４６】 図８は、第１のドーピング層、第２のドーピング層、およびストライプ状にドー
ピングされた領域を形成した後の第４の基板の断面図である。ここで断面はスト
ライプ状領域のストライプに対して垂直に延在する。
【００４７】 図９ａは、マスク、ワード線トレンチ、チャネルストップ領域、ゲート誘電体、
ゲート電極、ワード線、絶縁構造、コンタクト、第１のキャパシタ電極、キャパ
シタ誘電体、第２のキャパシタ電極、およびビット線を形成した後の、図８の横
断面に対して断面を示す図である。
【００４８】 図９ｂは、図９ａのプロセスステップ後の、図８の断面を示す図である。
【００４９】 図１０は、ストライプ状にドーピングされた領域、第１の補助層、第２の補助層
、マスク、ワード線トレンチ、半導体構造部、第１のソース／ドレイン領域、チ
ャネル領域、および第２のソース／ドレイン領域を形成した後の第５の基板の断
面図である。ここで断面はストライプ状領域に対して並列に延在する。
【００５０】 図１１は、チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、およ
びスペーサを形成し、マスクを除去し、ワード線トレンチの底部部分を露出した
後の、図１０の断面を示す図である。
【００５１】 図１２は、細いトレンチ、埋込みコンタクト、およびドープされた接続領域を形
成した後の、図１１の断面を示す図である。
【００５２】 図１３は、絶縁構造、コンタクト、第１のキャパシタ電極、キャパシタ誘電体、
第２のキャパシタ電極、およびビット線を形成した後の、図１２の断面を示す図
である。
【００５３】 図１４は、ドーピング層、アイソレーショントレンチ、格子状領域の第１の部分
、第１のマスク、ワード線トレンチ（図１５ａに図示されている）、半導体構造
部、第１のソース／ドレイン領域、チャネル領域、第２のソース／ドレイン領域
、格子状領域の第２の部分、および第１の絶縁構造を形成した後の第６の基板の
断面図である。ここで断面は、ワード線トレンチに対して並列に延在している。
【００５４】 図１５ａは、チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、第
２の絶縁構造、コンタクト、第１のキャパシタ電極、キャパシタ誘電体、第２の
キャパシタ電極、およびビット線を形成した後の図１４の断面に対して垂直の断
面を示す図である。
【００５５】 図１５ｂは、図１５ａのプロセスステップ後の図１４の断面を示す図である。
【００５６】 各図は縮尺通りではない。
【００５７】 第１の実施例では出発材料は、ｐドーピングされたシリコンを含みかつそのド
ーピング濃度が約１０15cm-3である第１基板１ａである。第１基板１ａにはエピ
タキシーによって、約５００ｎｍの厚さの第１ｎドーピング層Ｓ１ａ、約３００
ｎｍの厚さの第２ｐドーピング層Ｓ２ａ、および約１５０ｎｍの厚さの第３ｎド
ーピング層Ｓ３ａが形成される（図１参照）。第１ドーピング層Ｓ１および第３
ドーピング層Ｓ３ａのドーピング濃度は約５×１０20ｃｍ-3である。第２ドーピ
ング層Ｓ２ａのドーピング濃度は約３×１０17ｃｍ-3である。
【００５８】 第１マスクＭ１ａを形成するためにＳｉＯ2を約２００ｎｍの厚さでデポジッ トし、フォトリソグラフ手法によってストライプ状に構造化する（図１参照）。
構造化のためのエッチング剤として、例えばＣＨＦ3＋Ｏ2が有利である。引き続
きシリコンを、例えばＨＢｒ＋ＮＦ3＋Ｈｅ＋Ｏ2により約７００ｎｍの深さでエ
ッチングし、これによってアイソレーショントレンチＧＩａが得られる（図１参
照）。これらのアイソレーショントレンチは、幅が約５００ｎｍであり、かつ相
互に約５００ｎｍの間隔を有する。
【００５９】 アイソレーショントレンチＧＩａを絶縁材料で充填するため、約５００ｎｍの
厚さのＳｉＯ2をＴＥＯＳ手法でデポジットし、第３ドーピング層Ｓ３ａが露出 するまで化学機械研磨によって平坦化する。ここで第１マスクＭ１ａが除去され
る。第２マスクＭ２ａを形成するため、ＳｉＯ2を約１００ｎｍの厚さでデポジ ットし、フォトリソグラフ手法によってストライプ状に構造化する。この第２マ
スクＭ２ａのストライプは、第１マスクＭ１ａのストライプに対して垂直に延在
する。構造化の際に、ＳｉＯ2は例えばＣＨＦ3＋Ｏ2によって約６００ｎｍの深 さにエッチングされ、これによって、ＳｉＯ2はアイソレーショントレンチＧＩ ａの部分において除去される。アイソレーショントレンチＧＩａの残りのＳｉＯ 2 は、第１アイソレーション構造Ｉ１ａを形成する。引き続きシリコンが約６０ ０ｎｍの深さでエッチングされ、これによってワード線トレンチＧＷａが得られ
る（図２ａおよび２ｂ参照）。アイソレーショントレンチＧＩａは、ワード線ト
レンチＧＷａよりも深い。これらのワード線トレンチＧＷａは、幅が約５００ｎ
ｍであり、相互に約７５０ｎｍの間隔を有する。アイソレーショントレンチＧＩ
ａとワード線トレンチＧＷａとを形成することによって、第１基板１ａから直方
体の半導体構造ＳＴａが得られる。第３ドーピング層Ｓ３ａの残りの部分は、半
導体構造ＳＴａに配置されており、第１ソース／ドレイン領域Ｓ／Ｄ１ａとして
使用される。第２ドーピング層Ｓ２ａの残りの部分は、半導体構造ＳＴａに配置
されており、チャネル領域ＫＡａとして使用される。第１ドーピング層のＳ１ａ
の、チャネル領域ＫＡａの下にある部分は、第２ソース／ドレイン領域Ｓ／Ｄ２
ａとして使用される。各半導体構造ＳＴａは、縦形の選択トランジスタの一部で
ある。
【００６０】 ストライプが少なくとも、隣り合うアイソレーショントレンチＧＩａの間にあ
る領域を１つおきに覆い、フォトレジストからなるストライプ状の（図示しない
）第３マスクを用いることにより、斜め方向の打ち込みによって、ワード線トレ
ンチＧＷａの第１の側縁の一部に接してチャネルストップ領域Ｃａが形成される
（図３参照）。第３マスクを補完する、フォトレジストからなる（図示しない）
第４マスクを用いることによってワード線トレンチＧＷａの第２の側縁の一部に
もチャネルストップ領域が形成される。チャネルストップ領域Ｃａのドーピング
濃度は約１０19ｃｍ-3である。チャネルストップ領域Ｃａはｐドーピングされて
いる。
【００６１】 引き続き熱酸化により、約１０ｎｍの厚さのゲート絶縁体ＧＤａが形成される
。ワード線を形成するために、in situドーピングされたポリシリコンが、約１ ５０ｎｍの厚さでデポジットされ、例えばＣ2Ｆ6＋Ｏ2によって約２００ｎｍの 深さでエッチバックされる。これによってワード線が、スペーサの形態でワード
線トレンチＧＷａの第１の側縁および第２の側縁に接して得られる。チャネル領
域ＫＡａの領域においてチャネルストップ領域Ｃａに接していないワード線トレ
ンチＧＷａの第１の側縁および第２の側縁の一部に接している部分は、選択トラ
ンジスタのゲート電極ＧＡａとして機能する（図３参照）。
【００６２】 選択トランジスタを保護するため、この選択トランジスタを覆う第２アイソレ
ーション構造Ｉ２ａが形成されるが、これはＳｉＯ2を約５００ｎｍの厚さでデ ポジットし、化学機械研磨によって平坦化することによって行われる。フォトリ
ソグラフ手法によって、第１ソース／ドレイン領域Ｓ／Ｄ１ａが露出される。エ
ッチング剤としては例えばＣＨＦ3＋Ｏ2が有利である。コンタクトＫａを形成す
るためにタングステンを約４００ｎｍの厚さでデポジットし、例えばＳＦ6によ ってエッチバックする（図３参照）。
【００６３】 （図示しない）拡散バリアを形成するため、窒化チタンを約２０ｎｍの厚さで
デポジットする。引き続き白金を約２００ｎｍの厚さでデポジットする。相互に
離れた第１キャパシタ電極Ｐ１ａを形成するためにフォトリソグラフ手法により
白金がＣｌ2＋Ｏ2によってエッチングされる。第１キャパシタ電極Ｐ１ａは、コ
ンタクトＫａのそれぞれ１つに重なる（図４ａおよび４ｂ参照）。
【００６４】 キャパシタ誘電体ＫＤａを形成するため、Ｂａ0.5Ｓｔ0.5ＴｉＯ3を２０ｎｍ の厚さでデポジットする。引き続き白金を１００ｎｍの厚さでデポジットする。
その上にＡｌＳｉＣｕを５００ｎｍの厚さでデポジットする。第１マスクと類似
のストライプ状の（図示しない）第５マスクを用いて、ビット線Ｂａおよび第２
キャパシタ電極Ｐ２ａを形成するために、ＡｌＳｉＣｕを例えばＢＣｌ3＋Ｃｌ2 +ＣＨ4によって、また白金を例えばＣｌ2およびＯ2によってエッチングする。第
５マスクのストライプは、アイソレーショントレンチＧＩａの間に配置されてい
る。ビット線Ｂａは第２キャパシタ電極Ｐ２ａを覆って配置されている。
【００６５】 各メモリセルには、半導体構造ＳＴａと、その上に配置されたメモリキャパシ
タとが含まれており、このメモリキャパシタは、第１キャパシタ電極Ｐ１ａの１
つと、キャパシタ誘電体ＫＤａの一部と、第２キャパシタ電極Ｐ２ａの１つの一
部とを含む。ワード線トレンチＧＷａに沿って隣り合うメモリセルのチャネルス
トップ領域Ｃａは交互に、ワード線トレンチＧＷａの第１の側縁および隣り合う
ワード線トレンチＧＷａの第２の側縁に配置されている。ビット線Ｂａに沿って
隣り合うメモリセルのチャネルストップ領域Ｃａは、すべてがワード線トレンチ
ＧＷａの第１の側縁に隣接して設けられているか、または第２の側縁に隣接して
設けられているかのいずれかである。
【００６６】 第２の実施例では出発材料は、ｐドーピングされたシリコンを含み、かつその
ドーピング濃度が約１０15ｃｍ-3である第２基板１ｂである。第１実施例と同様
に第１ドーピング層Ｓ１ｂと、（図示しない）第２ドーピング層と、（図示しな
い）第３ドーピング層とが、（図示しない）第１マスクと（図示しない）アイソ
レーショントレンチとを用いて形成される。第１実施例と同様に説とレンチはＳ
ｉＯ2で充填される。
【００６７】 第３ドーピング層には、ＳｉＯ2を約１００ｎｍの厚さでデポジットすること によって第１層ＳＩが形成される。その上には、in situドーピングされたポリ シリコンを約３００ｎｍの厚さでデポジットすることよって第２層ＳＬが形成さ
れる。第１実施例と同様に、ストライプ状の第２マスクＭ２ｂを形成するために
ＳｉＯ2が約１００ｎｍの厚さでデポジットされ、フォトリソグラフ手法によっ て構造化される。しかしながら第２マスクＭ２ｂのストライプの相互の間隔は、
７５０ｎｍではなくわずかに５００ｎｍである。ポリシリコンを例えばＣ2Ｆ6＋
Ｏ2によってエッチングし、またＳｉＯ2を例えばCHF3によってエッチングするこ
とにより、第２層ＳＬと第１層ＳＩとを、第２マスクＭ２ｂと同様に構造化する
（図５参照）。第１実施例と同様にワード線トレンチＧＷｂが形成され、これに
よって（図示しない）第１アイソレーション構造、半導体構造部ＳＴｂ、第１ソ
ース／ドレイン領域Ｓ／Ｄ１ｂ、チャネル領域ＫＡｂ、および第２ソース／ドレ
イン領域Ｓ／Ｄ２ｂが得られる（図５参照）。
【００６８】 第１実施例と同様に、チャネルストップ領域Ｃｂ、ゲート絶縁体ＧＤｂ、ゲー
ト電極ＧＡｂおよびワード線が形成される。引き続き第２アイソレーション構造
Ｉ２ｂを形成するために、ＳｉＯ2が約５００ｎｍの厚さでデポジットされ、第 ２層ＳＬが露出するまで化学機械研磨によって平坦化される。ここで第２マスク
Ｍ２ｂを除去する。アイソレーショントレンチを覆わないストライプ状の（図示
しない）マスクを用いることにより、ＳｉＯ2とは選択的にポリシリコンを例え ばＣ2Ｆ6＋Ｏ2によって、アイソレーショントレンチの上方に配置された、第２ 層ＳＬの部分が除去されるまでエッチングされる。第２層ＳＬの残りの部分は、
第１ソース／ドレイン領域Ｓ／Ｄ１ｂの上方に配置されている。
【００６９】 引き続きＳｉＯ2を約５００ｎｍの厚さでデポジットし、化学機械研磨によっ て、第２層ＳＬが露出するまで平坦化する。ＳｉＯ2とは選択的にポリシリコン をエッチングすることによって、第２層ＳＬが除去される。これにより、第１ソ
ース／ドレイン領域Ｓ／Ｄ１ｂの上方に凹部が得られる。引き続きＳｉＯ2が例 えばＣＨＦ3＋Ｏ2によって、第１層Ｓｉの部分が除去され、かつ第１ソース／ド
レイン領域Ｓ／Ｄ１が露出するまでエッチングされる。このステップによって、
第１ソース／ドレイン領域Ｓ／Ｄ１ｂの上方にある凹部が下方にシフトされる。
これらの凹部は充填されるが、これはin situドーピングされるポリシリコンを 約５００ｎｍの厚さでデポジットし、これを化学機械研磨により、第２アイソレ
ーション構造Ｉ２ｂが露出するまで平坦化することによって行われる。これによ
り凹部にポリシリコンからなるコンタクトＫｂが得られる（図６参照）。コンタ
クトＫｂを形成するためにマスクは不要である。コンタクトＫｂは、自動整合で
第１ソース／ドレイン領域Ｓ／Ｄ１ｂに隣接して形成される。
【００７０】 第１実施例と同様に、第１キャパシタ電極Ｐ１ｂ、キャパシタ誘電体ＫＤｂ、
第２キャパシタ電極Ｐ２ｂ、およびビット線Ｂｂが形成される（図６参照）。
【００７１】 第３の実施例では出発材料は、ｐドーピングされたシリコンを含み、かつその
ドーピング濃度が約１０15ｃｍ-3である第３基板１ｃである。第１実施例と同様
に、第１ドーピング層Ｓ１ｃ、第２ドーピング層、第３ドーピング層、第１マス
クによる（図示しない）アイソレーショントレンチ、第２マスクＭ２ｃ、ワード
線トレンチＧＷｃ、半導体構造ＳＴｃ、第１ソース／ドレイン領域Ｓ／Ｄ１ｃ、
チャネル領域ＫＡｃ、第２ソース／ドレイン領域Ｓ／Ｄ２ｃ、および（図示しな
い）第１アイソレーション構造が形成される。
【００７２】 マスクがない場合、斜め方向の打ち込みにより、ワード線トレンチＧＷｃの第
１の側縁に接してチャネルストップ領域Ｃｃが形成される。チャネルストップ領
域Ｃｃのドーピング濃度は約１０19ｃｍ-3である。チャネルストップ領域Ｃｃは
ｐドーピングされている。
【００７３】 引き続き熱酸化により、厚さ約１０ｎｍのゲート絶縁体ＧＤｃが形成される。
in situｎドーピングされたポリシリコンを、約４００ｎｍの厚さでデポジット し、エッチバックすることにより、ワード線トレンチＧＷｃにそれぞれワード線
を形成する。チャネル領域ＫＡｃの領域においてワード線トレンチＧＷｃの第１
の側縁に隣接するワード線の部分は、選択トランジスタのゲート電極ＧＡｃとし
て機能する（図７参照）。
【００７４】 引き続き第１実施例と同様に、第２アイソレーション構造、コンタクト、第１
キャパシタ電極、キャパシタ誘電体、第２キャパシタ電極、およびビット線が形
成される。
【００７５】 第４実施例では出発材料は、ｐドーピングされたシリコンを含み、かつそのド
ーピング濃度が約１０15ｃｍ-3である第４基板１ｄである。エピタキシーによっ
て５００ｎｍの厚さの第１ｎドーピング層Ｓ１ｄが形成される。その上にエピタ
キシーによって約４５０ｎｍの厚さの第２ｐドーピング層Ｓ２ｄが形成される。
第１ドーピング層Ｓ１ｄのドーピング濃度は約５×１０20ｃｍ-3である。第２ド
ーピング層Ｓ２ｄのドーピング濃度は約５×１０17ｃｍ-3である。
【００７６】 ストリップ状の第１の、感光性レジストマスク（図示していない）を用いて、
第２のドーピング層Ｓ２ｄ内にインプランテーションすることにより、ストリッ
プ状にドーピングされた領域ＧＥｄが形成される（図８参照）。ストリップ状領
域ＧＥｄは、約１００ｎｍの深さであり、そのドーピング材料濃度は、約５×１
０20ｃｍ-3である。ストリップ状領域ＧＥｄは、ｎ型ドーピングされている。可
鍛化することにより、ストリップ状ドーピング領域ＧＥｄのドーピング材が活性
化される。
【００７７】 続いて、第１の実施例の場合と同様にして、第２のマスクＭ２ａと同様のマス
クＭ２ｄ及びワード線トレンチＧＷｄが形成される。アイソレーショントレンチ
は形成されないので、ワード線トレンチＧＷｄ間にストリップ状半導体構造ＳＴ
ｄが形成される。ワード線トレンチＧＷｄは、ストリップ状ドーピング領域ＧＥ
ｄに対して交差する方向に形成されている。ワード線トレンチＧＷｄは、ストリ
ップ状領域ＧＥｄを切断する。その際、ストリップ状ドーピング領域ＧＥｄから
、矩形横断面の第１のソース／ドレイン領域Ｓ／Ｄ１ｄが形成される。
【００７８】 ストリップがストリップ状領域ＧＥｄに対して平行で、各第２のストリップ状
ドーピング領域ＧＥｄを被覆している、感光性レジスト製のストリップ状の第２
のマスク（図示していない）を用いて、ワード線トレンチＧＷｄの第１側縁に隣
接して斜めインプランテーションすることにより、チャネル−ストップ−領域Ｃ
ｄが形成される。第２の感光性レジストマスクは除去される。第２の感光性レジ
ストマスクによって被覆されなかった各第２のストリップ状領域ＧＥｄを被覆す
るストリップ状の第３の感光性レジストマスク（図示していない）を用いて、ワ
ード線トレンチＧＷｄの第２の側縁に隣接して、チャネル−ストップ−領域Ｃｄ
が形成される。チャネル−ストップ−領域Ｃｄの部分は、ワード線トレンチＧＷ
ｄの第１の側縁及び第２の側縁の部分に隣接しており、その際、この部分は、ワ
ード線トレンチＧＷｄに沿って隣接した第１のソース／ドレイン領域Ｓ／Ｄ１ｄ
間に配設される。チャネル−ストップ−領域Ｃｄの、この部分によって、ワード
線トレンチＧＷｄに沿って隣接した第１のソース／ドレイン領域Ｓ／Ｄ１ｄチャ
ネル間にチャネルが形成されるのが阻止される。各半導体構造ＳＴｄは、ワード
線トレンチＧＷｄに沿って隣接するメモリセルを有している。ワード線トレンチ
ＧＷｄに沿って隣接したメモリセルは、チャネル−ストップ−領域Ｃｄの上述の
部分によって相互に分離される。第１のソース／ドレイン領域Ｓ／Ｄ１の下側に
設けられた第２のドーピング層Ｓ２ｄの部分は、チャネル領域ＫＡｄとして使わ
れる。チャネル領域ＫＡｄの領域内に、チャネル−ストップ−領域Ｃｄが、交互
にワード線トレンチＧＷｄの第１の側縁又は第２の側縁に隣接している。
【００７９】 続いて、第１の実施例と同様に、ゲート誘電体ＧＤｄ、ゲート電極ＧＡｄ、ワ
ード線、絶縁構造Ｉ２ｄ、コンタクトＫｄ、第１のキャパシタ電極Ｐ１ｄ、キャ
パシタ誘電体ＫＤｄ、第２のキャパシタ電極Ｐ２ｄ及びビット線Ｂｄが形成され
る（図９ａ及び９ｂ参照）。
【００８０】 第５の実施例では、出発材料は、ｐ型ドーピングシリコンを有していて、その
ドーピング材料濃度は約１０15ｃｍ-3である第５の基板１ｅである。インプラン
テーションにより、約１μｍ深さのｐドーピングウェルＷｅが形成される（図１
０参照）。ウェルＷｅのドーピング材料濃度は、約１０17ｃｍ-3である。第４の
実施例の場合と同様に、ストリップ状ドーピング領域が形成される。
【００８１】 約１００ｎｍ厚のＳｉＯ2の堆積によって、第１の補助層Ｈ１が形成される。 約１００ｎｍ厚のin situドーピングされたポリシリコンの堆積により、第２の 補助層Ｈ２が形成される。第１の実施例と同様に、第２のマスクＭ２ａと同様の
マスクＭ２ｅを形成するために、約１００ｎｍ厚のＳｉＯ2が堆積されて構造化 される。マスクＭ２ｅと同様に、第１の補助層Ｈ１及び第２の補助層Ｈ２も構造
化される。
【００８２】 ＳｉＯ2に対して選択的にシリコンをエッチングすることにより、第１の実施 例の場合と同様なマスクＭ２ｅを用いてワード線トレンチＧＷｅが形成される（
図１０参照）。その際、ストリップ状ドーピング領域から、第１のソース／ドレ
イン領域Ｓ／Ｄ１ｅが形成される。ワード線領域ＧＷｅ間に、ストリップ状半導
体構造ＳＴｅが形成される。
【００８３】 ワード線トレンチＧＷｅの側縁の保護のために、約５０ｎｍ厚のＳｉＯ2が堆 積され、エッチバックされ、そうすることにより、保護スペーサ（図示していな
い）がワード線トレンチＧＷｅの側縁に形成される。保護スペーサは、ワード線
トレンチＧＷｅの底部を後続してインプランテーションする際に、ワード線トレ
ンチＧＷｅの側縁を保護する。その際、ワード線トレンチＧＷｅの底部に隣接し
て、第２のソース／ドレイン領域Ｓ／Ｄ２ｅが形成される。第２のソース／ドレ
イン領域Ｓ／Ｄ２ｅは、約１００ｎｍの深さであり、そのドーピング材料濃度は
、約５×１０20ｃｍ-3であり、ｎ型ドーピングされる。そのドーピング材料は、
可鍛化によって活性化される。エッチング材料としてＨＦを用いて、保護スペー
サが再度除去される。
【００８４】 第４の実施例の場合と同様に、チャネル−ストップ−領域Ｃｅ、ゲート誘電体
ＧＤｅ、ゲート電極ＧＡｅ及びワード線が形成される。続いて、約５０ｎｍ厚の
ＳｉＯ2が堆積されて、４００ｎｍ深さエッチバックされ、そうすることにより 、ワード線に隣接してスペーサが形成される。その際、マスクＭ２ｅ及びワード
線トレンチＧＷｅの底部に設けられたゲート誘電体部分ＧＤｅが除去される（図
１１参照）。その際、第２の補助層Ｈ２は、第１の補助層Ｈ１を保護する。シリ
コンのエッチングにより、ＳｉＯ2に対して選択的に、ワード線トレンチＧＷｅ の底部の空き部分内に、約３００ｎｍ深さの狭幅溝ＧＳが形成される。エッチン
グ手段としては、例えば、ＨＢｒ＋ＮＦ3＋Ｈｅ＋Ｏ2が適している。その際、第
２の補助層Ｈ２が除去される。第１の補助層Ｈ１は、半導体構造ＳＴｅを保護す
る。ｐ型ドーピングイオンでインプランテーションすることにより、狭幅溝ＧＳ
の底部に隣接してドーピングされた接続端子領域Ａが、ウェルＷｅの内部に形成
され、そのドーピング材料濃度は、約５×１０19ｃｍ-3である。接続端子領域Ａ
を第２のソース／ドレイン領域Ｓ／Ｄ２ｅと接続する溝付きコンタクトＫｖを形
成するために、約５０ｎｍ厚のチタンが堆積されて可鍛化され、その結果、チタ
ンケイ化物が形成される。残存チタンは、続いて、例えば、ＮＨ3＋Ｈ2Ｏ2によ って除去される。このような選択的ケイ化により、ワード線の部分がケイ化され
る。この部分は、導電構造部Ｌ（図１２参照）を形成する。
【００８５】 続いて、第１の実施例の場合と同様にして、絶縁構造Ｉ２ｅ、コンタクトＫｅ
、第１のキャパシタ電極Ｐ１ｅ、キャパシタ誘電体ＫＤｅ、第２のキャパシタ電
極Ｐ２ｅ及びビット線Ｂｅが形成される（図１３参照）。第１のソース／ドレイ
ン領域Ｓ／Ｄ１ｅの下側にあるウェルＷｅの部分は、チャネル領域ＫＡｅとして
作用する。
【００８６】 第６の実施例では、出発材料は、ｐ型ドーピングシリコンを含み、そのドーピ
ング材料濃度が約１０15ｃｍ-3である第６の基板１ｆである。第５の実施例と同
様に、ウェルＷｆが形成される。
【００８７】 ｎ型ドーピングイオンのインプランテーションにより、全面に約１００ｎｍ深
さのドーピング層が形成される。ドーピング層のドーピング材料濃度は、約５×
１０20ｃｍ-3である。ドーピング層のドーピング材料は、可鍛により活性化され
る。
【００８８】 第１の実施例の場合と同様にして、アイソレーショントレンチＧＩｆが、第１
のマスク（図示していない）を用いて形成される。約５０ｎｍ厚にＳｉＯ2を堆 積してエッチバックすることにより、保護スペーサ（図示していない）がアイソ
レーショントレンチＧＩｆの側縁に形成される。保護スペーサは、ｎ型ドーピン
グイオンを後続してインプランテーションする際、アイソレーショントレンチＧ
Ｉｆの側縁を保護する。その際、アイソレーショントレンチＧＩｆの底部に沿っ
て、格子状ドーピング領域ＧＧｆの第１部分が形成される。格子状ドーピング領
域ＧＧｆの第１部分は、ストリップ状であり、その垂直方向寸法は約１００ｎｍ
である（図１４参照）。そのドーピング材料濃度は、約５×１０20ｃｍ-3である
。可鍛ステップによって、格子状領域ＧＧｆの第１の部分のドーピング材料が活
性化される。
【００８９】 第１の実施例の場合と同様に、アイソレーショントレンチＧＩｆがＳｉＯ2で 充填され、ワード線トレンチＧＷｆが第２のマスクＭ２ｆを用いて形成され、そ
の際、アイソレーショントレンチＩＧｆ内に第１の絶縁構造Ｉ１ｆが形成される
。ドーピング層から、直方体状半導体構造ＳＴｆの部分である第１のソース／ド
レイン領域Ｓ／Ｄ１ｆが形成される。第１のソース／ドレイン領域Ｓ／Ｄ１ｆの
下側に配設されたウェルＷｆの部分は、チャネル領域Ｋａｆとして作用する。保
護スペーサの形成のために、ＳｉＯ2が約５０ｎｍ厚に堆積されてエッチバック される。保護スペーサは、ｎ型ドーピングイオン用いて後続してインプランテー
ションする際、ワード線トレンチＧＷｆの側縁を保護する。その際、格子状領域
ＧＧｆの第２の部分が、ワード線トレンチＧＷｆの底部に沿って形成され、その
ドーピング材料は可鍛によって活性化される。格子状ドーピング領域ＧＧｆのド
ーピング材料濃度は、約５×１０20ｃｍ-3である。チャネル領域ＫＡｆの下側に
配設された、格子状ドーピング領域ＧＧｆの部分は、第２のソース／ドレイン領
域Ｓ／Ｄ２ｆとして作用する。続いて、保護スペーサが除去される。
【００９０】 第１の実施例の場合と同様に、チャネル−ストップ−領域Ｃｆ、ゲート誘電体
ＧＤｆ、ゲート電極ＧＡｆ、ワード線、第２の絶縁構造Ｉ２ｆ、コンタクトＫｆ
、第１のキャパシタ電極Ｐ１ｆ、キャパシタ誘電体ＫＤｆ、第２のキャパシタ電
極Ｐ２ｆ及びビット線Ｂｆが形成される（図１５ａ及び１５ｂ参照）。
【００９１】 本発明の範囲内で、多数の変形実施例が考えられる。殊に、既述の層、溝、マ
スク、スペーサ、領域及び構造の寸法は、それぞれの必要に応じて合わせてよい
。提案されているドーピング材料濃度も同様である。
【００９２】 ６つの実施例の各特徴要件を相互に組み合わせてもよい。第２の実施例に記載
されているように、コンタクトを自己整合により形成することを、第５の実施例
に用いてもよい。その際、第１の補助層は、第２の層の上に形成する必要がある
。
【図面の簡単な説明】
【図１】 第１のドーピング層、第２のドーピング層、第３のドーピング層、第１のマス
クおよびアイソレーショントレンチを形成した後の第１の基板の断面図である。
【図２】 ａは、第２のマスク、ワード線トレンチ、第１の絶縁構造、第１のソース／ド
レイン領域、チャネル領域、および第２のソース／ドレイン領域を形成した後の
、図１の断面に対して垂直の断面図であり、ｂは、図２ａのプロセスステップの
後の図１の断面を示す図である。
【図３】 チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、第２の絶縁構
造、およびコンタクトを形成した後の、図２ａの断面を示す図である。
【図４】 ａは、第１のキャパシタ電極、キャパシタ誘電体、第２のキャパシタ電極、お
よびビット線を形成した後の、図３の断面を示す図であり、ｂは、図４ａのプロ
セスステップ後の、図２ｂの断面を示す図である。
【図５】 第１のドーピング層、第２のドーピング層（図示せず）、第３のドーピング層
（図示せず）、第１の層、第２の層、第１のマスクを用いたアイソレーショント
レンチ（図示せず）、ワード線トレンチ、半導体構造、第１のソース／ドレイン
領域、チャネル領域、および第２のソース／ドレイン領域を形成した後の第２の
基板の断面図である。
【図６】 チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、第２の絶縁構
造、コンタクト、第１のキャパシタ電極、キャパシタ誘電体、第２のキャパシタ
電極、およびビット線を形成した後の、図５の断面を示す図である。
【図７】 第１のドーピング層、第１のマスクを用いたアイソレーショントレンチ（図示
せず）、第２のマスク、ワード線トレンチ、第１の絶縁構造（図示せず）、半導
体構造、第１のソース／ドレイン領域、チャネル領域、第２のソース／ドレイン
領域、チャネルストップ領域、ゲート誘電体、ゲート電極、およびワード線を形
成した後の第３の基板の断面図である。ここで断面はアイソレーショントレンチ
に対して平行に延在する。 図８は、第１のドーピング層、第２のドーピング層、およびテープ状にドーピン
グされた領域を形成した後の第４の基板の断面図である。ここで断面はテープ状
領域のテープに対して垂直に延在する。
【図９】 ａは、マスク、ワード線トレンチ、チャネルストップ領域、ゲート誘電体、ゲ
ート電極、ワード線、絶縁構造、コンタクト、第１のキャパシタ電極、キャパシ
タ誘電体、第２のキャパシタ電極、およびビット線を形成した後の、図８の横断
面に対して断面を示す図であり、ｂは、図９ａのプロセスステップ後の、図８の
断面を示す図である。
【図１０】 テープ状にドーピングされた領域、第１の補助層、第２の補助層、マスク、ワ
ード線トレンチ、半導体構造、第１のソース／ドレイン領域、チャネル領域、お
よび第２のソース／ドレイン領域を形成した後の第５の基板の断面図である。こ
こで断面はテープ状領域に対して平行に延在する。
【図１１】 チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、およびスペー
サを形成し、マスクを除去し、ワード線トレンチの底部部分を露出した後の、図
１０の断面を示す図である。
【図１２】 細い溝、埋設コンタクト、およびドープされた接続領域を形成した後の、図１
１の断面を示す図である。
【図１３】 絶縁構造、コンタクト、第１のキャパシタ電極、キャパシタ誘電体、第２のキ
ャパシタ電極、およびビット線を形成した後の、図１２の断面を示す図である。
【図１４】 ドーピング層、アイソレーショントレンチ、格子状領域の第１の部分、第１の
マスク、ワード線トレンチ（図１５ａに図示されている）、半導体構造、第１の
ソース／ドレイン領域、チャネル領域、第２のソース／ドレイン領域、格子状領
域の第２の部分、および第１の絶縁構造を形成した後の第６の基板の断面図であ
る。ここで断面は、ワード線トレンチに対して平行に延在している。
【図１５】 ａは、チャネルストップ領域、ゲート誘電体、ゲート電極、ワード線、第２の
絶縁構造、コンタクト、第１のキャパシタ電極、キャパシタ誘電体、第２のキャ
パシタ電極、およびビット線を形成した後の図１４の断面に対して垂直の断面を
示す図であり、ｂは、図１５ａのプロセスステップ後の図１４の断面を示す図で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エメリッヒ ベルタニョッリ ドイツ連邦共和国 ミュンヘン ノルデン トシュトラーセ ５／１ Ｆターム(参考） 5F083 GA09 HA07 JA14 JA35 JA38 LA13 LA14 NA01 NA04 PR37 PR39 PR40

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭセルアレイ構造において、 突出状の半導体構造部（ＳＴａ）が設けられており、該半導体構造部はその側
    方で少なくとも１つの第１の側縁と、該第１の側縁に対向する第２の側縁によっ
    て仕切られており、 前記半導体構造部（ＳＴａ）内には、メモリセルの少なくとも１つの縦形ＭＯ
    Ｓトランジスタの第１のソース/ドレイン領域（Ｓ／Ｄ１ａ）が配設されさらに その下方にはチャネル領域（ＫＡａ）が配設されており、それらは少なくとも半
    導体構造部（ＳＴａ）の第１の側縁に接しており、 前記半導体構造部（ＳＴａ）の少なくとも第１の側縁は、少なくともＭＯＳト
    ランジスタのチャネル領域（ＫＡａ）の範囲にゲート誘電体（ＧＤａ）を備えて
    おり、該ゲート誘電体（ＧＤａ）には第１のワード線と電気的に接続されるゲー
    ト電極（ＧＡａ）が接しており、 前記チャネル領域（ＫＡａ）と第２のワード線との間に、第２のワード線によ
    るＭＯＳトランジスタのトリガを回避し前記半導体構造部（ＳＴａ）の第２の側
    縁に接するエレメントが配設されており、 ＭＯＳトランジスタの第１のソース/ドレイン領域（Ｓ／Ｄ１ａ）が、キャパ シタの第１のキャパシタ電極（Ｐ１ａ）と電気的に接続されており、 前記第１のキャパシタ電極（Ｐ１ａ）の上方にキャパシタ誘電体（ＫＤａ）が
    配設されており、さらにその上方にはキャパシタの第２のキャパシタ電極（Ｐ２
    ａ）が配設されており、該第２のキャパシタ電極（Ｐ２ａ）は、第１のワード線
    を横切るように延在しているビット線（Ｂａ）と電気的に接続されていることを
    特徴とする、ＤＲＡＭセルアレイ構造。
  2. 【請求項２】 前記エレメントに配設される第２のワード線によるＭＯＳト
    ランジスタのトリガを回避させる当該エレメントは、チャネルストップ領域（Ｃ
    ａ）であり、このチャネルストップ領域（Ｃａ）は前記チャネル領域（ＫＡａ）
    と同じ導電形を有し但しこのチャネル領域（ＫＡａ）よりも高濃度のドーピング
    濃度を有している、請求項１記載のＤＲＡＭセルアレイ構造。
  3. 【請求項３】 相互に隣接する２つの半導体構造部（ＳＴａ）の間にそれぞ
    れ１つのワード線トレンチ（Ｇ２ａ）が配設されており、 前記ワード線トレンチ（Ｇ２ａ）の２つの側縁は、前記半導体構造部（ＳＴａ
    ）の第１の側縁と第２の側縁に対して並列に延在しており、 前記ワード線トレンチ（Ｇ２ａ）の２つの側縁の各々に沿ってそれぞれワード
    線の１つが延在しており、 ワード線トレンチ（ＧＷａ）の１つに沿って相互に隣接しているメモリセルに
    おけるエレメントに配設されるワード線によるＭＯＳトランジスタのトリガを回
    避させるエレメントが、ワード線トレンチ（ＧＷａ）の第２の側縁と、隣接する
    ワード線トレンチ（ＧＷａ）の第１の側縁に交互に接しており、 ワード線トレンチ（ＧＷａ）に沿って隣接するメモリセルのうちのそれぞれ第
    ２のメモリセルのＭＯＳトランジスタのゲート電極（ＧＡａ）が第１のワード線
    に接続されており、 前記ゲート電極（ＧＡａ）は、ワード線の一部である、請求項１または２記載
    のＤＲＡＭセルアレイ構造。
  4. 【請求項４】 ビット線（Ｂａ）に沿って隣接するメモリセルにおけるエレ
    メントに配設されるワード線によるＭＯＳトランジスタのトリガを回避させるエ
    レメントの全てが、ワード線トレンチ（ＧＷａ）の第１の側縁かまたは第２の側
    縁に接するように配設されている、請求項３記載のＤＲＡＭセルアレイ構造。
  5. 【請求項５】 ワード線がワード線トレンチ（ＧＷｃ）内に配設されており
    、半導体構造部（ＳＴｃ）は相互に分離されており、 前記ワード線トレンチ（ＧＷｃ）に沿ってそれぞれ１つのワード線が延在して
    おり、 ビット線に沿って隣接するメモリセルにおけるエレメントに配設されるワード
    線によるＭＯＳトランジスタのトリガを回避させるエレメントの全てが、前記ワ
    ード線トレンチ（ＧＷｃ）の第１の側縁かまたは第２の側縁に接しており、 前記ワード線トレンチ（ＧＷｃ）の１つに沿って隣接するメモリセルのＭＯＳ
    トランジスタのゲート電極（ＧＡｃ）が第１のワード線と電気的に接続されてお
    り、 前記ゲート電極（ＧＡｃ）は、ワード線の一部である、請求項１または２記載
    のＤＲＡＭセルアレイ構造。
  6. 【請求項６】 前記エレメントに配設されるワード線によるＭＯＳトランジ
    スタのトリガを回避させるエレメントの全てが、前記ワード線トレンチ（ＧＷｃ
    ）の第１の側縁かまたは第２の側縁に接している、請求項５記載のＤＲＡＭセル
    アレイ構造。
  7. 【請求項７】 前記メモリセルは、半導体構造部（ＳＴａ）を含んでおり、 前記半導体構造部（ＳＴａ）は、基板（１ａ）の突出部として構成されており
    、 第１のワード線に沿って隣接する半導体構造部（ＳＴａ）の間に絶縁構造部（
    Ｉ１ａ）が設けられており、該絶縁構造部（Ｉ１ａ）は、前記半導体構造部（Ｓ
    Ｔａ）内に配設されている第１のソース/ドレイン領域（Ｓ／Ｄ１ａ）間に１つ のチャネルが形成されるのを防いでいる、請求項１から６いずれか１項記載のＤ
    ＲＡＭセルアレイ構造。
  8. 【請求項８】 半導体構造部（ＳＴｂ）は、実質的にストライプ形状であり
    、第１のワード線に沿って隣接するメモリセルの一部であり、 エレメントに配設されるワード線によるＭＯＳトランジスタのトリガを回避さ
    せるさらなるエレメントが、半導体構造部（ＳＴｄ）の第１の側縁の一部と第２
    の側縁の一部に接しており、この場合これらの部分は第１のワード線に沿って隣
    接するメモリセルの間に存在している、請求項１から６いずれか１項記載のＤＲ
    ＡＭセルアレイ構造。
  9. 【請求項９】 第２のソース/ドレイン領域（Ｓ／Ｄ２ａ）がチャネル領域 （ＫＡａ）下方に設けられており、 前記第２の第２のソース/ドレイン領域（Ｓ／Ｄ２ａ）は、ドーピング層（Ｓ １ａ）の一部である、請求項１から８いずれか１項記載のＤＲＡＭセルアレイ構
    造。
  10. 【請求項１０】 ＤＲＡＭセルアレイ構造を製造するための方法において、 突出状の半導体構造部（ＳＴａ）を形成し、該半導体構造部はその側方で少な
    くとも１つの第１の側縁と、該第１の側縁に対向する第２の側縁によって仕切ら
    れており、 前記半導体構造部（ＳＴａ）内に、メモリセルの少なくとも１つの縦形ＭＯＳ
    トランジスタの少なくとも１つの第１のソース/ドレイン領域（Ｓ／Ｄ１ａ）を 形成しさらにその下方にチャネル領域（ＫＡａ）を形成し、この場合それらは少
    なくとも半導体構造部（ＳＴａ）の第１の側縁に接するように形成されており、 前記半導体構造部（ＳＴａ）の少なくとも第１の側縁の、少なくともＭＯＳト
    ランジスタのチャネル領域（ＫＡａ）の範囲にゲート誘電体（ＧＤａ）を設け、 前記ゲート誘電体（ＧＤａ）に接するようにゲート電極（ＧＡａ）を形成し、 前記ゲート電極（ＧＡａ）と電気的に接続されるように第１のワード線を形成
    し、 第２のワード線と該第２のワード線によるＭＯＳトランジスタのトリガを回避
    するエレメントを、該エレメントが前記半導体構造部（ＳＴａ）の第２の側縁に
    接しかつ前記チャネル領域（ＫＡａ）と第２のワード線との間に配設されるよう
    に、形成し、 第１のソース/ドレイン領域（Ｓ／Ｄ１ａ）と、キャパシタの第１のキャパシ タ電極（Ｐ１ａ）をそれらが電気的に接続されるように形成し、 前記第１のキャパシタ電極（Ｐ１ａ）の上方にキャパシタ誘電体（ＫＤａ）を
    形成し、さらにその上方にキャパシタの第２のキャパシタ電極（Ｐ２ａ）を形成
    し、 前記第２のキャパシタ電極（Ｐ２ａ）と、第１のワード線を横切るビット線（
    Ｂａ）を、それらが電気的に接続されるように形成することを特徴とする、ＤＲ
    ＡＭセルアレイの製造方法。
  11. 【請求項１１】 ワード線トレンチ（ＧＷａ）を形成し、半導体構造部（ＳＴａ）を相互に分離
    させそれによってワード線トレンチ（ＧＷａ）の２つの側縁を、半導体構造部（
    ＳＴａ）の第１の側縁と第２の側縁に対して並列に延在させ、 ワード線トレンチ（ＧＷａ）の第２の側縁の各々に沿ってワード線の１つを形
    成し、ワード線トレンチ（ＧＷａ）に沿って隣接しているメモリセルの、エレメ
    ントに配設されるワード線によるＭＯＳトランジスタのトリガを回避させるエレ
    メントを、ワード線トレンチ（ＧＷａ）の第１の側縁と、隣接するワード線トレ
    ンチ（ＧＷａ）の第２の側縁に交互に接するように形成し、 ワード線トレンチ（ＧＷａ）に沿って隣接するメモリセルのそれぞれ第２のメ
    モリセルのＭＯＳトランジスタのゲート電極（ＧＡａ）を第１のワード線に電気
    的に接続させ、 前記ゲート電極（ＧＡａ）を、ワード線の一部として形成する、請求項１０記
    載の方法。
  12. 【請求項１２】 ビット線（Ｂａ）に沿って隣接するメモリセルにおけるエ
    レメントに配設されるワード線によるＭＯＳトランジスタのトリガを回避させる
    エレメントが、ワード線トレンチ（ＧＷａ）の第１の側縁かまたは第２の側縁に
    全て接するように配設されている、請求項３記載の方法。
  13. 【請求項１３】 ワード線トレンチ（ＧＷａ）の形成の後で、ワード線トレ
    ンチ（ＧＷａ）の少なくとも面上にゲート電極（ＧＤａ）を設け、 導電性材料をコンフォーマルにデポジットさせてバックエッチングし、それに
    よってワード線をスペーサの形状に形成する、請求項１１または１２記載の方法
    。
  14. 【請求項１４】 ワード線トレンチ（ＧＷｃ）を形成し、半導体構造部（Ｓ
    Ｔｃ）を相互に分離させ、 前記ワード線トレンチ（ＧＷｃ）に沿ってそれぞれ１つのワード線を形成し、 ビット線に沿って隣接するメモリセルにおけるエレメントに配設されるワード
    線によるＭＯＳトランジスタのトリガを回避させるエレメントを、前記ワード線
    トレンチ（ＧＷｃ）の第１の側縁かまたは第２の側縁に全て接するように形成し
    、 前記ワード線トレンチ（ＧＷｃ）の１つに沿って隣接するメモリセルの選択ト
    ランジスタの全てのゲート電極（ＧＡｃ）を第１のワード線と電気的に接続させ
    、 前記ゲート電極（ＧＡｃ）を、ワード線の一部として形成する、請求項１０記
    載の方法。
  15. 【請求項１５】 エレメントに配設されるワード線によるＭＯＳトランジス
    タのトリガを回避させるエレメントを全て、前記ワード線トレンチ（ＧＷｃ）の
    第１の側縁かまたは第２の側縁に接するように形成する、請求項１４記載の方法
    。
  16. 【請求項１６】 エレメントに配設されるワード線によるＭＯＳトランジス
    タのトリガを回避させるエレメントを、チャネル領域（ＫＡａ）と同じ導電形で
    チャネル領域（ＫＡａ）よりも高いドーピング濃度を有するチャネルストップ領
    域（Ｃａ）として形成する、請求項１０から１５いずれか１項記載の方法。
  17. 【請求項１７】 半導体基板（１ａ）内または半導体基板上に第１の導電形
    でドーピングされた第１の層（Ｓ１ａ）を生成し、 前記第１のドーピング層（Ｓ１ａ）の上に、第１の導電形とは逆の第２の導電
    形でドーピングされた第２の層（Ｓ２ａ）を生成し、 前記第２のドーピング層（Ｓ２ａ）上または第２のドーピング層内に第１のソ
    ース/ドレイン領域（Ｓ／Ｄ１ａ）を第１の導電形でドーピングされるように生 成し、 ワード線トレンチ（ＧＷａ）を前記第１のドーピング層（Ｓ１ａ）に到達させ
    る、請求項１１から１６いずれか１項記載の方法。
  18. 【請求項１８】 実質的に相互に並列に延在するアイソレーショントレンチ
    （ＧＩａ）を生成し、 ワード線トレンチ（ＧＷａ）を前記アイソレーショントレンチ（ＧＩａ）を横
    切るように生成し、 前記アイソレーショントレンチ（ＧＩａ）とワード線トレンチ（ＧＷａ）の生
    成によって、半導体構造部（ＳＴａ）を形成し、それらをそれぞれ１つのメモリ
    セルに対応付け、 ワード線トレンチ（ＧＷａ）に沿って隣接する半導体構造部（ＳＴａ）の間と
    アイソレーショントレンチ（ＧＩａ）の内部に、第１の絶縁性構造部（Ｉ１ａ）
    を生成し、該絶縁性構造部（Ｉ１ａ）によって、前記半導体構造部（ＳＴａ）内
    に設けられる隣接する第１のソース/ドレイン領域（Ｓ／Ｄ１ａ）間におけるチ ャネルの形成を防止する、請求項１１から１７いずれか１項記載の方法。
  19. 【請求項１９】 前記アイソレーショントレンチ（ＧＩｆ）の生成後に、そ
    の底部を第１の導電形にドーピングするイオンの注入によってドーピングし、 前記ワード線トレンチ（ＧＷｆ）の生成後にその底部を第１の導電形にドーピ
    ングするイオンの注入によってドーピングし、 前記注入によって格子状にドーピングされた領域（ＧＧｆ）を形成し、これを
    部分的に第２のソース/ドレイン領域（Ｓ/Ｄ２ｆ）として作用させる、請求項１
    ８記載の方法。
  20. 【請求項２０】 ワード線トレンチ（ＧＷｄ）の生成によって、半導体構造
    部（ＳＴｄ）をストライプ形状に形成し、これをワード線トレンチ（ＧＷｄ）に
    沿って隣接するメモリセルに対応付けし、 エレメントに配置されるワード線によってＭＯＳトランジスタのトリガを回避
    させるエレメントを、半導体構造部（ＳＴｄ）の第１の側縁と第２の側縁に部分
    的に接するように形成し、この場合これらの部分は、ワード線トレンチ（ＧＷｄ
    ）に沿って隣接するメモリセルの間に存在する、請求項１１から１７いずれか１
    項記載の方法。
  21. 【請求項２１】 形成すべき半導体構造部（ＳＴｅ）の上方に、第１の材料
    からなる第１の補助層（Ｈ１）を形成し、さらにその上に前記第１の材料に対し
    て選択的にエッチング可能な第２の材料からなる第２の補助層（Ｈ２）を形成し
    、 ワード線トレンチ（ＧＷｅ）によって前記第１の補助層（Ｈ１）と第２の補助
    層（Ｈ２）を分断し、 前記ワード線トレンチ（ＧＷｅ）の面上にゲート誘電体（ＧＤｅ）を設け、該
    誘電体は前記第２の材料に対して選択的にエッチング可能であり、 前記ワード線トレンチ（ＧＷｅ）の底部に第２のソース/ドレイン領域（Ｓ/Ｄ
    ２ｅ）を生成し、 ワード線の生成後に前記ゲート電極（ＧＤｅ）によって覆われたワード線トレ
    ンチ（ＧＷｅ）底部の一部を露出させ、 前記ワード線トレンチの底部において、第２のソース/ドレイン領域（Ｓ/Ｄ２
    ｅ）を分断する狭幅なトレンチ（ＧＳ）を生成し、その際第２の補助層（Ｈ２）
    は除去され、 導電材料をデポジットさせ、少なくとも前記第２のソース/ドレイン領域（Ｓ/
    Ｄ２ｅ）が導電材料に接するように前記狭幅なトレンチ（ＧＳ）が充填されるま
    で、第１の材料に対して選択的にバックエッチングを行う、請求項１１から１３
    いずれか１項記載の方法。
  22. 【請求項２２】 第１のソース/ドレイン領域（Ｓ/Ｄ１ｂ）上方に絶縁材料
    からなる第１の層（ＳＩ）を生成し、さらに該絶縁材料に対して選択的にエッチ
    ング可能な材料からなる第２の層（ＳＬ）を生成し、 前記第１のソース/ドレイン領域（Ｓ/Ｄ１ｂ）に対してゲート電極（ＧＡｂ）
    の生成後にコンタクト（Ｋｂ）を自己整合的に形成し、 ａ）絶縁材料をデポジットし、第２の層（ＳＬ）が露出するようになるまで平坦
    化させて第２の絶縁構造部（Ｉ２ｂ）を形成し、 ｂ）ワード線トレンチ（ＧＷｂ）を横切るように延在してメモリセルを覆ってい
    るストライプ状のマスクを用いて、前記第２の層（ＳＬ）の露出部を部分的に除
    去し、 ｃ）さらなる絶縁材料をデポジットし、第２の層（ＳＬ）が露出するまで平坦化
    させ、 ｄ）絶縁材料に対して選択的に半導体材料をエッチングすることによって第２の
    層（ＳＬ）を除去し、 ｅ）前記絶縁材料を、第１の層（ＳＩ）の露出部分が除去され第１のソース/ド レイン領域（Ｓ/Ｄ１ｂ）が露出されるようになるまでエッチングし、 ｆ）導電材料をデポジットしコンタクト（Ｋｂ）が形成されるようにエッチング
    する、請求項１１から２１いずれか１項記載の方法。
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