JP3875493B2 - メモリセルアレイ及びその製造方法 - Google Patents
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Description
【０００１】
本発明は、メモリセルアレイ及びその製造方法に関する。
現在、トランジスタとコンデンサから構成される単一トランジスタメモリセルと呼ばれるものは、ＤＲＡＭセルアレイのメモリセル、すなわちダイナミックランダムアクセス用のメモリセルアレイとして主に用いられる。メモリセルの情報は、コンデンサに電荷の形態で蓄積される。トランジスタがワード線を介してオンになった時、コンデンサの電荷がビット線を介して読出し可能となるように、コンデンサはトランジスタに接続されている。
【０００２】
本発明の一般的な目的は、高集積度のＤＲＡＭセルアレイを造ることである。
欧州特許第０８５２３９６号Ａ２に、単一トランジスタメモリセルから構成されるＤＲＡＭセルアレイが記載されている。メモリセルのトランジスタは、縦型トランジスタとして例示されており、基板における凹部の縁端部上に配設されている。この凹部は、絶縁構造体に囲まれた矩形領域内に配設され、また第１縁端部を有する絶縁構造体に隣接している。基板に配設されるトランジスタの上部ソース／ドレイン領域及び下部ソース／ドレイン領域は、第１縁部の反対側にある凹部の第２縁部に隣接している。下部ソース／ドレイン領域に隣接するメモリセルのコンデンサのメモリノードは、凹部の下部に配設される。ビット線は、上部ソース／ドレイン領域上に配設される。絶縁されたワード線は、メモリセルの凹部内に延び、メモリセルのトランジスタのゲート電極として振舞う下向きの隆起部を有しており、ビット線上に配設される。
【０００３】
米国特許第４６３００８８号に、単一トランジスタメモリセルから構成されるＤＲＡＭセルアレイが記載されている。メモリセルのトランジスタは、縦型トランジスタとして例示されている。上部及び下部ソース／ドレイン領域は、基板の平行六面体状突起部の一部であり、またゲート電極によって環状に囲まれている。同時に上部ソース／ドレイン領域は、メモリセルのコンデンサのコンデンサ電極として機能する。ビット線は、コンデンサ電極上に配設され、同時に更に蓄積コンデンサのコンデンサ電極として振舞う。
【０００４】
本発明は、メモリセルがトランジスタとコンデンサを含み構成されたメモリセルアレイの開示上の問題点に基づいている。更に、本発明は係るメモリセルアレイの製造方法を開示するものである。
【０００５】
こうした問題の解決には、メモリセルがトランジスタとコンデンサから構成され、以下に挙げる特徴を有するメモリセルアレイが用いられる。
互いに平行な第１溝及び第１溝に対して交差して走る第２溝が基板に設けられる。トランジスタの上部ソース／ドレイン領域が基板に配設され、また２本の第１溝及び２本の第２溝に隣接する。トランジスタの下部ソース／ドレイン領域は基板に配設され、上部ソース／ドレイン領域の下に位置している。従って、トランジスタは縦型トランジスタとして用いられている。導電性構造体は各々、関連する第１溝の第１縁端部において上部ソース／ドレイン領域の１つと隣接し、第１溝に配設される絶縁構造体によって、第２縁端部及び第１溝の底部から絶縁され、第２溝間の第１溝に配設されている。ワード線は、第１溝に平行に走っており、第２溝内に延びる隆起部を有している。第２溝間に配設されるワード線部は、絶縁層上に配設される。絶縁層は上部ソース／ドレイン領域上に配設される。もう１つの絶縁層がワード線上に配設される。絶縁スペーサは、横方向にワード線に隣接する。コンデンサは、導電性構造体上且つワード線間に配設される接触部を介して、上部ソース／ドレイン領域に接続されている。
【０００６】
また、この問題の解決には、互いに略平行に走る第１溝が基板に形成されているメモリセルアレイの製造方法が用いられる。第１溝は絶縁材料で満たされる。絶縁材料は、導電性材料が第１溝の第１縁端部に隣接し、また絶縁材料が第１溝の第２縁端部及び底部に隣接するように、導電性材料と部分的に置換される。導電性材料を覆う絶縁層が形成される。互いに略平行に、また第１溝に対して交差して走る第２溝は、互いに分離された導電性構造体がこの導電性材料から形成され、また互いに分離された絶縁構造体がこの絶縁材料から形成されるように、基板に形成される。縦型トランジスタの上部ソース／ドレイン領域、及びその下に位置するトランジスタの下部ソース／ドレイン領域は、上部ソース／ドレイン領域が各々、基板表面、２つの第１溝、及び２つの第２溝に隣接するように、基板に形成される。ワード線は、それらが第２溝内に延びる隆起部を有し、各々の場合において２つの第１溝と部分的に重なり合うように、第１溝に平行に生成される。ワード線は、それらの上に形成されるもう１つの絶縁層と、スペーサによって絶縁される。絶縁層は、導電性構造体が露出するように、もう１つの絶縁層に対して、またスペーサに対して、選択的にエッチングされる。接触部によって導電性構造体に接続されるコンデンサが形成される。
【０００７】
導電性構造体は、上部ソース／ドレイン領域に横方向に隣接し、絶縁構造体によって残りの基板からは分離されている。ワード線は上部ソース／ドレイン領域上に配設されているが、導電性材料は上方から上部ソース／ドレイン領域と接触することが可能である。導電性構造体と上部ソース／ドレイン領域は広い面上で重なりあっているために、コンデンサとトランジスタ間の接触抵抗は特に小さい。
【０００８】
この製造方法は、多くの自動アライメントの処理段階すなわちアライメントが必要なマスク無しの処理段階つまりアライメントの許容範囲が大きい処理段階を有しているために、メモリセルアレイは、高集積度での製造が可能である。例えば、上部ソース／ドレイン領域及びコンデンサは、高精度でのアライメント無しでも接触させることが可能である。ワード線が導電性材料を覆わないという理由によって、上部ソース／ドレイン領域に対する接触部のアライメントの精度が高くない場合、接触部自身が次に、互いに隣接するワード線間に形成されるように、もう１つの絶縁層に対して、また絶縁スペーサに対して選択的なエッチングが可能である。上部ソース／ドレイン領域は、第１溝及び第２溝に対して自動アライメントでの形成が可能である。このことを行うために、例えば、第１及び第２溝が形成された後に、基板へのイオン注入が可能である。一方、第１溝及び／または第２溝が形成される前に、不純物添加層がイオン注入によって基板に形成され、前記不純物添加層は第１溝及び第２溝によってパターン化され、その結果、上部ソース／ドレイン領域が不純物添加領域から形成される。また下部ソース／ドレイン領域も、上部ソース／ドレイン領域の下に自動アライメントでの形成が可能である。例えば、下部ソース／ドレイン領域は、基板の埋込み不純物添加層部である。隆起部が第２溝内に延び、そこでトランジスタのゲート電極として振舞うことができ、また隣接するメモリセルの上部ソース／ドレイン領域がメモリセルの接触部を形成するために選択的なエッチング中に露出しない条件を満たすことが必要な全てであるという理由によって、ワード線のアライメント許容範囲は大きい。
【０００９】
上述の条件を満たすために、ワード線幅は、上部ソース／ドレイン領域よりも大きいことが好ましい。この結果、ワード線形成に対するアライメント許容範囲が大きくなり、また結果的に処理の信頼度が向上する。この場合、ワード線は２つの第１溝と部分的に重なり合う。
【００１０】
メモリセルアレイの各メモリセルに必要な間隔は４Ｆ2 であるが、Ｆは用いられる技術において製造可能な最小の構造寸法である。このことを行うために、第１及び第２溝の幅はＦである。また隣接する第１溝あるいは隣接する第２溝間の距離もまたＦである。
【００１１】
特にワード線を広く形成するために、初めに導電性材料を全面に成膜することが可能である。次に、帯状のワード線マスクが形成されるが、その帯の幅はＦであり、互いの距離はＦである。次に、スペーサがワード線マスクの側面に形成されるように、ワード線マスクの帯は、材料を成膜して、またエッチバックすることによって広げられる。次に、導電性材料を形成して、その広げられたワード線マスクを用いてワード線を形成することができる。
【００１２】
メモリセルアレイは、ワード線部が基板に埋込まれておらず、またその結果金属から製造できるために、ワード線が高い導電性を有するように製造可能である。係るワード線を形成するために、まず不純物添加ポリシリコンが成膜され、次に金属あるいは金属珪化物が成膜される。その際、両材料ともワード線マスクを用いて構成される。下部ソース／ドレイン領域は、ワード線に対して交差して走るビット線に接続することが可能である。ビット線は、第２溝の下部に配設され、第２溝の第１縁端部において下部ソース／ドレイン領域に隣接する。
【００１３】
浮体効果を回避するために、下部ソース／ドレイン領域は２つの第２溝の内１つだけと隣接し、その２つの第２溝の内もう一方からはある距離を置いている方が好ましい。例えば、下部ソース／ドレイン領域は、ビット線からドーパントを拡散することによって形成される。
【００１４】
一方、下部ソース／ドレイン領域は、第２溝によって構成される基板の埋込み不純物添加層から形成される。
漏れ電流を回避するために、第２溝に沿って互いに隣接するトランジスタの下部ソース／ドレイン領域は、第１溝によって互いに分離されていることが好ましい。
【００１５】
一方、第１溝は、これらトランジスタの下部ソース／ドレイン領域ではなく、これらトランジスタの上部ソース／ドレイン領域を互いに分離するような深さでさえあれば良い。
【００１６】
ビット線の導電性を高めるために、ビット線は金属を含むことができる。ビット線の下部は、金属から構成されることが好ましく、ビット線の上部は、下部ソース／ドレイン領域に隣接しているが、ポリシリコンから構成されることが好ましい。拡散障壁によって、この２つの部分は互いに分離される。
【００１７】
ビット線を、コンデンサ電極の一部として用いることができる。この場合、ビット線は基板上方を走る。第１溝の１つに沿って互いに隣接するトランジスタの下部ソース／ドレイン領域は、この場合、互いに接続することができる。第１溝及び第２溝によって分割されない埋込み不純物添加層を設けることが好ましい。
【００１８】
例えば、第１溝が形成される前に、初めに保護層を基板上に形成するように、導電性構造体を形成できる。例えば、この保護層は、珪素窒化物あるいは好ましくは絶縁性である他の材料から構成される。その帯が第１溝に平行に走っており、また各々の場合において第１溝の１つと部分的に重なり合う帯状マスクを用いて、その絶縁材料が保護層に対して第１溝の底部上に達する深さまで選択的にエッチングされ、次に、保護層が露出するまで導電性材料が成膜され、またエッチバックされるように、この絶縁材料はその導電性材料と置換される。
【００１９】
メモリセルアレイは、ＤＲＡＭセルアレイであってもよい。コンデンサの静電容量を増加させるために、コンデンサは、好ましくは２０よりも大きい誘電率を有するコンデンサ誘電体を有する。例えば、コンデンサ誘電体は、キューリ温度が−５０℃より低い強誘電体、例えばバリウムストロンチウムチタン酸塩あるいはＴａ2 Ｏ5 から構成される。
【００２０】
メモリセルアレイは、ＦＲＡＭメモリセルアレイであってもよい。この場合、コンデンサは、好ましくはキューリ温度が２００℃より高い強誘電体を有するコンデンサ誘電体を有する。
【００２１】
本発明の例示の実施形態については、図を参照して以下において更に詳述する。
これらの図は縮尺通りではない。
例示の実施形態では、単結晶シリコンから成る基板１が与えられる。
約１０ｎｍ厚の遮壁酸化物（図示せず）を形成するために、熱酸化を施す。
エネルギレベル約１０ｋｅＶ及び線量約５＊１０14ｃｍ-2でのイオン注入が、ｎ型不純物添加イオンを用いて表面全体に施され、その結果、不純物添加層が基板１の表面に隣接して形成される。次に、保護層Ｉ１は、珪素窒化物を約３０ｎｍ厚に成膜することによって形成される（図１ａ及び１ｂを参照）。
【００２２】
深さ約４００ｎｍの第１溝Ｇ１が、帯状第１フォトレジストマスク（図示せず）を用いて基板１に形成される。第１溝Ｇ１は、幅約１００ｎｍであり、また互いの距離約１００ｎｍである（図１ａを参照）。
【００２３】
次に、ＳｉＯ2 は、約１００ｎｍ厚に成膜され、保護層Ｉ１が露出するまで化学的機械研磨によって平坦化される。
ＳｉＯ2 は、第１フォトレジストマスクに対応しつつ第１溝に対して約３５ｎｍだけ垂直にずれている第２フォトレジストマスクＦ２を用いて、各々の場合、その帯が第１溝の１本と部分的にのみ重なり合うように、深さ約５０ｎｍまでエッチングされる。第２フォトレジストマスクＦ２は除去される。その位置で不純物添加されたポリシリコンが、約５０ｎｍ厚に成膜され、保護層Ｉ１が露出するまで化学的機械研磨によって平坦化されるために、除去されたＳｉＯ2 は導電性材料と置換される。
【００２４】
その帯が第１溝Ｇ１に対して交差して走り、幅約１００ｎｍであり、また互いの距離約１００ｎｍである帯状第３フォトレジストマスク（図示せず）を用いて、保護層Ｉ１が分割され、基板１が約５００ｎｍまでエッチングされる。このことによって、第１溝Ｇ１よりも深い第２溝Ｇ２が形成される（図１ｂを参照）。不純物添加層は、第１溝Ｇ１及び第２溝Ｇ２によって構成される。不純物添加層の残りの部分は、トランジスタの上部ソース／ドレイン領域Ｓ／Ｄｏとして適している。ＳｉＯ2 及びポリシリコンは、第２溝Ｇ２によって第１溝Ｇ１に構成され、この結果、絶縁構造体Ｉ及び導電性構造体Ｌが形成される（図１ａを参照）。ポリシリコン及びＳｉＯ2 は、第２溝Ｇ２の形成中、ほぼ同じエッチングレートでエッチングされる。
【００２５】
第３フォトレジストマスクが除去される。
絶縁層Ｉ２の第１部分を形成するために、ＳｉＯ2 が約１５ｎｍ厚に成膜される。ＳｉＯ2 は、導電性構造体Ｌ及び第２溝Ｇ２の縁端部と底部を覆う。
次に、その位置において不純物添加ポリシリコンは、約５０ｎｍ厚に成膜され、保護層Ｉ１が露出するまで化学的機械研磨によって平坦化される。次に、ポリシリコンは、深さ約４００ｎｍまでエッチバックされる。
【００２６】
露出したＳｉＯ2 は、その帯が第２溝Ｇ２の第１縁端部を覆わない第４帯状フォトレジストマスク（図示せず）を用いて、例えばフッ化水素酸によって除去される。残るＳｉＯ2 は、絶縁層Ｉ２の第１部分を形成する（図２を参照）。
【００２７】
第４フォトレジストマスクが除去される。
次に、もう１つの不純物添加ポリシリコンが、その位置において約５０ｎｍ厚に成膜され、深さ約３００ｎｍまでエッチバックされ、その結果、各々の場合ビット線Ｂが第２溝Ｇ２に形成され、前記ビット線Ｂは対応する第２溝Ｇ２の第２縁端部で基板１に隣接する（図２を参照）。
【００２８】
保護層Ｉ１が除去される（図２を参照）。
絶縁層Ｉ２の第２部分を形成するために、熱酸化を施す。また絶縁層Ｉ２もビット線Ｂを覆う（図３ｂを参照）。熱酸化は熱処理段階として振舞い、それによって、不純物がビット線Ｂから基板１内に拡散し、そこにトランジスタの下部ソース／ドレイン領域Ｓ／Ｄｕを形成する（図３ｂを参照）。下部ソース／ドレイン領域Ｓ／Ｄｕは各々、ビット線Ｂが配設されている第２溝Ｇ２に隣接し、そこから下部ソース／ドレイン領域を形成した不純物が拡散される。下部ソース／ドレイン領域Ｓ／Ｄｕは、この第２溝Ｇ２と隣接する第２溝Ｇ２間に配設され、隣接する第２溝Ｇ２から離れて配置される。
【００２９】
次に、不純物添加ポリシリコンは、第２溝Ｇ２が満たされるように、その位置において約４０ｎｍ厚に成膜される。タングステン珪化物は、前記ポリシリコン上に約５０ｎｍ厚に成膜される。
【００３０】
もう１つの絶縁層Ｉ３を形成するために、珪素窒化物が約５０ｎｍ厚に成膜される（図３ａ及び３ｂを参照）。
ワード線マスクＷＭを形成するために、ＳｉＯ2 が約５０ｎｍ厚まで塗布され、フォトリソグラフィ法によって帯状に構成され、その結果、その帯が第１溝Ｇ１に平行に走り、溝Ｇ１間に配設される。その帯は、幅約１００ｎｍを有し、また互いの距離が約１００ｎｍである。帯の幅を広げるために、ＳｉＯ2 が成膜またエッチバックされる。このことによって帯の幅が約１４０ｎｍであるワード線マスクが形成される。ワード線マスクＷＭの帯は各々、互いに隣接する２つの第１溝Ｇ１と重なり合う（図３ａ及び３ｂを参照）。
【００３１】
もう１つの絶縁層Ｉ３、タングステン珪化物及びポリシリコンは、ビット線Ｂ上に配設される絶縁層Ｉ２部が露出するまで、ワード線マスクＷＭを用いてエッチングされる。従って、ビット線Ｂに対して交差して走り、第２溝Ｇ２内に延びる下向きの隆起部（図３ａ及び３ｂを参照）を有するワード線Ｗは、ポリシリコン及びタングステン珪化物から形成される。
【００３２】
漏れ電流を低減するために、絶縁層Ｉ２がワード線Ｗの下に至る、ある一定の領域において厚くなるように、熱酸化が施される。従って、絶縁層Ｉ２は、ワード線Ｗの縁端部近傍において厚くなる。この熱酸化は、平面型トランジスタにおける再酸化段階と呼ばれるものに相当する。
【００３３】
絶縁スペーサＳｐを形成するために、珪素窒化物が、約１０ｎｍ厚に成膜され、エッチバックされる（図３ａを参照）。スペーサＳｐは、ワード線Ｗの横方向の面を覆う。
【００３４】
絶縁体Ｉ４を形成するために、ＳｉＯ2 が約１０００ｎｍ厚に成膜される。第５フォトレジストマスク（図示せず）を用いて、互いに分離されている凹部が、それらが各々導電性構造体Ｌの１つを露出するように、形成される（図４を参照）。このことを行うために、ＳｉＯ2 が、珪素窒化物に対して選択的にエッチングされる。もう１つの絶縁層Ｉ３及びスペーサＳｐがワード線Ｗを保護するという理由によって、凹部のアライメント許容範囲は大きい。
【００３５】
凹部におけるコンデンサの接触部Ｋ及び蓄積ノードＰ１を形成するために、初めに、チタン及びＴｉＮが、合計約２０ｎｍ厚に成膜される。次に、タングステン窒化物は約５０ｎｍ厚に成膜され、その結果、凹部が満たされる。タングステン窒化物、チタン、及びチタン窒化物は、絶縁体Ｉ４が露出するまで、化学的機械研磨によって摩滅される。このことによって、凹部においてワード線Ｗ間に接触部Ｋが形成される。蓄積ノードＰ１は、接触部Ｋによってタングステン窒化物から形成される（図４を参照）。
【００３６】
次に、ＳｉＯ2 は、フッ化水素酸を用いてエッチング深さ約１０００ｎｍまでエッチングされ、それによってワード線Ｗ上に配設されている絶縁体Ｉ４部、及びワード線マスクＷＭが除去される（図５を参照）。次に、蓄積ノードＰ１上のチタン及びチタン窒化物は、例えばＨ2 Ｏ2 ／ＮＨ4 ＯＨを用いて除去される。
【００３７】
Ｔａ2 Ｏ5 は、コンデンサのコンデンサ誘電体Ｋｄを形成するために、約１０ｎｍ厚に成膜される（図５を参照）。
コンデンサの共通コンデンサ電極Ｐ２を形成するために、チタン窒化物が、約５０ｎｍ厚に成膜される（図５を参照）。
【００３８】
形成されるメモリセルアレイはＤＲＡＭセルアレイであり、そのメモリセルは各々トランジスタ及びコンデンサから構成されている。ワード線Ｗの隆起部は、トランジスタのゲート電極として振舞う。
【００３９】
本発明の範囲内にも含まれる例示の実施形態には多くの変形例が考えられる。例えば、層、溝、及びマスクの寸法は、各々の要求に応じて変えることが可能である。同様なことが材料の選定にも適用される。
【図面の簡単な説明】
【図１ａ】 保護層、第１溝、第２溝（図１ｂに図示）、上部ソース／ドレイン領域、絶縁構造体、及び導電性構造体が形成された後の基板の断面図を示し、更にはフォトレジストマスクの位置を概略的に図示する。
【図１ｂ】 図１ａの処理段階後の、基板の図１ａにおける断面に垂直な断面図を示す。
【図２】 絶縁層の第１部分及びビット線が形成された後の、図１ｂの断面図を示す。
【図３ａ】 絶縁層の第２部分、下部ソース／ドレイン領域、ワード線マスク、ワード線、第２絶縁層、及びスペーサが形成された後の図１ａの断面図を示す。
【図３ｂ】 図３ａの処理段階後の、図１ｂの断面図を示す。
【図４】 絶縁体、及びコンデンサの接触部とメモリノードが形成された後の、図３ａの断面図を示す。
【図５】 コンデンサのコンデンサ誘電体及びコンデンサ電極が形成された後の、図４の断面図を示す。
本発明は、メモリセルアレイ及びその製造方法に関する。
現在、トランジスタとコンデンサから構成される単一トランジスタメモリセルと呼ばれるものは、ＤＲＡＭセルアレイのメモリセル、すなわちダイナミックランダムアクセス用のメモリセルアレイとして主に用いられる。メモリセルの情報は、コンデンサに電荷の形態で蓄積される。トランジスタがワード線を介してオンになった時、コンデンサの電荷がビット線を介して読出し可能となるように、コンデンサはトランジスタに接続されている。
【０００２】
本発明の一般的な目的は、高集積度のＤＲＡＭセルアレイを造ることである。
欧州特許第０８５２３９６号Ａ２に、単一トランジスタメモリセルから構成されるＤＲＡＭセルアレイが記載されている。メモリセルのトランジスタは、縦型トランジスタとして例示されており、基板における凹部の縁端部上に配設されている。この凹部は、絶縁構造体に囲まれた矩形領域内に配設され、また第１縁端部を有する絶縁構造体に隣接している。基板に配設されるトランジスタの上部ソース／ドレイン領域及び下部ソース／ドレイン領域は、第１縁部の反対側にある凹部の第２縁部に隣接している。下部ソース／ドレイン領域に隣接するメモリセルのコンデンサのメモリノードは、凹部の下部に配設される。ビット線は、上部ソース／ドレイン領域上に配設される。絶縁されたワード線は、メモリセルの凹部内に延び、メモリセルのトランジスタのゲート電極として振舞う下向きの隆起部を有しており、ビット線上に配設される。
【０００３】
米国特許第４６３００８８号に、単一トランジスタメモリセルから構成されるＤＲＡＭセルアレイが記載されている。メモリセルのトランジスタは、縦型トランジスタとして例示されている。上部及び下部ソース／ドレイン領域は、基板の平行六面体状突起部の一部であり、またゲート電極によって環状に囲まれている。同時に上部ソース／ドレイン領域は、メモリセルのコンデンサのコンデンサ電極として機能する。ビット線は、コンデンサ電極上に配設され、同時に更に蓄積コンデンサのコンデンサ電極として振舞う。
【０００４】
本発明は、メモリセルがトランジスタとコンデンサを含み構成されたメモリセルアレイの開示上の問題点に基づいている。更に、本発明は係るメモリセルアレイの製造方法を開示するものである。
【０００５】
こうした問題の解決には、メモリセルがトランジスタとコンデンサから構成され、以下に挙げる特徴を有するメモリセルアレイが用いられる。
互いに平行な第１溝及び第１溝に対して交差して走る第２溝が基板に設けられる。トランジスタの上部ソース／ドレイン領域が基板に配設され、また２本の第１溝及び２本の第２溝に隣接する。トランジスタの下部ソース／ドレイン領域は基板に配設され、上部ソース／ドレイン領域の下に位置している。従って、トランジスタは縦型トランジスタとして用いられている。導電性構造体は各々、関連する第１溝の第１縁端部において上部ソース／ドレイン領域の１つと隣接し、第１溝に配設される絶縁構造体によって、第２縁端部及び第１溝の底部から絶縁され、第２溝間の第１溝に配設されている。ワード線は、第１溝に平行に走っており、第２溝内に延びる隆起部を有している。第２溝間に配設されるワード線部は、絶縁層上に配設される。絶縁層は上部ソース／ドレイン領域上に配設される。もう１つの絶縁層がワード線上に配設される。絶縁スペーサは、横方向にワード線に隣接する。コンデンサは、導電性構造体上且つワード線間に配設される接触部を介して、上部ソース／ドレイン領域に接続されている。
【０００６】
また、この問題の解決には、互いに略平行に走る第１溝が基板に形成されているメモリセルアレイの製造方法が用いられる。第１溝は絶縁材料で満たされる。絶縁材料は、導電性材料が第１溝の第１縁端部に隣接し、また絶縁材料が第１溝の第２縁端部及び底部に隣接するように、導電性材料と部分的に置換される。導電性材料を覆う絶縁層が形成される。互いに略平行に、また第１溝に対して交差して走る第２溝は、互いに分離された導電性構造体がこの導電性材料から形成され、また互いに分離された絶縁構造体がこの絶縁材料から形成されるように、基板に形成される。縦型トランジスタの上部ソース／ドレイン領域、及びその下に位置するトランジスタの下部ソース／ドレイン領域は、上部ソース／ドレイン領域が各々、基板表面、２つの第１溝、及び２つの第２溝に隣接するように、基板に形成される。ワード線は、それらが第２溝内に延びる隆起部を有し、各々の場合において２つの第１溝と部分的に重なり合うように、第１溝に平行に生成される。ワード線は、それらの上に形成されるもう１つの絶縁層と、スペーサによって絶縁される。絶縁層は、導電性構造体が露出するように、もう１つの絶縁層に対して、またスペーサに対して、選択的にエッチングされる。接触部によって導電性構造体に接続されるコンデンサが形成される。
【０００７】
導電性構造体は、上部ソース／ドレイン領域に横方向に隣接し、絶縁構造体によって残りの基板からは分離されている。ワード線は上部ソース／ドレイン領域上に配設されているが、導電性材料は上方から上部ソース／ドレイン領域と接触することが可能である。導電性構造体と上部ソース／ドレイン領域は広い面上で重なりあっているために、コンデンサとトランジスタ間の接触抵抗は特に小さい。
【０００８】
この製造方法は、多くの自動アライメントの処理段階すなわちアライメントが必要なマスク無しの処理段階つまりアライメントの許容範囲が大きい処理段階を有しているために、メモリセルアレイは、高集積度での製造が可能である。例えば、上部ソース／ドレイン領域及びコンデンサは、高精度でのアライメント無しでも接触させることが可能である。ワード線が導電性材料を覆わないという理由によって、上部ソース／ドレイン領域に対する接触部のアライメントの精度が高くない場合、接触部自身が次に、互いに隣接するワード線間に形成されるように、もう１つの絶縁層に対して、また絶縁スペーサに対して選択的なエッチングが可能である。上部ソース／ドレイン領域は、第１溝及び第２溝に対して自動アライメントでの形成が可能である。このことを行うために、例えば、第１及び第２溝が形成された後に、基板へのイオン注入が可能である。一方、第１溝及び／または第２溝が形成される前に、不純物添加層がイオン注入によって基板に形成され、前記不純物添加層は第１溝及び第２溝によってパターン化され、その結果、上部ソース／ドレイン領域が不純物添加領域から形成される。また下部ソース／ドレイン領域も、上部ソース／ドレイン領域の下に自動アライメントでの形成が可能である。例えば、下部ソース／ドレイン領域は、基板の埋込み不純物添加層部である。隆起部が第２溝内に延び、そこでトランジスタのゲート電極として振舞うことができ、また隣接するメモリセルの上部ソース／ドレイン領域がメモリセルの接触部を形成するために選択的なエッチング中に露出しない条件を満たすことが必要な全てであるという理由によって、ワード線のアライメント許容範囲は大きい。
【０００９】
上述の条件を満たすために、ワード線幅は、上部ソース／ドレイン領域よりも大きいことが好ましい。この結果、ワード線形成に対するアライメント許容範囲が大きくなり、また結果的に処理の信頼度が向上する。この場合、ワード線は２つの第１溝と部分的に重なり合う。
【００１０】
メモリセルアレイの各メモリセルに必要な間隔は４Ｆ2 であるが、Ｆは用いられる技術において製造可能な最小の構造寸法である。このことを行うために、第１及び第２溝の幅はＦである。また隣接する第１溝あるいは隣接する第２溝間の距離もまたＦである。
【００１１】
特にワード線を広く形成するために、初めに導電性材料を全面に成膜することが可能である。次に、帯状のワード線マスクが形成されるが、その帯の幅はＦであり、互いの距離はＦである。次に、スペーサがワード線マスクの側面に形成されるように、ワード線マスクの帯は、材料を成膜して、またエッチバックすることによって広げられる。次に、導電性材料を形成して、その広げられたワード線マスクを用いてワード線を形成することができる。
【００１２】
メモリセルアレイは、ワード線部が基板に埋込まれておらず、またその結果金属から製造できるために、ワード線が高い導電性を有するように製造可能である。係るワード線を形成するために、まず不純物添加ポリシリコンが成膜され、次に金属あるいは金属珪化物が成膜される。その際、両材料ともワード線マスクを用いて構成される。下部ソース／ドレイン領域は、ワード線に対して交差して走るビット線に接続することが可能である。ビット線は、第２溝の下部に配設され、第２溝の第１縁端部において下部ソース／ドレイン領域に隣接する。
【００１３】
浮体効果を回避するために、下部ソース／ドレイン領域は２つの第２溝の内１つだけと隣接し、その２つの第２溝の内もう一方からはある距離を置いている方が好ましい。例えば、下部ソース／ドレイン領域は、ビット線からドーパントを拡散することによって形成される。
【００１４】
一方、下部ソース／ドレイン領域は、第２溝によって構成される基板の埋込み不純物添加層から形成される。
漏れ電流を回避するために、第２溝に沿って互いに隣接するトランジスタの下部ソース／ドレイン領域は、第１溝によって互いに分離されていることが好ましい。
【００１５】
一方、第１溝は、これらトランジスタの下部ソース／ドレイン領域ではなく、これらトランジスタの上部ソース／ドレイン領域を互いに分離するような深さでさえあれば良い。
【００１６】
ビット線の導電性を高めるために、ビット線は金属を含むことができる。ビット線の下部は、金属から構成されることが好ましく、ビット線の上部は、下部ソース／ドレイン領域に隣接しているが、ポリシリコンから構成されることが好ましい。拡散障壁によって、この２つの部分は互いに分離される。
【００１７】
ビット線を、コンデンサ電極の一部として用いることができる。この場合、ビット線は基板上方を走る。第１溝の１つに沿って互いに隣接するトランジスタの下部ソース／ドレイン領域は、この場合、互いに接続することができる。第１溝及び第２溝によって分割されない埋込み不純物添加層を設けることが好ましい。
【００１８】
例えば、第１溝が形成される前に、初めに保護層を基板上に形成するように、導電性構造体を形成できる。例えば、この保護層は、珪素窒化物あるいは好ましくは絶縁性である他の材料から構成される。その帯が第１溝に平行に走っており、また各々の場合において第１溝の１つと部分的に重なり合う帯状マスクを用いて、その絶縁材料が保護層に対して第１溝の底部上に達する深さまで選択的にエッチングされ、次に、保護層が露出するまで導電性材料が成膜され、またエッチバックされるように、この絶縁材料はその導電性材料と置換される。
【００１９】
メモリセルアレイは、ＤＲＡＭセルアレイであってもよい。コンデンサの静電容量を増加させるために、コンデンサは、好ましくは２０よりも大きい誘電率を有するコンデンサ誘電体を有する。例えば、コンデンサ誘電体は、キューリ温度が−５０℃より低い強誘電体、例えばバリウムストロンチウムチタン酸塩あるいはＴａ2 Ｏ5 から構成される。
【００２０】
メモリセルアレイは、ＦＲＡＭメモリセルアレイであってもよい。この場合、コンデンサは、好ましくはキューリ温度が２００℃より高い強誘電体を有するコンデンサ誘電体を有する。
【００２１】
本発明の例示の実施形態については、図を参照して以下において更に詳述する。
これらの図は縮尺通りではない。
例示の実施形態では、単結晶シリコンから成る基板１が与えられる。
約１０ｎｍ厚の遮壁酸化物（図示せず）を形成するために、熱酸化を施す。
エネルギレベル約１０ｋｅＶ及び線量約５＊１０14ｃｍ-2でのイオン注入が、ｎ型不純物添加イオンを用いて表面全体に施され、その結果、不純物添加層が基板１の表面に隣接して形成される。次に、保護層Ｉ１は、珪素窒化物を約３０ｎｍ厚に成膜することによって形成される（図１ａ及び１ｂを参照）。
【００２２】
深さ約４００ｎｍの第１溝Ｇ１が、帯状第１フォトレジストマスク（図示せず）を用いて基板１に形成される。第１溝Ｇ１は、幅約１００ｎｍであり、また互いの距離約１００ｎｍである（図１ａを参照）。
【００２３】
次に、ＳｉＯ2 は、約１００ｎｍ厚に成膜され、保護層Ｉ１が露出するまで化学的機械研磨によって平坦化される。
ＳｉＯ2 は、第１フォトレジストマスクに対応しつつ第１溝に対して約３５ｎｍだけ垂直にずれている第２フォトレジストマスクＦ２を用いて、各々の場合、その帯が第１溝の１本と部分的にのみ重なり合うように、深さ約５０ｎｍまでエッチングされる。第２フォトレジストマスクＦ２は除去される。その位置で不純物添加されたポリシリコンが、約５０ｎｍ厚に成膜され、保護層Ｉ１が露出するまで化学的機械研磨によって平坦化されるために、除去されたＳｉＯ2 は導電性材料と置換される。
【００２４】
その帯が第１溝Ｇ１に対して交差して走り、幅約１００ｎｍであり、また互いの距離約１００ｎｍである帯状第３フォトレジストマスク（図示せず）を用いて、保護層Ｉ１が分割され、基板１が約５００ｎｍまでエッチングされる。このことによって、第１溝Ｇ１よりも深い第２溝Ｇ２が形成される（図１ｂを参照）。不純物添加層は、第１溝Ｇ１及び第２溝Ｇ２によって構成される。不純物添加層の残りの部分は、トランジスタの上部ソース／ドレイン領域Ｓ／Ｄｏとして適している。ＳｉＯ2 及びポリシリコンは、第２溝Ｇ２によって第１溝Ｇ１に構成され、この結果、絶縁構造体Ｉ及び導電性構造体Ｌが形成される（図１ａを参照）。ポリシリコン及びＳｉＯ2 は、第２溝Ｇ２の形成中、ほぼ同じエッチングレートでエッチングされる。
【００２５】
第３フォトレジストマスクが除去される。
絶縁層Ｉ２の第１部分を形成するために、ＳｉＯ2 が約１５ｎｍ厚に成膜される。ＳｉＯ2 は、導電性構造体Ｌ及び第２溝Ｇ２の縁端部と底部を覆う。
次に、その位置において不純物添加ポリシリコンは、約５０ｎｍ厚に成膜され、保護層Ｉ１が露出するまで化学的機械研磨によって平坦化される。次に、ポリシリコンは、深さ約４００ｎｍまでエッチバックされる。
【００２６】
露出したＳｉＯ2 は、その帯が第２溝Ｇ２の第１縁端部を覆わない第４帯状フォトレジストマスク（図示せず）を用いて、例えばフッ化水素酸によって除去される。残るＳｉＯ2 は、絶縁層Ｉ２の第１部分を形成する（図２を参照）。
【００２７】
第４フォトレジストマスクが除去される。
次に、もう１つの不純物添加ポリシリコンが、その位置において約５０ｎｍ厚に成膜され、深さ約３００ｎｍまでエッチバックされ、その結果、各々の場合ビット線Ｂが第２溝Ｇ２に形成され、前記ビット線Ｂは対応する第２溝Ｇ２の第２縁端部で基板１に隣接する（図２を参照）。
【００２８】
保護層Ｉ１が除去される（図２を参照）。
絶縁層Ｉ２の第２部分を形成するために、熱酸化を施す。また絶縁層Ｉ２もビット線Ｂを覆う（図３ｂを参照）。熱酸化は熱処理段階として振舞い、それによって、不純物がビット線Ｂから基板１内に拡散し、そこにトランジスタの下部ソース／ドレイン領域Ｓ／Ｄｕを形成する（図３ｂを参照）。下部ソース／ドレイン領域Ｓ／Ｄｕは各々、ビット線Ｂが配設されている第２溝Ｇ２に隣接し、そこから下部ソース／ドレイン領域を形成した不純物が拡散される。下部ソース／ドレイン領域Ｓ／Ｄｕは、この第２溝Ｇ２と隣接する第２溝Ｇ２間に配設され、隣接する第２溝Ｇ２から離れて配置される。
【００２９】
次に、不純物添加ポリシリコンは、第２溝Ｇ２が満たされるように、その位置において約４０ｎｍ厚に成膜される。タングステン珪化物は、前記ポリシリコン上に約５０ｎｍ厚に成膜される。
【００３０】
もう１つの絶縁層Ｉ３を形成するために、珪素窒化物が約５０ｎｍ厚に成膜される（図３ａ及び３ｂを参照）。
ワード線マスクＷＭを形成するために、ＳｉＯ2 が約５０ｎｍ厚まで塗布され、フォトリソグラフィ法によって帯状に構成され、その結果、その帯が第１溝Ｇ１に平行に走り、溝Ｇ１間に配設される。その帯は、幅約１００ｎｍを有し、また互いの距離が約１００ｎｍである。帯の幅を広げるために、ＳｉＯ2 が成膜またエッチバックされる。このことによって帯の幅が約１４０ｎｍであるワード線マスクが形成される。ワード線マスクＷＭの帯は各々、互いに隣接する２つの第１溝Ｇ１と重なり合う（図３ａ及び３ｂを参照）。
【００３１】
もう１つの絶縁層Ｉ３、タングステン珪化物及びポリシリコンは、ビット線Ｂ上に配設される絶縁層Ｉ２部が露出するまで、ワード線マスクＷＭを用いてエッチングされる。従って、ビット線Ｂに対して交差して走り、第２溝Ｇ２内に延びる下向きの隆起部（図３ａ及び３ｂを参照）を有するワード線Ｗは、ポリシリコン及びタングステン珪化物から形成される。
【００３２】
漏れ電流を低減するために、絶縁層Ｉ２がワード線Ｗの下に至る、ある一定の領域において厚くなるように、熱酸化が施される。従って、絶縁層Ｉ２は、ワード線Ｗの縁端部近傍において厚くなる。この熱酸化は、平面型トランジスタにおける再酸化段階と呼ばれるものに相当する。
【００３３】
絶縁スペーサＳｐを形成するために、珪素窒化物が、約１０ｎｍ厚に成膜され、エッチバックされる（図３ａを参照）。スペーサＳｐは、ワード線Ｗの横方向の面を覆う。
【００３４】
絶縁体Ｉ４を形成するために、ＳｉＯ2 が約１０００ｎｍ厚に成膜される。第５フォトレジストマスク（図示せず）を用いて、互いに分離されている凹部が、それらが各々導電性構造体Ｌの１つを露出するように、形成される（図４を参照）。このことを行うために、ＳｉＯ2 が、珪素窒化物に対して選択的にエッチングされる。もう１つの絶縁層Ｉ３及びスペーサＳｐがワード線Ｗを保護するという理由によって、凹部のアライメント許容範囲は大きい。
【００３５】
凹部におけるコンデンサの接触部Ｋ及び蓄積ノードＰ１を形成するために、初めに、チタン及びＴｉＮが、合計約２０ｎｍ厚に成膜される。次に、タングステン窒化物は約５０ｎｍ厚に成膜され、その結果、凹部が満たされる。タングステン窒化物、チタン、及びチタン窒化物は、絶縁体Ｉ４が露出するまで、化学的機械研磨によって摩滅される。このことによって、凹部においてワード線Ｗ間に接触部Ｋが形成される。蓄積ノードＰ１は、接触部Ｋによってタングステン窒化物から形成される（図４を参照）。
【００３６】
次に、ＳｉＯ2 は、フッ化水素酸を用いてエッチング深さ約１０００ｎｍまでエッチングされ、それによってワード線Ｗ上に配設されている絶縁体Ｉ４部、及びワード線マスクＷＭが除去される（図５を参照）。次に、蓄積ノードＰ１上のチタン及びチタン窒化物は、例えばＨ2 Ｏ2 ／ＮＨ4 ＯＨを用いて除去される。
【００３７】
Ｔａ2 Ｏ5 は、コンデンサのコンデンサ誘電体Ｋｄを形成するために、約１０ｎｍ厚に成膜される（図５を参照）。
コンデンサの共通コンデンサ電極Ｐ２を形成するために、チタン窒化物が、約５０ｎｍ厚に成膜される（図５を参照）。
【００３８】
形成されるメモリセルアレイはＤＲＡＭセルアレイであり、そのメモリセルは各々トランジスタ及びコンデンサから構成されている。ワード線Ｗの隆起部は、トランジスタのゲート電極として振舞う。
【００３９】
本発明の範囲内にも含まれる例示の実施形態には多くの変形例が考えられる。例えば、層、溝、及びマスクの寸法は、各々の要求に応じて変えることが可能である。同様なことが材料の選定にも適用される。
【図面の簡単な説明】
【図１ａ】 保護層、第１溝、第２溝（図１ｂに図示）、上部ソース／ドレイン領域、絶縁構造体、及び導電性構造体が形成された後の基板の断面図を示し、更にはフォトレジストマスクの位置を概略的に図示する。
【図１ｂ】 図１ａの処理段階後の、基板の図１ａにおける断面に垂直な断面図を示す。
【図２】 絶縁層の第１部分及びビット線が形成された後の、図１ｂの断面図を示す。
【図３ａ】 絶縁層の第２部分、下部ソース／ドレイン領域、ワード線マスク、ワード線、第２絶縁層、及びスペーサが形成された後の図１ａの断面図を示す。
【図３ｂ】 図３ａの処理段階後の、図１ｂの断面図を示す。
【図４】 絶縁体、及びコンデンサの接触部とメモリノードが形成された後の、図３ａの断面図を示す。
【図５】 コンデンサのコンデンサ誘電体及びコンデンサ電極が形成された後の、図４の断面図を示す。
Claims (7)
- トランジスタとコンデンサから構成されるメモリセルアレイであって、
互いに平行な複数の第１溝部（Ｇ１）と、各第１溝部（Ｇ１）の延在する方向に対して交差して走る複数の第２溝部（Ｇ２）が基板（１）に設けられ、
トランジスタの上部ソース／ドレイン領域（Ｓ／Ｄｏ）は、基板（Ｓ）に配設され、また２つの第１溝部（Ｇ１）と２つの第２溝部（Ｇ２）に接触し、
トランジスタの下部ソース／ドレイン領域（Ｓ／Ｄｕ）は、基板（１）上で、上部ソース／ドレイン領域（Ｓ／Ｄｏ）の下方に配設され、第１溝は互いに対向する第１縁端部及び第２縁端部並びに底部を有し、
導電性構造体（Ｌ）は各々、対応する第１溝（Ｇ１）の第１縁端部において上部ソース／ドレイン領域（Ｓ／Ｄｏ）の１つと接触し、第１溝（Ｇ１）に配設される絶縁構造体（Ｉ）によって第２縁端部及び第１溝（Ｇ１）の底部から絶縁され、第２溝（Ｇ２）間の第１溝（Ｇ１）に配設され、
ワード線（Ｗ）は、第１溝（Ｇ１）が延びる方向と平行に走っており、第２溝（Ｇ２）内に延びる隆起部を有し、かつ、ワード線（Ｗ）は、上部ソース／ドレイン領域（Ｓ／Ｄｏ）上に配設された絶縁層（Ｉ２）上において第２溝（Ｇ２）間に配設され、
もう１つの絶縁層（Ｉ３）はワード線（Ｗ）の上面に配設され、絶縁スペーサ（Ｓｐ）は、基板の面内方向においてワード線（Ｗ）に接触し、
コンデンサは、導電性構造体（Ｌ）上に且つワード線（Ｗ）間に配設される接触部（Ｋ）を介して、上部ソース／ドレイン領域（Ｓ／Ｄｏ）に接続されていることを特徴とするメモリセルアレイ。 - 請求項１に記載のメモリセルアレイであって、
下部ソース／ドレイン領域（Ｓ／Ｄｕ）は、２つの第２溝（Ｇ２）の１つの第１縁端部においてビット線（Ｂ）と接触し、前記ビット線（Ｂ）は、第２溝（Ｇ２）の下部に配設されていることを特徴とするメモリセルアレイ。 - 請求項１又は２に記載のメモリセルアレイであって、
第１溝（Ｇ１）は、第２溝（Ｇ２）に沿って隣り合うトランジスタの複数の下部ソース／ドレイン領域（Ｓ／Ｄｕ）を互いに分離することを特徴とするメモリセルアレイ。 - メモリセルアレイの製造方法であって、
互いに平行に走る複数の第１溝（Ｇ１）が基板（１）に形成され、
第１溝（Ｇ１）は絶縁材料で満たされ、第１溝は互いに対向する第１及び第２縁端部並びに底部を有し、
前記絶縁材料が導電性材料と部分的に置換されて、導電性材料が第１溝（Ｇ１）の第１縁端部に接触し、また絶縁材料が第１溝の第２縁端部及び底部に接触し、
導電性材料を覆う絶縁層（Ｉ２）が形成され、
互いに分離した導電性構造体（Ｌ）が導電性材料から形成され、また互いに分離した絶縁構造体（Ｉ）が絶縁材料から形成されるように、互いに平行で、かつ複数の第１溝（Ｇ１）の延在する方向に対して交差して走る複数の第２溝（Ｇ２）が基板に形成され、
縦型トランジスタの上部ソース／ドレイン領域（Ｓ／Ｄｏ）の下方に、トランジスタの下部ソース／ドレイン領域（Ｓ／Ｄｕ）が位置し、上部ソース／ドレイン領域（Ｓ／Ｄｏ）が各々、基板（１）の表面、２つの第１溝（Ｇ１）、及び２つの第２溝（Ｇ２）に接触するように、基板（１）に形成され、
ワード線（Ｗ）は、第２溝（Ｇ２）内に延びる隆起部を有し、各々の場合において２つの第１溝（Ｇ１）と部分的に重なり合うように、第１溝（Ｇ１）の延びる方向に平行に生成され、
ワード線（Ｗ）は、それらの上に形成されるもう１つの絶縁層（Ｉ３）と、ワード線（Ｗ）に対して面内方向にて接触するスペーサ（Ｓｐ）によって絶縁され、
絶縁層（Ｉ２）は、導電性構造体（Ｌ）が露出するように、もう１つの絶縁層（Ｉ３）に対して、またスペーサ（Ｓｐ）に対して、選択的にエッチングされ、
接触部（Ｋ）を介して導電性構造体（Ｌ）に接続されるコンデンサが形成されることを特徴とする方法。 - 請求項４に記載の方法であって、
対応する第２溝（Ｇ２）の第１縁端部において、ビット線（Ｂ）は、第２溝（Ｇ２）に接触する下部ソース／ドレイン領域（Ｓ／Ｄｕ）に接触するように、各々の場合、ビット線（Ｂ）が第２溝（Ｇ２）の下部に生成されることを特徴とする方法。 - 請求項５に記載の方法であって、
第１溝（Ｇ１）は、第２溝（Ｇ２）に沿って隣り合うトランジスタの下部ソース／ドレイン領域（Ｓ／Ｄｕ）を互いに分離するように形成されることを特徴とする方法。 - 請求項４乃至６のいずれかに記載の方法であって、
第１溝（Ｇ１）が形成される前に、保護層（Ｉ１）が基板（１）上に形成され、
絶縁材料が導電性材料と部分的に置換される際、その帯が第１溝（Ｇ１）に平行に走っており、また各々の場合において第１溝（Ｇ１）の１つと部分的に重なり合う帯状マスクを用いて、第１溝（Ｇ）内の絶縁材料は、第１溝（Ｇ１）の底部の上方に位置する深さまで保護層（Ｉ１）に対して選択的にエッチングされ、次に、導電性材料が成膜されて、保護層（Ｉ１）が露出するまでまたエッチバックされることを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19914490A DE19914490C1 (de) | 1999-03-30 | 1999-03-30 | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19914490.7 | 1999-03-30 | ||
| PCT/DE2000/000932 WO2000060667A1 (de) | 1999-03-30 | 2000-03-27 | Speicherzellenanordnung und verfahren zu deren herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002541667A JP2002541667A (ja) | 2002-12-03 |
| JP3875493B2 true JP3875493B2 (ja) | 2007-01-31 |
Family
ID=7902997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000610067A Expired - Fee Related JP3875493B2 (ja) | 1999-03-30 | 2000-03-27 | メモリセルアレイ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6627940B1 (ja) |
| EP (1) | EP1175701A1 (ja) |
| JP (1) | JP3875493B2 (ja) |
| KR (1) | KR100465040B1 (ja) |
| DE (1) | DE19914490C1 (ja) |
| TW (1) | TW465088B (ja) |
| WO (1) | WO2000060667A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10318625B4 (de) * | 2003-04-24 | 2006-08-03 | Infineon Technologies Ag | Vertikale Speicherzelle und Verfahren zu deren Herstellung |
| JP2009182105A (ja) | 2008-01-30 | 2009-08-13 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010141259A (ja) | 2008-12-15 | 2010-06-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US11423966B2 (en) | 2020-07-30 | 2022-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array staircase structure |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2932635B2 (ja) * | 1990-08-11 | 1999-08-09 | 日本電気株式会社 | 半導体記憶装置 |
| JP2518147B2 (ja) * | 1993-04-02 | 1996-07-24 | 日本電気株式会社 | 半導体メモリ装置とその製造方法 |
| US5497017A (en) * | 1995-01-26 | 1996-03-05 | Micron Technology, Inc. | Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors |
| DE19519159C2 (de) | 1995-05-24 | 1998-07-09 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| US5937296A (en) * | 1996-12-20 | 1999-08-10 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
| TW428313B (en) * | 1998-05-19 | 2001-04-01 | Siemens Ag | Integrated circuit-arrangement with at least a transistor and a capacitor and method to it production |
| DE19911148C1 (de) | 1999-03-12 | 2000-05-18 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
-
1999
- 1999-03-30 DE DE19914490A patent/DE19914490C1/de not_active Expired - Lifetime
-
2000
- 2000-03-27 JP JP2000610067A patent/JP3875493B2/ja not_active Expired - Fee Related
- 2000-03-27 TW TW089105586A patent/TW465088B/zh not_active IP Right Cessation
- 2000-03-27 EP EP00929252A patent/EP1175701A1/de not_active Withdrawn
- 2000-03-27 WO PCT/DE2000/000932 patent/WO2000060667A1/de active IP Right Grant
- 2000-03-27 US US09/937,838 patent/US6627940B1/en not_active Expired - Fee Related
- 2000-03-27 KR KR10-2001-7012526A patent/KR100465040B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE19914490C1 (de) | 2000-07-06 |
| EP1175701A1 (de) | 2002-01-30 |
| WO2000060667A1 (de) | 2000-10-12 |
| KR100465040B1 (ko) | 2005-01-13 |
| TW465088B (en) | 2001-11-21 |
| KR20010110478A (ko) | 2001-12-13 |
| JP2002541667A (ja) | 2002-12-03 |
| US6627940B1 (en) | 2003-09-30 |
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|
| R150 | Certificate of patent or registration of utility model |
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