KR100465040B1

KR100465040B1 - 메모리 셀 어레이 및 그 제조 방법

Info

Publication number: KR100465040B1
Application number: KR10-2001-7012526A
Authority: KR
Inventors: 셀번하드; 윌러죠셉; 슈만디르크; 라이징거한스
Original assignee: 인피니온 테크놀로지스 아게
Priority date: 1999-03-30
Filing date: 2000-03-27
Publication date: 2005-01-13
Also published as: WO2000060667A1; JP3875493B2; KR20010110478A; DE19914490C1; JP2002541667A; US6627940B1; EP1175701A1; TW465088B

Abstract

본 발명은 메모리 셀의 트랜지스터에 관한 것이다. 트랜지스터는 상부 소스/드레인 구역(S/Do) 및 하부 소스/드레인 구역(S/Du)에 구비된다. 상기의 구역은 제1의 트랜치(G1) 및 제2의 트랜치(G2)에 위치하며, 상기의 트랜치는 서로 직교한다. 절연된 워드라인(W)은 상부 소스/드레인 구역(S/Do)을 덮고 있으며 제2의 트랜치 방향으로 돌출된 돌출부를 포함하고 있다. 제1의 트랜치(G1)에 배치되고 상부 소스/드레인 구역(S/Do)과 측면에서 인접한 전도구조(L)은 상기구조(L)위에서 접점(K)와 접촉하고 있다. 접점(K)은 인접한 워드라인(W)사이에 배치되고 메모리 셀의 콘덴서(P1, Kd, P2)와 연결된다. 그리고 상기의 콘덴서는 워드라인상에 배치된다.

Description

메모리 셀 어레이 및 그 제조 방법{Memory Cell Arrangement and Method for Producing Same}

트랜지스터 및 캐패시터로 구성된 단일 트랜지스터 메모리 셀(Single-Transistor Memory Cell)은 디램 셀 어레이(DRAM Cell Array), 즉 동적 임의 접근 (Dynamic Random Access)을 갖는 메모리 셀 어레이에 거의 독점적으로 사용되고 있다.

메모리 셀의 정보는 캐패시터에서 전하의 형태로 저장된다. 트랜지스터가 워드라인(Word Line)을 통해서 작동될 때, 캐패시터의 전하가 비트라인(Bit Line)을 통해서 읽혀질 수 있는 방식으로 캐패시터는 트랜지스터와 연결된다.

본 발명의 목적은 고패킹밀도(High Packing Density)를 갖는 디램 셀 어레이를 제조하는 데 있다.

유럽공개특허 제852396호 A2는 단일 트랜지스터 메모리 셀로 구성된 디램 셀 어레이에 관한 것이다. 메모리 셀의 트랜지스터는 종형 트랜지스터로 구현되고 기판(Substrate)내에서 디프레션(Depression)의 일 끝단에 배치된다. 디프레션은 절연구조로 둘러싸인 사각의 구역(Rectangular Region)에 배치되고 상기 디프레션의 일 끝단과 절연구조는 접하고 있다.

기판내에 배치된 트랜지스터의 상부 소스/드레인 구역(Upper Source/Drain Region)과 하부 소스/드레인 구역(Lower Source/Drain Region)은 상기 일끝단 반대편의 타끝단과 접하고 있다.

메모리 셀의 캐패시터의 메모리 노드는 하부 소스/드레인 구역과 접하고 상기의 메모리 노드 디프레션의 하단부에 배치된다. 비트라인(Bit Line)은 상부 소스/드레인 구역에 배치된다.

메모리 셀의 디프레션쪽으로 돌출되며 메모리 셀의 트랜지스터에서 게이트 전극(Gate Electrode)의 역할을 하는 하향 돌출부를 갖는 절연된 워드라인(Word Line)은 비트라인(Bit Line)상에 배치된다.

미국특허 제4630088호는 단일 트랜지스터 메모리 셀로 구성된 디램 셀 어레이에 관한 것이다. 상기의 메모리 셀의 트랜지스터는 종형트랜지스터로 구현된다.

상부 및 하부 소스/드레인 구역은 기판의 평행한 파이프 형상의 돌출부(Parallelepiped-shaped Projection)의 일부분이고, 게이트 전극에 의해 원통형모양(Annular Fashion)으로 둘러싸여 있다.

동시에, 상부 소스/드레인 구역은 메모리 셀의 트랜지스터에서 캐패시터 전극(Capacitor Electrode)의 역할도 수행한다. 비트라인은 캐패시터상에 배치되고 기억 캐패시터(Storage Capacitor)의 별도의 캐패시터 전극(A further CapacitorElectrode)의 역할을 동시에 수행한다.

본 발명은 메모리 셀 어레이 및 그 제조방법에 관한 것이다.

도 1a는 보호층(Protective Layer), 제1의 트랜치(First Tranches), 제2의 트랜치(Second Tranches)(도 1b 참조), 상부 소스/드레인 구역(Upper Source/Drain Regions), 절연구조(Insulating Structures) 및 전도구조(Conductive Structures)가 생성된 후 기판의 단면도(참고로 도 1은 포토레지스트(Photoresist)의 위치를 계략적으로 도시하고 있다.),

도 1b는 도 1a에 해당하는 제조 공정 단계에서 도 1a와 수직인 기판의 단면도,

도 2는 제1의 절연층(Insulating Layer)의 첫 번째 부분과 비트라인의 생성 직후 도 1b의 단면도,

도 3a는 제1의 절연층(Insulating Layer)의 두 번째 부분, 하부 소스/드레인 구역(Lower Source/Drain Regions), 워드라인 마스크(Word Line Mask),워드라인(Word Lines), 제2의 절연층(Second Insulating Layer) 및 스페이서(Spacers)가 생성된 후 도 1의 단면도,

도 3b는 도 3a에 해당하는 제조 공정 단계에서 도 1b의 단면도,

도 4는 절연(Insulation), 접점(Contacts) 및 캐패시터의 메모리 노드(Memory Nodes)가 생성 후 그림 3a의 단면도,

도 5는 캐패시터 유전체(Capacitor Dielectric)와 캐패시터의 캐패시터 전극(Capacitor Electrode)이 생성된 후, 그림 4의 단면도.

본 발명은 메모리 셀 어레이에 관한 것으로써, 상기 메모리 셀 어레이의 메모리 셀은 트랜지스터와 캐패시터로 구성된다. 또한, 본 발명은 메모리 셀 어레이의 제조방법에 관해서도 개시한다.

본 발명은 메모리 셀 어레이에 관한 것이며, 상기 메모리 셀 어레이는 트랜지스터와 캐패시터로 구성되며 다음과 같은 특징이 있다.

서로 평행한 제1의 트랜치(First Trenches)와 제1의 트랜치와 직교하는 제2의 트랜치(Second Trenches)가 기판(Substrate)내에 구비된다. 트랜지스터의 상부 소스/드레인 구역(Upper Source/Drain Region)은 기판내에 배치되며 제1의 트랜치 중 2개의 트랜치, 제2의 트랜치 중 2개의 트랜치와 각각 접하고 있다. 트랜지스터의 하부 소스/드레인 구역(Lower Source/Drain Region)은 상부 소스/드레인 구역 아래의 기판내에 배치된다. 따라서, 트랜지스터는 종형트랜지스터(Vertical Transistor)로 구현된다. 제1의 트랜치의 일단부에서 상부 소스/드레인 구역 중 일 측면과 접하고 절연구조(Insulating Structure)에 의해서 제1의 트랜치의 하부 및 타단부로부터 절연되는 전도구조(Conductive Structure)는 제2의 트랜치 사이의 제1의 트랜치에 배치된다. 워드라인(Word Lines)은 제1의 트랜치와 나란히 평행하게 배치되며 제2의 트랜치쪽으로 돌출된 돌출부(Bulge)가 형성된다. 워드라인의 일부분은 제2의 트랜치 사이 및 절연층(Insulating Layer)상에 배치된다. 절연층은 상부 소스/드레인 구역상에 배치된다. 제2의 절연층은 워드라인 상에 배치되고 절연 스페이서(Insulating Spacers)는 워드라인(Word Lines)과 측면에서 접한다. 캐패시터는 워드라인 사이 및 전도구조 상에 배치되는 접점(Contact)에 의해서 상부 소스/드레인 구역과 연결된다.

이하, 메모리 셀의 제조방법을 상세히 설명하면 다음과 같다.

서로 평행하게 배치되는 제1의 트랜치를 기판내에 형성하는 공정과,

제1의 트랜치를 절연재로 채우는 공정과,

전도재를 제1의 트랜치의 일 단부과 접하게 하며 절연재를 제1의 트랜치의 하부 및 타 단부와 접하게 하는 방식으로 절연재를 부분적으로 전도재로 대체하는 공정과,

전도재를 덮는 절연층(Insulating Layer)을 생성하는 공정과,

서로 분리된 전도구조가 전도재로부터 생성되고 각각 분리된 절연구조가 절연재로부터 생성되는 방식으로 제1의 트랜치와 직교하는 각 트랜치가 서로 평행한 제2의 트랜치를 기판(1)내에 생성시키는 공정과,

상부 소스/드레인 구역을 기판의 상부표면 및 제1의 트랜치 중 두 개의 트랜치 및 제2의 트랜치 중 두 개의 트랜치와 각각 접하게 하는 방식으로 종형 트랜지스터(Vertical Transistor)의 상부 소스/드레인 구역, 그 아래에 배치된 트랜지스터의 하부 소스/드레인 구역을 기판내부에 생성시키는 공정과,

제2의 트랜치쪽으로 돌출된 돌출부가 형성되고 각 돌출부는 제1의 트랜치 중 두 개의 트랜치의 일부를 덮는 방식으로 워드라인을 제1의 트랜치와 평행하게 배치하는 공정과,

워드라인을 절연시키는 스페이서 및 제2의 절연층에 있어서 제2의 절연층을 워드라인상에 생성하는 공정과,

전도구조를 노출시키는 방식으로 제2의 절연층 및 스페이서에 대해서 절연층을 선택적으로 에칭시키는 공정과,

접점(Contact)을 통해서 절연구조와 연결되는 캐패시터를 생성시키는 공정으로 이뤄진 것을 특징으로 하는 메모리 셀 제조 방법이다.

전도구조는 상부 소스/드레인 구역과 측면에서 접하고 절연구조에 의해서 기판의 나머지 부분과 분리된다. 비록 워드라인이 상부 소스/드레인 구역위에 배치되어 있지만, 전도구조는 상부 소스/드레인 구역과 접촉하는 것이 가능하다. 전도구조와 상부 소스/드레인 구역이 넓은 면적에서 겹치기 때문에, 캐패시터와 트랜지스터의 접촉저항(Contact Resistance)은 매우 작다.

본 발명의 메모리 셀 어레이의 제조방법은 다수의 자가조정제조단계(Self-Aligned Process Steps)를 포함하고 있기 때문에 본 발명의 메모리 셀 어레이는 고패킹밀도(High Packing Density)로 제조될 수 있다.

즉, 상기의 자가조정제조단계는 정확한 조정(Alignment)을 필요로 하는 마스크(Masks)가 없는 제조단계(Process Steps) 혹은, 상당히 큰 정렬 오차 한계 (Large Alignment tolerances)를 수용할 수 있는 제조단계(Process Steps)를 말한다. 예를 들어, 상기 상부 소스/드레인 구역과 캐패시터는 정확한 얼라인먼트(Alignment)없이도 연결되도록 제조될 수 있다.

워드라인은 전도구조를 덮지 않기 때문에, 비록 상부 소스/드레인 구역에 대한 접점(Contacts)의 얼라인먼트가 부정확하더라도 제2의 절연층(Further Insulating) 및 절연 스페이서(Insulating Spacers)에 대해서 선택적으로 에칭(Etching)하는 것이 가능하여 서로 인접한 워드라인(Word Lines)사이에 접점(Contacts)이 생성된다.

상부 소스/드레인 구역은 제1의 트랜치 및 제2의 트랜치에 대해서 자기조정(Self-Aligned)되어 생성될 수 있다. 예를 들어, 제1의 트랜치와 제2의 트랜치를 생성시킨 후 기판을 이식(Implant)할 수 있으며, 반대로 제1의 트랜치와 제2의 트랜치의 생성이전에 이식(Implant)할 수 있다.

도핑된 층(Doped Layer)은 이식(Implantation)에 의해서 기판내에 생성되며 상부 소스/드레인 구역이 도핑된 구역(Doped Region)으로부터 생성될 때, 그 결과로 상기의 도핑된 층은 제1의 트랜치와 제2의 트랜치에 의해서 만들어 진다. 하부 소스/드레인 구역은 상부 소스/드레인 구역 아래에서 자기조정(Self-Aligned)되어 생성된다. 예로써, 하부 소스/드레인 구역은 기판의 도핑된 층(Doped Layer)의 일부이다.

워드라인의 정렬오차한계범위가 상대적으로 큰 이유는 워드라인의 얼라인먼트(Alignment)를 위해서 필요한 것은 트랜지스터의 게이트 전극(Gate Electrodes)의 역할을 하는 돌출부(Bulges)가 제2의 트랜치 방향으로 돌출되어 있어야 한다는 것과 메모리 셀의 접점(Contact)을 생성하기 위해서 선택적으로 에칭(Etching)하는 동안에 인접한 메모리 셀의 상부 소스/드레인 구역이 노출되지 않아야 한다는 것뿐이기 때문이다.

상기의 조건을 만족시키기 위해서는 워드라인의너비가 상부 소스/드레인의 너비보다 넓어야 한다. 결과적으로 워드라인의 생성을 위한 정렬오차범위(Alignment Tolerance)는 증가되게 된다. 따라서 공정신뢰성(Process Reliability)이 담보될 수 있다. 이 경우에 상기 워드라인은 제1의 트랜치 중 두 개의 트랜치의 일부를 덮어 씌우게 된다.

메모리 셀 어레이의 각 메모리 셀에 필요한 공간은이다. F는 사용되고 있는 기술에서 제조할 수 있는 최소의 구조 크기(Minimum Structural Size)이다. 따라서 제1의 트랜치 및 제2의 트랜치의 너비는 각각 F 이다. 또한, 제1의 트랜치에서 각 트랜치 사이의 거리 및 제2의 트랜치에서 각 트랜치 사이의 거리는 F가 된다.

특별히 넓은 워드라인을 생성시키기 위해서 최초에 전도재를 전체면적에 걸쳐 적층하는 것이 가능하다. 그러면 스트립형상(Strip-shaped)의 워드라인 마스크(Mask)가 생성되고, 워드라인 마스크의 스트립의 너비가 F가 되고 각 스트립 사이의 거리는 F가 된다. 이후에 재를 적층하고 에칭하므로써 워드라인 마스크의 스트립은 확대되고, 이로 인해 스페이서가 워드라인 마스크의 옆면에 생성된다. 따라서, 넓은 워드라인 마스크를 이용하여 전도재는 구조화되어 워드라인을 형성하게 된다.

워드라인의 부분이 기판내에 함침(Buried)되어 있지 않고, 결과적으로 금속재로 제조되기 때문에, 워드라인이 높은 전기 전도도(High Electrical Conductivity)를 갖도록 메모리 셀 어레이가 제조될 수 있다. 상기의 워드라인을 생성시키기 위해서 도핑된 폴리실리콘(Doped Polysilicon)을 최초로 적층하고, 차례로 금속(Metal) 또는 금속 규소화물(Metal Silicide)중 하나를 적층한다.

이후, 상기의 두 물질은 워드라인 마스크로 구조화된다. 하부 소스/드레인 구역은 워드라인과 직교하는 비트라인과 연결될 수 있다. 비트라인은 하부 제2의 트랜치의 하단부에 배치되고 제2의 트랜치의 일 단부에서 하부 소스/드레인 구역과 접하게 된다.

플로팅 바디 효과(Floating Body Effects)를 피하기 위해서, 바람직하게는 하부 소스/드레인 구역은 제2의 트랜치의 두개의 트랜치 중 하나의 트랜치와 접하고 나머지 하나의 트랜치와는 일정한 거리를 유지한다. 예를 들어 하부 소스/드레인 구역은 비트라인에서 도펀트(Dopant)를 확산(Diffusing)시킴으로써 생성시킬 수 있다.

다른 방법으로, 제2의 트랜치에 의해서 구조화되며 기판에 함침된 도핑층(Doped Layer)으로부터 하부 소스/드레인 구역을 생성시킬 수 있다.

전류의 누전을 피하기 위해서, 바람직하게는 제2의 트랜치를 따라서 서로 인접하고 있는 트랜지스터의 하부 소스/드레인 구역은 제1의 트랜치에 의해서 서로로부터 분리된다.

반대로, 제1의 트랜치는 일정한 깊이를 갖고있어서 제1의 트랜치는 트랜지스터의 상부 소스/드레인 구역을 분리시킬 수 있지만, 트랜지스터의 하부 소스/드레인 구역을 분리시킬 수 없다.

비트라인의 전기 전도도를 향상시키기 위해서, 비트라인은 금속재를 포함할 수 있다. 바람직하게는 비트라인의 하단부는 금속재로 제조되고, 하부 소스/드레인 구역과 접하는 비트라인의 상단부는 폴리실리콘으로 제조된다. 확산장벽(Diffusion Barrier)에 의해서 비트라인의 상단부 및 하단부는 서로 분리된다.

비트라인은 캐패시터 전극의 일부로 구현되는 데, 이 경우에 있어서 비트라인은 기판상에 배치된다. 제1의 트랜치를 따라서 접하고 있는 트랜지스터의 상부 소스/드레인 구역은 서로 연결된다. 바람직하게는 제1의 트랜치 및 제2의 트랜치에 의해서 분할되지 않는 함침된 도핑층(Doped Layer)이 구비된다.

제1의 트랜치가 생성되기 이전에, 보호층(Protective Layer)이 최초로 기판상에 생성되는 방식으로 전도구조가 생성된다. 상기의 보호층은 실리콘 질화물(Silicon Nitride) 또는 절연되는 재료로 구성된다. 제1의 트랜치와 평행하고 제1의 트랜치 중 하나의 트랜치의 일부를 덮고 있는 스트립(Strips)을 포함하는 스트립 형상의 마스크(Strip-shaped Mask)를 사용하여, 절연재를 보호층에 대하여 선택적으로 에칭(Etching)하여 제1의 트랜치의 하단부에 일정한 깊이를 갖게 하고 전도재를 적층(Deposit)하여 보호층이 노출될 때까지 에칭하는 방식으로, 절연물질을 전도물질로 대체한다.

메모리 셀 어레이(Memory Cell Array)는 디램 셀 어레이(DRAM Cell Array)가 될 수 있다. 캐패시터의 캐패시턴스를 증가시키기 위하여, 바람직하게 캐패시터는 20이상의 유전율(Dieletric Constant)을 갖는 캐패시터 유전체(CapacitorDielectric)를 갖는다. 캐패시터 유전체(Capacitor Dielectric)는 -50℃이하의 퀴리온도(Curie Temperature)의 강유전체(Ferroelectric)이다. 즉, 바륨 스트론튬 티타나이트(Barium Strontium Titanite) 또는가 이에 해당한다.

메모리 셀 어레이는 FRAM 메모리 셀 어레이가 될 수 있다. 이 경우에 캐패시터는 바람직하게 200℃이상의 퀴리온도(Curie Temperature)의 강유전체(Ferroelectric)를 갖는 캐패시터 유전체(Capacitor Dielectric)를 갖는다.

바람직한 실시예에서, 단결정성 실리콘(Monocrystalline Silicon)으로 만들어진 기판이 구비된다.

대략 10nm 두께의 스크린 산화물(Screen Oxide)을 생성하기 위하여 열산화(Thermal Oxidation)가 수행된다(도시되지 않음).

대략 10 keV의 에너지 레벨(Energy Level) 및 대략의 선량(線量)으로 N-도핑 이온(N-doping Ions)을 이용하여, 이식(Implantation)을 전체 면적에 대해서 수행함으로써 기판(1)의 표면에 접하는 도핑된 층(Doped Layer)을 생성한다. 이후, 실리콘 질화물(Silicon Nitride)을 대략 10 nm의 두께로 적층함으로써 보호층(I1)이 생성된다(도 1a 및 도 1b 참조).

스트립 형상의 제1의 포토레지스트 마스크(도시되지 않음)를 이용하여, 대략 400nm 깊이의 제1의 트랜치(G1)를 기판(1)내에 생성한다. 제1의 트랜치(G1)에서 각트랜치의 너비는 100 nm이고 각 트랜치 사이의 거리는 100 nm이다(도 1a 참조).

를 대략 100 nm의 두께로 적층하고, 보호층(I1)이 노출될 때까지 적층된를 화학적, 기계적 연마(Polishing)를 통해서 평탄하게 연마하다.

제1의 포토레지스트에 해당하고 제1의 트랜치에 대해서 35 nm가량 수직 이동되는 제2의 포토레지스트(F2)를 사용하여,는 에칭되어 약 50 nm의 깊이가 되게 하여 스트립(Strips)이 제1의 트랜치의 일부분을 덮을 수 있게 한다. 그리고 제2의 포토레지스트 마스크(F2)를 제거한다. 제거된는 전도재로 대체되고, 본래 위치에서 도핑된 폴리실리콘이 50 nm의 두께로 적층되고 보호층(I1)이 노출될 때까지 화학적, 기계적 연마을 통해서 평탄하게 연마된다.

각 트랜치의 너비가 100 nm이고 각 트랜치 사이의 거리가 100 nm인 제1의 트랜치(G1)와 직교하는 스트립을 포함하는 스트립 형상의 제3의 포토레지스트 마스크(도시되지 않음)를 이용하여, 보호층(I1)은 나뉘어 지고 기판은 에칭되어 약 500nm의 깊이가 된다. 이로써, 제1의 트랜치(G1)보다 더 깊은 제2의 트랜치(G2)가 생성되게 된다(도 1b 참조). 도핑된 층(Doped Layer)은 제1의 트랜치(G1) 및 제2의 트랜치(G2)에 의해서 구조화된다. 도핑된 층의 나머지 부분은 트랜지스터의 상부 소스/드레인 구역으로 적절하다.와 폴리실리콘은 제2의 트랜치(G2)에 의해서 제1의 트랜치(G1)내에서 구조화되어 절연구조(Insulating Structure, I)와 전도구조(Conductive Structure, L)가 생성된다(그림 1a 참조). 제2의 트랜치(G2)가 생성되는 동안에 폴리실리콘과는 거의 같은 에칭율(Etching Rate)로 에칭된다.

제3의 포토레지스트 마스크가 제거된다.

제1의 절연층(I1)을 생성시키기 위해서,는 대략 15 nm의 두께로 적층되고는 제2의 트랜치(G2)의 바닥과 측단, 그리고 전도구조(L)를 덮게 된다.

본래의 위치에서 도핑된 폴리실리콘은 약 50 nm의 두께로 적층되고 보호층(I1)이 노출될 때까지 화학적, 기계적 연마를 통해서 평탄하게 연마된다. 이후, 폴리실리콘은 다시 에칭되어 약 400 nm의 깊이가 된다.

제4의 스트립 형사의 포토레지스트 마스크(도시되지 않음)를 사용하여, 노출된는 플루오르화-수소산(Hydrofluoric Acid)으로 제거될 수 있다. 단, 제4의 포토레지스트의 스트립은 제2의 트랜치(G2)의 일 측단을 덮고 있지 않다. 나머지는 제1의 절연층(I2)의 첫 번째 부분을 형성한다(도 2 참조).

제4의 포토레지스트 마스크를 제거한다.

본래의 위치에서 도핑된 폴리실리콘이 약 50nm의 두께로 적층된 후, 다시 에칭되어 300 nm의 깊이가 됨에 따라서 비트라인(B)이 두 번째 트랜치(G2)내에 생성된다. 상기 비트라인(B)은 제2의 트랜치의 일 측단에서 기판(1)과 접하고 있다(도 2 참조).

보호층(I1)를 제거한다(도 2 참조).

제1의 절연층(I2)의 두 번째 부분을 생성하기 위해서 열산화(Thermal Oxidation)가 수행된다. 제1의 절연층(I2)은 비트라인(B)을 덮고 있다(도 3b 참조). 열산화(Thermal Oxidation)는 열처리공정으로써의 역할을 하고,열산화(Thermal Oxidation)에 의해서 도펀트(Dopant)가 비트라인(B)으로부터 기판(1)으로 확산되고 하부 소스/드레인 구역(S/Du)을 형성한다(도 3b 참조). 하부 소스/드레인 구역(S/Du)은 제2의 트랜치와 접한다. 상기의 제2의 트랜치(G2)내에 비트라인(B)이 배치되고, 하부 소스/드레인 구역(S/Du)을 생성하는 도펀트(Dopant)는 상기 제2의 트랜치(G2)로부터 확산(Diffusion)된다 하부 소스/드레인 구역(S/Du)은 제2의 트랜치중 하나의 트랜치 및 그와 인접한 트랜치 사이에 배치된다. 그리고 하부 소스/드레인 구역(S/Du)은 인접한 트랜치와는 일정한 거리를 두고 배치된다.

본래의 위치에서 도핑된 폴리실리콘은 약 40 nm의 두께로 적층되어 제2의 트랜치를 채우게 된다. 텅스텐 규소화물이 상기의 폴리실리콘상에 약 50 nm의 두께로 적층된다.

제2의 절연층(I3)을 생성하기 위해서, 실리콘 질화물(Silicon Nitride)을 약 50 nm의 두께로 적층한다(도 3a 및 도 3b 참조).

워드라인 마스크(WM)를 생성하기 위해서,는 약 50 nm의 두께로 적층되고 사진제판법(Photolithographic Method)에 의해 스트립 형상(Strip Shape)으로 구조화되어 제1의 트랜치(G1) 및 제1의 트랜치(G1)와 평행하게 배치된다.

상기의 스트립(Strips)은 약 100 nm의 너비를 갖고 각 스트립사이의 거리는 약 100 nm가 된다. 스트립을 확대하기 위해서,이가적층되고, 다시 에칭(Etching)된다. 이러한 과정을 통해서 워드라인 마스크(WM)가 생성되는 데, 상기 워드라인 마스크(WM)의 너비는 대략 140 nm가 된다. 워드라인 마스크(WM)의 스트립은 서로 인접하고 있는 제1의 트랜치(G1)를 덮는다(도 3a 및 도3b 참조).

워드라인 마스크(WM)을 이용하여, 비트라인(B)상에 배치된 제1의 절연층(I2)의 부분이 노출될 때까지, 제2의 절연층(I3), 텅스텐 규소화물(Tungsten Silicide) 및 폴리실리콘을 에칭한다. 비트라인(B)과 직교하고 제2의 트랜치쪽으로 돌출된 하향 돌출부(Bulges)(도 3a 및 도 3b 참조)를 갖는 워드라인(W)은 폴리실리콘 및 텅스텐 규소화물(Tungsten Silicide)로부터 생성된다.

전류의 누전을 막기 위해서, 워드라인(W) 하단부의 제1의 절연층(I2)의 특정부분을 두껍게 제조하는 방식으로 열산화(Thermal Oxidation)를 수행된다. 따라서, 워드라인(W)의 끝단 부근의 제1의 절연층(I2)은 두껍게 제조된다. 여기의 열산화(Thermal Oxidation)는 플레이너 트랜지스터(Planar Transistors)에 있어서 재산화 단계(Re-oxidation Step)에 해당한다.

절연 스페이서(Insulating Spacers, Sp)를 생성시키기 위해서, 실리콘 질화물(Silicon Nitride)을 약 10 nm의 두께로 적층한 후 이를 에칭시킨다(도 3a 참조). 스페이서(Sp)는 워드라인(W)의 측면을 덮는다.

제3의 절연층(I4)을 생성시키기 위해서,를 약 1000 nm의 두께로 적층한다. 제4의 포토레지스트 마스크(도시되지 않음)를 이용하여, 전도구조(L)를 노출시키는 방식으로, 서로가 분리된 디프레션(Depressions)이 생성된다.

이를위해,는 실리콘 질화물(Silicon Nitride)에 대해서 선택적으로 에칭된다. 제2의 절연층(I3)과 스페이서(Sp)가 워드라인(W)을 보호하고 있기 때문에, 디프레션의 얼라인먼트 오차한계(Alignment Tolerance)가 크다.

캐패시터의 기억노드(Storage Node, P1) 및 접점(Contact, K)을 생성시키기 위해서, 티탄늄(Titanium)과 TiN을 약 20 nm의 두께로 적층한다. 그리고 텅스텐 질화물을 약 50 nm의 두께로 적층하여 디프레션을 채운다. 제3의 절연층(I4)이 노출될 때까지 화학적, 기계적 연마에 통해서 텅스텐 질화물(Tungsten Nitride), 티탄늄(Titanium) 및 티탄늄 질화물(Titanium Nitride)은 침식(Erosion)된다.

이러한 방식으로 디프레션에서 워드라인(W)사이에 접점(Contacts, K)이 생성된다. 그리고 접점(Contacts, K)에 의해서 텅스텐 질화물(Tungsten Nitride)로부터 기억노드(Storage Nodes, P1)가 생성된다(도 4 참조).

플루오르화-수소산(Hydrofluoric Acid)을 이용해서,는 에칭되어 깊이가 약 1000 nm된다. 따라서 워드라인(W)과 워드라인 마스크(WM)상에 배치되는 제3의 절연층(I4)의 일부가 제거된다(도 5 참조). 예를 들어를 이용해서, 기억노드(Storage Nodes, P1) 상의 티탄늄(Titanium) 및 티탄늄 질화물(Titanium Nitride)은 제거된다(도 5 참조).

캐패시터의 캐패시터 유전체(Capacitor Dielectric, Kd)를 생성하기 위해서,는 약 10 nm의 두께로 적층한다(도 5 참조).

캐패시터의 공통 캐패시터 전극(Common Capacitor Electrodes, P2)을 생성하기 위해서 티탄늄 질화물(Titanium Nitride)를 약 50 nm의 두께로 적층한다(도 5참조).

이상과 같이 생성된 메모리 셀 어레이(Memory Cell Array)는 디램 셀 어레이(DRAM Cell Array)가 되며, 상기의 디램 셀 어레이의 메모리 셀은 트랜지스터와 캐패시터로 구성된다. 워드라인(W)의 돌출부(Bulges)는 트랜지스터의 게이트 전극(Gate Electrodes)의 역할을 수행한다.

본 발명의 범주내에서 본 발명의 실시예의 다양한 변화가 가능하다. 예를 들어, 층(Layers), 트랜치(Tranches) 및 마스크(Mask)의 치수(Dimensions)는 요구조건에 따라 변경될 수 있으며, 재료의 선택에 있어서도 마찬가지다.

Claims

트랜지스터와 캐패시터로 구성되며,

제1의 트랜치(G1)는 기판(1)(Substrate)내에 서로 평행하게 구비되고 제2의 트랜치(G2)는 상기 제1의 트랜치(G1)가 구비된 면과 직교되게 기판(1)(Substrate)내에 배치되며,

트랜지스터의 상부 소스/드레인 구역(Upper Source/Drain Region, S/Do)은 기판(1)내에 배치되고 제1의 트랜치(G1) 중 두 개의 트랜치 및 제2의 트랜치(G2) 중 두 개의 트랜치와 각기 접하고 있으며,

트랜지스터의 하부 소스/드레인 구역(Lower Source/Drain Region, S/Du)은 기판(1)내에서 상부 소스/드레인 구역(S/Do)의 하단에 배치되며,

제1의 트랜치(G1)의 일 측단에서 상부 소스/드레인 구역(S/Do)과 접하고 절연구조(Insulating Structure, I)에 의해서 제1의 트랜치(G1)의 하부 및 타 측단로부터 절연되는 전도구조(Conductive Structure, L)는 제2의 트랜치(G2)의 사이 및 제1의 트랜치(G1)에 배치되며,

제1의 트랜치(G1)와 나란히 평행하게 배치되며 제2의 트랜치(G2) 방향으로 돌출된 돌출부(Bulges)가 형성된 워드라인(Word Line, W)은 상부 소스/드레인 구역(S/Do)상의 제1의 절연층(I2)(Insulating Layer)상에 배치되며,

제2의 절연층(I3)은 워드라인(W)상에 배치되고, 절연 스페이서(Sp)(Insulating Spacers)는 워드라인(W)과 양 측면과 접하며,

캐패시터는 워드라인(W)사이 및 전도구조(L)상에 배치되는 접점(K)(Contact)을 의해서 상부 소스/드레인 구역(S/Do)과 연결되는 것을 특징으로 하는 메모리 셀 어레이.
제 1 항에 있어서 하부 소스/드레인 구역(S/Du)은 인접하는 제2의 트랜치(G2)의 일 측단에서 비트라인(B)(Bit line)과 접하고 상기의 비트라인(B)은 제2의 트랜치(G2)의 하단부에 배치되는 것을 특징으로 하는 메모리 셀 어레이.
제 1 항 또는 제 2 항에 있어서 트랜지스터의 하부 소스/드레인 구역(S/Du)은 일정한 깊이를 갖는 제1의 트랜치(G1)에 의해 분리되고 상기의 소스/드레인 구역(S/Du)은 제2의 트랜치(G2)를 따라서 서로 인접한 것을 특징으로 하는 메모리 셀 어레이.
메모리 셀 어레이의 제조 방법에 있어서,

각 트랜치가 서로 평행하게 배치되는 제1의 트랜치(G1)를 기판(1)에 형성하는 공정과,

제1의 트랜치(G1)를 절연재(Insulating Material)로 채우는 공정과,

전도재(Conductive Material)를 제1의 트랜치(G1)의 일 측단과 접하게 하고 절연재를 제1의 트랜치의 하단 및 타 측단과 접하게 하는 방식으로 절연재를 부분적으로 전도재로 대체하는 공정과,

전도재를 덮는 절연층(I2)(Insulating Layer)을 생성하는 공정과,

서로 분리된 전도구조(L)가 전도재로부터 생성되고 서로 분리된 절연구조(I)가 절연재로부터 생성되는 방식으로 제1의 트랜치(G1)와 직교하고 각 트랜치가 서로 평행한 제2의 트랜치(G2)를 기판(1)내에 생성시키는 공정과,

상부 소스/드레인 구역(S/Do)을 기판(1)의 표면, 제1의 트랜치(G1) 및 제2의 트랜치(G2) 각각 접하게 하는 방식으로 종형 트랜지스터(Vertical Transistor)의 상부 소스/드레인 구역(S/Do)과 그 아래에 배치된 트랜지스터의 하부 소스/드레인 구역(S/Du)을 기판(1)내부에 생성시키는 공정과,

워드라인(W)은 제2의 트랜치(G2) 방향으로 돌출된 돌출부(Bulges)를 구비하고 상기 돌출부는 제1의 트랜치(G1)의 일부를 덮는 방식으로 워드라인(W)을 제1의 트랜치(G1)와 평행하게 배치하는 공정과,

워드라인(W)을 절연시키는 스페이서(Sp) 및 제2의 절연층(I3)에 있어서 제2의 절연층(I3)을 워드라인(W)상에 생성하는 공정과,

전도구조(L)를 노출시키는 방식으로 제2의 절연층(I3) 및 스페이서(Sp)에 대해서 절연층(I2)을 선택적으로 에칭시키는 공정과,

접점(K)을 통해서 절연구조(L)와 연결되는 캐패시터를 생성시키는 공정을 포함하는 것을 특징으로 하는 메모리 셀 어레이의 제조 방법.
제 4 항에 있어서, 제2의 트랜치(G2)의 일 측단에서, 제2의 트랜치(G2)와 접하는 트랜지스터의 하단 소스/드레인 구역(S/Du)과 비트라인(B)을 접하게 하는 방식으로 비트라인(B)을 제2의 트랜치(G2)의 하단부에 생성시키는 것을 특징으로 하는 메모리 셀 어레이의 제조 방법.
제 5 항에 있어서, 제2의 트랜치(G2)를 따라서 서로 접하는 트랜지스터의 하단 소스/드레인 구역(S/Du)을 서로 분리시킬 수 있도록 제1의 트랜치(G1)가 일정한 깊이를 갖도록 제1의 트랜치(G1)를 생성시키는 것을 특징으로 하는 메모리 셀 어레이의 제조 방법.
제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 제1의 트랜치(G1)를 생성하기 이전에 보호층(I1)(Protective Layer)을 기판(1)에 생성시키며,

제1의 트랜치와 나란히 평행하게 배치되고 제1의 트랜치(G1)의 일부을 덥는 스트립형상의 마스크(Strip-shaped Mask)를 이용해서, 절연재를 보호층(I1)에 대하여 선택적으로 에칭하여 제1의 트랜치(G1)의 하단부가 일정한 깊이를 갖도록 한 후, 전도재를 적층하고 보호층(I1)이 노출될 때까지 보호층(I1)을 에칭시킴으로써 절연재를 부분적으로 전도재로 대체하는 것을 특징으로 하는 메모리 셀 어레이 제조 방법.