KR20120132434A - 반도체 디바이스 및 이를 형성하는 방법 - Google Patents

반도체 디바이스 및 이를 형성하는 방법 Download PDF

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KR20120132434A
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Abstract

반도체 디바이스는 서로에 대향하는 제 1 측면 및 제 2 측면을 갖는 제 1 게이트 홈 (groove) 을 갖는 반도체 기판; 상기 제 1 게이트 홈 바로 밑의 제 1 확산 영역; 상기 제 1 게이트 홈의 상기 제 1 측면의 상부 부분을 커버하는, 상기 반도체 기판에서의 제 2 확산 영역; 및 상기 반도체 기판에서의 제 3 확산 영역을 포함한다. 상기 제 3 확산 영역은 상기 제 1 게이트 홈의 상기 제 2 측면을 커버한다. 상기 제 3 확산 영역은 상기 제 1 확산 영역에 결합된다. 상기 제 3 확산 영역은 상기 제 1 게이트 홈의 바닥보다 더 깊은 바닥을 가진다. 상기 제 3 확산 영역의 바닥은 상기 제 1 확산 영역의 바닥과 레벨에서 차이가 난다.

Description

반도체 디바이스 및 이를 형성하는 방법 {SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 일반적으로는 반도체 디바이스 및 이를 형성하는 방법에 관한 것이다.
2011년 5월 27일 출원된 일본 특허 출원 번호 2011-119360에 관한 우선권이 주장되며, 그 출원의 내용은 여기서 참조에 의해 병합된다.
최근 몇 년간, DRAM들 (다이나믹 랜덤-액세스 메모리들) 과 같은 반도체 디바이스들의 나노스케일링 (nanoscaling) 이 진보하고 있다. 그 결과, 트랜지스터의 게이트 길이가 짧아지게 되는 경우, 트랜지스터에서의 쇼트 채널 (short-channel) 효과가 두드러지고, 서브 임계 전류가 증가하며, 트랜지스터 임계 전압 (Vt) 이 감소하는 원인이 된다.
트랜지스터 임계 전압 (Vt) 의 감소를 억제하는 반도체 기판의 불순물 농도에서의 증가는 접합 누설 전류를 증가시킬 것이다.
이런 이유로, 반도체 디바이스로서 DRAM에서의 DRAM 메모리 셀들을 나노스케일링하는 것은 리프레쉬 (refresh) 특성들을 저하시킨다.
일본 특허 출원 공개 번호 JPA 2006-339476 및 JPA 2007-081095 는 소위 트렌치 게이트 트랜지스터 (리세스 채널 (recessed-channel) 트랜지스터) 를 개시하며, 여기서 게이트 전극은 반도체 기판의 전면 측에 형성된 트렌치에 매립된다.
트랜지스터들을 트렌치 게이트 트랜지스터들로 만듦으로써, 효과적인 채널 길이 (게이트 길이) 를 물리적으로 그리고 충분히 달성하여 이로써 DRAM으로 하여금 60nm 이하의 최소 프로세스 디멘션 (dimension) 을 갖는 나노스케일의 셀들을 갖는 것을 가능하게 하는 것이 가능하다.
일본 특허 출원 공개 번호 JPA 2007-081095 에서, 반도체 기판에서 서로 인접하게 형성된 2 개의 트렌치들을 갖는 DRAM, 이들 사이에 개재 (intervening) 게이트 절연막을 가지고 각각의 트렌치들에서 형성된 게이트 전극, 반도체 기판의 표면에 형성된 2 개의 게이트 전극들에 공통이며 2 개의 게이트 전극들 사이에 위치된 제 1 불순물 확산 영역, 및 반도체 기판의 표면에 형성되며 그 2 개의 게이트 전극들의 엘리먼트 분리 영역 측에 위치된 제 2 불순물 확산 영역이 개시된다.
일 실시형태에서, 반도체 디바이스는 서로에 대향하는 제 1 측면 및 제 2 측면을 갖는 제 1 게이트 홈 (groove) 을 갖는 반도체 기판; 제 1 게이트 홈 바로 밑 (underneath) 의 제 1 확산 영역; 제 1 게이트 홈의 제 1 측면의 상부 부분을 커버하는, 반도체 기판에서의 제 2 확산 영역; 및 반도체 기판에서의 제 3 확산 영역을 포함하나 이에 한정되지 않는다. 제 3 확산 영역은 제 1 게이트 홈의 제 2 측면을 커버한다. 제 3 확산 영역은 제 1 확산 영역에 결합된다. 제 3 확산 영역은 제 1 게이트 홈의 바닥보다 더 깊은 바닥을 가진다. 제 3 확산 영역의 바닥은 제 1 확산 영역의 바닥과 레벨에서 차이가 난다.
다른 실시형태에서, 반도체 디바이스는 반도체 기판, 제 1 격리 (isolation) 영역들, 제 2 격리 영역들, 제 1 내지 제 5 확산 영역들을 포함하나 이에 한정되지 않는다. 반도체 기판은 제 1 게이트 홈 및 제 2 게이트 홈을 갖는다. 제 1 게이트 홈은 서로에 대향하는 제 1 측면 및 제 2 측면을 가진다. 제 2 게이트 홈은 서로에 대향하는 제 3 측면 및 제 4 측면을 가진다. 제 1 격리 영역들은 반도체 기판의 액티브 (active) 영역을 정의한다. 제 2 격리 영역들은 액티브 영역에서 디바이스 형성 영역을 정의한다. 제 1 확산 영역은 제 1 게이트 홈 바로 밑에 배치된다. 제 2 확산 영역은 제 2 게이트 홈 바로 밑에 배치된다. 제 3 확산 영역은 반도체 기판에 배치된다. 제 3 확산 영역은 제 1 게이트 홈의 제 1 측면의 상부 부분을 커버한다. 제 4 확산 영역은 반도체 기판에 배치된다. 제 4 확산 영역은 제 2 게이트 홈의 제 1 측면의 상부 부분을 커버한다. 제 5 확산 영역은 반도체 기판에 배치된다. 제 5 확산 영역은 제 1 게이트 홈과 제 2 게이트 홈 사이에 배치된다. 제 5 확산 영역은 제 1 게이트 홈 및 제 2 게이트 홈의 제 2 측면들을 커버한다. 제 5 확산 영역은 제 1 확산 영역 및 제 2 확산 영역에 결합된다. 제 5 확산 영역은 제 1 게이트 홈 및 제 2 게이트 홈의 바닥들보다 더 깊은 바닥을 가진다. 제 5 확산 영역의 바닥은 제 1 확산 영역 및 제 2 확산 영역의 바닥들과 레벨에서 차이가 난다.
또 다른 실시형태에서, 반도체 디바이스는 반도체 기판, 제 1 확산 영역, 제 2 확산 영역 및 채널 영역을 포함하나, 이에 한정하지 않는다. 반도체 기판은 서로에 대향하는 제 1 측면과 제 2 측면을 가지는 제 1 게이트 홈을 가진다. 제 1 확산 영역은 반도체 기판에 배치된다. 제 1 확산 영역은 제 1 게이트 홈의 제 1 측면의 상부 부분을 커버한다. 제 2 확산 영역은 반도체 기판에 배치된다. 제 2 확산 영역은 적어도 제 1 게이트 홈의 제 2 측면 및 바닥을 커버한다. 채널 영역은 제 1 게이트 홈의 제 1 측면을 따라 그리고 제 1 확산 영역과 제 2 확산 영역 사이에서 연장된다.
본 발명의 상기의 특징들 및 이점들은 첨부된 도면들과 함께 행한 어떤 바람직한 실시형태들의 이하의 설명으로부터 더욱 명백할 것이다.
도 1은 본 발명의 하나 이상의 실시형태들에 따른, 반도체 디바이스의 메모리 셀 어레이의 부분적 평면도이다.
도 2는 본 발명의 하나 이상의 실시형태들에 따른 반도체 디바이스의 메모리 셀 어레이의 도 1의 A-A 라인을 따라 절단한 부분적 횡단면 정면도이다.
도 3은 본 발명의 하나 이상의 실시형태들에 따른, 반도체 디바이스의 메모리 셀 어레이의, 도 1의 A-A 라인으로부터 연장선을 따라 절단한, 부분적 횡단면 정면도이다
도 4는 본 발명의 실시형태들에 대한 변형된 실시형태에 따른 반도체 디바이스의 메모리 셀 어레이의, 도 1의 A-A 라인을 따라 절단한, 부분적 횡단면 정면도이다.
도 5a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된 단계의 부분적 평면도이다.
도 5b는 본 발명의 하나 이상의 실시형태에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 5a의 A-A 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 5c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 5a의 B-B 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 6a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 5a, 도 5b, 및 도 5c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 6b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 6a의 A-A 라인을 따라 절단한, 도 5a, 도 5b, 및 도 5c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 6c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 6a의 B-B 라인을 따라 절단한, 도 5a, 도 5b, 및 도 5c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 7a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 6a, 도 6b, 및 도 6c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 7b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 7a의 A-A 라인을 따라 절단한, 도 6a, 도 6b, 및 도 6c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 7c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 7a의 B-B 라인을 따라 절단한, 도 6a, 도 6b, 및 도 6c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 8a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 7a, 도 7b, 및 도 7c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 8b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 8a의 A-A 라인을 따라 절단한, 도 7a, 도 7b, 및 도 7c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 8c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 8a의 B-B 라인을 따라 절단한, 도 7a, 도 7b, 및 도 7c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 9a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 8a, 도 8b, 및 도 8c 의 단계에 후속하는, 단계의 부분적 평면도이다.
도 9b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 9a의 A-A 라인을 따라 절단한, 도 8a, 도 8b, 및 도 8c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 9c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 9a의 B-B 라인을 따라 절단한, 도 8a, 도 8b, 및 도 8c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 10a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 9a, 도 9b, 및 도 9c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 10b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 10a의 A-A 라인을 따라 절단한, 도 9a, 도 9b, 및 도 9c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 10c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 10a의 B-B 라인을 따라 절단한, 도 9a, 도 9b, 및 도 9c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 11a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 10a, 도 10b, 및 도 10c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 11b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 11a의 A-A 라인을 따라 절단한, 도 10a, 도 10b, 및 도 10c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 11c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 11a의 B-B 라인을 따라 절단한, 도 10a, 도 10b, 및 도 10c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 12a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 11a, 도 11b, 및 도 11c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 12b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 12a의 A-A 라인을 따라 절단한, 도 11a, 도 11b, 및 도 11c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 12c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 12a의 B-B 라인을 따라 절단한, 도 11a, 도 11b, 및 도 11c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 13a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 12a, 도 12b, 및 도 12c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 13b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 13a의 A-A 라인을 따라 절단한, 도 12a, 도 12b, 및 도 12c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 13c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 13a의 B-B 라인을 따라 절단한, 도 12a, 도 12b, 및 도 12c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 14a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 13a, 도 13b, 및 도 13c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 14b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 14a의 A-A 라인을 따라 절단한, 도 13a, 도 13b, 및 도 13c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 14c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 14a의 B-B 라인을 따라 절단한, 도 13a, 도 13b, 및 도 13c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 15a는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 14a, 도 14b, 및 도 14c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 15b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 15a의 A-A 라인을 따라 절단한, 도 14a, 도 14b, 및 도 14c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 15c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 15a의 B-B 라인을 따라 절단한, 도 14a, 도 14b, 및 도 14c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 16는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 2에서와 동일한 단면선을 따라 절단한, 도 15a, 도 15b, 및 도 15c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 17는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 2에서와 동일한 단면선을 따라 절단한, 도 16의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 18는 본 발명의 하나 이상의 실시형태들에 따른, 도 1, 도 2, 및 도 3의 반도체 디바이스를 형성하는 방법에 포함된, 도 2에서와 동일한 단면선을 따라 절단한, 도 17의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 19는 본 발명의 다른 실시형태들에 따른 반도체 디바이스의 메모리 셀 어레이의 부분적 횡단면 정면도이다.
도 20는 본 발명의 다른 실시형태들에 대한 추가 변형 실시형태에 따른 반도체 디바이스의 메모리 셀 어레이의 부분적 횡단면 정면도이다.
도 21a는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된 단계의 부분적 평면도이다.
도 21b는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 21a의 A-A 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 21c는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 21a의 B-B 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 22a는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 21a, 도 21b, 및 도 21c의 단계에 후속하는, 단계의 부분적 평면도이다.
도 22b는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 22a의 A-A 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 22c는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 22a의 B-B 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 23a는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 22a, 도 22b, 및 도 22c의 단계에 후속하는 단계의 부분적 평면도이다.
도 23b는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 23a의 A-A 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 23c는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 23a의 B-B 라인을 따라 절단한, 단계의 부분적 횡단면 정면도이다.
도 24는 본 발명의 다른 실시형태들에 따른, 도 20의 반도체 디바이스를 형성하는 방법에 포함된, 도 19에서와 동일한 단면선을 따라 절단한, 도 23a, 도 23b, 도 23c의 단계에 후속하는, 단계의 부분적 횡단면 정면도이다.
도 25는 본 발명의 실시형태들에 따른 반도체 디바이스들에 적용가능한 메모리 셀 어레이의 다른 레이아웃 (layout) 의 부분적 평면도이다.
도 26은 관련 기술에 따른 반도체 디바이스의 메모리 셀 어레이의 부분적 평면도이다.
도 27은 관련 기술에 따른 반도체 디바이스의 메모리 셀 어레이의, 도 26의 Z-Z 라인을 따라 절단한, 부분적 횡단면 정면도이다.
본 실시형태들을 설명하기 전에, 본 발명의 실시형태들의 이해를 용이하게 하기 위해, 관련된 기술이 도 26 및 도 27 을 참조하여 상세히 설명될 것이다.
일본 특허출원공보 JPA 2006-339476 및 JPA 2007-081095 에 기술된 바와 같은 트렌치 게이트 트랜지스터를 갖는 DRAM 에 있어서, 양 측면과 바닥면인 트렌치의 3 개의 표면에 상술된 트랜지스터의 채널 영역이 형성된다.
상술된 구성을 갖는 트랜지스터들의 나노스케일링에서의 추가의 진보가 이루어짐에 따라, 충분한 트랜지스터 온 (on) 전류를 달성하는 것이 불가능하여, 정상의 DRAM 동작이 어렵게 된다는 것을 발명자는 알게 되었다. 상술된 바와 같이, 이것은 트렌치의 3 개의 표면상에 형성되는 트랜지스터의 채널 영역의 형성으로 인해 채널 저항에 있어서의 증가에 의해 초래된다.
트렌치 게이트 배치 피치가 좁게 되는 경우, 소정의 트랜지스터가 동작될 때, 그 동작 상태 (state) 는 다른 인접 (neighboring) 트랜지스터와 간섭하여, 트랜지스터를 독립적으로 동작시키는 것을 어렵게 만든다.
마찬가지로 이러한 기술적 문제들에 대하여, 인접하는 트렌치 게이트들 사이에 형성되는 채널 영역은 악영향 (adverse effect) 갖는다고 생각된다.
트렌치 게이트 트랜지스터에 있어서, 반도체 기판의 표면을 너머 상방으로 돌출하도록 게이트 전극이 형성되기 때문에, 돌출 게이트 전극 자체는 후속하는 프로세스들에서 형성될 비트 라인들 및 커패시터들을 형성하는 것을 매우 어렵게 하여, 바로 DRAM 의 제조가 어렵게 된다.
이에 따라, 트렌치들을 사용하는 트랜지스터들을 갖는 DRAM 의 경우에도, 충분한 트랜지스터 온 전류를 달성할 뿐아니라 인접하는 트랜지스터들 사이의 동작 간섭을 피하여 제조상 어려움의 문제를 해결하는 반도체 디바이스 및 반도체 디바이스를 제조하는 방법에 대한 소망이 존재한다.
본 발명의 실시형태들이 이제 도시된 실시형태들을 참조하여 여기에 기술될 것이다. 당업자는 많은 대안의 실시형태들이 본 발명의 실시형태들의 교시를 이용하여 달성될 수 있고, 본 발명은 설명의 목적을 위해 도시된 실시형태들에 제한되지 않는다는 것을 인식할 것이다.
일 실시형태에서, 반도체 디바이스는 서로에 대향하는 제 1 측면 및 제 2 측면을 갖는 제 1 게이트 홈을 갖는 반도체 기판; 제 1 게이트 홈 바로 밑의 제 1 확산 영역; 제 1 게이트 홈의 제 1 측면의 상부 부분을 커버하는, 반도체 기판에서의 제 2 확산 영역; 및 반도체 기판에서의 제 3 확산 영역을 포함하나 이에 한정되지 않는다. 제 3 확산 영역은 제 1 게이트 홈의 제 2 측면을 커버한다. 제 3 확산 영역은 제 1 확산 영역에 결합된다. 제 3 확산 영역은 제 1 게이트 홈의 바닥보다 더 깊은 바닥을 가진다. 제 3 확산 영역의 바닥은 제 1 확산 영역의 바닥과 레벨에서 차이가 난다.
일부 경우들에서, 제 1 확산 영역의 바닥은 제 3 확산 영역의 바닥보다 더 깊다.
일부 경우들에서, 제 1 확산 영역의 바닥은 제 3 확산 영역의 바닥보다 더 얕다.
일부 경우들에서, 제 1 확산 영역은 제 1 홈의 제 1 측면의 하부 부분을 따라 연장되는 제 1 측면 확산 부분을 포함한다. 제 1 측면 확산 부분은 제 2 확산 영역과 분리되어 있다.
일부 경우들에서, 반도체 디바이스는 제 1 게이트 절연체, 제 1 게이트 전극, 및 제 1 매립 절연체를 포함하나, 이에 한정되지 않는다. 제 1 게이트 절연체는 제 1 게이트 홈의 내부면들을 커버한다. 제 1 게이트 전극은 제 1 게이트 홈의 하부 부분에 및 제 1 게이트 절연체 상에 배치된다. 제 1 매립 절연체는 제 1 게이트 홈의 상부 부분에서 매립된다. 제 1 매립 절연체는 제 1 게이트 홈 위로 (over) 위치된다.
일부 경우들에서, 반도체 기판은 제 2 게이트 홈을 가진다. 제 3 확산 영역은 제 1 게이트 홈과 제 2 게이트 홈 사이에 배치된다.
일부 경우들에서, 반도체 디바이스는 제 2 게이트 홈 바로 밑의 제 4 확산 영역; 및 반도체 기판에서의 제 5 확산 영역을 더 포함하나 이에 한정되지 않는다. 제 5 확산 영역은 제 2 게이트 홈의 제 1 측면의 상부 부분을 커버한다. 제 3 확산 영역은 제 2 게이트 홈의 제 2 측면을 커버한다. 제 3 확산 영역은 제 4 확산 영역에 결합된다. 제 3 확산 영역의 바닥은 제 2 게이트 홈의 바닥보다 더 깊다. 제 3 확산 영역의 바닥은 제 4 확산 영역의 바닥과 레벨에서 차이가 난다.
일부 경우들에서, 제 4 확산 영역의 바닥은 제 3 확산 영역의 바닥보다 더 깊다.
일부 경우들에서, 제 4 확산 영역의 바닥은 제 3 확산 영역의 바닥보다 더 얕다.
일부 경우들에서, 제 4 확산 영역은 제 2 게이트 홈의 제 1 측면의 하부 부분을 따라 연장되는 제 2 측면 확산 부분을 포함하고, 제 2 측면 확산 부분은 제 5 확산 영역으로부터 분리된다.
일부 경우들에서, 반도체 디바이스는 제 2 게이트 홈의 내부면들을 커버하는 제 2 게이트 절연체; 제 2 게이트 홈의 하부 부분에 및 제 2 게이트 절연체 상의 제 2 게이트 전극; 및 제 2 게이트 홈 위로 (over) 위치되는, 제 2 게이트 홈의 상부 부분에서의 제 2 매립 절연체를 더 포함하나 이에 한정되지 않는다.
일부 경우들에서, 반도체 디바이스는 반도체 기판에서의 액티브 영역을 정의하는, 반도체 기판에서의 제 1 격리 영역; 및 액티브 영역에서 디바이스 형성 영역을 정의하는, 반도체 기판에서의 제 2 격리 영역을 더 포함하나 이에 한정되지 않는다.
일부 경우들에서, 제 1 확산 영역 및 제 3 확산 영역의 바닥들은 제 1 격리 영역 및 제 2 격리 영역의 바닥들보다 더 얕다.
일부 경우들에서, 제 1 격리 영역 및 제 2 격리 영역은 반도체 기판에서의 제 1 격리 홈 및 제 2 격리 홈에 매립되는 절연체를 포함하나 이에 한정되지 않는다.
일부 경우들에서, 제 1 격리 영역 및 제 2 격리 영역은, 반도체 기판에서의 제 1 격리 홈 및 제 2 격리 홈의 하부 부분들에 매립되는 절연체; 제 1 격리 홈 및 제 2 격리 홈의 상부 부분들의 내부면들을 커버하는 절연층; 및 제 1 격리 홈 및 제 2 격리 홈의 상부 부분들에 매립되는, 절연층 상의 도전체를 포함하나 이에 한정되지 않는다.
일부 경우들에서, 반도체 디바이스는 제 3 확산 영역에 결합되는 비트 라인;제 2 확산 영역에 결합되는 콘택 플러그 (contact plug); 및 콘택 플러그에 결합되는 캐패시터를 더 포함하나 이에 한정되지 않는다.
다른 실시형태에서, 반도체 디바이스는 반도체 기판, 제 1 격리 영역들, 제 2 격리 영역들, 제 1 내지 제 5 확산 영역들을 포함하나 이에 한정되지 않는다. 반도체 기판은 제 1 게이트 홈 및 제 2 게이트 홈을 갖는다. 제 1 게이트 홈은 서로에 대향하는 제 1 측면 및 제 2 측면을 가진다. 제 2 게이트 홈은 서로에 대향하는 제 3 측면 및 제 4 측면을 가진다. 제 1 격리 영역들은 반도체 기판의 액티브 영역을 정의한다. 제 2 격리 영역들은 액티브 영역에서 디바이스 형성 영역을 정의한다. 제 1 확산 영역은 제 1 게이트 홈 바로 밑에 배치된다. 제 2 확산 영역은 제 2 게이트 홈 바로 밑에 배치된다. 제 3 확산 영역은 반도체 기판에 배치된다. 제 3 확산 영역은 제 1 게이트 홈의 제 1 측면의 상부 부분을 커버한다. 제 4 확산 영역은 반도체 기판에 배치된다. 제 4 확산 영역은 제 2 게이트 홈의 제 1 측면의 상부 부분을 커버한다. 제 5 확산 영역은 반도체 기판에 배치된다. 제 5 확산 영역은 제 1 게이트 홈과 제 2 게이트 홈 사이에 배치된다. 제 5 확산 영역은 제 1 게이트 홈 및 제 2 게이트 홈의 제 2 측면들을 커버한다. 제 5 확산 영역은 제 1 확산 영역 및 제 2 확산 영역에 결합된다. 제 5 확산 영역은 제 1 게이트 홈 및 제 2 게이트 홈의 바닥들보다 더 깊은 바닥을 가진다. 제 5 확산 영역의 바닥은 제 1 확산 영역 및 제 2 확산 영역의 바닥들과 레벨에서 차이가 난다.
또 다른 실시형태에서, 반도체 디바이스는 반도체 기판, 제 1 확산 영역, 제 2 확산 영역 및 채널 영역을 포함하나, 이에 한정하지 않는다. 반도체 기판은 서로에 대향하는 제 1 측면과 제 2 측면을 가지는 제 1 게이트 홈을 가진다. 제 1 확산 영역은 반도체 기판에 배치된다. 제 1 확산 영역은 제 1 게이트 홈의 제 1 측면의 상부 부분을 커버한다. 제 2 확산 영역은 반도체 기판에 배치된다. 제 2 확산 영역은 적어도 제 1 게이트 홈의 제 2 측면 및 바닥을 커버한다. 채널 영역은 제 1 게이트 홈의 제 1 측면을 따라 그리고 제 1 확산 영역과 제 2 확산 영역 사이에서 연장된다.
일부 경우들에서, 제 2 확산 영역은 제 1 게이트 홈의 제 1 측면의 하부 부분을 따라 연장되는 제 1 측면 확산 부분을 포함한다. 제 1 측면 확산 부분은 제 2 확산 영역과 분리된다.
일부 경우들에서, 반도체 기판은 서로에 대향하는 제 3 측면 및 제 4 측면을 가지는 제 2 게이트 홈을 가진다. 제 2 확산 영역은 제 1 게이트 홈과 제 2 게이트 홈 사이에 배치되며, 제 2 확산 영역은 제 2 게이트 홈의 제 2 측면 및 바닥을 커버한다.
본 실시형태의 반도체 디바이스에 따르면, 게이트 전극 트렌치의 바닥 부분에 제공되는 제 1 불순물 확산 영역, 제 1 측면 상에 배치되는 게이트 절연막의 상부 부분을 커버하도록 반도체 기판상에 제공되는 제 2 불순물 확산 영역, 제 1 불순물 확산 영역에 연결되고 적어도 제 2 측면 상에 배치되는 게이트 절연막을 커버하도록 반도체 기판상에 제공되는 제 3 불순물 확산 영역을 가짐으로써, 채널 영역은 제 1 불순물 확산 영역과 제 2 불순물 확산 영역 사이에 위치되는 제 1 측면 상에서만 형성되어, 게이트 전극 트렌치의 바닥면 및 대향하는 측면들인 3 개의 표면들 상에서 그 채널이 형성되는 종래의 반도체 디바이스에 비하여, 채널 저항을 저감시키는 것이 가능하다. 이렇게 함으로써, 충분한 트랜지스터 온 전류를 달성하는 것이 가능하다.
또한, 게이트 전극 트렌치의 제 2 측면 측 상에 다른 게이트 전극 트렌치를 제공하고 이 게이트 전극 트렌치에 인접하는 다른 트랜지스터를 배치함으로써,게이트 전극 트렌치들 사이에 채널이 형성되지 않는다. 이렇게 함으로써, 게이트 전극 트렌치들의 배치 피치가 좁게 될 때, 하나의 트랜지스터의 동작 상태에 의해 이에 인접하는 다른 트랜지스터의 동작 상태에 대해 방해가 없기 때문에, 트랜지스터들을 독립적으로 동작시키는 것이 가능하다.
개재 게이트 절연막을 사이로 하여 게이트 전극 트렌치의 하부 부분을 매립하도록 배치되는 게이트 전극 및 게이트 전극의 상부면을 커버하기 위해 게이트 전극 트렌치를 매립하도록 배치되는 매립 전연막을 제공함으로써, 반도체 기판의 표면 위에 게이트 전극의 돌출이 없다. 이렇게 함으로써, 반도체 디바이스가 예를 들어 DRAM인 경우에, 후속적인 프로세스 단계들에서 비트 라인들 및 캐패시터들의 형성이 용이하게 되기 때문에, 반도체 디바스를 제조하는 것이 용이하다.
실시형태들
하나의 액티브 영역에 제공된 2 개의 인접하는 셀들 사이의 간격의 축소의 결과로서, DRAM 내의 메모리 셀들의 나노스케일링이 진보함에 따라, 하나의 셀이 데이터 "0" 을 저장하고 다른 셀이 데이터 "1" 을 저장하고, 또한 데이터 "0" 을 저장하는 셀에 대해 반복된 연속적인 액세스가 행해지는 경우에, 데이터 "1" 셀에 저장된 데이터는 인접하는 셀들 사이의 디스터번스 장애 (disturbance failure) (이하, 간단히 "디스터번스 장애" 라 함) 에 의해 파괴된다. 이러한 디스터번스 장애는 반도체 디바이스의 신뢰성의 손실의 원인이 될 수 있다.
도 26은 종래의 DRAM 레이아웃의 예를 도시하는 평면도이고, 도 27 은 라인 Z-Z 를 따른 도 26 에 도시된 DRAM 의 단면도이다.
도 26 및 도 27을 참조하여, 상술된 디스터번스 장애에 관한 발명자가 배운 것이 설명된다.
도 26을 참조하면, 복수의 액티브 영역 (302) 는 반도체 기판 (301) 의 표면에 규칙적인 방식으로 배열된다. 각각의 액티브 영역 (302) 은 반도체 기판 (301) 의 표면에 형성된 트렌치가 절연막으로 매립되는 엘리먼트 분리 영역 (303) 에 의해 둘러싸인다. Y 방향으로 연장되는 복수의 워드 라인 (WL) 은 액티브 영역 (302) 과 교차하는 Y 방향으로 배치된다.
도 27을 참조하면, 반도체 기판 (301) 의 표면에서 복수의 액티브 영역 (302) 및 엘리먼트 분리 영역 (303) 에 걸쳐 있는 트렌치들 내에, 개재 게이트 절연막 (305) 을 통해 매립함으로써 워드 라인 (WL1 및 WL2) 이 형성된다.
캡 절연막 (306) 이 워드 라인 (WL1 및 WL2) 의 상부면의 트랜치들 내로 매립된다. 두 개의 워드 라인 (WL1 및 WL2) 이 하나의 액티브 영역 (302) 과 교차하도록 제공된다.
두 개의 워드 라인 (WL1 및 WL2) 은 두 개의 대응하는 트랜지스터 (Tr1 및 Tr2) 의 게이트 전극들을 구성한다. 워드 라인 (WL1) 으로 이루어진 게이트 전극에 부가하여, 트랜지스터 (Tr1) 는 드레인 확산층 (307) 및 소스 확산층 (308) 에 의해 구성된다.
워드 라인 (WL2) 으로 이루어진 게이트 전극에 부가하여, 트랜지스터 (Tr2) 는 드레인 확산층 (312) 및 소스 확산층 (308) 에 의해 구성된다. 소스 확산층 (308) 은 트랜지스터 (Tr1 및 Tr2) 에 공통이고, 비트선 콘택 (311) 에서 비트 라인 (BL) 에 접속된다.
드레인 확산층 (307 및 312) 은 각각 층간 절연막 (309) 에 형성된 개재 콘택 플러그 (310) 을 통해, 각각 하부 전극 (313 및 314) (저장 노드들) 에 접속된다.
하부 전극 (313 및 314) 은 각각 도시하지 않은 커패시터 절연막 및 상부 전극과 함께, 용량성 엘리먼트 (316 및 317) 를 형성한다. 워드 라인으로 매립된 트렌치의 바닥면 및 두 개의 대향하는 측면 표면에 대향하는 반도체 기판 (301) 의 표면들이 트랜지스터 (Tr1 및 Tr2) 의 채널들이다.
예를 들어, 워드 라인 (WL1) 이 트랜지스터 (Tr1) 의 채널을 형성하는 온 상태에 있는 상태로, 비트 라인 (319) 에 로우 (low) 레벨 전위가 인가되는 경우, 하부 전극 (313) 은 로우 레벨로 변하고, 이 후에, 워드 라인 (WL1) 을 오프 상태로 위치시킴으로써 로우 (데이터 "0") 정보가 하부 전극 (313) 에 저장된다.
만일, 예를 들어, 워드 라인 (WL2) 이 트랜지스터 (Tr2) 의 채널을 형성하는 온 상태에 있는 상태로, 비트 라인 (319) 에 하이 (high) 레벨 전위가 인가되는 경우, 하부 전극 (314) 은 하이 레벨로 변하고, 이 후에 워드 라인 (WL2) 을 오프 상태로 위치시킴으로써, 하이 (데이터 "1") 정보가 하부 전극 (314) 에 저장된다.
이들 동작 상태에 기초하여, 하부 전극 (313) 이 로우를 저장하고 하부 전극 (314) 이 하이를 저장하는 조건 (condition) 이 형성된다. 이러한 상태에서, 로우측 하부 전극 (313) 에 대응하는 워드 라인 (WL1) 의 온 및 오프가 (동일한 워드 라인 (WL1) 을 사용하는 다른 액티브 영역의 셀 동작에 대응하여) 반복된다.
결과적으로, 트랜지스터 (Tr1) 의 채널에서 유도되는 전자들 e- 가 인접하는 드레인 확산층 (312) 에 도달하여, 하부 전극 (314) 에 저장된 하이 정보를 파괴하고, 그 상태를 로우로 변경시킨다.
즉, "1" 데이터가 "0" 데이터로 변하는 장애 모드가 발생한다. 이러한 장애는 워드 라인 (WL1) 의 온/오프 동작의 수에 종속하며, 예를 들어, 온/오프 동작이 10,000 회 반복되는 경우, 복수의 셀 중 하나의 셀이 파괴되고, 이것은 100,000 회 동작의 경우 10 배의 셀 파괴 빈도로 발생한다.
인접하는 셀들이 그들의 개별적인 정보를 독립적으로 유지해야 하지만, 디스터번스 장애가 발생하면, 하나의 인접하는 셀의 동작 상태가 다른 셀의 저장된 상태에 있어서의 변경을 초래하는 문제가 존재하고, 반도체 디바이스 (DRAM) 의 정상 동작이 방해받고, 그것의 신뢰성이 손상된다.
대향 셀 사이즈의 경우, 즉, 최소 프로세스 디멘션 (F) 에 의해 통제되는 워드 라인 (WL1) 과 워드 라인 (WL2) 사이의 간격 (L) 이 도 26 에 도시된 바와 같이 70 nm 인 경우, 이러한 디스터번스 장애는 문제를 제공하지 않는다.
그러나, 메모리 셀들의 축소로, 워드 라인 (WL1) 과 워드 라인 (WL2) 사이의 간격이 50 nm 보다 더 작게 되는 경우, 이러한 문제는 현저하게 된다. 그것이 더욱 작아지는 경우, 더욱 커다란 문제가 된다.
본 발명이 적용되는 실시형태들이 도면을 참조하여 이하에 설명된다. 다음의 설명에서 사용되는 도면들은 본 발명의 실시형태들의 구성을 설명하기 위한 목적을 위한 것이고, 도시된 여러 부품의 사이즈, 두께, 디멘션 등은 실제의 반도체 디바이스에서의 디멘션 관계와 상이할 수도 있다.
제 1 실시형태
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스에 제공된 메모리 셀 어레이의 단순화한 평면도이고, 도 2 는 도 1 에 도시된 메모리 셀 어레이의 선 A-A 를 따른 단면도이다.
도 1 및 도 2 에 있어서, 제 1 실시형태에 따른 반도체 디바이스 (10) 의 일 예로서는 DRAM 이 주어진다. 도 1 은 DRAM 에서의 메모리 셀 어레이의 레이아웃의 일 예를 도시한다.
도 1 에서, X 방향은 비트 라인 (34) 의 연장 방향을 나타내고, Y 방향은, X 방향에 대하여 수직인, 게이트 전극들 (22), 제 2 엘리먼트 분리 영역 (17) 의 연장 방향 (제 1 방향) 을 나타낸다.
도 1 에는, 본 설명의 편의상, 메모리 셀 어레이 (11) 의 구성 엘리먼트들 중, 단지 반도체 기판 (13), 제 1 엘리먼트 분리 영역 (14), 액티브 영역 (16), 제 2 엘리먼트 분리 영역 (17), 게이트 전극 트렌치 (18), 게이트 전극 (22), 비트 라인 (34), 커패시터 콘택 플러그 (42), 커패시터 콘택 패드 (44), 및 복수의 엘리먼트 형성 영역들 (R) 만이 도시되어 있고, 메모리 셀 어레이 (11) 의 다른 구성 엘리먼트들은 도면으로부터 생략되어 있다.
도 2 에는, 실제로는 도 1 에 도시된 X 방향으로 연장된 비트 라인 (34) 이 도식적 형태로 도시되어 있고, 도 2 에서, 도 1 에 도시된 반도체 디바이스 (10) 내의 구성 엘리먼트들과 동일한 구성 엘리먼트들에는 동일한 참조 부호들이 할당된다.
제 1 실시형태에 따른 반도체 디바이스 (10) 는, 도 1 및 도 2 에 도시된 메모리 셀 어레이 (11) 가 형성되는 메모리 셀 영역, 및 메모리 셀 영역 주변에 배치되는 미도시된 주변 회로 영역 (주변 회로가 형성되는 영역) 을 갖는다.
도 1 및 도 2 를 참조하면, 제 1 실시형태에 따른 반도체 디바이스 (10) 에 제공된 메모리 셀 어레이 (11) 는 반도체 기판 (13), 제 1 엘리먼트 분리 영역 (14), 복수의 엘리먼트 형성 영역들 (R) 을 갖는 액티브 영역 (16), 제 2 엘리먼트 분리 영역 (17), 게이트 전극 트렌치 (18), 제 1 및 제 2 트랜지스터들 (19-1 및 19-2), 게이트 절연막 (21), 매립 게이트 전극인 게이트 전극 (22), 매립 절연막 (24), 마스크 절연막 (26), 제 1 불순물 확산 영역 (27), 제 2 불순물 확산 영역 (28), 제 3 불순물 확산 영역 (29), 애퍼처부 (aperture part; 32), 비트 라인 콘택 플러그 (33), 비트 라인 (34), 캡 절연막 (36), 측벽막 (37), 층간 절연막 (38), 콘택 홀 (41), 커패시터 콘택 플러그 (42), 커패시터 콘택 패드 (44), 실리콘 질화물막 (46), 및 커패시터 (48) 를 갖는다.
도 1 및 도 2 를 참조하면, 반도체 기판 (13) 은 시트-형상의 기판이다. 반도체 기판 (13) 으로서는 p-타입 단결정 실리콘 기판이 사용될 수 있다. 이 경우, 반도체 기판 (13) 의 p-타입 불순물 농도는 예를 들어 1×1016 atoms/cm2 일 수 있다.
도 1 을 참조하면, 제 1 엘리먼트 분리 영역 (14) 은 제 1 엘리먼트 분리 트렌치 (51) 및 제 1 엘리먼트 분리 절연막 (52) 을 갖는다. 제 1 엘리먼트 분리 트렌치 (51) 는 도 1 에 도시된 X 방향에 대하여 소정의 각도 경사진 방향 (제 2 방향) 으로 연장되도록 하여 반도체 기판 (13) 상에 형성된다. 복수의 제 1 엘리먼트 분리 트렌치들 (51) 은 도 1 에 도시된 Y 방향으로 소정의 간격을 두고 형성되어 있다. 제 1 엘리먼트 분리 트렌치 (51) 의 깊이는 예를 들어 250nm 일 수 있다.
제 1 엘리먼트 분리 절연막 (52) 은 제 1 엘리먼트 분리 트렌치 (51) 를 매립하도록 배치된다. 도시하고 있지는 않았지만, 제 1 엘리먼트 분리 절연막 (52) 의 상부면은 반도체 기판 (13) 의 표면 (13a) 에 대하여 동일 평면이 된다. 제 1 엘리먼트 분리 절연막 (52) 으로서는, 실리콘 산화물막 (SiO2 막) 이 사용될 수 있다.
상기 언급된 구조를 갖는 제 1 엘리먼트 분리 영역 (14) 은, 제 2 방향에서 밴드 형상으로 연장된 액티브 영역들 (16) 을 파티션한다. 액티브 영역들 (16) 각각은 복수의 엘리먼트 형성 영역들 (R) 을 갖는다.
도 1 및 도 2 를 참조하면, 제 2 엘리먼트 분리 영역 (17) 은 제 2 엘리먼트 분리 트렌치 (54) 및 제 2 엘리먼트 분리 절연막 (55) 을 갖는다. 제 2 엘리먼트 분리 트렌치 (54) 는, 도 1 에 도시된 Y 방향 (제 1 방향) 으로 연장되도록 하여 반도체 기판 (13) 상에 형성된다. 이렇게 함으로써, 제 2 엘리먼트 분리 트렌치 (54) 는 제 1 엘리먼트 분리 영역 (14) 의 일부를 커팅한다 (cut). 제 2 엘리먼트 분리 트렌치 (54) 는 서로 인접하도록 배치된 2 개의 게이트 전극들 (22) 을 샌드위치하도록 형성된다.
게이트 전극들 (22) 각각은 메모리 셀 워드 라인을 구성한다. 즉, 본 실시형태의 메모리 셀에는, Y 방향으로 연장된 하나의 제 2 엘리먼트 분리 영역 (17) 및 2 개의 게이트 전극들 (22) (워드 라인들) 이 쌍을 이루고 있으며, 이들은 X 방향으로 반복 배치된다.
제 2 엘리먼트 분리 트렌치 (54) 의 깊이는 예를 들어 250nm 일 수 있다.
제 2 엘리먼트 분리 절연막 (55) 은 마스크 절연막 (26) 내에 형성된 애퍼처부 (26A) 및 제 2 엘리먼트 분리 트렌치 (54) 를 매립하도록 배치된다. 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 은 마스크 절연막 (26) 의 상부면 (26a) 에 대하여 동일 평면이 된다. 제 2 엘리먼트 분리 절연막 (55) 으로서는 예를 들어, 실리콘 산화물막 (SiO2 막) 이 사용될 수 있다.
상기 언급된 구조를 갖는 제 2 엘리먼트 분리 영역 (17) 은 제 2 방향에서 복수의 엘리먼트 형성 영역들 (R) 을 파티션한다.
이런 식으로, 제 1 엘리먼트 분리 절연막 (52) 을 매립하도록 구성된 제 1 엘리먼트 분리 영역 (14) 을 반도체 기판 (13) 에 형성된 제 1 엘리먼트 분리 트렌치 (54) 에서 제공하고, 복수의 엘리먼트 형성 영역들 (R) 을 파티션하기 위해 제 2 엘리먼트 분리 절연막 (55) 을 매립하도록 구성된 제 2 엘리먼트 분리 영역 (17) 을 반도체 기판 (13) 에서 형성된 제 2 엘리먼트 분리 트렌치 (54) 에서 제공함으로써, 네거티브 전위가 인가되는 더미 게이트 전극 (미도시) 에, 복수의 엘리먼트 형성 영역들 (R) 을 파티션하기 위해 게이트 절연막 (21) 을 개재하는 것이 제 2 엘리먼트 분리 트렌치 (54) 에서 제공되는 경우와 비교하여, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 에는 더미 게이트 전극의 전위에 의한 악영향이 없기 때문에, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 을 쉽게 턴 온하는 것이 가능할 뿐만 아니라, 메모리 셀 어레이 (11) 의 데이터 유지 특성들을 개선하는 것이 가능하다.
도 1 및 도 2 를 참조하면, 반도체 기판 (13) 에는 2 개의 제 2 엘리먼트 분리 영역들 (17) 사이에서 Y 방향으로 연장되도록 2 개의 게이트 전극 트렌치들 (18) 이 제공된다. 게이트 전극 트렌치 (18) 는 바닥면 (18c) 및 대향되는 제 1 및 제 2 측면들 (18a 및 18b) 에 의해 구성된 내부면에 의해 파티션된다. 2 개의 게이트 전극 트렌치들 (18) 은, 그의 제 2 측면들 (18b) 이 서로 대향하도록 배치된다.
게이트 전극 트렌치 (18) 는, 제 1 엘리먼트 분리 트렌치 (51) 와 제 2 엘리먼트 분리 트렌치 (54) 의 깊이 (제 1 엘리먼트 분리 영역 (14) 과 제 2 엘리먼트 분리 영역 (17) 의 깊이) 보다 얕은 깊이를 갖도록 구성된다. 제 1 엘리먼트 분리 트렌치 (51) 와 제 2 엘리먼트 분리 트렌치 (54) 의 깊이가 250nm 인 경우에, 게이트 전극 트렌치 (18) 의 깊이는 예를 들어 150nm 일 수 있다.
도 2 를 참조하면, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 는, 게이트 절연막 (21), 게이트 전극 (22), 매립 절연막 (24), 제 1 불순물 확산 영역 (27), 제 2 불순물 확산 영역 (28), 및 제 3 불순물 확산 영역 (29) 을 갖는 트렌치 게이트 트랜지스터들이다.
도 2 에 도시한 바와 같이, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 는 서로 인접하도록 배치된다. 제 3 불순물 확산 영역 (29) 은, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 에 공통인 불순물 확산 영역 (도 2 에 도시된 구조의 경우에는 드레인 영역) 으로서 기능한다.
즉, 제 1 트랜지스터 (19-1) 의 게이트 전극 트렌치 (18) 의 제 2 측면 (18b) 및 제 2 트랜지스터 (19-2) 의 게이트 전극 트렌치 (18) 의 제 2 측면 (18b) 은, 그들 사이에 제 3 불순물 확산 영역 (29) 을 가진 채, 서로 대향하도록 구성된다.
도 3 은 도 1 에 도시된 메모리 셀 어레이의 선 A-A 의 방향을 따른 단면도이다. 도 3 에는, 도 1 에 도시된 메모리 셀 어레이의 구성 엘리먼트들 중 설명이 필요한 부분만이 도시된다. 도 3 에서, 도 1 및 도 2 에 도시된 구조와 동일한 구성 엘리먼트들에는 동일한 참조 부호들이 할당된다.
도 1 및 도 3 을 참조하면, 복수의 엘리먼트 형성 영역들 (R) 은 제 2 방향에서 제 2 엘리먼트 분리 영역 (17) 에 의해 분리된다.
이렇게 함으로써, 엘리먼트 형성 영역 (R) 에 형성된 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 는, 상기 언급된 엘리먼트 형성 영역 (R) 에 인접한 위치에 배치된 다른 엘리먼트 형성 영역 (R) 에 형성된 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 로부터 제 1 방향에서 제 2 엘리먼트 분리 영역 (17) 에 의해 분리된다.
도 2 를 참조하면, 게이트 절연막 (21) 은 각 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 과 제 2 측면 (18b) 및 게이트 전극 트렌치 (18) 의 바닥면 (18c) 을 커버하도록 제공된다. 게이트 절연막 (21) 으로서는, SiO2 막 (silicon oxide film) 의 단층, SiON 막 (nitride silicon oxide film), 적층된 (laminated) SiO2 막, 또는 SiO2 막 위의 SiN 막 (silicon nitride film) 의 적층막 등이 사용될 수 있다.
게이트 절연막 (21) 으로서 SiO2 막의 단층이 사용되는 경우, 게이트 절연막 (21) 의 두께는 예를 들어 6nm 일 수 있다.
도 2 를 참조하면, 게이트 전극 (22) 은, 게이트 전극 트렌치 (18) 의 하부 부분을, 게이트 절연막 (21) 을 개재하여 매립하도록 배치된다. 이렇게 함으로써, 게이트 전극 (22) 의 상부면 (22a) 은 반도체 기판 (13) 의 표면 (13a) 보다 낮은 위치에 배치된다. 게이트 전극 (22) 은 예를 들어, 티탄 질화물막 및 텅스텐막의 연속 적층물의 적층 구조를 갖게 될 수 있다.
도 2를 참조하면, 매립 절연막 (24) 은 게이트 전극 (22) 의 상부면 (22a) 을 커버하도록, 그리고 게이트 절연막 (21) 이 형성되는 게이트 전극 트렌치 (18) 를 매립하도록 배치된다.
매립 절연막 (24) 의 상부 부분은 반도체 기판 (13) 의 표면 (13a) 을 넘어 돌출되고, 이 돌출부의 상부면 (24a) 은 마스크 절연막 (26) 의 상부면 (26a) 에 대하여 동일 평면이 된다. 매립 절연막 (24) 으로서는 실리콘 산화물막 (SiO2 막) 이 사용될 수 있다.
도 2를 참조하면, 마스크 절연막 (26) 은 제 2 불순물 확산 영역 (28) 의 상부면 (28a) 상에 제공된다. 마스크 절연막 (26) 은 제 2 엘리먼트 분리 영역 (54) 에 형성된 트렌치 형상의 애퍼처부 (26A) 를 갖는다. 마스크 절연막 (26) 은, 이방성 에칭에 의해 반도체 기판 (13) 에 제 2 엘리먼트 분리 트렌치 (54) 를 형성할 때 에칭 마스크로서 기능한다. 마스크 절연막 (26) 으로서는 실리콘 질화물막이 사용되며, 이 경우 마스크 절연막 (26) 의 두께는 예를 들어 50nm 일 수 있다.
도 2를 참조하면, 제 1 불순물 확산 영역 (27) 은 2 개의 게이트 전극 트렌치들 (18) 각각의 바닥 부분들에 제공된다.
제 1 불순물 확산 영역 (27) 은, 반도체 기판 (13) (p-타입 실리콘 기판) 과는 상이한 도전성 타입인 n-타입 불순물을 2 개의 게이트 전극 트렌치들 (18) 의 바닥면 (18c) 에 주입 (implant) 함으로써 형성되는 영역이다. 제 1 불순물 확산 영역 (27) 은, 2 개의 게이트 전극 트렌치들 (18) 의 바닥면 (18c) 상에 형성되는 게이트 절연막 (21) 을 커버한다.
2 개의 제 1 불순물 확산 영역들 (27) 의 바닥 부분들 (27A) 은 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 에 연결 (join) 된다. 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 은 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 으로부터 반도체 기판 (13) 의 배면 (rear surface) (13b) 을 향하여 더 많이 돌출된다.
이렇게 함으로써, 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 과 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 사이에는 단차 (step; 56) 가 제공된다. 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 에 레퍼런싱된 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 의 돌출량은 예를 들어 30nm 일 수 있다.
상기 언급한 바와 같은 구조를 갖는 2 개의 제 1 불순물 확산 영역들 (27) 은, 제 3 불순물 확산 영역 (29) 과 함께, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 에 공통인 소스/드레인 영역 (구체적으로, 도 2 에 도시된 본 실시형태의 구조의 경우에는, 드레인 영역) 으로서 기능한다.
제 1 불순물 확산 영역 (27) 은 제 2 불순물 확산 영역 (28) 에 연결되지 않고, 제 2 불순물 확산 영역 (28) 에서 이격된 (구체적으로, 도 2 의 경우에는 아래쪽으로 떨어진) 위치에 배치된다.
제 1 측면 (18a) 상에 제공되는 게이트 절연막 (21) 은 제 1 불순물 확산 영역 (27) 과 제 2 불순물 확산 영역 (28) 사이에서 노출된다. 제 1 측면 (18a) 중, 제 1 불순물 확산 영역 (27) 및 제 2 불순물 확산 영역 (28) 으로부터 노출되는 부분은 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 의 채널 영역으로서 기능한다.
도 2 를 참조하면, 제 2 불순물 확산 영역 (28) 은, 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 상에 형성된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하도록, 제 1 측면 (18a) 측에 있는 위치에서 반도체 기판 (13) 에 제공된다.
즉, 그 구조는, 제 1 트랜지스터 (19-1) 의 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 및 제 2 트랜지스터 (19-2) 의 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 이 반도체 기판 (13) 을 개재하여 제 2 엘리먼트 분리 트렌치 (54) 의 측면에 대향하고 있는 구조이다.
따라서, 제 2 불순물 확산 영역 (28) 은 제 1 측면 (18a) 과 제 2 엘리먼트 분리 트렌치 (54) 사이에 샌드위치된 반도체 기판 (13) 의 상부면 (13a) 을 포함하도록, 그리고 또한 제 1 측면 (18a) 상에 형성된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하도록 제공된다.
제 2 불순물 확산 영역 (28) 의 바닥면 (28b) 은, 게이트 전극 트렌치 (18) 내부에 매립되는 게이트 전극 (22) 의 상부면 (22a) 보다 높은 위치 (반도체 기판 (13) 의 상부면 (13a) 측에 있는 위치) 에 배치된다. 제 2 불순물 확산 영역 (28) 의 바닥면 (28b) 을 포함하는 수평선과 매립 게이트 전극 (22) 의 상부면 (22a) 을 포함하는 수평선 사이의 거리는 10nm 이내인 것이 바람직하다.
제 2 불순물 확산 영역 (28) 은 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 의 게이트 전극들 (22) 각각에 대하여 제공된다.
제 2 불순물 확산 영역 (28) 은 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 의 소스/드레인 영역 (구체적으로, 도 2 에 도시된 본 실시형태의 구조의 경우에는 소스 영역) 으로서 기능하는 불순물 확산 영역이다. p-타입 실리콘 기판을 반도체 기판 (13) 으로서 한 경우에, 제 2 불순물 확산 영역 (28) 은 반도체 기판 (13) 에 n-타입 불순물을 이온 주입함으로써 형성된다.
도 2 를 참조하면, 제 3 불순물 확산 영역 (29) 은 2 개의 게이트 전극 트렌치들 (18) 사이에 배치된 반도체 기판 (13) 의 전체 부분에 걸쳐 제공된다. 이렇게 함으로써, 제 3 불순물 확산 영역 (29) 은 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 상에 제공된 게이트 절연막 (21) 전체를 커버하도록 배치된다. p-타입 실리콘 기판을 반도체 기판 (13) 으로서 한 경우, 제 3 불순물 확산 영역 (29) 은 반도체 기판 (13) 에 n-타입 불순물을 이온 주입함으로써 형성된다.
상기 설명한 바와 같이, 제 3 불순물 확산 영역 (29) 은 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 에 연결되고, 제 1 불순물 확산 영역 (27) 과 함께, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 에 대하여 공통인 소스/드레인 영역 (구체적으로, 도 2 에 도시된 구조의 경우에는, 드레인 영역) 으로서 기능한다.
이런 식으로, 서로 인접하도록 배치된 2 개의 게이트 전극 트렌치들 (18) 의 바닥 부분들 상에 제 1 불순물 확산 영역들 (27) 을, 2 개의 전극 트렌치들 (18) 의 제 1 측면들 (18a) 상에 배치된 게이트 절연막들 (21) 의 상부 부분들 (21A) 을 커버하도록 제 2 불순물 확산 영역들 (28) 을, 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 상에 배치된 게이트 절연막들 (21) 전체를 커버하고 제 1 불순물 확산 영역들 (27) 에 연결되도록 제 3 불순물 확산 영역 (29) 을, 그리고 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 과 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 사이에 단차 (56) 를 제공함으로써, 제 1 불순물 확산 영역 (27) 과 제 2 불순물 확산 영역 (28) 사이에 위치되는 제 1 측면 (18a) 과 접촉하는 반도체 기판 (13) 의 일부에만 채널 영역을 형성하는 것이 가능하다.
구체적으로, 채널 영역은 제 2 측면 (18b) 과 접촉하는 반도체 기판 (13) (다른 용어로 말하면, 제 1 트랜지스터 (19-1) 와 제 2 트랜지스터 (19-2) 사이에 위치된 반도체 기판 (13)) 에, 그리고 바닥 부분 (18c) 과 접촉하는 반도체 기판 (13) 에는 형성되지 않는다.
즉, 게이트 전극 트렌치 (18) 를 구성하는 3 개의 표면들 중, 2 개의 표면들, 즉 일방의 측면 (제 1 측면 (18a)) 및 바닥면 (바닥면 (18c)) 에만 채널 영역이 제조되고, 타방의 측면 (제 2 측면 (18b)) 에는 채널 영역이 제조되지 않도록 구성되는 것이 가능하다.
즉, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 가 종래의 트랜지스터에서보다 작은 온 상태에 있을 때 온 전류가 흐르는 채널 영역을 제조하는 것이 것이 가능하다. 이렇게 함으로써, 나노스케일의 메모리 셀에서도, 채널 저항을 저감시키고 온 전류를 증가시키는 것이 가능하다.
또한, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 중 일방이 동작할 때, 타방의 트랜지스터의 오동작을 야기하는 악영향을 억제하는 것이 가능하다.
따라서, 반도체 디바이스 (10) 가 나노스케일이고 게이트 전극들 (22) 이 좁은 배치 피치 (placement pitch) 에 따라 배치되는 경우에도, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 의 독립적인 안정 동작을 야기하는 것이 가능하다.
또한, 서로 인접하도록 배치된 2 개의 게이트 전극 트렌치들 (18) 의 바닥 부분에 제 1 불순물 확산 영역 (27) 이 제공되어 있고, 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면 (18b) 상에 배치된 게이트 절연막 (21) 전체를 커버하도록, 그리고 또한 제 1 불순물 확산 영역 (27) 에 연결되도록 제 3 불순물 확산 영역 (29) 이 제공되어 있음으로써, 제 1 트랜지스터 (19-1) 에 전기적으로 접속되는 하부 전극 (57) 에 로우가 저장되고 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 하이가 저장되는 조건이 생성되는 경우, 그리고 이 조건에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복된다면, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- (미도시) 이 n-타입 불순물에 의해 구성되는 제 1 불순물 확산 영역 (27) 및 제 3 불순물 확산 영역 (29) 에 트랩 (trap) 되기 때문에, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 의 제 2 불순물 확산 영역 (28) (드레인 영역) 에 도달하는 것을 억제하는 것이 가능하다.
이렇게 함으로써, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- 이, 그 하부 전극을 로우 상태로 변경함으로써 그 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 저장된 하이 정보를 파괴하지 않기 때문에, 하나의 인접 셀의 동작 상태가 다른 셀에서의 저장된 상태를 변경하는 디스터번스 장애의 발생을 억제하는 것이 가능하다.
또한, 서로 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이에, 50nm 이하의 간격을 갖는 DRAM 에서도, 상기 언급된 디스터번스 결합을 억제하는 것이 가능하다.
도 2 를 참조하면, 애퍼처부 (32) 는 2 개의 게이트 전극 트렌치들 (18) 로부터 돌출된 매립 절연막들 (24) 사이에 형성된다. 애퍼처부 (32) 는 제 3 불순물 확산 영역 (29) 의 상부면 (29a) 을 노출시키도록 형성된다.
도 2 를 참조하면, 비트 라인 콘택 플러그 (33) 는, 애퍼처부 (32) 를 매립하도록 제공되고, 비트 라인 (34) 과 일체적으로 구성된다. 비트 라인 콘택 플러그 (33) 의 하단부는 제 3 불순물 확산 영역 (29) 의 상부면 (29a) 과 접촉한다. 비트 라인 (34) 이 폴리실리콘막, 티탄 질화물 (TiN) 막 및 텅스텐 (W) 막의 연속 적층막에 의해 구성되는 경우, 비트 라인 콘택 플러그 (33) 는 폴리실리콘막으로 구성될 수 있다.
도 2 를 참조하면, 비트 라인 (34) 은 매립 절연막 (24) 의 상부면 (24a) 상에 제공되고, 비트 라인 콘택 플러그 (33) 와 일체적으로 구성된다. 이렇게 함으로써, 비트 라인 (34) 은 비트 라인 콘택 플러그 (33) 를 통해 제 3 불순물 확산 영역 (29) 에 전기적으로 접속된다.
비트 라인 (34) 에 사용되는 재료는 폴리실리콘막, 티탄 질화물막 및 텅스텐막의 연속 적층막, 또는 티탄 질화물막 등의 적층막일 수 있다.
도 2 를 참조하면, 캡 절연막 (36) 은 비트 라인 (34) 의 상부면을 커버하도록 제공된다. 캡 절연막 (36) 은, 비트 라인 (34) 의 상부면을 보호하는 것 외에도, 이방성 에칭 (구체적으로, 건식 에칭) 에 의해 비트 라인 (34) 이 되는 기재 (base material) 를 패터닝할 때 에칭 마스크로서 기능한다. 캡 절연막 (36) 으로서는 실리콘 질화물막 (SiN 막) 및 실리콘 산화물막 (SiO2) 의 연속 적층막이 사용될 수 있다.
도 2를 참조하면, 측벽막 (37) 은 비트 라인 (34) 의 측면을 커버하도록 제공된다. 측벽막 (37) 은 비트 라인 (34) 의 측벽을 보호하는 기능을 갖는다. 측벽막 (37) 으로서는 실리콘 질화물막 (SiN 막) 및 실리콘 산화물막 (SiO2 막) 의 연속 적층막이 사용될 수 있다.
도 2를 참조하면, 층간 절연막 (38) 은 마스크 절연막 (26) 의 상부면 (26a) 상에, 그리고 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 상에 제공된다. 층간 절연막 (38) 의 상부면 (38a) 은 캡 절연막 (36) 의 상부면 (36a) 에 대하여 동일 평면이 된다. 층간 절연막 (38) 으로서는 CVD (화학 기상 증착) 에 의해 형성된 실리콘 산화물막 (SiO2 막) 또는 SOG (spin on glass) 에 의해 형성된 절연막 (실리콘 산화물막 (SiO2 막)) 이 사용될 수 있다.
도 2를 참조하면, 콘택 홀 (41) 은 제 2 불순물 확산 영역 (28) 의 상부면 (28a) 의 일부를 노출시키도록, 매립 절연막 (24), 마스크 절연막 (26), 및 층간 절연막 (38) 에 형성된다.
도 2를 참조하면, 커패시터 콘택 플러그 (42) 는 콘택 홀 (41) 을 매립하도록 제공된다. 커패시터 콘택 플러그 (42) 의 하단부는 제 2 불순물 확산 영역 (28) 의 상부면 (28a) 의 일부와 접촉한다.
이렇게 함으로써, 커패시터 콘택 플러그 (42) 는 제 2 불순물 확산 영역 (28) 에 전기적으로 접속된다. 커패시터 콘택 플러그 (42) 의 상부면 (42a) 은 층간 절연막 (38) 의 상부면 (38a) 과 동일 평면이 된다. 커패시터 콘택 플러그 (42) 는 예를 들어, 티탄 질화물막 및 텅스텐 질화물막의 연속 적층물들의 적층 구조로서 제조될 수 있다.
도 2를 참조하면, 커패시터 콘택 패드 (44) 는, 그의 일부가 커패시터 콘택 플러그 (42) 의 상부면 (42a) 에 접속되도록 층간 절연막 (38) 의 상부면 (38a) 상에 제공된다. 커패시터 (48) 를 구성하는 하부 전극 (57) 이 커패시터 콘택 패드 (44) 상에 접속된다. 이렇게 함으로써, 커패시터 콘택 패드 (44) 는 커패시터 콘택 플러그 및 하부 전극 (57) 에 전기적으로 접속된다.
도 1을 참조하면, 커패시터 콘택 패드들 (44) 은 원형으로 형상화되고, Y 방향에서, 커패시터 콘택 플러그들 (42) 에 대하여 지그-재그 방식으로 배열된다. 이들 커패시터 콘택 패드들 (44) 은, X 방향에서 인접하는 비트 라인들 사이에 배치된다.
즉, 커패시터 콘택 패드들 (44) 은, 커패시터 콘택 패드 (44) 의 중심부가 Y 방향에서 모든 다른 게이트 전극 (22) 상방에 배치되도록, 또는 커패시터 콘택 패드 (44) 의 중심부가 Y 방향에서 모든 다른 게이트 전극 (22) 의 측면 상방에 배치되도록 배치되며, 여기서 이들 위치들 중 하나는 Y 방향에서 지그-재그 배열로 반복된다. 다르게 말하면, 커패시터 콘택 패드들 (44) 은 Y 방향에서 지그-재그 방식으로 배열된다.
도 2를 참조하면, 실리콘 질화물막 (39) 은, 커패시터 콘택 패드 (38) 의 외주면을 둘러싸도록, 제 2 층간 절연막 (33) 의 상부면 (33a) 상에 제공된다.
하나의 커패시터 (48) 는 하나의 하부 전극 (57) 및 복수의 하부 전극들 (57) 에 공통인 커패시터 절연막 (58), 및 복수의 하부 전극들 (57) 에 공통인 전극인 상부 전극을 갖는다.
하부 전극 (57) 은 커패시터 콘택 패드 (44) 상에 제공되고, 커패시터 콘택 패드 (44) 에 접속된다. 하부 전극 (57) 은 왕관 (crown)-형상이다.
커패시터 절연막 (58) 은 실리콘 질화물막 (46) 으로부터 노출된 복수의 하부 전극들 (57) 의 표면들 및 실리콘 질화물막 (46) 의 상부면을 커버하도록 제공된다.
상부 전극 (59) 은 커패시터 절연막 (58) 의 표면을 커버하도록 제공된다. 상부 전극 (59) 은, 커패시터 절연막 (58) 이 형성되는 하부 전극 (57) 의 내부 및 복수의 하부 전극들 (57) 간을 매립하도록 배치된다. 상부 전극 (59) 의 상부면 (59a) 은 복수의 하부 전극들 (57) 의 상단부들보다 높게 배치된다.
상기 언급한 바와 같이 구성된 커패시터 (48) 는 커패시터 콘택 패드 (44) 를 통해 제 2 불순물 확산 영역 (28) 에 전기적으로 접속된다.
상부 전극 (59) 의 상부면 (59a) 을 커버하는 층간 절연막 (미도시), 층간 절연막 내에 제공된 콘택 플러그 (미도시), 및 콘택 플러그에 접속된 인터커넥트 (interconnect) 가 또한 제공될 수도 있다.
제 1 실시형태의 반도체 디바이스에 따르면, 서로 인접하도록 배치된 2 개의 게이트 전극 트렌치들 (18) 의 바닥 부분들 상에 제 1 불순물 확산 영역들 (27) 을, 2 개의 게이트 전극 트렌치들 (18) 의 제 1 측면들 (18a) 상에 배치된 게이트 절연막들 (21) 의 상부 부분들 (21A) 을 커버하도록 반도체 기판 (13) 상에 제공된 제 2 불순물 확산 영역들 (28) 을, 그리고 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 상에 배치된 게이트 절연막들 (21) 전체를 커버하고, 그리고 또한 제 1 불순물 확산 영역들 (27) 에 연결되도록 반도체 기판 (13) 상에 제공된 제 3 불순물 확산 영역 (29) 을, 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 과 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 사이에 제공되는 단차 (56) 와 함께 제공함으로써, 제 1 불순물 확산 영역 (27) 과 제 2 불순물 확산 영역 (28) 사이에 위치되는 제 1 측면 (18a) 과 접촉하는 반도체 기판 (13) 의 제 1 측면 (18a) 의 일부에만 채널 영역이 형성된다.
이런 이유로, 게이트 전극 트렌치의 3 개의 표면들 (2 개의 대향 측면들과 바닥면) 상에 채널 영역이 형성되는 종래의 반도체 디바이스와 비교하여, 채널 저항을 저감시키는 것이 가능하기 때문에, 충분한 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 의 온 전류가 얻어질 수 있다.
2 개의 게이트 전극 트렌치들 (18) 은, 제 3 불순물 확산 영역 (29) 을 샌드위치하도록 제 3 불순물 확산 영역 (29) 의 양측에 제공되고, 또한 제 3 불순물 확산 영역 (29) 은 제 2 측면들 (18b) 에 의해 샌드위치된 반도체 기판 (13) 의 상부면 (13a) 으로부터 게이트 전극 트렌치 (18) 의 바닥면 (18c) 까지에 이르는 전체 부분 상에 제공되어, 2 개의 게이트 전극 트렌치들 (18) 사이에는 어떠한 채널 영역도 형성되지 않는다.
이렇게 함으로써, 게이트 전극 트렌치 (18) 의 배치 피치가 좁아지는 경우에, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 중 일방을 동작시킬 때, 그 일방의 동작 상태가 타방의 인접 트랜지스터를 방해하지 않기 때문에, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 를 독립적으로 동작시키는 것이 가능하다.
또한, 서로 인접하도록 배치된 2 개의 게이트 전극 트렌치들 (18) 의 바닥 부분에 제 1 불순물 확산 영역 (27) 이 제공되어 있고, 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면 (18b) 상에 배치된 게이트 절연막 (21) 전체를 커버하도록, 그리고 제 1 불순물 확산 영역 (27) 에 연결되도록 반도체 기판 (13) 에 제 3 불순물 확산 영역 (29) 이 제공되어 있음으로써, 제 1 트랜지스터 (19-1) 에 전기적으로 접속되는 하부 전극 (57) 에 로우가 저장되고 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 하이가 저장되는 조건이 생성되는 경우, 그리고 이 조건에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복된다면, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- (미도시) 이 n-타입 불순물에 의해 구성되는 제 1 불순물 확산 영역 (27) 및 제 3 불순물 확산 영역 (29) 에 트랩되기 때문에, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 의 제 2 불순물 확산 영역 (28) (드레인 영역) 에 도달하는 것을 억제하는 것이 가능하다.
이렇게 함으로써, 제 1 트랜지스터 (19-2) 의 채널에서 유도된 전자들 e- 이, 그 하부 전극을 로우 상태로 변경함으로써 그 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 저장된 하이 정보를 변경하지 않기 때문에, 하나의 인접 셀의 동작 상태가 다른 셀에서의 저장된 상태를 변경하는 디스터번스 장애의 발생을 억제하는 것이 가능하다.
또한, 서로 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이에, 50nm 이하의 간격을 갖는 DRAM 에서도, 상기 언급된 디스터번스 장애의 발생을 억제하는 것이 가능하다.
게이트 전극 트렌치 (18) 의 하부를, 게이트 절연막 (21) 을 개재하여 매립하도록 배치되는 게이트 전극 (22), 및 게이트 전극 (22) 의 상부면 (22a) 을 커버하기 위해 게이트 전극 트렌치 (18) 를 매립하도록 배치되는 매립 절연막 (24) 을 제공함으로써, 반도체 기판 (13) 의 표면 (13a) 상방에는 게이트 전극 (22) 의 돌출이 없다.
이렇게 함으로써, 반도체 디바이스 (10) 가 제 1 실시형태에서와 같이 DRAM 인 경우, 게이트 전극 (22) 을 형성하는 프로세스 단계에 후속하는 프로세스 단계들에서의 비트 라인 (34) 및 커패시터 (48) 의 형성이 용이해지기 때문에, 반도체 디바이스 (10) 는 쉽게 제조될 수 있다.
도 4 는 본 발명의 제 1 실시형태의 변형예에 따른 반도체 디바이스에 제공된 메모리 셀 어레이의 일반적인 구성을 도시한 단면도이다. 도 4 에 도시된 절단면은 도 2 에 도시된 메모리 셀 어레이의 절단면에 대응한다. 도 2 에 도시된 구조와 동일한 구성 부분들에 대해, 도 4 에서는 동일한 참조 번호들이 할당된다. 도 4 에서, 제 1 실시형태의 변형예에 따른 반도체 디바이스 (60) 의 일 예로서는 DRAM 이 주어진다.
도 4 를 참조하면, 제 1 실시형태의 변형예인 반도체 디바이스 (60) 에 제공되는 메모리 셀 어레이 (61) 는, 제 1 실시형태의 전술된 반도체 디바이스 (10) 의 메모리 셀 어레이 (11) 에 제공된 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 이 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 보다 반도체 기판 (13) 의 배면 (13b) 을 향하여 더 멀리 돌출되게 하여, 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 과 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 사이에 단차 (62) 를 제공하는 것을 제외하고는, 메모리 셀 어레이 (11) 와 동일하게 구성된다.
상기 언급한 구성을 갖는 제 1 실시형태의 변형의 반도체 디바이스 (60) 에 따르면, 제 1 불순물 확산 영역 (27) 에 연결되고 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 으로부터 반도체 기판 (13) 의 배면 (13b) 측을 향하여 돌출된 제 3 불순물 확산 영역 (29) 을 가짐으로써, 제 1 트랜지스터 (19-1) 에 전기적으로 접속되는 하부 전극 (57) 에 로우가 저장되고 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 하이가 저장되는 조건이 생성되는 경우, 그리고 이 조건에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복된다면, 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 에, 제 1 트랜지스터 (19-1) 의 채널에서 유도되고 제 1 불순물 확산 영역들 (27) 에 트랩되지 않는 전자들 e- (미도시) 을 트랩하는 것이 가능하다.
즉, 제 1 실시형태의 반도체 디바이스 (10) 의 구성과 비교하여, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- (미도시) 을 트랩할 가능성을 개선하는 것이 가능하다.
이렇게 함으로써, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- 이, 그 하부 전극을 로우 상태로 변경함으로써, 그 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 저장된 하이 정보를 파괴하지 않기 때문에, 일방의 인접 셀의 동작 상태가 타방의 셀에서의 저장된 상태를 변경하는 디스터번스 장애의 발생을 정확하게 억제하는 것이 가능하다.
제 1 실시형태의 변형예의 반도체 디바이스 (60) 는 제 1 실시형태의 반도체 디바이스 (10) 와 동일한 효과를 얻을 수 있다.
구체적으로, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 가 종래의 트랜지스터에서보다 더 작은 온 상태에 있을 때 온 전류가 흐르는 채널 영역을 제조하는 것이 가능하기 때문에, 나노스케일의 메모리 셀에서도, 채널 저항을 저감시키고 온 전류를 증가시키는 것이 가능하다.
또한, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 중 일방이 동작할 때 타방의 트랜지스터의 오동작을 야기하는 악영향을 억제하는 것이 가능하기 때문에, 반도체 디바이스 (60) 가 나노스케일이고 게이트 전극들 (22) 이 좁은 배치 피치에 따라 배치되는 경우에도, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 의 독립적인 안정 동작을 야기하는 것이 가능하다.
도 5a 내지 도 18 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스 내에 제공된 메모리 셀 어레이들을 제조하는 프로세스 단계들을 도시한 도면들이다.
도 5a 내지 도 18 을 참조하여 제 1 실시형태에 따른 반도체 디바이스 (10) (구체적으로, 메모리 셀 어레이 (11)) 를 제조하는 방법이 설명될 것이다.
먼저, 도 5a 내지 도 5c 에 도시된 프로세스 단계에서, 반도체 기판 (13) 의 표면 (13a) 상에 패드 산화물막 (65) 이 형성된다. 다음에, 패드 산화물막 (65) 상에는 트렌치-형상의 애퍼처부 (66a) 를 갖는 실리콘 질화물막 (66) 이 형성된다.
실리콘 산화물막 (66) 이 형성될 때, Y 방향으로 소정의 간격을 가지고, 도 5a 에 도시한 바와 같이 X 방향으로 소정의 각도 경사진 방향 (제 2 방향) 에서 밴드 형상으로 연장된 복수의 애퍼처부들 (66a) 이 형성된다.
애퍼처부들 (66a) 은 제 1 엘리먼트 분리 트렌치 (51) 의 형성 영역에 대응하는 패드 산화물막 (65) 의 상부면을 노출하도록 형성된다. 애퍼처부들 (66a) 은 실리콘 질화물막 (66) 상에 패터닝된 포토레지스트 (미도시) 를 형성하고, 포토레지스트를 마스크로서 이용하는 이방성 에칭에 의해 실리콘 질화물막 (66) 을 에칭함으로써 형성된다. 애퍼처부들 (66a) 을 형성한 후에는 포토레지스트가 제거된다.
다음에, 이방성 에칭 (구체적으로, 건식 에칭) 은 반도체 기판 (13) 을 에칭하기 위해, 그리고 제 2 방향으로 연장된 제 1 엘리먼트 분리 트렌치들 (51) 을 형성하기 위해 애퍼처부들 (66a) 을 갖는 실리콘 질화물막 (66) 을 마스크로서 이용하여 행해진다.
제 1 엘리먼트 분리 트렌치 (51) 의 폭 W1 은 예를 들어 43nm 일 수 있다. 제 1 엘리먼트 분리 트렌치 (51) 의 깊이 (D1) (반도체 기판 (13) 의 표면 (13a) 에 레퍼런싱된 깊이) 는 예를 들어 250nm 일 수 있다.
다음으로, 도 6a 내지 도 6c에 나타낸 프로세스 단계에서, 제 1 엘리먼트 분리 트렌치 (51) 를 매립하는 제 1 엘리먼트 분리 절연막 (52) 이 형성된다.
구체적으로, 제 1 엘리먼트 분리 트렌치 (51) 는 HDP (고밀도 플라즈마) CVD 에 의해 형성되는 실리콘 산화물막 (silicon oxide film; SiO2 막) 으로 또는 SOG (스핀 온 글래스) 방법을 이용한 코팅에 의해 형성되는 실리콘 산화물막 (SiO2 막) 으로 매립된다.
그 후, 실리콘 질화물막 (silicon nitride film; 66) 의 상부면 위에 성막된 (deposited) 된 실리콘 산화물막 (SiO2 막) 을 제거하기 위해 CMP (화학적 기계적 폴리싱) 가 행해지고, 이로써 실리콘 산화물막 (SiO2 막) 으로 이루어진 제 1 엘리먼트 분리 절연막 (52) 을 제 1 엘리먼트 분리 트렌치 (51) 안에 형성한다.
이렇게 함으로써, 제 1 엘리먼트 분리 트렌치 (51) 및 제 1 엘리먼트 분리 절연막 (52) 로 이루어지고 제 2 방향으로 연장되는 밴드 형상의 액티브 영역 (16) 을 파티션하는 제 1 엘리먼트 분리 영역 (14) 이 형성된다.
다음으로, 도 7a 내지 도 7c에 나타낸 프로세스 단계에서, 도 6a 내지 도 6c에 나타낸 실리콘 질화물막 (66) 이 제거되고, 그 후 패드 (pad) 산화물막 (65) 이 제거된다. 구체적으로, 고온의 인산이 실리콘 질화물막 (66) 을 제거하는데 사용되고, 그 후 HF (플루오르화 수소) 에칭액이 패드 산화물막 (65) 을 제거하는데 사용된다. 이렇게 함으로써, 밴드 형상의 액티브 영역 (16) 이 노출된다.
다음으로, 제 1 엘리먼트 분리 절연막 (52) 중, 반도체 기판 (13) 의 표면 (13a) 으로부터 돌출한 부분은, 제 1 엘리먼트 분리 절연막 (52) 의 상부면 (52a) 을 반도체 기판 (13) 의 표면 (13a) 과 동일한 평면이 되게 하기 위해 제거된다. 반도체 기판 (13) 의 표면 (13a) 로부터 돌출된 제 1 엘리먼트 분리 절연막 (52) 은 예를 들어 습식 에칭에 의해 제거된다.
다음으로, 도 8a 내지 도 8c에 나타낸 프로세스에서, 트렌치 형상의 애퍼처부 (26A) 를 갖는 마스크 절연막 (26) 이, 도 7a 내지 도 7c에 나타낸, 반도체 기판 (13) 의 표면 (13a) 및 제 1 엘리먼트 분리 절연막 (52) 의 상부면 (52a) 상에 형성된다.
구체적으로, 마스크 절연막 (26) 은, 반도체 기판 (13) 의 표면 (13a) 및 제 1 엘리먼트 분리 절연막 (52) 의 상부면 (52a) (마스크 절연막 (26) 을 위한 기재 (base material)) 을 커버하는 실리콘 질화물막을 형성한 후, 실리콘 질화물막 상으로 패터닝된 포토레지스트를 형성 (미도시) 함으로써 형성되며, 애퍼처부 (26A) 이 포토레지스트를 마스크로서 이용하여 이방성 (anisotropic) 에칭에 의해 프로세싱된다.
이것이 행해질 때, Y 방향 (제 1 방향) 으로 연장되는 복수의 애퍼처부들 (26A) 이 형성되며, 이들은 X 방향에 대하여 규정된 간격에 의해 이격되어 있다 (도 6a를 참조). 애퍼처부들 (26A) 은 제 2 엘리먼트 분리 트렌치들 (54) 의 형성 영역들에 대응하여 반도체 기판 (13) 의 표면 (13a) 을 노출하도록 또한 형성된다. 포토레지스트 (미도시) 는 애퍼처부들 (26A) 을 형성한 후 제거된다.
다음으로, 반도체 기판 (13) 을 에칭하기 위해 그리고 제 1 방향으로 연장되는 제 2 엘리먼트 분리 트렌치들 (54) 을 형성하기 위해 애퍼처부들 (26A) 을 갖는 마스크 절연막 (26) 을 마스크로서 이용하여 이방성 에칭 (구체적으로, 건식 에칭) 이 행해진다.
제 2 엘리먼트 분리 트렌치 (54) 의 깊이 (D2) (반도체 기판 (13) 의 표면 (13a) 에 참조되는 깊이) 는 예를 들어 250 nm로 될 수 있다.
다음으로, 제 2 엘리먼트 분리 트렌치 (54) 를 매립하는 제 2 엘리먼트 분리 절연막 (55) 이 형성된다.
구체적으로, 제 2 엘리먼트 분리 트렌치 (54) 는 HDP CVD에 의해 형성되는 실리콘 산화물막 (SiO2 막) 으로 또는 SOG 방법을 이용한 코팅에 의해 형성되는 실리콘 산화물막 (SiO2 막) 으로 매립된다.
다음으로, 마스크 절연막 (26) 의 상부면 (26a) 위에 성막된 절연막을 제거하기 위해 CMP가 행해지고, 이로써 실리콘 산화물막 (SiO2 막) 으로 이루어지고 또한 마스크 절연막 (26) 의 상부면 (26a) 과 동일한 평면으로 되는 상부면 (55a) 를 갖는 제 2 엘리먼트 분리 절연막 (55) 을 제 2 엘리먼트 분리 트렌치 (54) 에서 형성한다.
이렇게 함으로써, 제 2 엘리먼트 분리 트렌치 (54) 및 제 2 엘리먼트 분리 절연막들 (55) 로 이루어지고 복수의 엘리먼트 형성 영역들 (R) 안으로 도 7a 내지 도 7c에서 나타낸 밴드 형상 액티브 영역 (16) 을 파티션하는 제 2 엘리먼트 분리 영역들 (17) 이 형성된다.
이렇게 함으로써, 반도체 기판 (13) 상에 형성된 제 1 엘리먼트 분리 트렌치 (51) 및 제 1 엘리먼트 분리 트렌치들 (51) 을 매립하는 제 1 엘리먼트 분리 절연막 (52) 으로 이루어지고 밴드 형상 액티브 영역들 (16) 을 파티션하는 제 1 엘리먼트 분리 영역들 (14) 을 형성한 후, 반도체 기판 (13) 에 형성된 제 2 엘리먼트 분리 트렌치들 (54) 및 제 2 엘리먼트 분리 트렌치들 (54) 을 매립하는 제 2 엘리먼트 분리 절연막 (55) 으로 이루어지고 복수의 엘리먼트 형성 영역들 (R) 을 파티션하는 제 2 엘리먼트 분리 영역들 (17) 이 형성되며, 이렇게 함으로써, 네가티브 전위가 인가되는 더미 게이트 전극 (미도시) 에 복수의 엘리먼트 형성 영역들 (R) 을 파티션하기 위해 제 2 엘리먼트 분리 트렌치 (54) 에서 게이트 절연막 (21) 을 개재하는 것이 제공되는 경우에 비해, 더미 게이트 전극의 전위에 의한 제 1 트랜지스터 및 제 2 트랜지스터 (19-1 및 19-2) 상에 악영향이 없기 때문에, 제 1 트랜지스터 및 제 2 트랜지스터 (19-1 및 19-2) (도 2 참조) 를 턴 온 (turn on) 하는 것이 용이할 뿐만 아니라, 메모리 셀 어레이 (11) 의 데이터 유지 특성들을 개선하는 것이 가능하다.
다음으로, 도 9a 내지 도 9c에서 나타낸 프로세스 단계에서, Y 방향으로 연장되는 2 개의 트렌치 형상 애퍼처부 (26B) 가 제 2 엘리먼트 분리 영역들 (17) 사이에 위치된 마스크 절연막 (26) 에서 형성된다.
이것이 행해질 때, 애퍼처부들 (26B) 은, 게이트 전극 트렌치 (18) 를 위한 형성 영역에 대응하여 반도체 기판 (13) 의 표면 (13a) 을 노출하도록 형성된다.
애퍼처부 (26B) 은 마스크 절연막 (26) 상에 패터닝된 포토레지스트 (미도시) 를 형성하는 반면에, 마스크 절연막 (26) 은 마스크로서 포토레지스트를 이용하여 이방성 에칭 (구체적으로, 건식 에칭) 에 의해 에칭된다. 포토레지스트는 애퍼처부 (26B) 을 형성한 후에 제거된다.
다음으로, 반도체 기판 (13) 을 에칭하기 위해 그리고 바닥면 (18c) 및 대향하는 제 1 측면과 제 2 측면 (18a 및 18b) 을 갖는 2 개의 제 2 게이트 전극 트렌치들 (18) 을 형성하기 위해 애퍼처부들 (26B) 을 갖는 마스크 절연막 (26) 을 마스크로서 이용하여 이방성 에칭 (구체적으로, 건식 에칭) 이 행해진다.
이것이 행해질 때, 2 개의 게이트 전극 트렌치들 (18) 은 제 2 측면들 (18b) 이 반도체 기판 (13) (구체적으로, 제 3 불순물 확산 영역 (29) 이 형성된 반도체 기판 (13) 의 일부) 을 통해 대향되도록 형성된다. 게이트 전극 트렌치 (18) 의 깊이 (D3) (반도체 기판 (13) 의 표면 (13a) 에서 레퍼런싱되는 깊이) 는 제 1 엘리먼트 분리 트렌치 (51) 및 제 2 엘리먼트 분리 트렌치 (54) 의 깊이 (D1 및 D2) 보다 얕도록 형성된다.
제 1 엘리먼트 분리 트렌치 (51) 및 제 2 엘리먼트 분리 트렌치 (54) 의 깊이들 (D1 및 D2) 이 250 nm일 때, 게이트 전극 트렌치 (18) 의 깊이 (D3) 는 예를 들어 150 nm로 될 수 있다.
다음으로, 도 10a 내지 도 10c에서 나타낸 프로세스 단계에서, 선택적 이온 주입이 게이트 전극 트렌치들 (18) 의 바닥면 (18c) 으로 행해지고, 10 keV의 에너지 및 1 × 1013 atoms/cm2 의 도즈 (dose) 의 조건들 하에서, n 타입 불순물 (반도체 기판 (13) 인 p 타입 실리콘 기판과 차이가 나는 도전 타입 불순물) 인 비소 (As) 를 주입하여 (introduce), 이로써 게이트 전극 트렌치들 (18) 의 바닥 부분들에 제 1 불순물 확산 영역들 (27) 을 형성한다.
이렇게 함으로써, 제 1 불순물 확산 영역들 (27) 이 게이트 전극 트렌치들 (18) 의 바닥면들 (18c) 및 게이트 전극 트렌치들 (18) 의 바닥 부분들에 대응하는 제 1 및 제 2 측면들 (18a 및 18b) 의 일부들을 커버하도록 형성된다.
제 1 불순물 확산 영역들 (27) 은 그 깊이가 제 1 및 제 2 엘리먼트 분리 영역들 (14 및 17) 의 깊이들보다 더 얕도록 형성된다.
게이트 전극 트렌치 (18) 의 제 1 및 제 2 측면들 (18a 및 18b) 로의 비소 (As) 의 주입을 억제하는 견지에서는, 도 10a 내지 도 10c에 나타낸 프로세스 단계에서 비소 (As) 를 주입하는 것 대신에, 게이트 절연막 (21) 을 형성한 후, 비소 (As) 가 도 10a 내지 도 10c에서 나타낸 프로세스 단계에서 설명된데로 주입될 수도 있으며 그리하여 각각의 게이트 전극 트렌치들 (18) 의 바닥 부분들에서 제 1 불순물 확산 영역 (27) 을 형성할 수도 있다.
다음으로, 도 11a 내지 도 11c에 나타낸 프로세스 단계에서, 게이트 전극 트렌치들 (18) 의 제 1 및 제 2 측면들 (18a 및 18b) 및 그 바닥면 (18c) 을 커버하는 게이트 절연막 (21) 이 형성된다.
실리콘 산화물막 (SiO2 막) 의 단층, 질화물막 산화물막 (SiON 막), 적층된 실리콘 산화물막 (SiO2 막), 실리콘 산화물막 (SiO2 막) 위의 실리콘 질화물막 (SiN 막) 의 적층막, 또는 등등이 게이트 절연막 (21) 으로서 사용될 수 있다.
실리콘 산화물막 (SiO2 막) 의 단층이 게이트 절연막 (21) 으로서 사용되는 경우, 게이트 절연막 (21) 은 열산화 (thermal oxidation) 에 의해 형성될 수 있다. 이 경우, 게이트 절연막 (21) 의 두께는 예를 들어 6 nm 일 수 있다.
다음으로, 게이트 전극 트렌치들 (18) 의 하부 부분들을 매립하는 게이트 전극들 (22) 은 개재 게이트 절연막들 (21) 을 사이로 하여 형성되어, 그 상부면들 (22a) 이 반도체 기판 (13) 의 표면 (13a) 보다 더 낮다.
구체적으로, 예를 들어 CVD 를 이용하여, 티타늄 질화물막 및 텅스텐막이 연속적으로 적층되어 게이트 전극 트렌치 (18) 를 매립하고, 이어서 티타늄 질화물막 및 텅스텐 막의 전체 표면을 다시 에칭하여, 게이트 전극 트렌치 (18) 의 하부 부분에 티타늄 질화물막 및 텅스텐막을 남겨두고, 이로써 티타늄 질화물막 및 텅스텐막으로 이루어진 게이트 전극들 (22) 을 형성한다. 각각의 게이트 전극들 (22) 은 메모리 셀의 워드 라인을 구성한다.
게이트 전극들 (22) 들의 상부면들 (22a) 을 커버하고 또한 게이트 전극 트렌치들 (18) 을 매립하는 매립 절연막들 (24) 및 트렌치 형상 애퍼처부들 (26B) 이 그 후 형성된다.
구체적으로, HDP CVD 에 의해 형성되는 절연막 (예를 들어, 실리콘 산화 (SiO2) 막) 또는 SOG에 의해 형성되는 코팅 절연막 (예를 들어, 실리콘 산화 (SiO2) 막) 은 게이트 전극 트렌치들 (18) 의 상부 부분 및 애퍼처부들 (26B) 을 매립한다.
다음으로, 마스크 절연막 (26) 의 상부면 (26a) 위에 형성된 절연막을 제거하는데 CMP가 사용된다. 이렇게 함으로써, 게이트 전극 트렌치 (18) 및 애퍼처부 (26B) 를 매립하는 절연막 (예를 들어, 실리콘 산화 (SiO2) 막) 으로 이루어지고 마스크 절연막 (26) 의 상부면 (26a) 에 대하여 동일 평면으로 된 상부면 (24a) 을 갖는 매립 절연막 (24) 이 형성된다.
이렇게 함으로써, 게이트 전극 (22) 을 형성하는 게이트 전극 트렌치 (18) 를 매립하기 위한 매립 절연막 (24) 이 게이트 전극 (22) 의 상부면 (22a) 를 커버하도록 형성되어, 게이트 전극 (22) 은 반도체 기판 (13) 의 표면 (13a) 을 넘어 상부로 돌출하지 않는다.
이렇게 함으로써, 반도체 디바이스 (10) 가 제 1 실시형태에서와 같이 DRAM인 경우, 게이트 전극 (22) 을 형성하는 프로세스 단계보다 더 이후의 후속적인 프로세스 단계들에서의 비트 라인 (34) 및 캐패시터 (48) 의 형성이 용이해지기 때문에, 반도체 디바이스 (10) 는 용이하게 제조될 수 있다.
다음으로, 도 12a 내지 도 12c에서 나타낸 프로세스 단계에서, n 타입 불순물 (반도체 기판 (13) 인 p 타입 실리콘 기판과 차이가 나는 도전 타입 불순물) 인 인 (P) 이, 100 keV의 에너지 및 1 × 1014 atoms/cm2 의 도즈의 조건들 하에서, 도 11a 내지 도 11c에 나타낸 구조의 전체 표면상으로 이온 주입에 의해 주입되어, 이로써 게이트 전극 트렌치 (18) 및 제 2 엘리먼트 분리 영역 (17) 사이에 위치된 반도체 기판 (13) 에서 제 2 불순물 확산 영역들 (28) 을 형성하고 또한 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 반도체 기판 (13) 에서 제 3 불순물 확산 영역들 (29) 의 일부들이 될 불순물 확산 영역 (71) 을 형성한다.
이렇게 함으로써, 제 2 불순물 확산 영역 (28) 이, 게이트 전극 트렌치 (18) 의 제 1 표면 (18a) 측면에 위치된 반도체 기판 (13) 상으로 제 1 측면 (18a) 상에 형성된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하도록, 형성된다.
제 2 불순물 확산 영역 (28) 은, 제 1 측면 (18a) 및 제 2 엘리먼트 분리 트렌치 (54) 에 의해 샌드위치된 반도체 기판 (13) 의 상부면 (13a) 을 포함하도록 그리고 또한 매립 게이트 전극 (22) 의 상부면 (22a) 의 위치보다 높은 위치의 바닥면 (28b) 을 갖도록, 형성된다. 이 단계에서, 마스크 절연막 (26) 의 두께는 예를 들어 50 nm로 될 수 있다.
다음으로, 도 13a 내지 도 13c에서 나타낸 프로세스 단계에서, 매립 절연막들 (24) 사이에 위치된 마스크 절연막 (26) 의 상부면 (26a) 을 노출시키는 트렌치 형상 애퍼처부 (73a) 를 갖는 포토레지스트 (73) 가 매립 절연막 (24) 의 상부면 (24a), 마스크 절연막 (26) 의 상부면 (26a), 및 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 상에 형성된다.
다음으로, 마스크로서 포토레지스트 (73) 를 이용하여, 에칭 (습식 에칭 또는 건식 에칭) 이 애퍼처부 (73a) 로부터 노출되는 마스크 절연막 (26) 을 제거하기 위해 행해진다. 이렇게 함으로써, 불순물 확산 영역 (71) 의 상부면 (71a) 이 노출되며, 또한 불순물 확산 영역 (71) 의 상부면 (71a) 에 대하여 동일 평면인 제 1 엘리먼트 분리 절연막 (52) 의 상부면 (52a) 의 일부가 노출된다.
다음으로, 도 14a 내지 도 14c에서 나타낸 프로세스 단계에서, n 타입 불순물 (반도체 기판 (13) 인 p 타입 실리콘 기판의 타입과 차이가 나는 도전 타입을 갖는 불순물) 인 인 (P) 이, 80 keV의 에너지 및 5 ×1013 atoms/cm2 의 도즈의 조건들하에서, 포토레지스트 (73) 로부터 노출된 불순물 확산 영역 (71) (또는 달리 말하면, 불순물 확산 영역 (71) 이 형성된 반도체 기판 (13)) 으로 선택적인 이온 주입에 의해 행해져 주입되며, 그 후 열처리가 수행되어, 이로써 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 전체 반도체 기판 (13) 에서 제 3 불순물 확산 영역 (29) 을 형성하며, 여기서 제 3 불순물 확산 영역 (29) 은 2 개의 제 1 불순물 확산 영역들 (27) 에 연결되고, 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 의 위치보다 더 얕은 위치에 배치된다.
이렇게 함으로써, 제 3 불순물 확산 영역 (29) 이, 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 상에 형성된 전체 게이트 절연막들 (21) 을 커버하도록 형성되며, 또한 게이트 절연막 (21), 게이트 전극 (22), 매립 절연막 (24), 제 1 불순물 확산 영역 (27), 제 2 불순물 확산 영역 (28), 및 제 3 불순물 확산 영역 (29) 를 갖는 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 가 형성된다.
제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 의 위치보다 얕은 제 3 불순문 확산 영역 (29) 의 바닥 부분 (29A) 의 위치를 형성함으로써, 단차 (56) 가 제 3 불순물 확산 영역 (29) 와 제 1 불순물 확산 영역들 (27) 의 2 개의 바닥 부분들 (27A) 사이에 형성된다.
따라서, 제 1 불순물 확산 영역들 (27) 이 2 개의 게이트 전극 트렌치들 (18) 의 바닥 부분들에 형성되어 서로 인접하도록 배치되고, 2 개의 게이트 전극 트렌치들 (18) 의 제 1 측면들 (18a) 상에 위치된 게이트 절연막들 (21) 의 상부면들 (21A) 을 커버하는 제 2 불순물 확산 영역들 (28) 이 형성되며, 제 3 불순물 확산 영역 (29) 이 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 상에 배치된 전체 게이트 절연막들 (21) 을 커버하도록 제 1 불순물 화산 영역들 (27) 과 연결된다. 이렇게 함으로써, 채널 영역이 제 1 불순물 확산 영역 (27) 과 제 2 불순물 확산 영역 (28) 사이에 위치된 제 1 측면 (18a) 의 단지 일부에 형성된다.
이렇게 함으로써, 채널 영역이 게이트 전극 트렌치의 3 개의 표면들 (2 개의 대향하는 측면들 및 바닥면) 상에 형성된 종래의 반도체 디바이스와 비교하여, 채널 저항을 저감시키는 것이 가능하다. 이것은 충분한 제 1 및 제 제 2 트랜지스터 (19-1 및 19-2) 온 전류를 가능하게 한다.
제 3 불순물 확산 영역 (29) 은, 제 2 측면들 (18b) 에 의해 샌드위치된 반도체 기판 (13) 의 상부면 (13a) 으로부터 게이트 전극 트렌치 (18) 의 바닥면 (18c) 까지에 이르는 전체 부분 상에 형성되어, 채널 영역이 2 개의 게이트 전극 트렌치들 (18) 사이에서 형성되지 않는다.
이렇게 함으로써, 게이트 전극 트렌치 (18) 의 배치 피치가 좁게 되어 있는 경우, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스트 (19-2) 중 하나의 트랜지스터가 동작되도록 할 때, 그 동작 상태가 다른 인접 트랜지스터를 방해하지 않기 때문에, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스트 (19-2) 를 독립하여 동작시키는 것이 가능하다.
또한, 서로 인접이도록 배치된 2 개의 개개의 게이트 전극 트렌치들 (18) 의 바닥 부분들에서 제 1 불순물 확산 영역 (27) 을 형성함으로써, 그리고 또한 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면 (18b) 상에 배치된 전체 게이트 절연막 (21) 을 커버하도록 그리고 제 1 불순물 확산 영역 (27) 에 연결되도록 제 3 불순물 확산 영역 (29) 을 형성함으로써, 제 1 트랜지스터 (19-1) 에 전기적으로 접속된 하부 전극 (57) 에 로우가 저장되며 제 2 트랜지스터 (19-2) 에 전기적으로 접속된 하부 전극 (57) 에서 하이가 저장되는 조건이 생성되는 경우, 그리고 이 조건에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복된다면, 제 1 트랜지스터 (19-1) 의 채널에서 유도되는 전자들 e- (미도시) 이 n 타입 불순물에 의해 구성되는 제 1 불순물 확산 영역 및 제 3 불순물 확산 영역에 트랩되기 때문에, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 의 제 2 확산 영역 (28) (드레인 영역) 에 도달하는 것을 억제하는 것이 가능하다.
이렇게 함으로써, 제 1 트랜지스터들 (19-1) 의 채널에서 유도된 전자들 e- 은 그 하부 전극을 로우 상태로 변경함으로써 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 저장된 하이 정보를 변경하지 않기 때문에, 하나의 인접 셀의 동작 상태가 다른 셀에서의 저장된 상태를 변경하는 디스터번스 장애의 발생을 억제하는 것이 가능하다.
또한, 50 nm 이하인 서로에 인접하도록 배치되는 2 개의 게이트 전극들 (22) 사이의 간격을 갖는 DRAM에서 조차, 상기 언급된 디스터번스 장애의 발생을 억제하는 것이 가능하다.
다음으로, 도 15a 내지 도 15c에 나타낸 프로세스 단계에서, 도 14a 및 도 14b 에 나타낸 포토레지스트 (73) 가 제거된다.
다음으로, 도 16에 나타낸 프로세스 단계에서, 애퍼처부 (32) 로 매립되는 비트 라인 콘택 플러그 (33) 및 비트 라인 콘택 플러그 (33) 상에 배치되고 X 방향으로 연장되는 비트 라인 (34) (도 1 참조) 이 한 번에 형성된다.
구체적으로, 미도시된 폴리실리콘막, 티탄 질화물막, 및 텅스텐막이, 애퍼처부 (32) 를 매립하기 위해 매립 절연막 (24) 의 상부면 (24a) 상에 순차적으로 형성된다 (이번에는, 폴리실리콘막이 애퍼처부 (32) 를 매립하도록 형성된다).
다음으로, 캡 절연막 (36) 을 위한 기재로서 기능할 미도시된 실리콘 질화물막 (SiN 막) 이 미도시된 텅스텐막 상에 형성된다.
그 후, 포토리소그래피가, 실리콘 질화물막 (SiN 막) 상에 비트 라인 (34) 의 형성 영역을 커버하기 위해 포토레지스트 (미도시) 를 형성하는데 사용된다.
다음으로, 포토레지스트를 마스크로서 이용한 이방성 에칭 (구체적으로, 건식 에칭) 에 의해, 실리콘 질화물막 (SiN 막), 텅스텐막, 티타늄 질화물막, 및 폴리실리콘막이 패터닝되며, 이로써 실리콘 질화물막 (SiN 막) 으로 이루어진 캡 절연막 (36), 폴리실리콘막으로 이루어고 제 3 불순물 확산 영역 (29) 의 상부면 (29a) 과 콘택하는 비트 라인 콘택 플러그 (33), 및 비트 라인 콘택 플러그 (33) 상으로 배치되고 폴리실리콘막, 티타늄 질화물막, 및 텅스텐막으로 이루어진 비트 라인 (34) 을 한번에 형성한다.
미도시된 실리콘 질화물막 (SiN 막) 및 실리콘 산화물막 (SiO2 막) 이 비트 라인 (34) 및 캡 절연막 (36) 의 측면을 커버하도록 연속적으로 적층되고, 그 후 실리콘 산화물막 (SiO2 막) 및 실리콘 질화물막 (SiN 막) 의 전체 표면을 다시 에칭함으로써, 캡 절연막 (36) 의 측면 및 비트 라인 (34) 의 측면을 커버하는 측벽막 (37) 이 형성된다.
이렇게 함으로써, 실리콘 질화물막 (SiN 막) 및 실리콘 산화물막 (SiO2 막) 의 순차적인 적층에 의한 측벽막 (37) 의 형성은 실리콘 산화물막 (코팅 절연막) 의 습윤성 (wettability) 을 개선하기 때문에, SOG에 의해 형성되는 코팅 절연막 (구체적으로, 실리콘 산화물막 (SiO2) 막) 이 층간 절연막 (38) 으로서 형성될 때, 실리콘 산화물막 (코팅 절연막) 에서의 보이드 (void) 들의 발생을 억제하는 것이 가능하다.
다음으로, 측벽막 (37) 을 커버하고 캡 절연막 (36) 의 상부면 (36a) 과 동일 평면으로 된 상부면 (38a) 를 갖는 층간 절연막 (38) 이 매립 절연막 (24) 의 상부면 (24a), 마스크 절연막 (26) 의 상부면 (26a), 및 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 상에 형성된다. 이렇게 함으로써, 캡 절연막 (36) 의 상부면 (36a) 이 층간 절연막 (38) 로부터 노출된다.
구체적으로, 측벽막 (37) 이 커버되는 것을 담당하도록, SOG는 매립 절연막 (24) 의 상부면 (24a), 마스크 절연막 (26) 의 상부면 (26a), 및 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 상으로 절연막 (실리콘 산화물막 (SiOs 막) 을 코팅하는데 사용되고, 그 후 열 처리가 실리콘 산화물막 (코팅된 절연막) 을 더욱 밀접하게 팩킹되게 (packed) 하도록 수행된다.
또한, 실리콘 산화물막 (코팅된 절연막) 이 상기 언급된 SOG 를 이용하여 형성될 때, 폴리실라잔 (polysilazane) 을 포함하는 코팅 용액이 사용된다. 상기 언급된 열처리는 바람직하게는 수증기 분위기 (water vapor atmosphere) 내에서 행해진다.
다음으로, 캡 절연막 (36) 의 상부면 (36a) 이 노출될 때까지 CMP가 열처리된 실린콘 산화물막 (코팅된 절연막) 을 폴리싱하는데 사용된다. 이렇게 함으로써, 캡 절연막 (36) 의 상부면 (36a) 과 동일 평면인 상부면 (38a) 을 갖는 층간 절연막 (38) 이 형성된다.
도 13에 나타낸 구조에서는 미도시 되었지만, 상기 언급된 실리콘 산화물막 (코팅된 절연막) 을 폴리싱한 후, CVD가 캡 절연막 (36) 의 상부면 (36a) 및 층간 절연막 (38) 의 상부면 (38a) 을 커버하는 실리콘 산화물막 (SiO2 막) 을 형성하는데 사용될 수도 있다.
다음으로, 도 17에서 나타낸 프로세스 단계에서, SAC (self-aligned contact) 를 이용하여, 층간 절연막 (38), 마스크 절연막 (26), 매립 절연막 (24), 및 게이트 절연막 (21) 이 이등방성으로 에칭되어 (구체적으로, 건식 에칭), 이로써 제 2 불순물 확산 영역 (28) 의 상부면 (28a) 의 일 부분을 노출시키는 콘택 홀 (41) 을 형성한다.
이것이 행해질 때, 건식 에칭은 2 개의 단계들, 즉 실리콘 산화물막 (SiO2 막) 을 선택적으로 에칭하는 단계 및 실리콘 질화물막 (SiN 막) 을 선택적으로 에칭하는 단계로 분리된다.
다음으로, 콘택 홀 (41) 에서, 캐패시터 콘택 플러그 (42) 가 형성되며, 캐패시터 콘택 플러그 (42) 의 상부면 (42a) 은 층간 절연막 (38) 의 상부면 (38a) 에 대하여 동일 평면이며, 또한 캐패시터 콘택 플러그 (42) 의 하부 에지는 제 2 불순물 확산 영역 (28) 의 상부면 (28a) 과 콘택한다.
구체적으로, 미도시된 티타늄 질화물막 및 텅스텐막이, 콘택 홀 (41) 을 매립하도록, CVD를 이용하여 순차적으로 적층되며, 그 후 CMP가 층간 절연막 (38) 의 상부면 (38a) 상에 형성된 원치않는 티타늄 질화물막 및 텅스텐막을 제거하기 위해 폴리싱하는데 사용되어, 이로써 콘택 홀 (41) 내부에 티타늄 질화물막 및 텅스텐막으로 이루어진 캐패시터 콘택 플러그 (42) 를 형성한다.
다음으로, 캐패시터 콘택 플러그 (42) 의 상부면 (42a) 의 일부분과 콘택하는 캐패시터 콘택 패드 (44) 가 층간 절연막 (38) 의 상부면 (38a) 상에 형성된다.
구체적으로, 캐패시터 콘택 패드 (44) 를 위한 기재로서 기능할 메탈막 (미도시) 이, 캡 절연막 (36) 의 상부면 (36a), 캐패시터 콘택 플러그 (42) 의 상부면 (42a), 및 층간 절연막 (38) 의 상부면 (38a) 을 커버하도록 형성된다.
다음으로, 메탈막의 상부면의 캐패시터 콘택 패드의 형성 영역에 대응하는 표면을 커버하기 위해, 포토리소그래피가 포토레지스트 (미도시) 를 형성하는데 사용되며, 그 후 포토레지스트를 마스크로서 이용한 건식 에칭을 함으로써, 포토레지스트로부터 노출되는 원치않는 메탈막이 제거되어, 이로써 메탈막으로 이루어진 캐패시터 콘택 패드 (44) 를 형성한다. 캐패시터 콘택 패드 (44) 를 형성한 후에, 포토레지스트 (미도시) 가 제거된다.
다음으로, 캐패시터 콘택 패드 (44) 를 커버하는 실리콘 질화물막 (46) 이 캡 절역막 (36) 의 상부면 (36a), 캐패시터 콘택 플러그 (42) 의 상부면 (42a), 및 층간 절연막 (38) 의 상부면 (38a) 상에 형성된다.
다음으로, 도 18에서 나타낸 프로세스 단계에서, 미도시된 두꺼운 실리콘 산화물막 (SiO2 막) 이 실리콘 질화물막 (46) 상에 형성된다. 실리콘 산화물막 (SiO2 막) 의 두께는 예를 들어 1500 nm로 될 수 있다.
다음으로, 포토리소그래피가 실리콘 산화물막 (SiO2 막) 상에 패터닝되는 포토레지스트 (미도시) 를 헝성하는데 사용되며, 그 후 포토레지스트를 마스크로서 이용하여 건식 에칭함으로써, 캐패시터 콘택 패드 (44) 상으로 형성되는 실리콘 산화물막 (미도시) 및 실리콘 질화물막 (46) 이 에칭되어, 이로써 캐패시터 콘택 패드 (44) 를 노출시키는 원통 홀 (미도시) 을 형성한다. 그 후 포토레지스트 (미도시) 가 제거된다.
다음으로, 도전막 (예를 들어, 티타늄 질화물막) 이 원통 홀 (미도시) 의 내부면 및 캐패시터 콘택 패드 (44) 의 상부면 상에 형성되어, 이로써 도전막으로 이루어진 왕관 형상의 하부 전극을 형성한다.
다음으로, 실리콘 질화물막 (46) 의 상부면을 노출시키기 위해 습식 에칭이 실리콘 산화물막 (미도시) 을 제거하는데 사용된다. 다음으로, 실리콘 질화물막 (46) 의 상부면 및 하부 전극 (57) 을 커버하는 캐패시터 절연막 (58) 이 형성된다.
다음으로, 상부 전극 (59) 이 캐패시터 절연막 (58) 의 표면을 커버하도록 형성된다. 이것이 행해질 때, 상부 전극 (59) 의 상부면 (59a) 의 위치가 캐패시터 절연막 (58) 의 위치 위에 배치되도록 상부 전극 (59) 이 형성된다. 이렇게 함으로써, 하부 전극 (57), 캐패시터 절연막 (58), 및 상부 전극 (59) 으로 이루어진 캐패시터 (48) 가 각각의 캐패시터 콘택 패드 (44) 상으로 형성된다.
이렇게 함으로써, 제 1 실시형태에 따른 반도체 디바이스 (10) 가 제조된다. 도면상에서는 도시되지 않았지만, 층간 절연막, 비아 (via), 인터커넥트 및 등등이 상부 전극 (59) 의 상부면 (59a) 상에 실제로는 형성되어 있다.
제 1 실시형태의 반도체 디바이스에 따르면, 제 1 불순물 확산 영역 (27) 은 서로에게 인접하도록 배치된 2 개의 게이트 전극 트렌치들 (18) 의 바닥 부분에 위치된 반도체 기판 (13) 상에 형성되며, 제 2 불순물 확산 영역 (28) 은 2 개의 게이트 전극 트렌치들 (18) 의 제 1 측면 (18a) 상에 배치된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하도록 반도체 기판 (13) 상에 형성되며, 그리고 제 3 불순물 확산 영역 (29) 은 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 상에 배치된 전체 게이트 절연막들 (21) 을 커버하도록 및 제 1 불순물 확산 영역 (27) 에 연결되도록 반도체 기판 (13) 상에 형성되어, 이로써 제 1 불순물 확산 영역 (27) 과 제 2 불순물 확산 영역 (28) 사이에 위치되는 반도체 기판 (13) 의 일 부분 (제 1 측면 (18a)) 만에서 채널 영역의 형성을 가능하게 하고, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 사이에 채널 영역의 비형성을 가능하게 한다.
즉, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 가 온 (on) 상태에 있을 때 온 전류가 흐르는 채널 영역을 종래의 트랜지스터에서보다 작게 만드는 것이 가능하다. 이렇게 함으로써, 나노스케일의 메모리 셀에서조차, 채널 저항을 저감시키고 온 전류를 증가시키는 것이 가능하다.
또한, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 중 하나가 동작할 때 다른 트랜지스터의 오동작을 초래하는 악영향을 억제하는 것이 가능하다. 이렇게 함으로써, 반도체 디바이스 (10) 가 나노스케일링되고 게이트 전극 (22) 이 좁은 배치 피치로 배치되는 경우에서조차, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 의 독립적 안정한 동작을 하게 하는 것이 가능하다.
게이트 전극들 (22) 은 개재 게이트 절연막들 (21) 을 사이로 하여 게이트 전극 트렌치들 (18) 의 각각의 하부 부분들을 매립하도록 형성되며, 그 후 게이트 전극 (22) 의 상부면 (22a) 을 커버하는 매립 절연막 (24) 이 각각의 게이트 전극 트렌치들 (18) 을 매립하도록 형성되고, 이 형성에 의해, 반도체 기판 (13) 의 표면 (13a) 위에 게이트 전극 (22) 의 돌출이 없다.
이렇게 함으로써, 반도체 디바이스 (10) 가 제 1 실시형태에서와 같이 DRAM 인 경우에, 게이트 전극 (22) 를 형성하는 프로세스 단계에 후속하는 프로세스 단계들에서 비트 라인 (34) 및 캐패시터 (48) 의 형성이 용이해질 수 있다. 즉, 반도체 디바이스 (10) 가 용이하게 제조된다.
또한, 서로 인접이도록 배치된 2 개의 개개의 게이트 전극 트렌치들 (18) 의 바닥 부분들에서 제 1 불순물 확산 영역 (27) 을 형성함으로써, 그리고 또한 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면 (18b) 상에 배치된 전체 게이트 절연막 (21) 을 커버하도록 그리고 제 1 불순물 확산 영역 (27) 에 연결되도록 제 3 불순물 확산 영역 (29) 을 형성함으로써, 제 1 트랜지스터 (19-1) 에 전기적으로 접속된 하부 전극 (57) 에 로우가 저장되며 제 2 트랜지스터 (19-2) 에 전기적으로 접속된 하부 전극 (57) 에 하이가 저장되는 조건이 생성되는 경우, 그리고 이 조건에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복된다면, 제 1 트랜지스터 (19-1) 의 채널에서 유도되는 전자들 e- (미도시) 이 n 타입 불순물에 의해 구성되는 제 1 불순물 확산 영역 및 제 3 불순물 확산 영역에 트랩되기 때문에, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 의 제 2 확산 영역 (28) (드레인 영역) 에 도달하는 것을 억제하는 것이 가능하다.
이렇게 함으로써, 제 1 트랜지스터들 (19-1) 의 채널에서 유도된 전자들 e- 은 그 하부 전극을 로우 상태로 변경함으로써 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 저장된 하이 정보를 변경하지 않기 때문에, 하나의 인접 셀의 동작 상태가 다른 셀에서의 저장된 상태를 변경하는 디스터번스 장애의 발생을 억제하는 것이 가능하다.
또한, 50 nm 이하인 서로에 인접하도록 배치되는 2 개의 게이트 전극들 (22) 사이의 간격을 갖는 DRAM에서 조차, 상기 언급된 디스터번스 장애의 발생을 억제하는 것이 가능하다.
제 1 실시형태에서, 실리콘 산화물막 (SiO2 막) 이 매립 절연막 (24) 으로서 사용되고 또한 실리콘 질화물막 (SiN 막) 이 마스크 절연막 (26) 으로서 사용되는 경우들이 예들인 것으로서 설명되었지만, 실리콘 질화물막 (SiN 막) 이 매립 절연막 (24) 으로서 사용될 수도 있고 실리콘 산화물막 (SiO2 막) 이 마스크 절연막 (26) 으로서 사용될 수도 있다.
이렇게 함으로써, 도 17 에서 나타낸 프로세스 단계에서, 콘택 홀 (41) 이 형성될 때, 매립 절연막 (24) 으로서 기능할 실리콘 질화물막 (SiN 막) 이 에칭 스토퍼로서 기능하고, 콘택 홀 (41) 은 게이트 전극 (22) 의 상부면 (22a) 을 노출시키지 않기 때문에, 캐패시터 콘택 패드 (44) 및 게이트 전극 (22) 이 콘택 홀 (41) 에서 형성되는 캐패시터 콘택 플러그 (42) 를 통해 전기적으로 접속하는 것을 방지하는 것이 가능하다.
또한, 제 1 실시형태에서, 제 2 불순물 확산 영역 (28) 을 형성할 때 (도 12 참조), 비록 제 3 불순물 확산 영역 (29) 의 일 부분이 될 불순물 확산 영역 (71) 의 형성의 경우가 예로서 설명되고 있지만, 도 12에서 나타낸 프로세스 단계에서, 제 2 불순물 확산 영역 (28) 은 제 2 불순물 확산 영역 (28) 의 형성 영역에 대응하는 반도체 기판 (13) 만으로 n 타입 불순물을 선택적으로 이온 주입함으로써 형성되고, 그 후, 도 13에 나타낸 프로세스 단계에서, 제 3 불순물 확산 영역이 제 3 불순물 확산 영역 (29) 의 형성 영역에 대응하는 반도체 기판 (13) 만으로 n 타입 불순물을 선택적으로 이온 주입함으로써 형성된다.
또한, 제 1 실시형태의 변형 예인 반도체 디바이스 (60) (도 4 참조) 는, 도 14에서 이미 설명된 프로세스 단계에서, 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 을 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 보다 반도체 기판 (13) 의 배면 (13b) 을 향하여 더 멀리 돌출되게 하여 형성하는 것, 및 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 과 제 3 불순물 확산 영역 (29) 의 바닥 (29A) 사이에 단차 (62) 를 형성하는 것을 제외하고는, 제 1 실시형태의 반도체 디바이스 (10) 를 제조하는 방법과 동일한 방식으로 제조될 수 있다.
제 2 실시형태:
도 19는 도 1에서 라인 A-A의 방향을 따르는 횡단면에 대응하는, 본 발명의 제 2 실시형태에 따른 반도체 디바이스에서 제공되는 메모리 셀 어레이의 횡단면도이다.
도 19에서, DRAM이 제 2 실시형태에 따른 반도체 디바이스 (80) 의 예로서 주어지며, 도 19에서는, 도 1에 나타낸 X 방향으로 실제로 연장하는 비트 라인 (34) 이 개략적인 형태로 나타나 있다. 또한, 도 2에 나타낸 제 1 실시형태의 반도체 디바이스 (10) 에서의 구성 엘리먼트들과 동일한 도 19에서의 구성 엘리먼트들은 동일한 참조 심볼들로 할당되며 이에 대한 설명들은 여기서 생략된다.
도 19를 참조하면, 제 2 실시형태에 따른 반도체 디바이스 (80) 는, 제 1 실시형태의 반도체 디바이스 (10) 에서 제공되는 메모리 셀 어레이 (11) 대신에, 반도체 디바이스 (10) 과 동일한 그 구성의 다른 양태들인 메모리 셀 어레이 (81) 를 갖는다.
메모리 셀 어레이 (81) 는, 제 1 실시형태에 대하여 설명된 메모리 셀 어레이 (11) 에서 제공되는 제 2 엘리먼트 분리 영역 (17) 을 갖는다기보다는, 메모리 셀 어레이 (11) 에서와 동일한 그 구성의 다른 양태들인 제 2 엘리먼트 분리 영역 (82) 을 갖는다.
제 2 엘리먼트 분리 영역 (82) 은 제 2 엘리먼트 분리 트렌치 (54), 제 2 엘리먼트 분리 절연막 (55), 게이트 절연막 (21), 더미 게이트 전극 (85), 및 매립 절연막 (24) 에 의해 구성된다.
제 2 엘리먼트 분리 절연막 (55) 은 제 2 엘리먼트 분리 트렌치 (54) 의 하부 부분을 매립하도록 제공된다. 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 은 게이트 전극 트렌치 (18) 의 바닥면 (18c) 에 대하여 실질적으로 동일 평면이도록 된다.
게이트 절연막 (21) 은 제 2 엘리먼트 분리 트렌치 (54) 의 상부 측면 및 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 을 커버하도록 제공된다.
더미 게이트 전극 (85) 은 게이트 절연막 (21) 사이에 개재한 상태에서, 제 2 엘리먼트 분리 절연막 (55) 위에 위치된 제 2 엘리먼트 분리 트렌치 (54) 에서 제공된다. 더미 게이트 전극 (85) 는 게이트 전극 (22) 와 동일한 구조를 갖는다.
구체적으로, 더미 게이트 전극 (85) 은 예를 들어 티타늄 질화물막 및 텅스텐막의 연속적인 적층의 적층된 구조를 갖도록 될 수 있다. 더미 게이트 전극 (85) 의 상부면 (85a) 은 게이트 전극 (22) 의 상부면 (22a) 에 대하여 실질적으로 동일 평면이도록 될 수 있다. 더미 게이트 전극 (85) 는 게이트 전극 (22) 에 대해 독립적으로 구동되는 전극이다.
매립 절연막 (24) 는, 개재 게이트 절연막 (21) 사이로 하여 더미 게이트 전극 (85) 위에 위치된 제 2 엘리먼트 분리 트렌치 (54) 를 매립하도록 및 또한 애퍼처부 (26A) 를 매립하도록 제공된다.
이렇게 함으로써, 매립 절연막 (24) 은 더미 게이트 전극 (85) 의 상부면 (85a) 을 커버하고 반도체 기판 (13) 의 표면 (13a) 로부터 돌출된다.
매립 절연막 (24) 의 상부면 (24a) 은 평평한 표면으로 되고, 마스크 절연막 (26) 의 상부면 (26a) 에 대하여 실질적으로 동일 평면으로 된다.
제 2 실시형태의 반도체 디바이스에 따르면, 게이트 전극 (22) 으로부터 독립적으로 변경되는 전위를 가질 수 있는 더미 게이트 전극 (85) 을 제공함으써, 엘리먼트 형성 영역 (R) 에서 형성되는 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 및 상기 언급된 엘리먼트 형성 영역 (R) 에 인접하는 위치에 배치되는 엘리먼트 형성 영역 (R) 에 형성되는 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 를, 제 2 방향으로 분리되는 제 2 엘리먼트 분리 영역들 (17) 의 구성의 일부로서 채용하여, 제 2 불순물 확산 영역 (28) 과 더미 게이트 전극 (85) 사이에서의 전위에서의 차이를 저감시키는 것 및 접합 누설 전류를 저감시키는 것이 가능하다.
이렇게 함으로써, 반도체 디바이스 (80) 가 DRAM인 경우, DRAM 저장 특성들을 개선하는 것이 가능하다.
상기에서 언급된 바와 같이 구성되는 제 2 실시형태의 반도체 디바이스 (80) 는 제 1 실시형태의 반도체 디바이스 (10) 의 효과와 동일한 효과를 달성할 수 있다.
구체적으로, 게이트 전극 트렌치들 (18) 의 배치 피치가 좁게 되어 있는 경우, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스트 (19-2) 중 하나의 트랜지스터를 동작시킬 때, 그 동작 상태가 다른 인접 트랜지스터를 방해하지 않기 때문에, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스트 (19-2) 를 독립적으로 동작시키는 것이 가능하며, 하나의 인접 셀의 동작 상태가 다른 셀에서의 저장된 상태를 변경하는 디스터번스 장애의 발생을 억제하는 것이 가능하다.
도 20은 본 발명의 제 2 실시형태의 변형 예인 반도체 디바이스에서 제공되는 메모리 셀 어레이의 총체적인 구성을 나타내는 횡단면도이다. 도 20에 나타낸 횡단면은 도 19에 나타낸 메모리 셀 어레이의 횡단면에 대응한다. 도 20에서, 도 19에서 나타낸 제 2 실시형태의 반도체 디바이스 (80) 에서와 동일한 구성 부분들은 동일한 참조 심볼들이 할당된다. 도 20에서, DRAM은 제 2 실시형태의 변형 예인 반도체 디바이스 (90) 의 예로서 주어진다.
도 20을 참조하면, 제 2 실시형태의 변형 예인 반도체 디바이스 (90) 에서 제공되는 메모리 셀 어레이 (91) 는, 이미 설명된 제 2 실시형태의 반도체 디바이스 (80) 의 메모리 셀 어레이 (81) 에서 제공되는 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 이 반도체 기판 (13) 의 배면 (13b) 을 향해 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 으로부터 더 멀리 돌출하도록 하여 이로써 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 과 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 사이에 단차 (62) 를 제공하는 것을 제외하고는, 메모리 셀 어레이 (81) 와 동일하게 구성되어 있다.
제 2 실시형태의 변형 예의 반도체 디바이스에 따르면, 제 1 불순물 확산 영역 (27) 에 연결되고 반도체 기판 (13) 의 배면 (13b) 측을 향해 제 1 불순물 확산 영역 (27) 의 바닥 부분 (27A) 으로부터 돌출하는 제 3 불순물 확산 영역 (29) 을 가짐으로써, 제 1 트랜지스터 (19-1) 에 전기적으로 접속되는 하부 전극 (57) 에 로우가 저장되고 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 하이가 저장되는 조건이 생성되는 때, 그리고 이 조건에서 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복된다면, 제 1 트랜지스터 (19-1) 의 채널에서 유도되고 제 1 불순물 확산 영역 (27) 에 의해 트랩되지 않는 전자들 e- (미도시) 이 제 3 불순물 확산 영역 (29) 의 바닥 부분 (29A) 에서 트랩될 수 있다.
즉, 제 1 실시형태의 반도체 디바이스 (10) 의 구성과 비교하여; 제 1 트랜지스터 (19-1) 의 채널에서 유도되는 전자들 e- (미도시) 을 트랩할 가능성을 개선하는 것이 가능하다.
이렇게 함으로써, 제 1 트랜지스터 (19-1) 의 채널에서 유도된 전자들 e- 이, 그 하부 전극을 로우 상태로 변경함으로써 그 제 2 트랜지스터 (19-2) 에 전기적으로 접속되는 하부 전극 (57) 에 저장된 하이 정보를 파괴하지 않기 때문에, 하나의 인접 셀의 동작 상태가 다른 셀에서의 저장된 상태를 변경하는 디스터번스 장애의 발생을 정확하게 억제하는 것이 가능하다.
제 2 실시형태의 변형 예인 반도체 디바이스 (90) 는 제 2 실시형태의 반도체 디바이스 (80) 와 동일한 효과를 달성할 수 있다.
구체적으로, 게이트 전극 (22) 으로부터 독립적으로 변경되는 그 전위를 가질 수 있는 더미 게이트 전극 (85) 을 제 2 엘리먼트 분리 영역 (17) 의 구성의 일부로서 제공함으로써, 제 2 불순물 확산 영역 (28) 과 더미 게이트 전극 (85) 사이의 전위에서의 차이를 저감시키고, 접합 누설 전류를 저감시키어, 이로써 반도체 디바이스 (80) 가 DRAM인 경우에서의 DRAM 저장 특성들을 개선하는 것이 가능하다.
제 2 실시형태의 변형 예의 상기 언급된 반도체 디바이스 (90) 는 제 1 실시형태의 반도체 디바이스 (10) 와 동일한 효과를 달성할 수 있다.
구체적으로, 게이트 전극 트렌치 (18) 의 배치 피치가 좁게 되어 있는 경우에, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 중의 트랜지스터들 중 하나가 동작될 때, 그 동작 상태가 다른 것을 방해하지 않기 때문에, 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 를 독립적으로 동작시키는 것이 가능하다.
도 21a 내지 도 21c, 도 22a 내지 도 22c, 도 23a 내지 도 23c, 및 도 24는, 본 발명의 제 2 실시형태에 따른, 반도체 디바이스에서 제공되는 메모리 셀 어레이를 제조하는 프로세스 단계들을 나타내는 도면들이다.
도 21a, 도 22a, 및 도 23a에서 나타낸 라인들 A-A는 도 1에서 나타낸 라인 A-A에 대응한다. 도 24는 도 19에서 나타낸 반도체 디바이스 (80) 의 횡단면에 대응하는 횡단면도이다.
제 2 실시형태의 반도체 디바이스 (80) (구체적으로, 메모리 셀 어레이 (81))를 제조하는 방법은, 도 21a 내지 도 21c, 도 22a 내지 도 22c, 도 23a 내지 도 23c, 및 도 24를 주로 참조하여 설명될 것이다.
우선, 제 1 실시형태에 대하여 설명된 도 5a 내지 도 5c로부터의 프로세스 단계들에서 도 9a 내지 도 9c까지의 프로세스 단계들과 동일한 프로세싱을 수행함으로써, 도 9a 내지 도 9c에서 나타낸 구조와 유사한 구조가 형성된다 (구체적으로, 참조 심볼 (17) (제 2 엘리먼트 분리 영역 (17)) 의 엘리먼트가 제거된 도 9a 및 도 9b에서 나타낸 구조).
다음으로, 도 21a 내지 도 21c에서 나타낸 프로세스 단계에서, 다시 에칭한 후 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 은, 도 9b에서 나타낸 제 2 엘리먼트 분리 절연막 (55) 을 선택적으로 다시 에칭함으로써, 게이트 전극 트렌치 (18) 의 바닥면 (18c) 에 대하여 실질적으로 동일 평면으로 된다. 이렇게 함으로써, 게이트 전극 트렌치 (18) 의 하부 부분을 매립하는 제 2 엘리먼트 절연 분리 절연막 (55) 이 형성된다.
반도체 기판 (13) 의 표면 (13a) 에 레퍼런싱된, 다시 에칭한 후 제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 의 깊이 (D4) 는 게이트 전극 트렌치 (18) 의 깊이 (D3) 와 실질적으로 동등하다.
다음으로, 도 22a 내지 도 22c에서 나타낸 프로세스 단계에서, 포토레지스트 (미도시) 는 제 2 엘리먼트 분리 트렌치 (54) 를 매립하도록 형성되어, n 타입 이온 주입이 제 2 엘리먼트 분리 트렌치 (54) 의 최상 (top) 부분에서 노출되는 반도체 기판 (13) 에 행해지지 않는다.
다음으로, 제 1 실시형태에 대하여 설명된 도 10a 내지 도 10c에서 나타낸 프로세스 단계와 유사한 방법을 이용하여, 제 1 불순물 확산 영역 (27) 이 각각의 게이트 전극 트렌치들 (18) 의 바닥 부분에서 형성되고, 그 후 포토레지스트 (미도시) 가 제거된다.
다음으로, 도 23a 내지 도 23c에서 나타낸 프로세스 단계에서, 게이트 절연막 (21) 이, 각각의 게이트 전극 트렌치 (18) 의 제 1 및 제 2 측면들 (18a 및 18c) 및 바닥면 (18c), 및 (제 2 엘리먼트 분리 절연막 (55) 의 상부면 (55a) 을 포함하는) 제 2 엘리먼트 분리 트렌치 (54) 의 최상 내부면을 커버하도록 형성된다.
다음으로, 게이트 전극 (22) 및 더미 게이트 전극 (85) 을 위한 기재로서 기능할 도전막이 게이트 절연막 (21) 에 형성된 게이트 전극 트렌치 (18) 및 제 2 엘리먼트 분리 트렌치 (54) 를 매립하도록 형성되며, 그 후, 상부면들 (22a 및 85a) 이 반도체 기판 (13) 의 표면 (13a) 보다 낮도록 도전막을 다시 에칭함으로써, 게이트 전극 트렌치 (18) 에 배치된 게이트 전극 (22) 및 제 2 엘리먼트 분리 트렌치 (54) 에 배치된 더미 게이트 전극 (85) 이 한번에 형성된다.
티타늄 질화물막 및 텅스텐막 의 연속적인 적층에 의해 형성되는 TiN/W 적층막은 예를 들어 게이트 전극 (22) 및 더미 게이트 전극 (85) 를 위한 기재로서 기능하는 도전막으로서 사용될 수 있다. 각각의 게이트 전극들 (22) 은 메모리 셀의 워드 라인을 구성한다.
다음으로, 게이트 전극 (22) 의 상부면 (22a) 및 더미 게이트 전극 (85) 의 상부면 (85a) 을 커버하고, 게이트 전극 트렌치 (18), 제 2 엘리먼트 분리 트렌치 (54), 및 트렌치 형상 애퍼처부들 (26A 및 26B) 를 또한 매립하는 매립 절연막 (24) 이 형성된다.
구체적으로, 게이트 전극 트렌치 (18) 의 최상 부분, 제 2 엘리먼트 분리 트렌치 (54) 의 최상 부분, 및 애퍼처부들 (26A 및 26B) 은, HDP CVD에 의해 형성되는 절연막 (예를 들어, 실리콘 산화물막 (SiO2 막)) 또는 SOG 방법을 이용한 코팅에 의해 형성되는 절연막 (예를 들어, 실리콘 산화물막 (SiO2 막)) 으로 매립된다.
다음으로, 마스크 절연막 (26) 의 상부면 (26a) 의 위에 성막된 절연막이 CMP를 이용하여 제거된다. 이렇게 함으로써, 게이트 전극 트렌치 (18), 제 2 엘리먼트 분리 트렌치 (54), 및 애퍼처부들 (26A 및 26B) 을 매립하고, 마스크 절연막 (26) 의 상부면 (26a) 에 대하여 실질적으로 동일 평면으로 되는 상부면 (24a) 을 또한 갖는 절연막 (예를 들어, 실리콘 산화물막 (SiO2 막)) 에 의해 구성되는 매립 절연막 (24) 이 형성된다.
다음으로, 도 24에서 나타낸 바와 같이, 메모리 셀 어레이 (81) 를 갖는 제 2 실시형태의 반도체 디바이스 (80) 는, 제 1 실시형태에 대하여 설명된 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16, 도 17, 및 도 18에서 나타낸 프로세싱 단계들을 순차적으로 수행함으로써 형성된다.
제 2 실시형태의 반도체 디바이스를 제조하는 방법에 따르면, 엘리먼트 형성 영역 (R) 에서 형성되는 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 및 상기 언급된 엘리먼트 형성 영역 (R) 에 인접하는 위치에 배치되는 엘리먼트 형성 영역 (R) 에 형성되는 제 1 트랜지스터 (19-1) 및 제 2 트랜지스터 (19-2) 를, 제 2 방향으로 분리되는 제 2 엘리먼트 분리 영역들 (17) 의 구성의 일부로서 하여, 게이트 전극 (22) 에 대하여 독립적으로 변경될 수 있는 전위를 갖는 더미 게이트 전극 (85) 을 형성함으써, 제 2 불순물 확산 영역 (28) 과 더미 게이트 전극 (85) 사이에서의 전위에서의 차이를 저감시키는 것 및 접합 누설 전류를 저감시키는 것이 가능하다.
이렇게 함으로써, 반도체 디바이스 (80) 가 DRAM인 경우 DRAM 저장 특성들을 개선하는 것이 가능하다.
이렇게 함으로써, 상기 언급된 제 2 실시형태의 반도체 디바이스 (80) 를 제조하는 방법은 제 1 실시형태의 반도체 디바이스 (10) 를 제조하는 방법과 동일한 효과를 달성할 수 있다.
본 발명의 바람직한 실시형태들이 상기에서 상세히 설명되었지만, 본 발명은 특정 실시형태들에 한정되지 않으며, 청구항들에서 설명되는 본 발명의 사상 내에서 여러 변형들 및 변경들이 가능하다.
도 25에서, 도 1에 나타낸 구조에서와 동일한 구성 엘리먼트들은 동일한 참조 심볼들이 할당된다.
제 1 실시형태 및 제 2 실시형태에 대하여 설명된 반도체 디바이스들 (10, 60, 80, 및 90) 은 도 25에서 나타낸 액티브 영역들 (16) 및 비트 라인들 (34) 의 지그 재그 형상의 레이아웃에 또한 적용될 수 있다.
본 실시형태들은 반도체 디바이스에 및 반도체 디바이스를 제조하는 방법에 적용될 수 있다.
여기서 사용되는 바와 같이, 다음의 방향을 나타내는 용어 "향하여, 배후로, 위에, 아래로, 수직인, 수평인, 밑에, 및 횡단하는" 뿐만 아니라 임의의 다른 유사한 방향을 나타내는 용어들이 본 실시형태들에 구비되는 장치의 그들 방향들을 나타낸다. 따라서, 본 실시형태를 설명하는데 활용되는 바와 같은 이들 용어들은 본 실시형태에 구비되는 장치에 상대적으로 해석되어야 한다.
또한, 특정 피처 (feature) 들, 구조들, 또는 특성들은 하나 이상의 실시형태들에서 임의의 적합한 방식으로 조합될 수도 있다.
여기서 사용되는 바와 같은 "실질적으로", "약", 및 "대략"과 같은 정도의 용어들은, 최종 결과가 상당히 변경되지 않도록 하는 변형된 항의 편차의 합리적 양을 의미한다. 예를 들어, 이들 용어들은, 이 편차가 변형시키는 단어의 의미를 무효화하지 않는다면 변형된 항의 적어도 ±5 퍼센트의 편차를 포함하는 것으로서 해석될 수 있다.
본 발명이 상기의 실시형태들에 한정되는 것이 아니고, 본 발명의 범위 및 사상을 일탈함 없이 변형되고 변경될 수도 있다는 것은 명백하다.

Claims (20)

  1. 반도체 디바이스로서,
    서로에 대향하는 제 1 측면 및 제 2 측면을 갖는 제 1 게이트 홈 (groove) 을 갖는 반도체 기판;
    상기 제 1 게이트 홈 바로 밑의 제 1 확산 영역;
    상기 제 1 게이트 홈의 상기 제 1 측면의 상부 부분을 커버하는, 상기 반도체 기판에서의 제 2 확산 영역; 및
    상기 제 1 게이트 홈의 상기 제 2 측면을 커버하고, 상기 제 1 확산 영역에 결합되며, 상기 제 1 게이트 홈의 바닥보다 더 깊은 바닥을 가지는, 상기 반도체 기판에서의 제 3 확산 영역을 포함하며,
    상기 제 3 확산 영역의 바닥이 상기 제 1 확산 영역의 바닥과 레벨에서 차이가 나는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 확산 영역의 바닥은 상기 제 3 확산 영역의 바닥보다 더 깊은, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 확산 영역의 바닥은 상기 제 3 확산 영역의 바닥보다 더 얕은, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 확산 영역은 상기 제 1 홈의 상기 제 1 측면의 하부 부분을 따라 연장되는 제 1 측면 확산 부분을 포함하며, 상기 제 1 측면 확산 부분은 상기 제 2 확산 영역과 분리된, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 홈의 내부면들을 커버하는 제 1 게이트 절연체;
    상기 제 1 게이트 홈의 하부 부분에 및 상기 제 1 게이트 절연체 상의 제 1 게이트 전극; 및
    상기 제 1 게이트 홈 위로 (over) 위치되는, 상기 제 1 게이트 홈의 상부 부분에서의 제 1 매립 절연체를 더 포함하는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 제 2 게이트 홈을 가지며,
    상기 제 3 확산 영역은 상기 제 1 게이트 홈과 상기 제 2 게이트 홈 사이에 배치되는, 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 2 게이트 홈 바로 밑의 제 4 확산 영역; 및
    상기 제 2 게이트 홈의 제 1 측면의 상부 부분을 커버하는, 상기 반도체 기판에서의 제 5 확산 영역을 더 포함하고,
    상기 제 3 확산 영역은 상기 제 2 게이트 홈의 제 2 측면을 커버하고,
    상기 제 3 확산 영역은 상기 제 4 확산 영역에 결합되며,
    상기 제 3 확산 영역의 바닥은 상기 제 2 게이트 홈의 바닥보다 더 깊고,
    상기 제 3 확산 영역의 바닥은 제 4 확산 영역의 바닥과 레벨에서 차이가 나는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 4 확산 영역의 바닥은 상기 제 3 확산 영역의 바닥보다 더 깊은, 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 제 4 확산 영역의 바닥은 상기 제 3 확산 영역의 바닥보다 더 얕은, 반도체 디바이스.
  10. 제 7 항에 있어서,
    상기 제 4 확산 영역은 상기 제 2 게이트 홈의 상기 제 1 측면의 하부 부분을 따라 연장되는 제 2 측면 확산 부분을 포함하고,
    상기 제 2 측면 확산 부분은 상기 제 5 확산 영역으로부터 분리되는, 반도체 디바이스.
  11. 제 6 항에 있어서,
    상기 제 2 게이트 홈의 내부면들을 커버하는 제 2 게이트 절연체;
    상기 제 2 게이트 홈의 하부 부분에 및 상기 제 2 게이트 절연체 상의 제 2 게이트 전극; 및
    상기 제 2 게이트 홈 위로 (over) 위치되는, 상기 제 2 게이트 홈의 상부 부분에서의 제 2 매립 절연체를 더 포함하는, 반도체 디바이스.
  12. 제 1 항에 있어서,
    액티브 (active) 영역을 정의하는, 상기 반도체 기판에서의 제 1 격리 (isolation) 영역; 및
    상기 액티브 영역에서 디바이스 형성 영역을 정의하는, 상기 반도체 기판에서의 제 2 격리 영역을 더 포함하는, 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 제 1 확산 영역 및 상기 제 3 확산 영역의 바닥들은 제 1 격리 영역 및 제 2 격리 영역의 바닥들보다 더 얕은, 반도체 디바이스.
  14. 제 1 항에 있어서,
    제 1 격리 영역 및 제 2 격리 영역은 상기 반도체 기판에서의 제 1 격리 홈 및 제 2 격리 홈에 매립되는 절연체를 포함하는, 반도체 디바이스.
  15. 제 1 항에 있어서,
    제 1 격리 영역 및 제 2 격리 영역은,
    상기 반도체 기판에서의 제 1 격리 홈 및 제 2 격리 홈의 하부 부분들에 매립되는 절연체;
    상기 제 1 격리 홈 및 상기 제 2 격리 홈의 상부 부분들의 내부면들을 커버하는 절연층; 및
    상기 제 1 격리 홈 및 상기 제 2 격리 홈의 상부 부분들에 매립되는, 상기 절연층 상의 도전체를 포함하는, 반도체 디바이스.
  16. 제 1 항에 있어서,
    상기 제 3 확산 영역에 결합되는 비트 라인;
    상기 제 2 확산 영역에 결합되는 콘택 플러그; 및
    상기 콘택 플러그에 결합되는 캐패시터를 더 포함하는, 반도체 디바이스.
  17. 반도체 디바이스로서,
    제 1 게이트 홈 (groove) 및 제 2 게이트 홈을 갖는 반도체 기판으로서, 상기 제 1 게이트 홈은 서로에 대향하는 제 1 측면 및 제 2 측면을 가지고, 상기 제 2 게이트 홈은 서로에 대향하는 제 3 측면 및 제 4 측면을 가지는, 상기 반도체 기판;
    상기 반도체 기판의 액티브 (active) 영역을 정의하는 제 1 격리 (isolation) 영역들;
    상기 액티브 영역에서 디바이스 형성 영역을 정의하는 제 2 격리 영역들;
    상기 제 1 게이트 홈 바로 밑의 제 1 확산 영역;
    상기 제 2 게이트 홈 바로 밑의 제 2 확산 영역;
    상기 제 1 게이트 홈의 상기 제 1 측면의 상부 부분을 커버하는, 상기 반도체 기판에서의 제 3 확산 영역;
    상기 제 2 게이트 홈의 상기 제 1 측면의 상부 부분을 커버하는, 상기 반도체 기판에서의 제 4 확산 영역;
    상기 제 1 게이트 홈과 상기 제 2 게이트 홈 사이에 배치되고, 상기 제 1 게이트 홈 및 상기 제 2 게이트 홈의 상기 제 2 측면들을 커버하고, 상기 제 1 확산 영역 및 상기 제 2 확산 영역에 결합되며, 상기 제 1 게이트 홈 및 상기 제 2 게이트 홈의 바닥들보다 더 깊은 바닥을 갖는, 상기 반도체 기판에서의 제 5 확산 영역을 포함하며,
    상기 제 5 확산 영역의 바닥이 상기 제 1 확산 영역 및 상기 제 2 확산 영역의 바닥들과 레벨에서 차이가 나는, 반도체 디바이스.
  18. 반도체 디바이스로서,
    서로에 대향하는 제 1 측면과 제 2 측면을 가지는 제 1 게이트 홈을 가지는 반도체 기판;
    상기 제 1 게이트 홈의 상기 제 1 측면의 상부 부분을 커버하는, 상기 반도체 기판에서의 제 1 확산 영역;
    적어도 상기 제 1 게이트 홈의 상기 제 2 측면 및 바닥을 커버하는, 상기 반도체 기판에서의 제 2 확산 영역; 및
    상기 제 1 게이트 홈의 상기 제 1 측면을 따라 그리고 상기 제 1 확산 영역과 상기 제 2 확산 영역 사이에서 연장되는 채널 영역을 포함하는, 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 제 2 확산 영역은 상기 제 1 게이트 홈의 상기 제 1 측면의 하부 부분을 따라 연장되는 제 1 측면 확산 부분을 포함하고,
    상기 제 1 측면 확산 부분은 상기 제 2 확산 영역으로부터 분리되는, 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 반도체 기판은 서로에 대향하는 제 3 측면 및 제 4 측면을 가지는 제 2 게이트 홈을 가지며,
    상기 제 2 확산 영역은 상기 제 1 게이트 홈과 제 2 게이트 홈 사이에 배치되며,
    상기 제 2 확산 영역은 상기 제 2 게이트 홈의 상기 제 2 측면 및 바닥을 커버하는, 반도체 디바이스.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077185A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置の製造方法、半導体装置及びデータ処理システム
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
US8741781B2 (en) * 2012-06-21 2014-06-03 Micron Technology, Inc. Methods of forming semiconductor constructions
JP2014022388A (ja) * 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US20160086956A1 (en) * 2013-04-30 2016-03-24 Ps5 Luxco S.A.R.L. Semiconductor device and method for manufacturing semiconductor device
KR102046987B1 (ko) 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
US8999805B1 (en) * 2013-10-05 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced gate length
US9704871B2 (en) 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
JP2016066775A (ja) 2014-09-18 2016-04-28 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
CN105609406B (zh) 2014-11-19 2018-09-28 株式会社日立国际电气 半导体器件的制造方法、衬底处理装置、气体供给系统
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
TWI560853B (en) * 2015-09-15 2016-12-01 Inotera Memories Inc Cell contact structure
CN106653754B (zh) * 2015-11-03 2019-09-17 华邦电子股份有限公司 动态随机存取存储器
CN108305876A (zh) * 2017-01-11 2018-07-20 联华电子股份有限公司 半导体元件与其制作方法
US10580778B2 (en) * 2018-07-18 2020-03-03 Nanya Technology Corporation Dynamic random access memory structure and method for preparing the same
US10636902B2 (en) 2018-09-13 2020-04-28 Ptek Technology Co., Ltd. Multiple gated power MOSFET device
JP7331720B2 (ja) * 2020-02-06 2023-08-23 三菱電機株式会社 半導体装置
CN114496929B (zh) * 2020-11-12 2023-10-31 长鑫存储技术有限公司 具有埋入式位线的半导体装置及其制备方法
CN113035871B (zh) * 2021-03-04 2022-04-26 长鑫存储技术有限公司 半导体结构及其制造方法
US20240079326A1 (en) * 2022-09-06 2024-03-07 International Business Machines Corporation Buried metal signal rail for memory arrays
CN116546815B (zh) * 2023-06-21 2023-11-24 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US20010003367A1 (en) * 1998-06-12 2001-06-14 Fwu-Iuan Hshieh Trenched dmos device with low gate charges
JP4406535B2 (ja) * 2003-01-14 2010-01-27 新電元工業株式会社 ショットキーダイオード付きトランジスタ
KR100549950B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
US6974743B2 (en) * 2004-02-02 2005-12-13 Infineon Technologies Ag Method of making encapsulated spacers in vertical pass gate DRAM and damascene logic gates
KR100593443B1 (ko) * 2004-02-11 2006-06-28 삼성전자주식회사 트랜지스터들 및 그 제조방법들
KR100593445B1 (ko) * 2004-02-13 2006-06-28 삼성전자주식회사 채널부 홀들 사이에 채널 영역을 갖는 트랜지스터들 및 그제조방법들
KR100549010B1 (ko) * 2004-06-17 2006-02-02 삼성전자주식회사 채널부 홀의 일 측벽에 채널 영역을 갖는 트랜지스터의형성방법들
KR100593447B1 (ko) * 2004-09-09 2006-06-28 삼성전자주식회사 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는디램들 및 그 형성방법들
JP2006339476A (ja) 2005-06-03 2006-12-14 Elpida Memory Inc 半導体装置及びその製造方法
JP4773169B2 (ja) 2005-09-14 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
JP5694625B2 (ja) * 2006-04-13 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
KR100691018B1 (ko) 2006-04-18 2007-03-09 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자 및 그의 제조방법
KR101079202B1 (ko) * 2009-04-09 2011-11-03 주식회사 하이닉스반도체 리세스게이트를 구비하는 반도체 장치 및 그 제조방법
KR101142335B1 (ko) 2009-06-15 2012-05-17 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
JP2011040421A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置およびその製造方法
JP2011054629A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置及びその製造方法
JP2011060825A (ja) * 2009-09-07 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2012039077A (ja) * 2010-07-15 2012-02-23 Elpida Memory Inc 半導体装置及びその製造方法
JP2012134439A (ja) * 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法

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