CN105609406B - 半导体器件的制造方法、衬底处理装置、气体供给系统 - Google Patents

半导体器件的制造方法、衬底处理装置、气体供给系统 Download PDF

Info

Publication number
CN105609406B
CN105609406B CN201510707965.9A CN201510707965A CN105609406B CN 105609406 B CN105609406 B CN 105609406B CN 201510707965 A CN201510707965 A CN 201510707965A CN 105609406 B CN105609406 B CN 105609406B
Authority
CN
China
Prior art keywords
gas
silicon
processing
films
silicon fiml
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510707965.9A
Other languages
English (en)
Other versions
CN105609406A (zh
Inventor
森谷敦
中矶直春
渡桥由悟
村上孝太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
INTERNATIONAL ELECTRIC CO Ltd
Original Assignee
Hitachi Kokusai Electric Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2015185891A external-priority patent/JP6100854B2/ja
Application filed by Hitachi Kokusai Electric Inc filed Critical Hitachi Kokusai Electric Inc
Publication of CN105609406A publication Critical patent/CN105609406A/zh
Application granted granted Critical
Publication of CN105609406B publication Critical patent/CN105609406B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4408—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber by purging residual gases from the reaction chamber or gas lines
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/46—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for heating the substrate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C30B25/165—Controlling or regulating the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

本发明涉及半导体器件的制造方法、衬底处理装置、气体供给系统、立体闪存、动态随机存储器及半导体器件。本发明的课题在于在表面的至少一部分露出有绝缘膜的衬底上形成Si膜时，提高所形成的Si膜的膜质。本发明的技术手段为具有：衬底，由单晶硅构成；绝缘膜，形成于衬底的表面；第一硅膜，通过在单晶硅上以单晶硅为基底进行同质外延生长而形成；和第二硅膜，形成于绝缘膜上，且晶体结构与第一硅膜不同。

Description

半导体器件的制造方法、衬底处理装置、气体供给系统
技术领域
本发明涉及半导体器件的制造方法、衬底处理装置、气体供给系统、立体闪存、动态随机存储器(dynamic random access memory)及半导体器件。
背景技术
作为半导体器件(装置)的制造工序的一个工序，有时进行下述成膜处理，即，在表面的至少一部分露出有绝缘膜的衬底上形成硅膜(Si膜)。
发明内容
本发明的目的在于提供一种在表面的至少一部分露出有绝缘膜的衬底上形成Si膜时、能够提高所形成的Si膜的膜质的技术。
根据本发明的一方案，提供一种技术，具有：
衬底，由单晶硅构成；
绝缘膜，形成于所述衬底的表面；
第一硅膜，通过在所述单晶硅上以所述单晶硅为基底进行同质外延生长而形成；和
第二硅膜，形成于所述绝缘膜上，且晶体结构与所述第一硅膜不同。
根据本发明，能够提高在露出有单晶Si和绝缘膜的衬底上所形成的Si膜的膜质。
附图说明
[图1]是本发明的一实施方式中优选使用的衬底处理装置的纵型处理炉的结构简图，是用纵截面图来表示处理炉部分的图。
[图2]是本发明的一实施方式中优选使用的衬底处理装置的纵型处理炉的结构简图，是用图1的A－A线截面图来表示处理炉部分的图。
[图3]是本发明的一实施方式中优选使用的衬底处理装置的控制器的结构简图，是用框图来表示控制器的控制系统的图。
[图4]是表示本发明的一实施方式的成膜顺序中的气体供给时机的图。
[图5](a)表示并行形成晶种步骤开始前的晶片的表面结构，(b)表示并行形成晶种步骤进行中且DCS气体供给后的晶片的表面结构，(c)表示并行形成晶种步骤进行中且DS气体供给后的晶片的表面结构，(d)表示并行形成晶种步骤结束后的晶片的表面结构，(e)表示CVD成膜步骤进行中的晶片的表面结构，(f)表示CVD成膜步骤结束后的晶片的表面结构，(g)表示退火步骤结束后的晶片的表面结构。
[图6]是表示本发明的一实施方式的成膜顺序中的气体供给时机的变形例1的图。
[图7]是表示本发明的一实施方式的成膜顺序中的气体供给时机的变形例2的图。
[图8]是表示本发明的一实施方式的成膜顺序中的气体供给时机的变形例3的图。
[图9]是表示本发明的一实施方式的成膜顺序中的气体供给时机的变形例4的图。
[图10]是表示本发明的一实施方式的成膜顺序中的气体供给时机的变形例5的图。
[图11]是表示本发明的一实施方式的成膜顺序中的气体供给时机的变形例6的图。
[图12](a)表示处理对象的晶片的表面结构例1，(b)表示处理对象的晶片的表面结构例2，(c)表示处理对象的晶片的表面结构例3，(d)表示处理对象的晶片的表面结构例4。
[图13](a)是表示形成Si膜时实施了并行形成晶种处理的样品1的表面的截面结构的TEM图像，(b)是表示形成Si膜时未实施并行形成晶种处理的样品2的表面的截面结构的TEM图像。
[图14](a)是本发明的其他实施方式中优选使用的衬底处理装置的处理炉的结构简图，是用纵截面图来表示处理炉部分的图，(b)是本发明的其他实施方式中优选使用的衬底处理装置的处理炉的结构简图，是用纵截面图来表示处理炉部分的图。
[图15](a)表示动态随机存储器(DRAM)的制造工序的一个工序，(b)表示DRAM的制造工序的一个工序，(c)表示DRAM的制造工序的一个工序，(d)表示DRAM的制造工序的一个工序，(e)表示DRAM的制造工序的一个工序，(f)表示DRAM的制造工序的一个工序，(g)表示DRAM的制造工序的一个工序，(h)表示DRAM的制造工序的一个工序。
[图16](a)表示DRAM的制造工序的一个工序，(b)表示DRAM的制造工序的一个工序，(c)表示DRAM的制造工序的一个工序，(d)表示DRAM的制造工序的一个工序，(e)表示DRAM的制造工序的一个工序，(f)表示DRAM的制造工序的一个工序，(g)表示DRAM的制造工序的一个工序。
[图17](a)表示立体NAND型闪存(3D NAND)的制造工序的一个工序，(b)表示3DNAND的制造工序的一个工序，(c)表示3D NAND的制造工序的一个工序，(d)表示3D NAND的制造工序的一个工序，(e)表示3D NAND的制造工序的一个工序，(f)表示3D NAND的制造工序的一个工序，(g)表示3D NAND的制造工序的一个工序，(h)表示3D NAND的制造工序的一个工序。
符号说明
121 控制器(控制部)
200 晶片(衬底)
200a 绝缘膜
200e 第一硅膜
200g 第二硅膜
201 处理室
202 处理炉
203 反应管
207 加热器
231 排气管
232a～232e 气体供给管
具体实施方式
＜本发明的一实施方式＞
以下，针对本发明的一实施方式，使用图1～图3进行说明。
(1)衬底处理装置的结构
如图1所示，处理炉202具有作为加热手段(加热机构)的加热器207。加热器207为圆筒形状，通过被作为保持板的加热器底座(未图示)支承而被垂直地安装。如后文所述，加热器207也作为通过热使气体活化(激发)的活化机构(激发部)发挥功能。
在加热器207的内侧以与加热器207呈同心圆状的方式配置有构成反应容器(处理容器)的反应管203。反应管203例如由石英(SiO2)或碳化硅(SiC)等耐热性材料形成，并形成上端闭塞、下端开口的圆筒形状。在反应管203的筒中空部形成有处理室201。处理室201以下述方式构成：通过后述晶舟217，能够以水平姿势、且以在垂直方向上排列多层的状态收纳作为衬底的晶片200。
在处理室201内，以贯穿反应管203的下部侧壁的方式设置有喷嘴249a、249b。喷嘴249a、249b例如由石英或SiC等耐热性材料形成。气体供给管232a、232b分别与喷嘴249a、249b连接。气体供给管232c与气体供给管232b连接。如上所述，在反应管203上设置有2个喷嘴249a、249b和3个气体供给管232a～232c，从而能够向处理室201内供给多种气体。
但是，本实施方式的处理炉202并不限定于上述方式。例如，可以在反应管203的下方设置支承反应管203的金属制集流管，以贯穿集流管的侧壁的方式设置各喷嘴。这种情况下，可以在集流管上进一步设置后述的排气管231。这种情况下，也可以不将排气管231设置于集流管，而是将其设置在反应管203的下部。如上所述，可以使处理炉202的炉口部为金属制，在该金属制的炉口部安装喷嘴等。
在气体供给管232a～232c上，从上游方向开始依序分别设置有作为流量控制器(流量控制部)的质量流量控制器(MFC)241a～241c及作为开闭阀的阀243a～243c。在比气体供给管232a、232b的阀243a、243b更靠近下游一侧，分别连接有供给非活性气体的气体供给管232d、232e。在气体供给管232d、232e上，从上游方向开始依序分别设置有作为流量控制器(流量控制部)的MFC241d、241e及作为开闭阀的阀243d、243e。
在气体供给管232a、232b的前端部分别连接有喷嘴249a、249b。如图2所示，喷嘴249a、249b以沿着反应管203的内壁的下部至上部、朝向晶片200的排列方向上方竖立的方式，被分别设置于反应管203的内壁和晶片200之间的俯视下呈圆环状的空间。也就是说，喷嘴249a、249b以沿着晶片排列区域的方式被分别设置于排列有晶片200的晶片排列区域的侧方的、水平包围晶片排列区域的区域。也就是说，喷嘴249a、249b分别以在向处理室201内搬入的晶片200的端部(周缘部)的侧方与晶片200的表面(平整面)垂直的方式进行设置。喷嘴249a、249b分别构成为L字型的长径喷嘴，它们的各水平部以贯穿反应管203的下部侧壁的方式进行设置，它们的各垂直部以至少从晶片排列区域的一端侧朝向另一端侧竖立的方式进行设置。在喷嘴249a、249b的侧面分别设置有供给气体的气体供给孔250a、250b。气体供给孔250a、250b分别朝向反应管203的中心进行开口，能够向晶片200供给气体。在从反应管203的下部到上部的范围内设置有多个气体供给孔250a、250b，它们分别具有相同的开口面积，而且以相同的开口节距进行设置。
如上所述，在本实施方式中，经由喷嘴249a、249b来搬送气体,所述喷嘴249a、249b被配置在由反应管203的侧壁的内壁和排列于反应管203内的多片晶片200的端部(周缘部)所定义的俯视下呈圆环状的纵长空间内、即圆筒状的空间内。并且，在晶片200的附近才从分别开口于喷嘴249a、249b的气体供给孔250a、250b向反应管203内喷出气体。并且，使反应管203内的气体的主要流向为与晶片200的表面平行的方向、即水平方向。通过形成这样的构成，能对各晶片200均匀地供给气体，能够提高形成于各晶片200上的薄膜的膜厚均匀性。在晶片200的表面上流动的气体、即反应后的残存气体朝向排气口、即后述的排气管231的方向流动。但是，该残存气体的流向可根据排气口的位置而适当确定，不限于垂直方向。
作为第一处理气体的包含硅(Si)和卤素的气体、即卤代硅烷原料气体，从气体供给管232a经由MFC241a、阀243a、喷嘴249a被供给至处理室201内。
所谓卤代硅烷原料气体，是指气态的卤代硅烷原料，例如，通过将常温常压下为液态的卤代硅烷原料气化而得的气体、常温常压下为气态的卤代硅烷原料等。所谓卤代硅烷原料，是指具有卤素基团的硅烷原料。卤素基团包括氯基、氟基、溴基、碘基等。也就是说，卤素基团包括氯(Cl)、氟(F)、溴(Br)、碘(I)等卤素。也可认为卤代硅烷原料是卤代物的一种。在本说明书中使用术语“原料”时，有时指“液态原料”，有时指“气态原料(原料气体)”，或有时指上述两者。
作为第一处理气体，例如可使用包含Si及Cl的卤代硅烷原料气体、即包含氯代硅烷(硅的氯化物)的氯硅烷原料气体。作为氯硅烷原料气体，例如可使用1分子中(分子结构中)包含1个Si原子、2个Cl原子和2个氢(H)原子的二氯硅烷(SiH2Cl2、简称：DCS)气体。
此外，作为掺杂气体的包含添加在最终形成的Si膜中的杂质(掺杂剂)的气体，从气体供给管232a经由MFC241a、阀243a、喷嘴249a被供给至处理室201内。作为掺杂气体，可使用包含III族元素及V族元素中任一种元素的气体，例如可使用1分子中包含1个磷(P)原子和3个H原子的磷化氢(PH3、简称：PH)气体。
作为第二处理气体的包含Si且不含卤素的硅烷原料气体，从气体供给管232b经由MFC241b、阀243b、喷嘴249b被供给至处理室201内。作为第二处理气体，可使用包含氢化硅烷(氢化硅)、即硅的氢化物的氢化硅烷原料气体，例如可使用1分子中包含2个Si原子和6个H原子且不含卤素的乙硅烷(Si2H6，简称：DS)气体。
作为第三处理气体的包含Si的硅烷原料气体，从气体供给管232c经由MFC241c、阀243c、气体供给管232b、喷嘴249b被供给至处理室201内。作为第三处理气体，可使用包含氢化硅烷(氢化硅)、即硅的氢化物的氢化硅烷原料气体，例如可使用1分子中包含1个Si原子和4个H原子且不含卤素的甲硅烷(SiH4，简称：MS)气体。
作为非活性气体，例如氮气(N2)，从供给管232d、232e分别经由MFC241d、241e、阀243d、243e、气体供给管232a、232b、喷嘴249a、249b被供给至处理室201内。
在从气体供给管232a供给第一处理气体的情况下，第一处理气体供给系统主要由气体供给管232a、MFC241a、阀243a构成。在第一处理气体供给系统中可以包括喷嘴249a。也可以将第一处理气体供给系统称为第一原料气体供给系统或第一原料供给系统。从气体供给管232a供给卤代硅烷原料气体时，也可以将第一处理气体供给系统称为卤代硅烷原料气体供给系统或卤代硅烷原料供给系统。
在从气体供给管232a供给掺杂气体的情况下，掺杂气体供给系统主要由气体供给管232a、MFC241a、阀243a构成。在掺杂气体供给系统中可以包括喷嘴249a。也可以将掺杂气体供给系统称为掺杂剂供给系统。
在从气体供给管232b供给第二处理气体的情况下，第二处理气体供给系统主要由气体供给管232b、MFC241b、阀243b构成。在第二处理气体供给系统中可以包括喷嘴249b。也可以将第二处理气体供给系统称为第二原料气体供给系统或第二原料供给系统。从气体供给管232b供给氢化硅烷原料气体时，也可以将第二处理气体供给系统称为氢化硅烷原料气体供给系统或氢化硅烷原料供给系统。
在从气体供给管232c供给第三处理气体的情况下，第三处理气体供给系统主要由气体供给管232c、MFC241c、阀243c构成。在第三处理气体供给系统中可以包括比气体供给管232b的与气体供给管232c的连接部更靠下游一侧、喷嘴249b。也可以将第三处理气体供给系统称为第三原料气体供给系统第三原料供给系统。从气体供给管232c供给氢化硅烷原料气体时，也可以将第三处理气体供给系统称为氢化硅烷原料气体供给系统或氢化硅烷原料供给系统。
也可以将第一～第三处理气体供给系统中的任一者或所有气体供给系统称为处理气体供给系统或成膜气体供给系统。在成膜气体供给系统(处理气体供给系统)中也可以包括掺杂气体供给系统。
此外，非活性气体供给系统主要由气体供给管232d、232e、MFC241d、241e、阀243d、243e构成。也可以将非活性气体供给系统称为吹扫气体供给系统、稀释气体供给系统或载气供给系统。
上述各种气体供给系统中的任一者或所有气体供给系统可以构成为集成有阀243a～243e、MFC241a～241e等而成的集成型气体供给系统248。集成型气体供给系统248以下述方式构成：分别与气体供给管232a～232e连接，并通过后述的控制器121来控制各种气体向气体供给管232a～232e内的供给动作，即，阀243a～243e的开闭动作、利用MFC241a～241e进行的流量调节动作等。集成型气体供给系统248构成为一体型或分离型集成单元，并以下述方式构成：能够相对于气体供给管232a～232e等以集成单元单位的形式进行拆装，能够以集成单元单位的形式进行气体供给系统的维护、交换、增设等。也可以将上述各种气体供给系统分别称为气体供给单元、气体供给系统、气体供给部。
在反应管203中设置有将处理室201内的气氛排出的排气管231。在排气管231上，经由作为检测处理室201内压力的压力检测器(压力检测部)的压力传感器245及作为压力调节器(压力调节部)的APC(Auto Pressure Controller)阀244，连接有作为真空排气装置的真空泵246。APC阀244为以下述方式构成的阀，即，通过在使真空泵246工作的状态下将阀开闭，能够对处理室201内进行真空排气及停止真空排气，进而，通过在使真空泵246工作的状态下基于由压力传感器245检测到的压力信息来调节阀开度，能够调节处理室201内的压力。排气系统主要由排气管231、APC阀244、压力传感器245构成。在排气系统中也可以包括真空泵246。
在反应管203的下方设置有作为炉口盖体(能够将反应管203的下端开口气密地闭塞)的密封盖219。密封盖219以从垂直方向下侧抵接于反应管203的下端的方式构成。密封盖219例如由SUS等金属形成，形成为圆盘状。在密封盖219的上面设置有作为密封部件(与反应管203的下端抵接)的O型环220。在与密封盖219的处理室201相反一侧设置有使后述晶舟217旋转的旋转机构267。旋转机构267的旋转轴255贯穿密封盖219并与晶舟217连接。旋转机构267以使晶舟217旋转从而使晶片200旋转的方式构成。密封盖219以下述方式构成：通过作为升降机构(垂直地设置于反应管203的外部)的晶舟升降机115而在垂直方向上进行升降。晶舟升降机115以下述方式构成：通过使密封盖219升降，能够将晶舟217搬入处理室201内及搬出处理室201外。也就是说，晶舟升降机115以晶舟217、即将晶片200搬送于处理室201内外的搬送装置(搬送机构)的形式构成。
作为衬底支承具的晶舟217以下述方式构成：使多片(例如25～200片)晶片200以水平姿势且以彼此中心对齐的状态在垂直方向上排列，将其呈多层地进行支承，即，使晶片200隔开间隔地排列。晶舟217例如由石英、SiC等耐热性材料形成。在晶舟217的下部，以水平姿势呈多层地支承有由例如石英、SiC等耐热性材料形成的隔热板218。通过这样的构成，来自加热器207的热不易传递到密封盖219侧。但是，本实施方式不限于上述方式。例如，可以在晶舟217的下部不设置隔热板218，而设置以筒状部件(由石英、SiC等耐热性材料形成)的形式构成的隔热筒。
在反应管203内设置有作为温度检测器的温度传感器263。基于由温度传感器263检测到的温度信息来调节向加热器207的通电情况，由此使处理室201内的温度成为所希望的温度分布。温度传感器263与喷嘴249a、249b同样地构成为L字型，并以沿着反应管203的内壁的方式进行设置。
如图3所示，作为控制部(控制手段)的控制器121以具有CPU(Central ProcessingUnit)121a、RAM(Random Access Memory)121b、存储装置121c、I/O端口121d的计算机的形式构成。RAM121b、存储装置121c、I/O端口121d以经由内部总线121e与CPU121a进行数据交换的方式构成。控制器121连接有例如以触摸面板等的形式构成的输入输出装置122。
存储装置121c例如由闪存、HDD(Hard Disk Drive)等构成。在存储装置121c内，以可读取的方式存储有：控制衬底处理装置的动作的控制程序、记载有后述衬底处理的步骤、条件等的工艺制程等。工艺制程是以使控制器121执行后述衬底处理工序的各步骤、并能获得规定结果的方式组合得到的，其作为程序发挥作用。以下，将该工艺制程、控制程序等统一简称为程序。另外，将工艺制程也称为制程。在本说明书中使用术语“程序”时，有时仅单独包含工艺制程，有时仅单独包含控制程序，或者有时包含上述两者。RAM121b以存储区域(工作区)的形式构成，该存储区域暂时保持通过CPU121a读取的程序、数据等。
I/O端口121d与上述MFC241a～241e、阀243a～243e、压力传感器245、APC阀244、真空泵246、加热器207、温度传感器263、旋转机构267、晶舟升降机115等连接。
CPU121a构成为：从存储装置121c读取并执行控制程序，并且根据来自输入输出装置122的操作命令的输入等从存储装置121c读取制程。CPU121a构成为：按照读取的制程的内容，对利用MFC241a～241e进行的各种气体的流量调节动作、阀243a～243e的开闭动作、基于APC阀244的开闭动作及压力传感器245并利用APC阀244进行的压力调节动作、真空泵246的起动及停止、基于温度传感器263进行的加热器207的温度调节动作、利用旋转机构267进行的晶舟217的旋转及旋转速度调节动作、利用晶舟升降机115进行的晶舟217的升降动作等进行控制。
可以通过将存储于外部存储装置(例如磁带、软盘、硬盘等磁盘；CD、DVD等光盘；MO等光磁盘；USB存储器、存储卡等半导体存储器)123的上述程序安装在计算机中来构成控制器121。存储装置121c、外部存储装置123以计算机可读取的记录介质的形式构成。以下，也将它们统一简称为记录介质。本说明书中使用称为记录介质的词语时，有时仅单独包含存储装置121c、有时仅单独包含外部存储装置123、或有时包含上述两者。需要说明的是，程序向计算机的提供可以不使用外部存储装置123，而使用互联网、专用线路等通信手段。
(2)衬底处理工序
作为半导体器件(装置)的制造工序的一个工序，对使用上述衬底处理装置在衬底上形成Si膜、进而对该Si膜进行热处理的顺序例，使用图4、图5(a)～图5(g)进行说明。在以下说明中，构成衬底处理装置的各部分的动作由控制器121控制。
在图4所示的成膜顺序中，通过进行下述步骤，从而使第一Si膜200e在单晶Si上同质外延生长，并且使晶体结构与第一Si膜200e不同的第二Si膜200g在绝缘膜200a上生长，所述步骤为：将对作为衬底(表面露出有单晶Si和绝缘膜200a)的晶片200供给作为第一处理气体的DCS气体的步骤1、和对晶片200供给作为第二处理气体的DS气体的步骤2交替进行的步骤(并行形成晶种步骤)；和对晶片200供给作为第三处理气体的MS气体的步骤(CVD成膜步骤)。也就是说，在图4所示的成膜顺序中，通过使用3种硅烷原料气体(三个Si源)，从而在单晶Si上形成层合结构(层合膜)，所述层合结构(层合膜)通过在第一Si膜200e上形成有第二Si膜200g而成。以下，也将该层合膜简称为Si膜。
之后，进行下述步骤(退火步骤)，即，通过对在第一Si膜200e上形成有第二Si膜200g而成的Si膜进行热处理(退火)，从而使第二Si膜200g中与第一Si膜200e(同质外延Si膜)接触的部分同质外延化。
在本说明书中，为了方便起见，有时也如下所示表示上述成膜顺序。此外，有时也将退火称为ANL。
在本说明书中使用术语“晶片”时，有时指“晶片本身”，有时指“由晶片和形成于其表面的规定层、膜等得到的层合体(集合体)”，也就是说，有时包括形成于表面的规定层或膜等在内地称为晶片。此外，在本说明书中使用术语“晶片的表面”时，有时指“晶片本身的表面(露出面)”，有时指“形成于晶片上的规定层或膜等的表面、即作为层合体的晶片的最外表面”。
因此，对于本说明书中记载有“对晶片供给规定气体”的情形而言，有时指“对晶片本身的表面(露出面)直接供给规定气体”，有时指“对形成于晶片上的层或膜等、即对作为层合体的晶片的最外表面供给规定气体”。此外，对于本说明书中记载有“在晶片上形成规定层(或膜)”的情形而言，有时指“在晶片本身的表面(露出面)上直接形成规定层(或膜)”，有时指“在形成于晶片上的层或膜等上、即在作为层合体的晶片的最外表面上形成规定层(或膜)”。
此外，本说明书中使用术语“衬底”的情形也与使用术语“晶片”的情形为相同的含义。
(晶片填充及晶舟装载)
在晶舟217中装填有(晶片填充)多片晶片200。之后，如图1所示，通过晶舟升降机115举起支承有多片晶片200的晶舟217，将其搬入(晶舟装载)处理室201内。在该状态下，成为下述状态：密封盖219通过O型环220将反应管203的下端封闭。
作为晶片200，例如可使用由单晶Si构成的Si衬底、或表面形成有单晶Si膜的衬底。如图12(a)的部分放大图所示，在晶片200的表面的一部分预先形成有例如氧化硅膜(SiO2膜、以下也称为SiO膜)等绝缘膜200a。也就是说，晶片200的表面成为分别露出有单晶Si和绝缘膜200a的状态。绝缘膜200a除SiO膜外，还可以为氮化硅膜(SiN膜)、碳化硅膜(SiC膜)、硅碳氮膜(SiCN膜)、硅氧氮膜(SiON膜)、硅氧碳膜(SiOC膜)、硅氧碳氮膜(SiOCN膜)、硅硼氮膜(SiBN膜)、硅硼碳氮膜(SiBCN膜)等Si系绝缘膜；氧化铝膜(AlO膜)、氧化铪膜(HfO膜)、氧化锆膜(ZrO膜)、氧化钛膜(TiO膜)等金属系绝缘膜。也就是说，绝缘膜200a既可以为如HfO膜、ZrO膜之类的High－k膜(高介电常数绝缘膜)，还可以为如SiOCN膜、SiOC膜、SiBN膜、SiBCN膜之类的Low－k膜(低介电常数绝缘膜)。
图5(a)～图5(g)表示对具有图12(a)所示表面结构的晶片200进行处理的情形，即，表示对表面设置有凹部、凹部的底部由单晶Si构成、凹部的侧部及上部由绝缘膜(SiO膜)200a构成的晶片200进行处理的情形。为了方便起见，图5(a)～图5(g)是将晶片200表面部分放大的图。在将晶片200搬入处理室201内之前，利用氟化氢(HF)等预先对晶片200的表面进行清洗。但是，在清洗处理后、直到搬入处理室201内的期间，晶片200的表面将暂时暴露于大气中。因此，如图5(a)所示，在向处理室201内搬入的晶片200的表面的至少一部分形成有自然氧化膜(SiO膜)200b。自然氧化膜200b有时以零散地(岛状地)覆盖凹部的底部、即露出的单晶Si的一部分的方式形成，此外，有时以连续地(非岛状地)覆盖露出的单晶Si的整个区域的方式形成。
(压力调节及温度调节)
通过真空泵246进行真空排气(减压排气)，以使得处理室201内、即晶片200所存在的空间成为所希望的压力(真空度)。此时，处理室201内的压力通过压力传感器245进行测定，基于所述测得的压力信息来反馈控制APC阀244。真空泵246至少在直到对晶片200的处理结束之前的期间维持始终工作的状态。此外，处理室201内的晶片200通过加热器207加热到所希望的温度。此时，基于温度传感器263检测到的温度信息来反馈控制向加热器207的通电情况，以使得处理室201内成为所希望的温度分布。利用加热器207对处理室201内进行的加热至少在直到对晶片200的处理结束之前的期间持续进行。此外，利用旋转机构267开始晶舟217及晶片200的旋转。对于利用旋转机构267进行的晶舟217及晶片200的旋转，至少在直到对晶片200的处理结束之前的期间持续进行。
(并行形成晶种步骤)
之后，依次执行以下2个步骤，即步骤1、2。
[步骤1]
(供给DCS气体)
在该步骤中，对处理室201内的晶片200供给DCS气体。
打开阀243a，在气体供给管232a内流过DCS气体。DCS气体通过MFC241a调节流量，经由喷嘴249a被供给至处理室201内，并从排气管231排出。此时，对晶片200供给DCS气体。此时，同时打开阀243d，在气体供给管232d内流过N2气。N2气通过MFC241d调节流量，与DCS气体一起被供给至处理室201内，并从排气管231排出。此外，为了防止DCS气体侵入喷嘴249b内，打开阀243e，在气体供给管232e内流过N2气。N2气经由气体供给管232b、喷嘴249b被供给至处理室201内，并从排气管231排出。
通过对晶片200供给DCS气体，能够进行以下处理，使晶片200的表面状态变成图5(b)所示的状态。
首先，通过在凹部的底部、即单晶Si上供给包含电负性大的卤素(Cl)的DCS，能够使形成于单晶Si表面的自然氧化膜200b中的氧(O)和DCS中的Cl相互吸引，切断自然氧化膜200b所含的Si－O键。由此，单晶Si表面的Si的连接键成为自由键。也就是说，在单晶Si的表面，能够产生Si的共价键的悬挂键(dangling bond，未连接键)。由此，形成容易进行后述同质外延生长的环境。需要说明的是，通过在凹部的底部进行上述反应，能除去形成于表面的自然氧化膜200b。也就是说，DCS气体作为从单晶Si的表面除去自然氧化膜200b的清洁气体(清洗气体)发挥作用。
此外，通过在凹部的侧部及上部、即绝缘膜(SiO膜)200a上供给包含电负性大的卤素(Cl)的DCS，能够使绝缘膜200a表面的O和DCS的Cl相互吸引，切断绝缘膜200a所含的Si－O键。由此，能够在绝缘膜200a的表面形成Si的未连接键、即Si的吸附位点。需要说明的是，在SiO膜等绝缘膜200a上本来不存在Si的未连接键，或者即使存在也微乎其微。因此，在该状态下，即使进行对晶片200供给DS气体的后述步骤2，在绝缘膜200a的表面，Si晶核也不生长，或者即使生长也是无规的生长(岛状生长)。
(除去残留气体)
在凹部的底部形成容易进行同质外延生长的环境，并且在凹部的侧部及上部形成Si的吸附位点后，关闭阀243a，停止供给DCS气体。此时，APC阀244保持打开状态，利用真空泵246对处理室201内进行真空排气，将残留在处理室201内的未反应气体或已经对上述反应做出了贡献的气体从处理室201内排除。此时，阀243d、243e保持打开状态，维持N2气向处理室201内的供给。N2气作为吹扫气体发挥作用，由此，能够提高将残留在处理室201内的气体从处理室201内排除的效果。
此时，可以不完全排除残留于处理室201内的气体，还可以不完全吹扫处理室201内。若残留于处理室201内的气体为微量，则在之后进行的步骤2中不会产生不良影响。向处理室201内供给的N2气的流量也不必为大流量，例如，通过供给与反应管203(处理室201)的容积同等程度的量的N2气，就能够进行在步骤2中不产生不良影响的程度的吹扫。如上所述，通过不完全吹扫处理室201内，可以缩短吹扫时间、提高生产量。还能够将N2气的消耗抑制在必需最低限度。
[步骤2]
(供给DS气体)
步骤1结束后，对处理室201内的晶片200供给DS气体。
在该步骤中，以与步骤1中的阀243a、243d、243e的开闭控制相同的顺序来控制阀243b、243d、243e的开闭。在气体供给管232b内流动的DS气体通过MFC241b调节流量，经由喷嘴249b被供给至处理室201内，并从排气管231排出。此时，对晶片200供给DS气体。
通过对晶片200供给DS气体，能够进行以下处理，能够使晶片200的表面状态转变为图5(c)所示的状态、即2种晶种并行(parallel)地形成的状态。
首先，在凹部的底部、即单晶Si上，能够使通过进行步骤1而形成的Si的未连接键与DS所含的Si键合，能够使Si晶体在单晶Si上进行外延生长(气相外延生长)。由于作为基底的晶体和在该晶体上生长的晶体为相同材质(Si)，所以该生长为同质外延生长。在同质外延生长中，在作为基底的晶体上，具有与该晶体相同的晶格常数、由相同的材料形成的晶体以相同的晶体取向进行生长。因此，与作为基底的晶体和在该晶体上生长的晶体为不同材质的异质外延生长相比，同质外延生长能够得到缺陷少、优质的晶体。可以将此时形成的晶核(或膜)视为后述的第一Si膜(外延Si膜)200e的晶种(第一晶种)200c。
此外，在凹部的侧部及上部、即绝缘膜200a上，能够使通过进行步骤1而形成的吸附位点吸附DS所含的Si。通过在吸附位点吸附Si而形成的晶核的晶体结构为无定形(非晶质)、多晶(多晶体)、或无定形和多晶的混晶。可以将此时形成的晶核视为后述的第二Si膜200g的晶种(第二晶种)200d。
(除去残留气体)
第一晶种200c、第二晶种200d的形成、即2种晶种的形成(并行形成晶种处理)结束后，关闭阀243b，停止供给DS气体。然后，按照与步骤1同样的处理步骤，将残留在处理室201内的未反应气体或已经对上述反应做出了贡献的气体、反应副产物从处理室201内排除。此时，与步骤1同样地，可以不完全排除残留于处理室201内的气体。
[实施规定次数]
在并行形成晶种步骤中，进行规定次数(1次以上)的下述循环，所述循环为使上述步骤1、2交替地进行、即非同步、非同时地进行的循环。通过进行并行形成晶种步骤，能够进行以下处理，使晶片200的表面状态转变成图5(d)所示的状态。
首先，在凹部的底部、即单晶Si上，能够形成第一Si膜200e。第一Si膜200e以形成于单晶Si上的第一晶种200c为晶核，通过Si晶体的同质外延生长而形成。第一Si膜200e的晶体结构为继承了基底的晶体性的单晶。也就是说，第一Si膜200e为由与基底的单晶Si相同的材料构成、且具有相同的晶格常数、相同的晶体取向的单晶Si膜(外延Si膜)。也可以将并行形成晶种步骤中形成的第一Si膜200e视为晶种层。这种情况下，晶种层由外延Si层构成。也可以将由所述外延Si层构成的晶种层称为第一晶种层。
此外，在凹部的侧部及上部、即绝缘膜200a上，能够形成晶种层200f。晶种层200f通过在绝缘膜200a上使第二晶种200d高密度地生长而形成，为细密地覆盖绝缘膜200a的表面的层。晶种层200f的晶体结构为无定形、多晶(多晶体)、或无定形和多晶的混晶。也就是说，晶种层200f为无定形Si层、多晶Si层、或无定形和多晶的混晶Si层。也可以将晶种层200f称为第二晶种层。
如上所述，在并行形成晶种步骤中，在单晶Si上及绝缘膜200a上，分别并行地形成第一晶种层(外延Si层)及第二晶种层(无定形Si层、多晶Si层、或无定形和多晶的混晶Si层)。也即，在并行形成晶种步骤中，并行地形成晶体结构不同的2种Si晶种层。这是将该步骤称为并行形成晶种步骤的原因。
[并行形成晶种步骤的处理条件]
在步骤1中，通过MFC241a控制的DCS气体的供给流量例如为10～1000sccm、优选10～500sccm的范围内的流量。对晶片200供给DCS气体的时间、即气体供给时间(照射时间)例如为0.5～10分钟、优选1～5分钟的范围内的时间。
在步骤2中，通过MFC241b控制的DS气体的供给流量例如为10～1000sccm、优选10～500sccm的范围内的流量。对晶片200供给DS气体的时间、即气体供给时间(照射时间)例如为0.5～10分钟、优选1～5分钟的范围内的时间。
在步骤1、2中，通过MFC241d、241e控制的N2气的供给流量例如分别为100～10000sccm的范围内的流量。
步骤1、2中的处理室201内的压力例如为1～1000Pa、优选1～100Pa的范围内的压力。
将步骤1、2中的加热器207的温度设定为下述温度，所述温度使晶片200的温度成为例如350～450℃、优选370～390℃的范围内的温度(第一温度)。
如果晶片200的温度低于350℃，则步骤2中供给的DS不易分解，存在难以在晶片200上形成第一晶种200c、第二晶种200d，即难以形成第一Si膜200e、晶种层200f的情况。通过使晶片200的温度为350℃以上，能够解决上述课题。通过使晶片200的温度为370℃以上，能够促进步骤2中供给的DS的分解，而且，能够使利用步骤1中供给的DCS进行的上述Si－O键的切断反应可靠地进行。也就是说，能够在凹部的底部可靠地形成容易进行同质外延生长的环境，能够在凹部的侧部及上部可靠地形成Si的吸附位点，此外，能够在晶片200上可靠地形成第一晶种200c、第二晶种200d，即，可靠地形成第一Si膜200e、晶种层200f。
如果晶片200的温度大于450℃，则存在步骤1中供给的DCS所含的Si堆积在晶片200上的情况。这种情况下，在从单晶Si的表面除去自然氧化膜前就发生了Si的堆积。因此，在单晶Si上(自然氧化膜上)无法进行同质外延生长，而是无定形Si膜、多晶Si膜进行生长。此外，如果晶片200的温度大于450℃，则有时难以进行利用DCS进行的上述Si－O键的切断反应。由此，存在难以在晶片200上形成第一晶种200c、第二晶种200d，即难以形成第一Si膜200e、晶种层200f的情况。通过使晶片200的温度为450℃以下，能够解决上述课题。通过使晶片200的温度为390℃以下，能够可靠地抑制DCS所含的Si在晶片200上的堆积，并且能够使利用DCS进行的上述Si－O键的切断反应可靠地进行。也就是说，能够在凹部的底部可靠地形成容易进行同质外延生长的环境，而且，能够在凹部的侧部及上部可靠地形成Si的吸附位点。由此，能够在晶片200上可靠地形成第一晶种200c、第二晶种200d，即，可靠地形成第一Si膜200e、晶种层200f。
因此，晶片200的温度可以为例如350～450℃、优选为370～390℃的范围内的温度。
交替进行步骤1、2的循环的实施次数例如为1～20次，优选为1～10次的范围内。由此形成的第一Si膜200e的厚度及晶种层200f的厚度例如分别为1～50，优选5～20的范围内的厚度。
作为第一处理气体，除DCS气体外，还可以使用一氯硅烷(SiH3Cl，简称：MCS)气体、四氯硅烷即四氯化硅(SiCl4，略称：STC)气体、三氯硅烷(SiHCl3，简称：TCS)气体、六氯乙硅烷(Si2Cl6，简称：HCDS)气体等氯硅烷原料气体。需要说明的是，在步骤1中，为了抑制Si在晶片200上的堆积、并促进上述Si－O键的切断反应，作为第一处理气体，优选使用1分子中包含的Si的个数少、且1分子中所含的卤素(Cl等)的个数多的卤代硅烷原料气体。此外，在步骤1中，为了适当抑制上述Si－O键的切断反应，优选使用1分子中所含的卤素(Cl等)的个数少的卤代硅烷原料气体。
作为第二处理气体，除DS气体外，还可以使用MS气体、丙硅烷(Si3H8，简称：TS)气体等不含卤素的硅烷原料气体。
作为非活性气体，除N2气外，还可以使用例如Ar气、He气、Ne气、Xe气等稀有气体。
(CVD成膜步骤)
形成第一Si膜200e、晶种层200f后，对处理室201内的晶片200供给MS气体及PH气体。
在该步骤中，利用与步骤1中的阀243a、243d、243e的开闭控制相同的步骤来控制阀243c、243d、243e的开闭。在气体供给管232c内流动的MS气体通过MFC241c控制流量，经由气体供给管232b、喷嘴249b被供给至处理室201内，并从排气管231排出。此外，此时打开阀243a，在气体供给管232a内流过PH气体。PH气体通过MFC241a调节流量，经由喷嘴249a被供给至处理室201内，并从排气管231排出。此时，对晶片200一起且同时供给MS气体和PH气体。
通过对晶片200供给MS气体、PH气体，能够进行以下处理，能使晶片200的表面依次转变成图5(e)、图5(f)所示的状态。
首先，如图5(e)所示，能够使第一Si膜200e(通过在凹部的底部、即单晶Si上进行并行形成晶种步骤而形成)进一步进行同质外延生长(气相外延生长)。也就是说，在图15(d)中的第一Si膜200e上，能够使与第一Si膜200e具有相同的晶体结构的外延Si膜进一步进行生长。通过与MS气体一起供给PH气体，能够向第一Si膜200e中添加作为掺杂剂的P成分。
此外，如图5(e)所示，能够在晶种层200f(通过在凹部的侧部及上部、即绝缘膜200a上进行并行形成晶种步骤而形成)上形成第二Si膜200g。第二Si膜200g的晶体结构为无定形、多晶、或无定形和多晶的混晶。也就是说，第二Si膜200g为无定形Si膜、多晶Si膜、或无定形和多晶的混晶Si膜。由于晶种层200f非常薄，而且与第二Si膜200g具有相同的晶体结构及材料，所以在第二Si膜200g中也可以包括晶种层200f。通过与MS气体一起供给PH气体，也能够在第二Si膜200g中添加作为掺杂剂的P成分。
通过继续进行上述处理，能够通过第二Si膜200g的生长使第一Si膜200e的生长停止。也就是说，如图5(f)所示，通过从凹部的侧部生长的第二Si膜200g来覆盖第一Si膜200e的上部，由此能够使第一Si膜200e的同质外延生长停止。该状态下，在凹部内、即晶片200上，形成了在第一Si膜200e上层合有第二Si膜200g而成的层合结构(层合膜)。凹部内成为被所述层合膜填满的状态、即埋入有所述层合膜状态。如上所述，在本发明书中，有时也将所述层合膜简称为Si膜。
形成层合膜后，关闭阀243c、243a，停止向处理室201内供给MS气体、PH气体。然后，利用与上述步骤1相同的处理步骤，将残留在处理室201内的未反应气体或已经对上述反应做出了贡献的气体、反应副产物从处理室201内排除。此时，与步骤1同样地，可以不完全排除残留于处理室201内的气体。
[CVD成膜步骤的处理条件]
通过MFC241c控制的MS气体的供给流量例如为10～2000sccm、优选500～1000sccm的范围内的流量。对晶片200供给MS气体的时间、即气体供给时间(照射时间)可以根据在晶片200上形成的Si膜的膜厚等而适当确定。
通过MFC241a控制的PH气体的供给流量根据形成于晶片200上的装置的情况等适当确定，例如为0.1～500sccm、优选1～100sccm的范围内的流量。对晶片200供给PH气体的时间、即气体供给时间(照射时间)可以根据形成于晶片200上的装置的情况等适当确定。
通过MFC241d、241e控制的N2气的供给流量分别为例如100～10000sccm的范围内的流量。
处理室201内的压力例如为1～1000Pa、优选1～100Pa的范围内的压力。
将加热器207的温度设定为下述温度，所述温度使晶片200的温度为与上述第一温度同等或者比上述第一温度高的温度(第二温度)。具体而言，设定加热器207的温度为下述温度，所述温度使晶片200的温度例如为350～650℃、优选400～550℃的范围内的温度(第二温度)。
如果晶片200的温度低于350℃，则根据第三处理气体的种类不同，气体变得不易分解，结果存在难以进行第一Si膜200e的同质外延生长、第二Si膜200g的形成处理(以下，将这些处理称为CVD成膜处理)的情况。例如，作为第三处理气体使用DS气体时，如果晶片200的温度低于350℃，则DS不易分解，难以进行上述CVD成膜处理。通过使晶片200的温度为350℃以上，能够消除该缺陷。此外，通过使晶片200的温度为400℃以上，可容易进行上述CVD成膜处理。例如，作为第三处理气体使用DS气体时，通过使晶片200的温度为400℃以上，能够使DS容易分解，使上述CVD成膜处理可靠地进行。此外，作为第三处理气体使用MS气体时，通过使晶片200的温度为450℃以上，能够使MS容易分解，使上述CVD成膜处理可靠地进行。
如果晶片200的温度高于650℃，则CVD反应变得过于剧烈(发生过剩的气相反应)，由此膜厚均匀性容易恶化，难以进行控制。此外，在处理室201内有可能产生颗粒，存在降低形成于晶片200上的层合膜的膜质的情况。通过使晶片200的温度为650℃以下，能够发生适宜的气相反应，由此能够抑制膜厚均匀性的恶化，能够对其进行控制。此外，也能够抑制在处理室201内产生颗粒。特别地，通过使晶片200的温度为550℃以下，从而容易确保膜厚均匀性，容易进行控制。
因此，晶片200的温度可以为例如350～650℃、优选400～550℃的范围内的温度(第二温度)。需要说明的是，使晶片200的温度为350～520℃的范围内的温度时，第二Si膜200g成为无定形Si膜的趋势变强。此外，使晶片200的温度为520～530℃的范围内的温度时，第二Si膜200g成为无定形和多晶的混晶Si膜的趋势变强。此外，使晶片200的温度为530～650℃的范围内的温度时，第二Si膜200g成为多晶Si膜的趋势变强。在任意情况下，第一Si膜200e均为外延Si膜。
CVD成膜步骤中生长的第一Si膜200e的厚度、及第二Si膜200g的厚度根据形成于晶片200上的装置的情况等适当确定，例如，可以分别为1～5000。
作为第三处理气体，除MS气体，还可以适当使用上述不含卤素的氢化硅烷原料气体、上述卤代硅烷原料气体。从分别抑制卤素在第一Si膜200e及第二Si膜200g中的残留的观点考虑，作为第三处理气体，优选使用不含卤素的氢化硅烷原料气体。此外，从提高第一Si膜200e及第二Si膜200g的成膜率的观点考虑，作为第三处理气体，优选使用反应性高的卤代硅烷原料气体。
作为掺杂气体，除PH气体外，还可以使用三氢化砷(AsH3)气体等包含V族元素(P、As等)的气体。此外，作为掺杂气体，除包含V族元素的气体外，还可以使用乙硼烷(B2H6)气体、三氯化硼(BCl3)气体等包含III族元素(B等)的气体等。
作为非活性气体，除N2气外，例如，还可以使用Ar气、He气、Ne气、Xe气等稀有气体。
(退火步骤)
第一Si膜200e、第二Si膜200g的形成结束后，适当调节加热器207的温度，对形成于晶片200上的第一Si膜200e、第二Si膜200g分别进行热处理。
该步骤可以在打开阀243d、243e、向处理室201内供给N2气的同时进行，此外，还可以在关闭阀243d、243e、停止向处理室201供给N2气的状态下进行。在所有情况下，该步骤均在关闭阀243a～243c、停止向处理室201内供给硅烷原料气体的状态下进行。
通过进行退火步骤，能够使形成于晶片200上的第一Si膜200e和第二Si膜200g的层合膜转变成图5(g)所示的膜。也就是说，能够使第二Si膜200g(无定形Si膜、多晶Si膜、无定形和多晶的混晶Si膜)中与第一Si膜200e(同质外延Si膜)接触的部分发生同质外延化(使其固相外延生长)，使其变质(改质)为同质外延Si膜。也就是说，能够使第二Si膜200g的一部分的结晶状态转变成与第一Si膜200e的晶体状态相同的晶体状态。可以将该同质外延化的区域视为第一Si膜200e的一部分。也就是说，通过进行退火步骤，能够使层合膜中的第一Si膜200e所占的区域扩大。
[退火步骤的处理条件]
通过MFC241d、241e控制的N2气的供给流量分别为例如0～10000sccm的范围内的流量。
处理室201内的压力优选为小于大气压的压力，例如，与进行并行形成晶种步骤、CVD成膜步骤时同样地，为1～1000Pa、优选1～100Pa的范围内的压力。
将加热器207的温度设定为下述温度，所述温度使晶片200的温度为与上述第二温度同等或者比上述第二温度高的温度(第三温度)。具体而言，设定加热器207的温度为下述温度，所述温度使晶片200的温度例如为500～700℃、优选550～600℃的范围内的温度(第三温度)。
如果晶片200的温度低于500℃，则存在难以进行固相外延生长、难以使第二Si膜200g中与第一Si膜200e接触的部分发生同质外延化的情况。通过使晶片200的温度为500℃以上，能够消除该缺陷。通过使晶片200的温度为550℃以上，能够提高固相外延生长的生长效率，能够使第二Si膜200g中与第一Si膜200e接触的部分高效地发生同质外延化。
如果晶片200的温度高于700℃，则存在第二Si膜200g中与第一Si膜200e接触的部分不发生同质外延化、而发生多晶化的情况。通过使晶片200的温度为700℃以下，能够消除该缺陷。通过使晶片200的温度为600℃以下，从而使第二Si膜200g中与第一Si膜200e接触的部分容易进行固相外延生长、容易发生同质外延化。
因此，晶片200的温度可以为例如500～700℃、优选550～600℃的范围内的温度(第三温度)。需要说明的是，在上述温度区域内，使晶片200的温度为偏低的温度、即以偏低的温度缓慢地进行热处理时，能够使固相外延生长更适当地进行。
作为非活性气体，可以适当使用廉价且安全性高的气体，除N2气外，例如可使用H2气、Ar气、He气、Ne气、Xe气等稀有气体。
(吹扫及恢复大气压)
热处理结束后，打开阀243d、243e，从气体供给管232d、232e向处理室201内供给N2气，并从排气管231排出。N2气作为吹扫气体发挥作用。由此，利用非活性气体对处理室201内进行吹扫，将残留于处理室201内的气体、反应副产物从处理室201内除去(吹扫)。之后，将处理室201内的气氛置换为非活性气体(非活性气体置换)，将处理室201内的压力恢复至常压(恢复大气压)。
(晶舟卸载及晶片取出)
利用晶舟升降机115将密封盖219下降，将反应管203的下端开口。然后，处理完毕的晶片200在被晶舟217支承的状态下从反应管203的下端被搬出到反应管203的外部(晶舟卸载)。将处理完毕的晶片200从晶舟217上取下(晶片取出)。
(3)本实施方式所取得的效果
根据本实施方式，可取得以下所示的1个或多个效果。
(a)在并行形成晶种步骤中，通过进行步骤1(即，对表面露出有单晶Si的晶片200供给包含卤素的DCS气体)，能够除去形成于单晶Si表面的自然氧化膜200b，并且使单晶Si的表面产生Si的未连接键。由此，能够使外延Si膜(第一Si膜200e)向单晶Si上生长。结果，能够在晶片200的表面(单晶Si)上形成在第一Si膜200e上层合有第二Si膜200g而成的膜，即在下层侧包含外延Si膜的层合膜。该层合膜由于在下层侧包含外延Si膜，所以与仅由无定形Si、多晶Si、或无定形和多晶的混晶Si构成的Si单膜相比，该层合膜为与晶片200等的接触阻抗低、电气特性优异的优质膜。需要说明的是，在使用氢化硅烷原料气体、1分子中包含氨基的氨基硅烷原料气体等不含卤素的硅烷原料气体来代替DCS气体的情况下，外延Si膜不易在单晶Si上生长，难以获得上述效果。
(b)在并行形成晶种步骤中，通过进行步骤1(即，对表面露出有绝缘膜200a的晶片200供给包含卤素的DCS气体)，能够在绝缘膜200a的表面形成Si的吸附位点。由此，能够在绝缘膜200a上可靠地形成第二晶种200d、即晶种层200f。结果，在晶片200的表面设置有凹部、凹部的侧部由绝缘膜200a构成的情况下，能够在凹部内可靠地形成第二Si膜200g，即向凹部内可靠地埋入Si膜。并且，能够使形成于晶片200上的层合膜(Si膜)成为不存在针孔的细密的膜，成为对氟化氢(HF)的耐性高的膜。
(c)在并行形成晶种步骤中，通过进行步骤1，能够在凹部的底部形成容易进行同质外延生长的环境，而且，能够在凹部的侧部及上部形成Si的吸附位点。由此，能够无延迟地开始第一Si膜200e及晶种层200f在晶片200上的形成。结果能够缩短层合膜(Si膜)的诱导时间(incubation time)(生长延迟)，提高成膜处理的生产率。
(d)在并行形成晶种步骤中，通过交替供给DCS气体和DS气体，能够分别增大第一晶种200c及第二晶种200d的密度，避免第一Si膜200e及晶种层200f呈岛状生长。由此，能够提高第一Si膜200e及晶种层200f的台阶覆盖性。结果能够使形成于晶片200上的Si膜成为不存在针孔的细密的膜，成为对HF的耐性高的膜。
(e)在并行形成晶种步骤中，由于交替供给DCS气体和DS气体，所以能够抑制处理室201内不希望发生的过剩的气相反应，能够减少在处理室201内产生的颗粒的量。
(f)通过并行形成晶种步骤和CVD成膜步骤，使用具有不同分子结构(化学结构)的硅烷原料气体，即原料不同的硅烷原料气体，由此能够使最终形成的层合膜的成膜效率和膜厚均匀性等特性同时实现。
例如，在并行形成晶种步骤中，作为第二处理气体，使用DS气体(1分子中具有2个Si原子、与CVD成膜步骤中使用的MS气体相比热分解温度低(易于分解)、吸附效率高)，由此能够分别提高第一晶种200c及第二晶种200d的生成效率。由此，能够分别提高第一Si膜200e及晶种层200f的形成效率。也就是说，通过作为第二处理气体使用DS气体，作为第三处理气体使用MS气体，从而与作为第二、第三处理气体均使用MS气体的情形相比，能够提高形成于晶片200上的层合膜的成膜效率。
此外，例如，在CVD成膜步骤中，作为第三处理气体，使用MS气体(1分子中具有1个Si原子、与并行形成晶种步骤中使用的DS气体相比热分解温度高(不易分解)、吸附效率低)，由此能够分别适当地控制第一Si膜200e及第二Si膜200g的成膜速度。由此，能够分别提高第一Si膜200e及第二Si膜200g的面内膜厚均匀性、台阶覆盖性等特性。也就是说，通过作为第二处理气体使用DS气体，作为第三处理气体使用MS气体，从而与作为第二、第三处理气体均使用DS气体的情形相比，能够提高形成于晶片200上的层合膜的面内膜厚均匀性、台阶覆盖性等特性。
(g)通过进行退火步骤，能够进一步提高形成于晶片200上的层合膜的膜质。例如，使第二Si膜200g中与第一Si膜200e接触的部分进行同质外延化(固相外延生长)，使层合膜中的第一Si膜200e(同质外延Si膜)所占的区域扩大，由此能够进一步减少层合膜的接触阻抗。此外，例如，通过进行退火步骤，能够使层合膜成为更细密、HF耐性更高的膜。
(h)作为第一处理气体使用除DCS气体以外的卤代硅烷气体时、作为第二处理气体使用除DS气体以外的氢化硅烷气体时、作为第三处理气体使用除MS气体以外的氢化硅烷气体时、作为掺杂气体使用除PH气体以外的掺杂气体时，均可同样地获得上述效果。
(4)变形例
本实施方式中的成膜顺序并不限定于如上所示的方案，可以如下文所示的变形例那样进行变更。
(变形例1)
如图6、以下所示的成膜顺序那样，在并行形成晶种步骤中，可以在开始交替进行步骤1、2的循环之前，进行对晶片200供给DCS气体的步骤(预清洁步骤)。根据本变形例，也能获得与图4所示的成膜顺序相同的效果。此外，能够更可靠地获得由对晶片200供给DCS气体所产生的上述作用。特别是通过使预清洁步骤中的DCS气体的供给时间比步骤1中的DCS气体的供给时间长，能够进一步可靠地获得由对晶片200供给DCS气体所产生的上述作用。
(变形例2)
如图7所示的成膜顺序那样，在并行形成晶种步骤中，在将交替进行步骤1、2的循环进行规定次数时，可以使初次循环的步骤1中的DCS气体的供给时间比之后循环的步骤1中的DCS气体的供给时间长。根据本变形例，也能获得与图4所示的成膜顺序相同的效果。此外，能够更可靠地获得由对晶片200供给DCS气体所产生的上述作用。
(变形例3)
如图8所示的成膜顺序那样，在并行形成晶种步骤中，在将交替进行步骤1、2的循环进行规定次数时，可以使初次循环的步骤1中的DCS气体的供给流量比之后循环的步骤1中的DCS气体的供给流量多。根据本变形例，也能获得与图4所示的成膜顺序相同的效果。此外，能够更可靠地获得由对晶片200供给DCS气体所产生的上述作用。
(变形例4)
如图9所示的成膜顺序那样，在并行形成晶种步骤中，在将交替进行步骤1、2的循环进行规定次数时，可以在每次进行循环时缓缓减少步骤1中的DCS气体的供给流量。此外，在并行形成晶种步骤中，在将交替进行步骤1、2的循环进行规定次数时，可以在每次进行循环时缓缓减少步骤1中的DCS气体的供给时间。根据本变形例，也能获得与图4所示的成膜顺序、变形例1～3相同的效果。此外，通过从并行形成晶种步骤的中途开始减少DCS气体的供给流量、供给时间，也能够削减DCS气体的使用量，减少成膜成本。
(变形例5)
如图10、以下所示的成膜顺序那样，在并行形成晶种步骤中，可以在进行步骤1后间歇地进行多次步骤2。根据本变形例，也能获得与图4所示的成膜顺序相同的效果。此外，通过从并行形成晶种步骤的中途开始不供给DCS气体，也能够减少DCS气体的使用量，削减成膜成本。需要说明的是，通过使本变形例的步骤1中的DCS气体的供给时间比图4所示的成膜顺序的步骤1中的DCS气体的供给时间长，能够可靠地获得由对晶片200供给DCS气体所产生的上述作用。此外，通过使本变形例的步骤1中的DCS气体的供给流量比图4所示的成膜顺序的步骤1中的DCS气体的供给流量多，能够可靠地获得由对晶片200供给DCS气体所产生的上述作用。
(变形例6)
如图11、以下所示的成膜顺序那样，作为第二、第三处理气体，可以使用具有相同分子结构的硅烷原料气体、即原料相同的硅烷原料气体。图11表示作为第二、第三处理气体均使用DS气体的情形。根据本变形例，也能获得与图4所示的成膜顺序相同的效果。此外，作为第二、第三处理气体，使用与MS气体相比热分解温度低(吸附性高)的DS气体时，也能够提高形成于晶片200上的Si膜的成膜速度，提高成膜处理的生产率。此外，作为第二、第三处理气体，使用与DS气体相比热分解温度高(吸附性低)的MS气体时，也能够提高形成于晶片200上的Si膜的台阶覆盖性、膜厚均匀性。
(变形例7)
作为第一处理气体，可以使用除DCS气体以外的氯硅烷原料气体。以下，例示了作为第一处理气体使用HCDS气体、MCS气体的成膜顺序。
根据本变形例，也能获得与图4所示的成膜顺序相同的效果。需要说明的是，作为第一处理气体，使用与DCS气体相比1分子中所含的Cl原子的个数更多的HCDS气体，由此与图4所示的成膜顺序相比，能够进一步提高由对晶片200供给第一处理气体所产生的上述作用。此外，作为第一处理气体，使用与DCS气体相比1分子中所含的Cl原子的个数更少的MCS气体，由此与图4所示的成膜顺序相比，能够适当地抑制由对晶片200供给第一处理气体所产生的上述作用。
(变形例8)
作为第一处理气体，可以不使用不含碳(C)的硅烷原料气体，而使用包含C的硅烷原料气体，即，使用也作为C源发挥作用的硅烷原料气体。以下，例示了作为第一处理气体使用1,1,2,2－四氯－1,2－二甲基乙硅烷((CH3)2Si2Cl4，简称：TCDMDS)气体、双(三氯甲硅烷基)甲烷((SiCl3)2CH2，简称：BTCSM)气体的成膜顺序。
根据本变形例，也能获得与图4所示的成膜顺序相同的效果。此外，根据本变形例，能够向并行形成晶种步骤中形成的第一Si膜200e、晶种层200f中添加微量的C。通过向第一Si膜200e中添加C，可抑制第一Si膜200e的多晶化，容易使该膜成为外延Si膜。此外，通过向晶种层200f中添加C，能够减小构成晶种层200f的晶粒的粒径，容易使晶种层200f成为细密的层。但是，根据形成于晶片200上的装置的情况，有时也想要避免向第一Si膜200e、晶种层200f中添加C。这种情况下，如图4所示的成膜顺序等那样，作为第一处理气体，优选使用不含C的氢化硅烷原料气体。
(变形例9)
作为第一处理气体，可以使用包含除Cl(氯原子)以外的卤原子的卤代硅烷原料气体，例如，包含F(氟原子)、Br(溴原子)、I(碘原子)等的卤代硅烷原料气体。例如，作为第一处理气体，可以使用一氟硅烷(SiH3F，简称：MFS)气体、四氟硅烷即四氟化硅(SiF4，简称：STF)气体、三氟硅烷(SiHF3，简称：TFS)气体、六氟乙硅烷(Si2F6，简称：HFDS)气体等氟硅烷原料气体；一溴硅烷(SiH3Br，简称：MBS)气体、四溴硅烷即四溴化硅(SiBr4，简称：STB)气体、三溴硅烷(SiHBr3，简称：TBS)气体、六溴乙硅烷(Si2Br6，简称：HBDS)气体等溴硅烷原料气体；一碘硅烷(SiH3I，简称：MIS)气体、四碘硅烷即四碘化硅(SiI4，简称：STI)气体、三碘硅烷(SiHI3，简称：TIS)气体、六碘乙硅烷(Si2I6，简称：HIDS)气体等碘硅烷原料气体。以下，例示了作为第一处理气体使用STF气体、STB气体、STI气体的成膜顺序。
根据本变形例，也能获得与图4所示的成膜顺序相同的效果。但是，作为第一处理气体使用包含F的气体时，存在成膜的基底(单晶Si的表面、绝缘膜200a的表面)被预蚀刻(pre-etching)的情况。为了抑制预蚀刻，作为第一处理气体，优选使用包含除F以外的卤原子的卤代硅烷原料气体。
(变形例10)
作为第一处理气体，可以使用不含Si的包含氯原子的氯系气体。此外，可以使用不含Si的包含除Cl以外的卤原子的卤系气体。以下，例示了作为第一处理气体使用氯化氢(HCl)气体、氯气(Cl2)、BCl3气体、氟化氯(ClF3)气体的成膜顺序。
根据本变形例，也能获得与图4所示的成膜顺序相同的效果。但是，作为第一处理气体使用不含Si的卤系气体时，存在成膜的基底(单晶Si的表面、绝缘膜200a的表面)被预蚀刻的情况。为了抑制预蚀刻，作为第一处理气体，优选使用包含Si的卤系气体，例如，氯硅烷原料气体等。
(变形例11)
作为第二处理气体，除了不含C及氮(N)的硅烷原料气体，还可以使用包含C及N的硅烷原料气体，即，既作为C源发挥作用、也作为N源发挥作用的硅烷原料气体。例如，作为第二处理气体，可以使用一氨基硅烷(SiH3R)气体、二氨基硅烷(SiH2RR')气体、三氨基硅烷(SiHRR'R”)气体、四氨基硅烷(SiRR'R”R”')气体等氨基硅烷原料气体。需要说明的是，R、R'、R”、R”'分别表示配体(配位基)。作为氨基硅烷原料气体，例如可使用丁基氨基硅烷(BAS)气体、双叔丁基氨基硅烷(BTBAS)气体、二甲基氨基硅烷(DMAS)气体、双(二甲基氨基)硅烷(BDMAS)气体、三(二甲基氨)基硅烷(3DMAS)气体、二乙基氨基硅烷(DEAS)气体、双二乙基氨基硅烷(BDEAS)气体、二丙基氨基硅烷(DPAS)气体、二异丙基氨基硅烷(DIPAS)气体等。以下，例示了作为第二处理气体使用BTBAS气体、3DMAS气体、DIPAS气体的成膜顺序。
根据本变形例，也能获得与图4所示的成膜顺序相同的效果。此外，根据本变形例，与变形例8同样地，能够向并行形成晶种步骤中形成的第一Si膜200e、晶种层200f中添加微量的C等。由此，能够容易使第一Si膜200e进行同质外延生长、容易使晶种层200f细密化。但是，根据形成于晶片200上的装置的情况，有时也想要避免向第一Si膜200e、晶种层200f中添加C、N。这种情况下，如图4所示的成膜顺序等那样，作为第二处理气体，优选使用不含C及N的氢化硅烷原料气体。
＜本发明的其他实施方式＞
以上，具体说明了本发明的实施方式。然而，本发明并不限定于上述实施方式，在不脱离其主旨的范围内可以进行各种变化。
例如，在上述实施方式中，针对处理具有图12(a)所示的表面结构的晶片200的情形进行了说明，但本发明并不限定于这样的方案。
例如，如图12(b)所示，在晶片200的表面形成有凹部、以包围该凹部的开口部的方式形成有绝缘膜200a时，即，凹部的底部由单晶体Si形成、凹部的侧部由单晶Si和绝缘膜200a形成时，也能够适当地应用本发明。此外，例如，如图12(c)所示，在晶片200的表面形成有凹部、以埋入该凹部内的方式形成有绝缘膜200a时，也能够适当地应用本发明。此外，例如，如图12(d)所示，在晶片200的表面形成有凹部、在该凹部的侧部形成有绝缘膜200a时，也能够适当地应用本发明。
在任意情形下，通过进行上述实施方式所示的并行形成晶种步骤、CVD成膜步骤，均能够使第一Si膜200e在单晶Si上同质外延成长，并且使第二Si膜200g在绝缘膜200a上生长。由此，能够在单晶Si上形成在第一Si膜上形成有第二Si膜的层合结构(层合膜)。此外，通过进行上述实施方式所示的退火步骤，还能够使层合膜中的第一Si膜所占的区域扩大。
此外，例如，在上述实施方式中，对在同一处理室内(以in－situ的方式)进行并行形成晶种步骤～退火步骤的情形进行了说明，但本发明并不限定于这样的方案。例如，也可以在不同的处理室内(以ex－situ的方式)分别进行并行形成晶种步骤及CVD成膜步骤、退火步骤。如果以in－situ的方式进行一系列步骤，则晶片200不会在中途暴露在大气中，能够保持将晶片200置于真空下的状态始终如一地进行处理，能够进行稳定的衬底处理。如果以ex－situ的方式进行一部分步骤，则能够将各处理室内的温度预先设定为例如各步骤中的处理温度或近似于其的温度，能够缩短调节温度所需的时间，提高生产效率。
此外，例如，在上述实施方式、变形例等中，对在形成了第一Si膜及第二Si膜后、进行退火步骤的例子进行了说明，但可以省略退火步骤的实施。也就是说，根据上述实施方式、变形例的方法，能够在不进行退火步骤的状态下，即在刚刚沉积后(as－depo.)的状态下，在单晶Si和第二Si膜的界面处形成外延Si膜(第一Si膜)，为了获得该构成(结构)并非必须进行退火步骤。但是，这种情况下，通过进行退火步骤也能够扩大外延膜的区域，能够进一步减少接触阻抗。
上述实施方式、变形例的方法可以适用于作为易失性半导体存储装置(易失性存储器)的动态随机存储器(以下，也称为DRAM)的制造工序。以下，针对DRAM的制造工序，一边参照图15(a)～图15(h)、图16(a)～图16(g)，一边进行说明。
需要说明的是，此处，为了方便起见，对DRAM的制造工序的一部分进行说明，对除此以外的工序省略说明。此外，为了方便起见，对构成DRAM的膜、结构的一部分进行说明，对除此以外的膜、结构省略说明。
首先，如图15(a)所示，将SiO膜、SiN膜等作为硬掩膜，对单晶Si制的晶片的表面进行蚀刻，在晶片的表面形成沟槽。之后，如图15(b)所示，在形成有沟槽的晶片的表面上形成SiO膜等作为内衬膜。例如可通过CVD法、热氧化法来形成SiO膜。之后，如图15(c)所示，将SiO膜埋入在表面形成有内衬膜的沟槽内。例如可通过CVD法来形成SiO膜。
埋入沟槽后，如图15(d)所示，利用CMP使表面平整。平整后，如图15(e)所示，利用干蚀刻等除去形成于晶片上的SiO膜、SiN膜等。之后，如图15(f)所示，重新附上内衬膜。也就是说，再次在沟槽的表面形成SiO膜等作为内衬膜。例如可通过CVD法来形成SiO膜。
之后，如图15(g)所示，在内衬膜(SiO膜)上形成字线(word line)用的钨(W)膜，通过W膜进行沟槽的埋入。例如可通过CVD法来形成W膜。在沟槽内埋入W膜后，利用干蚀刻等，除去W膜的一部分(上部)。图15(g)表示除去了埋入沟槽内的W膜的一部分后的状态。之后，如图15(h)所示，在埋入沟槽内并且除去了一部分的W膜上形成SiN膜。例如可利用CVD法来形成SiN膜。形成SiN膜后，利用CMP使表面平整。如此，能够在沟槽内形成层合有W膜和SiN膜的结构。需要说明的是，图15(h)表示在沟槽内的W膜上形成SiN膜后、使表面平整后的状态。
之后，如图16(a)所示，形成SiO膜、SiN膜等层间绝缘膜。例如可通过CVD法来形成这些膜。之后，如图16(b)所示，利用光刻、干蚀刻等，将SiO膜上的SiN膜形成图案。然后，将该SiN膜作为硬掩膜，对SiO膜进行干蚀刻。如此，将形成于沟槽内的SiN膜上的SiO膜留下，除去其他部分的SiO膜。需要说明的是，干蚀刻后，在形成于沟槽内的SiN膜上残留有SiO膜、和对SiO膜进行干蚀刻时用作硬掩膜的SiN膜。图16(b)表示对SiO膜进行了干蚀刻后的状态。之后，如图16(c)所示，利用干蚀刻，将对SiO膜进行干蚀刻时用作硬掩膜的SiN膜除去。
之后，如图16(d)所示，通过进行与上述实施方式、变形例相同的并行形成晶种步骤，从而在晶片的表面所露出的部分，即，在单晶Si上形成由同质外延Si层构成的第一晶种层(第一Si膜)，并且在SiO膜上形成由无定形Si层、多晶Si层、或无定形和多晶的混晶Si层构成的第二晶种层。在图16(d)中，示出了在单晶Si上形成同质外延Si(Epi－Si)层作为第一晶种层、在SiO膜上形成无定形Si(a－Si)层作为第二晶种层的例子。这种情况下，也可以将第一晶种层称为外延Si晶种层。此外，也可以将第二晶种层称为无定形Si晶种层。
之后，如图16(e)所示，通过进行与上述实施方式、变形例相同的CVD成膜步骤，从而进一步使单晶Si上的第一晶种层(第一Si膜)同质外延生长(在第一晶种层上进一步使同质外延Si膜生长)，并且在SiO膜上的第二晶种层上形成由无定形Si膜、多晶Si膜、或无定形和多晶的混晶Si膜构成的第二Si膜。如此，能够将Si膜埋入由邻接的SiO膜和单晶Si构成的凹部内。需要说明的是，能够在单晶Si上形成在第一Si膜上层合有第二Si膜而成的层合结构。也就是说，能够在单晶Si和第二Si膜的界面处形成外延Si膜。在图16(e)中，示出了形成外延Si膜作为第一Si膜、形成无定形Si膜第二Si膜的例子。也就是说，在图16(e)中，示出了在单晶Si和无定形Si膜的界面处形成外延Si膜的例子。需要说明的是，此时，与上述实施方式、变形例同样地，可以在Si膜中添加P、B、As等掺杂剂。之后，可以通过进行与上述实施方式、变形例相同的退火步骤来扩大外延Si膜的区域。需要说明的是，根据上述实施方式、变形例的方法，能够在不进行退火步骤的状态下、即在刚刚沉积后(as－depo.)的状态下形成外延Si膜，因此，可以省略退火步骤。第一Si膜及第二Si膜作为接触插塞发挥作用。
之后，如图16(f)所示，利用CMP使表面平整。进行平整后，如图16(g)所示，形成接触部，之后形成电容部。在图16(g)的下部，以纵截面图表示包含电容部、接触部的层合结构，在图16(g)的上部，表示电容部中以虚线表示的部分的横截面图。
如上所述，形成了DRAM的主要部分。
在将上述实施方式、变形例的方法应用于DRAM的制造工序时，也能大幅降低接触阻抗，能大幅改善电气特性。
上述实施方式、变形例可以应用于作为非易失性半导体存储装置(非易失性存储器)的闪存的制造工序。以下，针对闪存之一种即NAND型闪存中的立体NAND型闪存(以下，也称为3D NAND)的制造工序，一边参照图17(a)～图17(h)，一边进行说明。需要说明的是，也可以将立体NAND型闪存简称为立体闪存(立体非易失性半导体存储装置)。
需要说明的是，此处，为了方便起见，对3D NAND的制造工序的一部分进行说明，对除此以外的工序省略说明。此外，此处为了方便起见，对构成3D NAND的膜、结构的一部分进行说明，对除此以外的膜、结构省略说明。
首先，如图17(a)所示，在单晶Si制的晶片的表面上形成将SiN膜和SiO膜交替层合多层而成的多层层合膜(以下，也简称为层合膜)。此处，示出了使最下层及最上层为SiO膜的例子。例如可利用CVD法来形成这些膜。在图17(a)中，为了方便起见，示出了层合数为9层的例子，但本发明并不限定于这样的构成。例如，层合数可以为20层以上，还可以为30层以上，进而40层以上。
之后，如图17(b)所示，利用干蚀刻等在层合膜中形成沟道孔，并在沟道孔内形成ONO膜、即由SiO膜/SiN膜/SiO膜这3层构成的绝缘膜。例如可利用CVD法来形成这些膜。图17(b)表示在沟道孔(形成于层合膜中)内形成有ONO膜的状态。
在除去了ONO膜的与晶片接触的部分的状态下，如图17(c)所示，进行与上述实施方式、变形例相同的并行形成晶种步骤。如此，在晶片的表面露出的部分，即，在单晶Si上形成由同质外延Si层构成的第一晶种层(第一Si膜)，并且在ONO膜上(准确而言，是在构成ONO膜的SiO膜上)形成由无定形Si层、多晶Si层、或无定形和多晶的混晶Si层构成的第二晶种层。在图17(c)中，示出了在单晶Si上形成同质外延Si(Epi－Si)层作为第一晶种层、在SiO膜上形成多晶Si(Poly－Si)层作为第二晶种层的例子。这种情况下，也可以将第一晶种层称为外延Si晶种层。此外，也可以将第二晶种层称为多晶Si晶种层。
之后，如图17(d)所示，通过进行与上述实施方式、变形例相同的CVD成膜步骤，从而进一步使单晶Si上的第一晶种层(第一Si膜)同质外延生长(在第一晶种层上进一步使同质外延Si膜生长)，并且在ONO膜上的第二晶种层上形成由无定形Si膜、多晶Si膜、或无定形和多晶的混晶Si膜构成的第二Si膜。在图17(d)中，示出了形成同质外延Si(Epi－Si)膜第一Si膜、并形成多晶Si(Poly－Si)膜作为第二Si膜的例子。也就是说，在图17(d)中，示出了在单晶Si上形成外延Si膜、并在ONO膜上形成多晶Si膜的例子。需要说明的是，此时，与上述实施方式、变形例同样地，可以在Si膜中添加P、B、As等掺杂剂。Si膜的膜厚为10nm以下，例如为3～10nm，进而为5nm以下，例如为3～5nm。之后，可以通过进行与上述实施方式、变形例相同的退火步骤来扩大外延Si膜的区域。需要说明的是，根据上述实施方式、变形例的方法，能够在不进行退火步骤的状态下、即在刚刚沉积后(as－depo.)的状态下形成外延Si膜，因此，可以省略退火步骤。第一Si膜及第二Si膜作为沟道发挥作用。以下，也将作为该沟道发挥功能的Si膜(第一Si膜，第二Si膜)称为沟道Si。
之后，如图17(e)所示，将SiO膜埋入沟道孔内剩余部分、即由第一Si膜(外延Si膜)和第二Si膜(多晶Si膜)构成的凹部内。例如可利用CVD法来形成SiO膜。
如上所述，形成了沟道部。
之后，如图17(f)所示，在交替层合有多层SiN膜和SiO膜而成的多层层合膜(层合膜)中形成沟槽。沟槽可以利用干蚀刻等形成。之后，利用干蚀刻等除去构成层合膜的SiN膜。如此，成为残留有构成层合膜的SiO膜的状态。图17(f)表示在层合膜中形成沟槽后、利用干蚀刻等除去了SiN膜后的状态。
在该状态下，如图17(g)所示，在除去了SiN膜的部分处，即，在上下邻接的SiO膜之间形成作为控制栅极(control gate)发挥作用的TiN膜、W膜等金属膜等。这些膜例如可利用CVD法形成。之后，利用干蚀刻等将成膜时形成于沟槽内(从上下邻接SiO膜之间溢出)的TiN膜、W膜等金属膜等除去。如此，再次形成沟槽。图17(g)表示再次形成了沟槽后的状态。
如上所述，形成了层合有SiO膜和控制栅极(TiN膜、W膜等)而成的控制栅极部。
在该状态下，如图17(h)所示，将SiO膜等膜埋入沟槽内。SiO膜例如可利用CVD法形成。此时，在控制栅极部的上部、沟道部的上部也形成有SiO膜等膜。之后，利用干蚀刻等在沟道部的上部形成接触孔，在接触孔内形成起接触作用的金属膜。图17(h)表示在接触孔内形成了金属膜后的状态。
如上所述，形成了3D NAND的主要部分。
在将上述实施方式、变形例的方法应用于3DNAND的制造工序时，也能大幅降低Si晶片和沟道Si的接触阻抗，能大幅改善电气特性。
此外，通过将上述实施方式、变形例的方法应用于3DNAND的制造工序，能够形成平整且细密的晶种层(第一晶种层、第二晶种层)，能够形成虽薄但平整且细密的Si膜(第一Si膜、第二Si膜)，因此，能够使Si膜成为不存在针孔的膜(无针孔的膜)。如此，在形成Si膜后进行的利用HF等的湿式处理中，能够防止Si膜的基底膜被蚀刻。此外，由于能够形成虽薄但平整且细密的Si膜，所以能够实现第二Si膜(聚Si膜)的薄膜化，由此，能够降低晶粒界面的电荷的陷阱密度，能够在3DNAND的沟道中提高电子的移动性。
用于衬底处理的制程(记载有处理步骤、处理条件等的程序)优选根据处理内容(形成的膜的膜种、组成比、膜质、膜厚、处理步骤、处理条件等)分别单独准备，经由电气通信线路、外部存储装置123预先存储在存储装置121c内。并且，在开始处理时，优选的是，CPU121a根据衬底处理的内容，从存储在存储装置121c内的多个制程中适当选择合适的制程。如此，能够用1台衬底处理装置再现性良好地形成各种膜种、组成比、膜质、膜厚的膜。此外，可以减少操作者的负担(处理步骤、处理条件等的输入负担等)，避免操作失误，同时可以迅速地开始处理。
上述制程不限于新作成的情况，例如，可以通过改变已经安装在衬底处理装置中的已有制程来准备。在改变工艺制程时，可以经由电气通信线路、记录有该制程的记录介质将改变后的制程安装在衬底处理装置中。此外，还可以操作已有的衬底处理装置所具备的输入输出装置122，直接改变已经安装在衬底处理装置中的已有制程。
在上述实施方式中，对使用批量式衬底处理装置(一次处理多片衬底)来形成膜的例子进行了说明，但本发明并不限定于上述实施方式，例如，也优选适用于使用单片式衬底处理装置(一次处理1片或数片衬底)形成膜的情形。此外，在上述实施方式中，对使用具有热壁型的处理炉的衬底处理装置来形成膜的例子进行了说明。本发明并不限定于上述实施方式，也优选适用于使用具有冷壁型的处理炉的衬底处理装置来形成膜的情形。在这些情况下，处理步骤、处理条件例如也可以为与上述实施方式相同的处理步骤、处理条件。
例如，使用具备图14(a)所示的处理炉302的衬底处理装置来形成膜时，本发明也可优选适用。处理炉302包括形成处理室301的处理容器303、作为气体供给部(以喷淋状向处理室301内供给气体)的簇射头303s、以水平姿势支承1片或数片晶片200的支持台317、从下方支承支承台317的旋转轴355、和设置于支持台317处的加热器307。簇射头303s的进口(气体导入口)连接有气体供给端口332a、332b。气体供给端口332a连接有与上述实施方式的第一处理气体供给系统、掺杂气体供给系统相同的气体供给系统。气体供给端口332b连接有与上述实施方式的第二处理气体供给系统、第三处理气体供给系统相同的气体供给系统。在簇射头303s的出口(气体排出口)处设置有以喷淋状向处理室301内供给气体的气体分散板。将簇射头303s设置于与已搬入至处理室301内的晶片200的表面相对(面对面)的位置。在处理容器303中设置有对处理室301内进行排气的排气端口331。排气端口331连接有与上述实施方式的排气系统相同的排气系统。
此外，例如，使用具备图14(b)所示的处理炉402的衬底处理装置来形成膜时，本发明也可优选适用。处理炉402包括形成处理室401的处理容器403、以水平姿势支承1片或数片晶片200的支持台417、从下方支承支承台417的旋转轴455、向处理容器403内的晶片200照射光的加热灯407、和使加热灯407的光透过的石英窗403w。气体供给端口432a、432b与处理容器403连接。气体供给端口432a连接有与上述实施方式的第一处理气体供给系统、掺杂气体供给系统相同的气体供给系统。气体供给端口432b连接有与上述实施方式的第二处理气体供给系统、第三处理气体供给系统相同的气体供给系统。将气体供给端口432a、432b分别设置于已搬入至处理室401内的晶片200的端部的侧方、即不与已搬入至处理室401内的晶片200的表面相对的位置。在处理容器403中设置有对处理室401内进行排气的排气端口431。排气端口431连接有与上述实施方式的排气系统相同的排气系统。
在使用上述衬底处理装置的情况下，也能以与上述实施方式、变形例相同的顺序、处理条件进行成膜，并能够获得与上述实施方式、变形例相同的效果。
此外，上述实施方式、变形例等可以适当组合使用。此外，此时的处理条件例如可以为与上述实施方式相同的处理条件。
实施例
以下，对证实上述实施方式、变形例中得到的效果的试验结果进行说明。
作为样品1，使用上述实施方式中的衬底处理装置，利用图4所示的成膜顺序，在表面露出有单晶Si(Si晶片表面)和绝缘膜(SiO2)的Si晶片上，即，在表面设置有凹部、凹部的底部由单晶Si构成、凹部的侧部及上部由绝缘膜构成的Si晶片上，形成Si膜。作为第一处理气体使用DCS气体，作为第二处理气体使用DS气体，作为第三处理气体使用MS气体。并行形成晶种步骤中的Si晶片的温度为370～390℃的范围内的温度。CVD成膜步骤中的Si晶片的温度为400～500℃的范围内的温度。其他处理条件为上述实施方式中记载的处理条件范围内的条件。
作为样品2，使用上述实施方式中的衬底处理装置，利用与上述实施方式的CVD成膜步骤相同的处理步骤，在表面露出有单晶Si和绝缘膜(SiO2)的Si晶片上形成Si膜。在样品2中，不进行并行形成晶种步骤。作为第三处理气体使用MS气体。处理条件为与制成样品1时的CVD成膜步骤相同的条件。
然后，使用TEM观察样品1、2的Si膜的剖面结构。图13(a)是表示样品1的Si膜的剖面结构的TEM图像，图13(b)是表示样品2的Si膜的剖面结构的TEM图像。
根据图13(a)可知，在单晶Si上(凹部内)形成了在外延Si膜(Epi－Si)上层合有无定形Si膜(a－Si)而成的层合结构。认为这是因为，在制成样品1时，通过进行并行形成晶种步骤，从而除去了形成于单晶Si表面的自然氧化膜。也就是说，认为这是因为，由于从Si晶片的表面(单晶Si的表面)使O脱离，形成了容易进行同质外延生长的环境，所以使Si膜的成膜开始。
此外，根据图13(b)可知，在单晶Si上(凹部内)，外延Si膜没有生长，仅无定形Si膜(a－Si)生长。认为这是因为，在制成样品2时，由于没有进行并行形成晶种步骤，所以没有从单晶Si的表面除去自然氧化膜，在Si晶片的表面(单晶Si)和Si膜的界面处残留有O，无法形成用于使Si进行同质外延生长的环境。
需要说明的是，对样品1、2中形成的Si膜的电气特性进行评价，结果确认到与用样品2形成的Si膜相比，样品1形成的Si膜为接触阻抗低、电气特性优异的优质膜。此外，以与上述实施方式所示的退火步骤相同的处理步骤、处理条件对用样品1形成的Si膜(层合膜)进行热处理，结果还确认到能够使Si膜(层合膜)中的外延Si膜所占的区域扩大，并能够进一步提高Si膜的电气特性。
＜本发明的优选方案＞
以下，附记本发明的优选方案。
(附记1)
根据本发明的一方案，提供一种立体闪存、动态随机存储器或半导体器件，具有：
衬底，由单晶硅构成；
绝缘膜，形成于所述衬底的表面；
第一硅膜，通过在所述单晶硅上以所述单晶硅为基底进行同质外延生长而形成；和
第二硅膜，形成于所述绝缘膜上，且晶体结构与所述第一硅膜不同。
(附记2)
如附记1所述的立体闪存、动态随机存储器或半导体器件，
优选，在所述衬底的表面设置有凹部，所述凹部的底部由所述单晶硅构成，所述凹部的侧部由所述绝缘膜构成。
优选，所述立体闪存中的所述第一硅膜和所述第二硅膜作为沟道发挥作用。
优选，所述动态随机存储器中的所述第一硅膜和所述第二硅膜作为接触插塞发挥作用。
(附记3)
如附记1或2所述的立体闪存、动态随机存储器或半导体器件，
优选，所述第一硅膜和所述第二硅膜通过进行下述处理形成，所述处理为：将对处于所述表面露出有所述单晶硅和所述绝缘膜的状态的所述衬底供给包含硅和卤素的第一处理气体的处理、和对所述衬底供给包含硅且不含卤素的第二处理气体的处理交替进行的处理；和对所述衬底供给包含硅的第三处理气体的处理。
(附记4)
根据本发明的其他方案，提供一种半导体器件的制造方法或衬底处理方法，具有下述工序：
通过进行：将对表面露出有单晶硅和绝缘膜的衬底供给包含硅和卤素的第一处理气体的工序和对所述衬底供给包含硅且不含卤素的第二处理气体的工序交替进行的工序、和对所述衬底供给包含硅的第三处理气体的工序，
从而使第一硅膜在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述绝缘膜上生长。
(附记5)
如附记4所述的方法，优选，
在将供给所述第一处理气体的工序和供给所述第二处理气体的工序交替进行的工序中，使所述第一硅膜在所述单晶硅上同质外延生长，并在所述绝缘膜上形成晶种层，
在供给所述第三处理气体的工序中，使所述第一硅膜进一步同质外延生长，并且使所述第二硅膜在所述晶种层上生长。
(附记6)
如附记4或5所述的方法，优选，
在所述衬底的表面设置有凹部，所述凹部的底部由所述单晶硅构成，所述凹部的侧部由所述绝缘膜构成。
(附记7)
如附记6所述的方法，优选，
利用从所述凹部的侧部生长的所述第二硅膜覆盖所述第一硅膜的上部，由此使所述第一硅膜的同质外延生长停止。
(附记8)
如附记6或7所述的方法，优选，
利用从所述凹部的侧部生长的所述第二硅膜覆盖所述第一硅膜的上部，由此形成在所述第一硅膜上层合有所述第二硅膜而成的层合结构(层合膜)。
(附记9)
如附记4至8中任一项所述的方法，优选，
所述第二硅膜的晶体结构为无定形(非晶质)、多晶(多晶体)、或无定形和多晶的混晶。也就是说，所述第二硅膜为无定形硅膜、多晶硅膜、或无定形和多晶的混晶硅膜。
(附记10)
如附记4至9中任一项所述的方法，优选，
所述第一处理气体包含氯硅烷(化合物)，所述第二处理气体包含氢化硅烷(化合物)，所述第三处理气体包含氢化硅烷(化合物)。
(附记11)
如附记4至10中任一项所述的方法，优选，
在供给所述第三处理气体的工序中，与所述第三处理气体一起对所述衬底供给掺杂气体。
(附记12)
如附记4至11中任一项所述的方法，优选，
所述第二处理气体具有与第三处理气体不同的分子结构(化学结构)。也就是说，所述第二处理气体为原料与第三处理气体不同的气体。
(附记13)
如附记4至12中任一项所述的方法，优选，
所述第二处理气体的热分解温度比第三处理气体的热分解温度低。
(附记14)
如附记4至11中任一项所述的方法，优选，
所述第二处理气体具有与第三处理气体相同的分子结构(化学结构)。也就是说，所述第二处理气体は为原料与第三处理气体相同的气体。
(附记15)
如附记4至14中任一项所述的方法，优选，
还具有对所述第一硅膜及所述第二硅膜进行热处理(退火)的工序。
(附记16)
如附记15所述的方法，优选，
在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述第二硅膜中与所述第一硅膜(同质外延硅膜)接触的部分同质外延化。
(附记17)
如附记15或16所述的方法，优选，
在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述第二硅膜中与所述第一硅膜(同质外延硅膜)接触的部分改质为同质外延硅膜。
(附记18)
如附记15至17中任一项所述的方法，优选，
在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述第一硅膜所占的区域扩大。
(附记19)
如附记4至18中任一项所述的方法，优选，
在将供给所述第一处理气体的工序和供给所述第二处理气体的工序交替进行的工序中，使所述衬底的温度为第一温度，
在供给所述第三处理气体的工序中，使所述衬底的温度为与所述第一温度同等或比所述第一温度高的第二温度。
(附记20)
如附记19所述的方法，优选，
在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述衬底的温度为与所述第二温度同等或比所述第二温度高的第三温度。
(附记21)
根据本发明的其他方案，提供一种半导体器件的制造方法或衬底处理方法，具有下述工序：
通过进行：将对表面露出有单晶硅和绝缘膜的衬底供给包含卤素的第一处理气体的工序和对所述衬底供给包含硅且不含卤素的第二处理气体的工序交替进行的工序、和对所述衬底供给包含硅的第三处理气体的工序，
从而使第一硅膜在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述绝缘膜上生长。
(附记22)
根据本发明的又一其他方案，提供一种衬底处理装置，具有：
处理室，收纳衬底；
第一处理气体供给系统，对所述处理室内的衬底供给包含硅和卤素的第一处理气体；
第二处理气体供给系统，对所述处理室内的衬底供给包含硅且不含卤素的第二处理气体；
第三处理气体供给系统，对所述处理室内的衬底供给包含硅的第三处理气体；
加热器，加热所述处理室内的衬底；和
控制部，以下述方式构成：控制所述第一处理气体供给系统、所述第二处理气体供给系统、所述第三处理气体供给系统及所述加热器，以使得通过进行：将所述处理室内的、对表面露出有单晶硅和绝缘膜的衬底供给所述第一处理气体的处理和对所述处理室内的所述衬底供给所述第二处理气体的处理交替进行的处理、和对所述处理室内的所述衬底供给所述第三处理气体的处理，从而使第一硅膜在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述绝缘膜上生长。
(附记23)
根据本发明的又一其他方案，提供一种气体供给系统，包括：
对衬底供给包含硅和卤素的第一处理气体的第一气体供给部；
对衬底供给包含硅且不含卤素的第二处理气体的第二气体供给部；和
对衬底供给包含硅的第三处理气体的第三气体供给部，
所述气体供给系统以下述方式进行控制：
通过进行：将从所述第一气体供给部对表面露出有单晶硅和绝缘膜的衬底供给所述第一处理气体的处理和从所述第二气体供给部对所述衬底供给所述第二处理气体的处理交替进行的处理、和从所述第三气体供给部对所述衬底供给所述第三处理气体的处理，从而使第一硅膜在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述绝缘膜上生长。
(附记24)
根据本发明的又一其他方案，提供一种使计算机执行下述步骤的程序或记录有该程序的计算机可读取的记录介质，所述步骤为：
通过进行：将对表面露出有单晶硅和绝缘膜的衬底供给包含硅和卤素的第一处理气体的步骤和对所述衬底供给包含硅且不含卤素的第二处理气体的步骤交替进行的步骤、和对所述衬底供给包含硅的第三处理气体的步骤，
从而使第一硅膜在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述绝缘膜上生长。

Claims (20)

1.一种半导体器件的制造方法，具有下述工序：
在第一处理气体中包含的硅不发生堆积的温度下，将对表面露出有单晶硅和绝缘膜的衬底供给包含硅和卤素的所述第一处理气体的工序和对所述衬底供给包含硅且不含卤素的第二处理气体的工序交替进行，从而使第一硅晶种层在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅晶种层不同的第二硅晶种层在所述绝缘膜上生长的工序；和
对所述衬底供给包含硅的第三处理气体，从而使第一硅膜在所述第一硅晶种层上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述第二硅晶种层上生长的工序。
2.如权利要求1所述的半导体器件的制造方法，其中，
使所述第一硅晶种层、和所述第二硅晶种层并行地生长，并且，
使所述第一硅膜、和所述第二硅膜并行地生长。
3.如权利要求1所述的半导体器件的制造方法，其中，在所述衬底的表面设置有凹部，所述凹部的底部由所述单晶硅构成，所述凹部的侧部由所述绝缘膜构成。
4.如权利要求3所述的半导体器件的制造方法，其中，通过从所述凹部的侧部生长的所述第二硅膜覆盖所述第一硅膜的上部，由此使所述第一硅膜的同质外延生长停止。
5.如权利要求3所述的半导体器件的制造方法，其中，通过从所述凹部的侧部生长的所述第二硅膜覆盖所述第一硅膜的上部，由此形成在所述第一硅膜上层合有所述第二硅膜而成的层合结构。
6.如权利要求1所述的半导体器件的制造方法，其中，所述第二硅膜的晶体结构为无定形、多晶体、或无定形和多晶体的混晶。
7.如权利要求1所述的半导体器件的制造方法，其中，所述第一处理气体包含氯硅烷，所述第二处理气体包含氢化硅烷，所述第三处理气体包含氢化硅烷。
8.如权利要求1所述的半导体器件的制造方法，其中，在供给所述第三处理气体的工序中，与所述第三处理气体一起对所述衬底供给掺杂气体。
9.如权利要求1所述的半导体器件的制造方法，其中，所述第二处理气体具有与所述第三处理气体不同的分子结构。
10.如权利要求1所述的半导体器件的制造方法，其中，所述第二处理气体的热分解温度比所述第三处理气体的热分解温度低。
11.如权利要求1所述的半导体器件的制造方法，其中，所述第二处理气体具有与所述第三处理气体相同的分子结构。
12.如权利要求1所述的半导体器件的制造方法，其中，还具有对所述第一硅膜及所述第二硅膜进行热处理的工序。
13.如权利要求12所述的半导体器件的制造方法，其中，在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述第二硅膜中与所述第一硅膜接触的部分同质外延化。
14.如权利要求12所述的半导体器件的制造方法，其中，在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述第二硅膜中与所述第一硅膜接触的部分改质为同质外延硅膜。
15.如权利要求12所述的半导体器件的制造方法，其中，在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述第一硅膜所占的区域扩大。
16.如权利要求1所述的半导体器件的制造方法，其中，在将供给所述第一处理气体的工序和供给所述第二处理气体的工序交替进行的工序中，使所述衬底的温度为第一温度，
在供给所述第三处理气体的工序中，使所述衬底的温度为与所述第一温度同等或比所述第一温度高的第二温度。
17.如权利要求16所述的半导体器件的制造方法，其中，还具有对所述第一硅膜及所述第二硅膜进行热处理的工序，
在对所述第一硅膜及所述第二硅膜进行热处理的工序中，使所述衬底的温度为与所述第二温度同等或比所述第二温度高的第三温度。
18.如权利要求1～17中任一项所述的半导体器件的制造方法，其中，所述半导体器件包含立体闪存或动态随机存储器。
19.一种衬底处理装置，具有：
处理室，收纳衬底；
第一处理气体供给系统，对所述处理室内的衬底供给包含硅和卤素的第一处理气体；
第二处理气体供给系统，对所述处理室内的衬底供给包含硅且不含卤素的第二处理气体；
第三处理气体供给系统，对所述处理室内的衬底供给包含硅的第三处理气体；
加热器，加热所述处理室内的衬底；和
控制部，以下述方式构成：控制所述第一处理气体供给系统、所述第二处理气体供给系统、所述第三处理气体供给系统及所述加热器，以使得在所述处理室内进行如下处理：在所述第一处理气体中包含的硅不发生堆积的温度下，将对表面露出有单晶硅和绝缘膜的衬底供给所述第一处理气体的处理和对所述衬底供给所述第二处理气体的处理交替进行，从而使第一硅晶种层在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅晶种层不同的第二硅晶种层在所述绝缘膜上生长的处理；和对所述衬底供给所述第三处理气体，从而使第一硅膜在所述第一硅晶种层上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述第二硅晶种层上生长的处理。
20.一种气体供给系统，包括：
对衬底供给包含硅和卤素的第一处理气体的第一气体供给部、
对衬底供给包含硅且不含卤素的第二处理气体的第二气体供给部、和
对衬底供给包含硅的第三处理气体的第三气体供给部，
所述气体供给系统以进行下述处理的方式进行控制，所述处理为：
在所述第一处理气体中包含的硅不发生堆积的温度下，将从所述第一气体供给部对表面露出有单晶硅和绝缘膜的衬底供给所述第一处理气体的处理和从所述第二气体供给部对所述衬底供给所述第二处理气体的处理交替进行，从而使第一硅晶种层在所述单晶硅上同质外延生长，并且使晶体结构与所述第一硅晶种层不同的第二硅晶种层在所述绝缘膜上生长的处理；和从所述第三气体供给部对所述衬底供给所述第三处理气体，从而使第一硅膜在所述第一硅晶种层上同质外延生长，并且使晶体结构与所述第一硅膜不同的第二硅膜在所述第二硅晶种层上生长的处理。
CN201510707965.9A 2014-11-19 2015-10-27 半导体器件的制造方法、衬底处理装置、气体供给系统 Active CN105609406B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2014234401 2014-11-19
JP2014-234401 2014-11-19
JP2015-185891 2015-09-18
JP2015185891A JP6100854B2 (ja) 2014-11-19 2015-09-18 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム

Publications (2)

Publication Number Publication Date
CN105609406A CN105609406A (zh) 2016-05-25
CN105609406B true CN105609406B (zh) 2018-09-28

Family

ID=55962333

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510707965.9A Active CN105609406B (zh) 2014-11-19 2015-10-27 半导体器件的制造方法、衬底处理装置、气体供给系统

Country Status (2)

Country Link
US (4) US9412587B2 (zh)
CN (1) CN105609406B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620356B1 (en) * 2015-10-29 2017-04-11 Applied Materials, Inc. Process of selective epitaxial growth for void free gap fill
JP6560991B2 (ja) * 2016-01-29 2019-08-14 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6546872B2 (ja) * 2016-04-07 2019-07-17 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP6613213B2 (ja) * 2016-07-26 2019-11-27 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP6606476B2 (ja) * 2016-08-02 2019-11-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
WO2018055674A1 (ja) * 2016-09-20 2018-03-29 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP2018113322A (ja) 2017-01-11 2018-07-19 株式会社日立国際電気 半導体装置の製造方法、プログラムおよび基板処理装置
JP6814057B2 (ja) * 2017-01-27 2021-01-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP6778139B2 (ja) 2017-03-22 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6777624B2 (ja) 2017-12-28 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
CN109524414B (zh) * 2018-11-22 2020-11-03 中国科学院微电子研究所 一种三维存储器及其制作方法
JP7065818B2 (ja) 2019-10-28 2022-05-12 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム
CN111668231B (zh) * 2020-05-28 2021-03-30 长江存储科技有限责任公司 3d nand存储器及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101620993A (zh) * 2008-06-30 2010-01-06 株式会社日立国际电气 基板处理方法及基板处理装置

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL190388C (nl) 1986-02-07 1994-02-01 Nippon Telegraph & Telephone Werkwijze voor het vervaardigen van een halfgeleiderinrichting en halfgeleiderinrichting.
JPS62183508A (ja) 1986-02-07 1987-08-11 Nippon Telegr & Teleph Corp <Ntt> 半導体基板およびその製造法
JPH0451565A (ja) 1990-06-19 1992-02-20 Toshiba Corp 半導体記憶装置およびその製造方法
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JPH08204032A (ja) 1995-01-20 1996-08-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE19542943C2 (de) * 1995-11-17 2001-03-08 Daimler Chrysler Ag Verfahren zur Herstellung eines mikroelektronischen Bauteils mit einer mehrlagigen Komposit-Struktur
JP3382114B2 (ja) 1997-02-27 2003-03-04 株式会社東芝 半導体装置及びその製造方法
US6165874A (en) * 1997-07-03 2000-12-26 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method for growth of crystal surfaces and growth of heteroepitaxial single crystal films thereon
US6306729B1 (en) * 1997-12-26 2001-10-23 Canon Kabushiki Kaisha Semiconductor article and method of manufacturing the same
FR2774509B1 (fr) * 1998-01-30 2001-11-16 Sgs Thomson Microelectronics Procede de depot d'une region de silicium monocristallin
EP0996145A3 (en) * 1998-09-04 2000-11-08 Canon Kabushiki Kaisha Process for producing semiconductor substrate
JP4866534B2 (ja) * 2001-02-12 2012-02-01 エーエスエム アメリカ インコーポレイテッド 半導体膜の改良された堆積方法
US6835414B2 (en) * 2001-07-27 2004-12-28 Unaxis Balzers Aktiengesellschaft Method for producing coated substrates
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US6998305B2 (en) * 2003-01-24 2006-02-14 Asm America, Inc. Enhanced selectivity for epitaxial deposition
KR100895654B1 (ko) * 2004-08-31 2009-05-07 혼다 기켄 고교 가부시키가이샤 질화물 반도체 결정의 성장
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7465953B1 (en) * 2005-01-07 2008-12-16 Board Of Regents, The University Of Texas System Positioning of nanoparticles and fabrication of single election devices
JP2009521801A (ja) * 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
US20080026149A1 (en) * 2006-05-31 2008-01-31 Asm America, Inc. Methods and systems for selectively depositing si-containing films using chloropolysilanes
US8278176B2 (en) * 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7897495B2 (en) * 2006-12-12 2011-03-01 Applied Materials, Inc. Formation of epitaxial layer containing silicon and carbon
JP4791949B2 (ja) 2006-12-22 2011-10-12 株式会社東芝 不揮発性半導体メモリ
US8282733B2 (en) * 2007-04-02 2012-10-09 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor apparatus
US7772097B2 (en) * 2007-11-05 2010-08-10 Asm America, Inc. Methods of selectively depositing silicon-containing films
TW201000693A (en) * 2008-06-05 2010-01-01 Sumco Corp Epitaxial silicon wafer and method for producing the same
US8486191B2 (en) * 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US9650726B2 (en) * 2010-02-26 2017-05-16 Applied Materials, Inc. Methods and apparatus for deposition processes
EP2589071A4 (en) * 2010-07-02 2014-04-09 Matheson Tri Gas Inc FINE FILMS AND METHODS OF MAKING SAME USING CYCLOHEXASILANE
US9011599B2 (en) * 2010-07-14 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of temperature determination for deposition reactors
WO2012029661A1 (ja) 2010-09-01 2012-03-08 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
JP6022166B2 (ja) 2011-02-28 2016-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP2012248686A (ja) 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法
JP5815443B2 (ja) 2012-03-19 2015-11-17 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
DE102012012088A1 (de) * 2012-06-18 2013-12-19 Jean-Paul Theis Verfahren zum Herstellen von Halbleiterdünnschichten auf Fremdsubstraten
JP5902073B2 (ja) 2012-09-25 2016-04-13 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
WO2014070600A1 (en) * 2012-10-29 2014-05-08 Matheson Tri-Gas, Inc. Methods for selective and conformal epitaxy of highly doped si-containing materials for three dimensional structures
JP6068130B2 (ja) 2012-12-25 2017-01-25 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101620993A (zh) * 2008-06-30 2010-01-06 株式会社日立国际电气 基板处理方法及基板处理装置

Also Published As

Publication number Publication date
US20170084455A1 (en) 2017-03-23
US20160141173A1 (en) 2016-05-19
US9691609B2 (en) 2017-06-27
US9540728B2 (en) 2017-01-10
US9941119B2 (en) 2018-04-10
US9412587B2 (en) 2016-08-09
US20160305023A1 (en) 2016-10-20
CN105609406A (zh) 2016-05-25
US20170213727A1 (en) 2017-07-27

Similar Documents

Publication Publication Date Title
CN105609406B (zh) 半导体器件的制造方法、衬底处理装置、气体供给系统
CN106920737A (zh) 半导体器件的制造方法及衬底处理装置
JP6100854B2 (ja) 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム
CN107026077A (zh) 半导体器件的制造方法、衬底处理装置及气体供给系统
CN107180749B (zh) 半导体器件的制造方法、衬底处理装置及气体供给系统
US10262872B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
CN107452598A (zh) 半导体器件的制造方法、衬底处理装置及记录介质
US10840094B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
CN107275183A (zh) 半导体器件的制造方法及衬底处理装置
US10529560B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus and recording medium

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20181128

Address after: Tokyo, Japan, Japan

Patentee after: International Electric Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Hitachi Kunisai Electric Corp.

TR01 Transfer of patent right