JPH08204032A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 素子の基板占有面積を縮小させることによ
り、高集積化に適した構造とする。 【構成】 不純物拡散層２０３が形成された基板２０１
上に層間絶縁膜２０４が形成され、この層間絶縁膜２０
４を貫通して形成された第１のホール２０５内に、ソー
ス領域となるＮ型の第１の半導体層２０６ａとチャネル
領域となるＰ型の第２の半導体層２０６ｂと、ドレイン
領域となるＮ型の第３の半導体層２０６ｃとの三層構造
の半導体層２０６が埋め込まれ、この半導体層２０６に
形成された第２のホール２０９内に第１の絶縁薄膜２１
０を介して縦方向にフローティングゲート２１１とこの
フローティングゲート２１１と第２の絶縁薄膜２１２を
介して縦方向にコントロールゲート２１３が形成されて
いる。 【効果】 縦形の半導体装置とすることで、基板の素子
占有面積が減少する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリ装置等
の半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】不揮発性メモリ装置として、例えば電気
的に消去可能な一括消去型のＥＥＰＲＯＭ（electrical
ly erasable and programmable read only memory）が
知られている。図２８（ａ）は従来のＥＥＰＲＯＭの上
面図で、図２８（ｂ）は図２８（ａ）におけるＡ−Ａ線
での断面図である。この図において、１０１はＰ型のシ
リコン基板等からなる基板、１０２はソース／ドレイン
となるこの基板１０１上に形成されたＮ型の不純物拡散
層で、ソース領域を１０２ａ、ドレイン領域を１０２ｂ
とする。１０３は不純物拡散層１０２間に挟持された領
域上に形成されたＳｉＯ₂等の酸化膜からなる第１のゲ
ート絶縁膜となるトンネル酸化膜、１０４はこのトンネ
ル酸化膜１０３上に形成されたポリシリコン等の導電性
膜からなるフローティングゲート、１０５はこのフロー
ティングゲート１０４上に形成されたＳｉＯ₂等の酸化
膜からなる第２のゲート絶縁膜、１０６はこのゲート絶
縁膜１０５上に形成されたポリシリコン膜等の導電性膜
からなるコントロールゲートである。１０７はこのコン
トロールゲート１０６上に形成されたＳｉＯ₂等の絶縁
膜からなる層間絶縁膜、１０８はこの層間絶縁膜１０７
に形成された開口部である電極引き出し孔、１０９はこ
の電極引き出し孔１０８を介してドレイン領域１０２ｂ
と電気的に接続された導電性膜からなる配線である。

【０００３】このように構成されたＥＥＰＲＯＭにおい
ては、コントロールゲート１０６に正の電圧を印加し、
ソース領域１０２ａをアースすることによって、トンネ
ル効果により電子がフローティングゲート１０４に注入
され、書き込みが行われる。また、逆にコントロールゲ
ート１０４に負の電圧を印加し、ソース領域１０２ａを
アースすることによって、トンネル効果により電子がフ
ローティングゲートより引き抜かれ、消去が行われる。

【０００４】

【発明が解決しようとする課題】ところで、今後ますま
す高集積化が要求される半導体装置においては、素子の
基板占有面積を極力小さくすることが望まれるが、従来
の半導体装置においては、基板１０１の平面上に素子を
構成するソース／ドレイン領域となる不純物拡散層１０
２及びチャネル領域が配列して形成されているため、基
板占有面積を減少するには限界があり、高集積化を進め
る上で大きな障害となってきた。

【０００５】本発明は係る課題を解決するためなされた
もので、素子の基板占有面積を縮小させることにより高
集積化に適した構造を有する半導体装置を得るとともに
その製造方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の請求項１記載の
半導体装置においては、半導体基板上に形成された絶縁
膜、この絶縁膜を貫通して形成された第１のホール内に
埋め込まれたソース／ドレイン領域の一方となる第１導
電型である第１の半導体層と、この第１の半導体層上に
形成され縦方向にチャネル領域を形成する第２導電型で
ある第２の半導体層と、この第２の半導体層上に形成さ
れ、ソース／ドレイン領域の他方となる第１導電型であ
る第３の半導体層とからなる三層構造の半導体層を備え
るとともに、この三層構造の半導体層の上記第２及び第
３の半導体層を貫通して形成された第２のホール内に、
この第２のホールの内側壁に第１の絶縁薄膜を介して縦
方向に形成された所定厚さのフローティングゲート、及
び上記フローティングゲートの内側壁に第２の絶縁薄膜
を介して縦方向に形成されたコントロールゲートを備え
たことを特徴とするものである。

【０００７】また、本発明の請求項２記載の半導体装置
においては、半導体基板上に形成された絶縁膜、この絶
縁膜を貫通して形成された第１のホール内に埋め込まれ
たソース／ドレイン領域の一方となる第１導電型である
第１の半導体層と、この第１の半導体層上に形成され縦
方向にチャネル領域を形成する第２導電型である第２の
半導体層と、この第２の半導体層上に形成され、ソース
／ドレイン領域の他方となる第１導電型である第３の半
導体層とからなる三層構造の半導体層を備えるととも
に、上記第２及び第３の半導体層の側壁面が露出するよ
うに隣接して形成された第２のホール内に、この第２の
ホールの内側壁に第１の絶縁薄膜を介して縦方向に形成
された所定厚さのフローティングゲート、及び上記フロ
ーティングゲートの内側壁に第２の絶縁薄膜を介して縦
方向に形成されたコントロールゲートを備えたことを特
徴とするものである。

【０００８】また、本発明の請求項３記載の半導体装置
においては、半導体基板上に形成された絶縁膜、この絶
縁膜を貫通して形成された第１のホール内に埋め込まれ
たソース／ドレイン領域の一方となる第１導電型である
第１の半導体層と、この第１の半導体層上に形成され縦
方向にチャネル領域を形成する第２導電型である第２の
半導体層と、この第２の半導体層上に形成され、ソース
／ドレイン領域の他方となる第１導電型である第３の半
導体層とからなる三層構造の半導体層を備えるととも
に、上記第３の半導体層を貫通して形成された第２のホ
ール内に、この第２のホールの内側壁に第１の絶縁薄膜
を介して縦方向に形成されたフローティングゲート、こ
のフローティングゲートに第２の絶縁薄膜を介して形成
されたコントロールゲート、及び上記第２の半導体層の
外側壁に第３の絶縁薄膜を介して形成された読出し用ゲ
ートを備えたことを特徴とするものである。

【０００９】さらに、本発明の請求項４記載の半導体装
置においては、半導体基板上に形成された絶縁膜、この
絶縁膜を貫通して形成された第１のホール内に埋め込ま
れたソース／ドレイン領域の一方となる第１導電型であ
る第１の半導体層と、この第１の半導体層上に形成され
縦方向にチャネル領域を形成する第２導電型である第２
の半導体層と、この第２の半導体層上に形成され、ソー
ス／ドレイン領域の他方となる第１導電型である第３の
半導体層とからなる三層構造の半導体層を備えるととも
に、上記第３の半導体層の側壁面が露出するように隣接
して形成された第２のホール内に、この第２のホールの
側壁に第１の絶縁薄膜を介して縦方向に形成されたフロ
ーティングゲート、このフローティングゲートに第２の
絶縁薄膜を介して形成されたコントロールゲート、およ
び上記フローティングゲートが形成される側壁と相対す
る上記第２の半導体層の側壁に第３の絶縁薄膜を介して
形成された読出し用ゲートを備えたことを特徴とするも
のである。

【００１０】さらに、本発明の請求項５記載の半導体装
置においては、フローティングゲートの下端部を第２の
半導体層の中間部までとしたことを特徴とするものであ
る。

【００１１】さらに、本発明の請求項６記載の半導体装
置においては、半導体基板上に形成され、第１導電型の
不純物拡散層からなり、この不純物拡散層上に第１のホ
ールが形成され、この第１のホール内の第１の半導体層
の底部において電気的に接続されたソース／ドレイン用
配線を備えたことを特徴とするものである。

【００１２】また、本発明の請求項７記載の半導体装置
においては、半導体基板上に形成され、第１のホール内
の半導体層と結晶格子定数が近似したシリサイド膜から
なり、このシリサイド膜上に第１のホールが形成され、
この第１のホール内の第１の半導体層の底部において電
気的に接続されたソース／ドレイン用配線を備えたこと
を特徴とするものである。

【００１３】さらに、本発明の請求項８記載の半導体装
置においては、半導体基板上に形成されたシリサイド膜
からなり、このシリサイド膜を貫通して形成された第３
のホール上に第１のホールが形成され、この第１のホー
ル内の第１の半導体層と電気的に接続されたソース／ド
レイン用配線を備えたことを特徴とするものである。

【００１４】また、本発明の請求項９記載の半導体装置
においては、半導体基板上に形成されたソース／ドレイ
ン領域の一方となる第１の導電型である第１の半導体
層、この第１の半導体層が形成された半導体基板上に形
成された絶縁膜、上記第１の半導体層上に上記絶縁膜を
貫通し上記第１の半導体層まで到達するように形成され
た第１のホール内に形成され、縦方向にチャネル領域を
形成する第２導電型である第２の半導体層、この第２の
半導体層上に形成され、ソース／ドレイン領域の他方と
なる第１導電型である第３の半導体層、上記第２の半導
体層のチャネル領域となる側壁面が露出するように形成
された第２のホール内に、この第２のホールの内側壁に
第１の絶縁薄膜を介して縦方向に形成されたフローティ
ングゲート、及びこのフローティングゲートに第２の絶
縁薄膜を介して形成されたコントロールゲートを備えた
ことを特徴とするものである。

【００１５】また、本発明の請求項１０記載の半導体装
置の製造方法においては、半導体基板上に絶縁膜を堆積
する工程、この絶縁膜を貫通する第１のホールを形成す
る工程、選択エピタキシャルＣＶＤ法により第１導電型
である第１の半導体層を、この第１の半導体層上に第２
導電型である第２の半導体層を、この第２の半導体層上
に第１導電型の第３の半導体層を順次堆積し、三層構造
の半導体層を第１のホール内に形成する工程、側壁面に
上記三層構造の半導体層が露出するように第２のホール
を形成し、この第２のホールの内側壁に第１の絶縁薄膜
を形成し、この第１の絶縁薄膜上に導電性膜を堆積し、
上記第２のホール内に縦方向に配されたフローティング
ゲートを形成する工程、及び上記フローティングゲート
上に第２の絶縁薄膜を形成し、この第２の絶縁薄膜上に
導電性膜を堆積し、コントロールゲートを形成する工程
を備えたことを特徴とするものである。

【００１６】また、本発明の請求項１１記載の半導体装
置の製造方法においては、半導体基板上に絶縁膜を堆積
する工程、この絶縁膜を貫通する第１のホールを形成す
る工程、上記絶縁膜及び第１のホール内にアモルファス
シリコン膜又は多結晶シリコン膜を堆積し、熱処理によ
り固相エピタキシャル成長させた後、イオン注入法によ
り第１導電型である第１の半導体層と、この第１の半導
体層上に形成された第２導電型である第２の半導体層
と、この第２の半導体層上に形成された第１導電型であ
る第３の半導体層とからなる三層構造の半導体層とする
工程、側壁面に上記三層構造の半導体層が露出するよう
に第２のホールを形成し、この第２のホールの内側壁に
第１の絶縁薄膜を形成し、この第１の絶縁薄膜上に導電
性膜を堆積し、上記第２のホール内に縦方向に配された
フローティングゲートを形成する工程、及び上記フロー
ティングゲート上に第２の絶縁薄膜を形成し、この第２
の絶縁薄膜上に導電性膜を堆積し、コントロールゲート
を形成する工程を備えたことを特徴とするものである。

【００１７】さらに、本発明の請求項１２記載の半導体
装置の製造方法においては、第１のホール内の半導体層
の表面を絶縁膜の表面高さより低く形成し、この絶縁膜
及び半導体層の段差部に耐半導体層エッチング材により
サイドウォールを形成し、このサイドウォールをマスク
として上記第１のホール内の半導体層をエッチングし、
半導体層の中央部に第２のホールを形成することを特徴
とするものである。

【００１８】さらに、本発明の請求項１３記載の半導体
装置の製造方法においては、絶縁膜に異方性エッチング
によりホールを形成し、半導体基板及び絶縁膜と選択的
にエッチングできる膜を上記ホール内を含めた全面に堆
積しエッチングすることにより、上記ホールの内側壁に
サイドウォールを形成した後、上記ホール内を絶縁膜で
埋め込み、上記サイドウォールを選択的にエッチングす
ることによって第１のホールを形成したことを特徴とす
るものである。

【００１９】さらに、本発明の請求項１４記載の半導体
装置の製造方法においては、第２のホールの内側壁に第
１の絶縁薄膜を形成し、この第１の絶縁薄膜上に導電性
膜を堆積し、この導電性膜を選択的にエッチングし上記
第２のホールの内側壁に上記導電性膜からなるサイドウ
ォールを形成し、このサイドウォールをフローティング
ゲートとすることを特徴とするものである。

【００２０】さらに、本発明の請求項１５記載の半導体
装置の製造方法においては、絶縁膜上に形成されたアモ
ルファスシリコン膜又は多結晶シリコン膜上に導電性膜
を堆積し、熱処理によりシリサイド化し、パターニング
することによりソース／ドレイン用配線を形成すること
を特徴とするものである。

【００２１】さらに、本発明の請求項１６記載の半導体
装置の製造方法においては、絶縁膜上に形成された第３
の半導体層にイオン注入し導電性膜としパターニングす
ることにより、ソース／ドレイン用配線を形成すること
を特徴とするものである。

【００２２】

【作用】本発明の請求項１記載の半導体装置において
は、ソース・チャネル・ドレイン領域となる第１、第２
及び第３の半導体層が縦方向に積層され、さらにフロー
ティングゲート及びコントロールゲートも縦方向となる
ように配されるので、素子の基板占有面積が縮小すると
ともに上記半導体層が絶縁膜で覆われることとなるので
寄生容量が減少する。

【００２３】また、本発明の請求項２記載の半導体装置
においては、フローティングゲートの片側にのみソース
・チャネル・ドレイン領域となる半導体層を形成するこ
とにより、さらに素子の基板占有面積が縮小できる。

【００２４】さらに、本発明の請求項３記載の半導体装
置においては、第２の半導体層の一側壁面にフローティ
ングゲートが配され、他の側壁面に読出し用ゲートが配
されているので、フローティングゲートに電荷が蓄えら
れたとき、チャネル領域となる第２の半導体層に電界が
加わるため、読出し用ゲートのしきい値電圧が変化する
ので、読出し用ゲートに電圧を印加することによってメ
モリの記憶状態が判る。従って、コントロールゲートを
第２のホール内に形成する必要がないため、第２のホー
ル径がさらに小さくでき、素子の基板占有面積が減少で
きる。

【００２５】さらに、本発明の請求項４記載の半導体装
置においては、フローティングゲートの片側にのみ、ソ
ース・チャンネル・ドレイン領域となる半導体層を形成
することによって、素子の基板占有面積が縮小できると
ともに、このフローティングゲートが配された側壁と相
対する第２の半導体層の側壁に読出しゲートが配されて
いるので、コントロールゲートを第２のホール内に形成
する必要がなく、第２のホールの径が小さくできるた
め、さらに素子の占有面積が減少できる。

【００２６】本発明の請求項５記載の半導体装置におい
ては、第２の半導体層の中間部までフローティングゲー
トが形成されているので、第２の半導体層の上層部の一
側壁面にはフローティングゲートが、他側壁面には読出
し用ゲートの配されたメモリー部を構成し、第２の半導
体層の下層部の側壁面には読出し用ゲートのみが配され
たスイッチ用のトランジスタとなるため、フローティン
グゲートから電子が過剰に引き抜かれた場合でも素子が
ノーマリオン状態となることを防ぐことができる。

【００２７】また、本発明の請求項６記載の半導体装置
においては、ソース／ドレイン用配線が不純物拡散層で
形成されており、この不純物拡散層上に第１のホールが
形成され、この不純物拡散層上に直接半導体層を形成で
きることとなる。

【００２８】さらに、本発明の請求項７記載の半導体装
置においては、低抵抗なシリサイド膜によってソース／
ドレイン用配線を形成することによって、低抵抗な配線
となり、第１のホールの底部に、結晶格子定数が第１の
ホール内の半導体層に近似したシリサイド膜を形成する
ことによって、第１のホール内に結晶歪及び欠陥の少な
い半導体層が形成できる。

【００２９】さらに、本発明の請求項８の半導体装置に
おいては、第１のホールの底部のシリサイド膜を除去し
て半導体基板を露出させた部分に半導体層を形成するこ
とにより、いかなるシリサイド膜においても結晶歪及び
欠陥の少ない半導体層を形成できる。

【００３０】また、本発明の請求項９の半導体装置にお
いては、チャネル領域となる第２の半導体層のみが絶縁
膜の第１のホール内に形成されるので、第１のホールが
浅くでき、ホール形成が容易となるとともに半導体層の
膜厚が薄くなるので短時間に形成できる。

【００３１】本発明の請求項１０記載の半導体装置の製
造方法においては、絶縁膜を貫通する第１のホール内の
半導体基板を種として選択エピタキシャルＣＶＤ法によ
って、第１導電型である第１の半導体層と第２導電型で
ある第２の半導体層と第１導電型である第３の半導体層
との三層構造の半導体層を形成し、内側面にこの半導体
層が露出するように第２のホールを形成することによっ
て縦方向のフローティングゲートとコントロールゲート
が形成でき、縦形の半導体装置が形成できる。

【００３２】本発明の請求項１１記載の半導体装置の製
造方法においては、絶縁膜を貫通する第１のホール内に
アモルファスシリコン膜又は多結晶シリコン膜を堆積
し、半導体基板を種として固相エピタキシャル成長させ
第１導電型である第１の半導体層と第２導電型である第
２の半導体層と第１導電型である第３の半導体層との三
層構造の半導体層を形成し、内側面にこの半導体層が露
出するように第２のホールを形成することによって縦方
向のフローティングゲートとコントロールゲートが形成
でき、縦形の半導体装置が形成できる。

【００３３】さらに、本発明の請求項１２記載の半導体
装置の製造方法においては、第１のホール内の半導体層
の表面より絶縁膜の表面を高くし、この絶縁膜の段差部
にサイドウォールを形成し、このサイドウォールをマス
クとして自己整合的にエッチングすることによって、写
真製版等の工程が省けるので、パターンずれ等による半
導体層の幅のばらつきを生じることがない。

【００３４】さらに、本発明の請求項１３記載の半導体
装置の製造方法においては、異方性エッチングにより形
成されたホールの内側面にサイドウォールを形成し、こ
のサイドウォールを除去することによって第１のホール
が形成されるので、微細なホールが形成できるため、さ
らに素子の基板占有面積を縮小できる。

【００３５】さらに、本発明の請求項１４記載の半導体
装置の製造方法においては、第２のホールの内側面に自
己整合的に導電性膜のサイドウォールを形成することに
よりこのサイドウォールをフローティングゲートとする
ことにより、写真製版の工程が省けるとともに、素子の
微細加工に対応できる。

【００３６】また、本発明の請求項１５記載の半導体装
置の製造方法においては、半導体層を形成するために堆
積したアモルファスシリコン膜又は多結晶シリコン膜を
利用して、低抵抗なシリサイド膜からなるソース／ドレ
イン用配線が形成できる。

【００３７】さらに、本発明の請求項１６記載の半導体
装置の製造方法においては、半導体層を形成するために
堆積したアモルファスシリコン膜又は多結晶シリコン膜
にイオン注入することによってソース／ドレイン用配線
が形成できる。

【００３８】

【実施例】

実施例１．以下、本発明の実施例１のＥＥＰＲＯＭにつ
いて図１に基づいて説明する。図１（ａ）はこの実施例
１のＥＥＰＲＯＭを示す上面図で、図１（ｂ）は図１
（ａ）におけるＢ−Ｂ線での断面図である。この図にお
いて、２０１はＰ型のシリコン基板等からなる基板、２
０２はこの基板２０１上に形成され膜厚約０．３〜０．
５μｍの酸化膜からなる素子分離用絶縁膜、２０３は基
板１上の素子分離用絶縁膜２０２間に形成された膜厚約
０．１〜０．２μｍのＮ型の不純物拡散層であって、後
述する第１の半導体層のソース／ドレイン用配線とな
る。

【００３９】２０４は基板１上に形成された膜厚約１μ
ｍのＳｉＯ₂等の絶縁膜からなる層間絶縁膜、２０５は
不純物拡散層２０３上に形成された層間絶縁膜２０４の
開口部である第１のホール、２０６はこの第１のホール
２０５内に埋設された半導体層であって、この半導体層
２０６は膜厚約２００ｎｍのＮ型の第１の半導体層２０
６ａとこの第１の半導体層２０６ａ上に膜厚約５００ｎ
ｍのＰ型の第２の半導体層２０６ｂと、この第２の半導
体層２０６ｂ上に膜厚約３００ｎｍのＮ型の第３の半導
体層２０６ｃとの三層構造となっている。また、それぞ
れ、第１の半導体層２０６ａにはソース／ドレイン領域
の一方が、第２の半導体層２０６ｂにはチャネル領域
が、第３の半導体層２０６ｃにはソース／ドレイン領域
の他方が構成される。この実施例においては、第１の半
導体層２０６ａをソース領域、第３の半導体層２０６ｃ
をドレイン領域として説明する。

【００４０】２０７は層間絶縁膜２０４の表面に配線用
溝２０８が形成されこの配線用溝２０８内に導電性膜が
埋め込まれることによって形成された第２の配線であ
る。２０９は第２及び第３の半導体層２０６ｂ，２０６
ｃを貫通し、少なくとも第３の半導体層２０６ｃにまで
到達する開口部である第２のホール、２１０はこの第２
のホール２０９の内側面及び層間絶縁膜２０４の表面上
に形成された膜厚約１０ｎｍのＳｉＯ₂等の第１の絶縁
薄膜からなるトンネル絶縁膜、２１１はこのトンネル絶
縁膜２１０上に形成された例えば膜厚約０．１μｍのポ
リシリコン等の導電性膜からなるフローティングゲー
ト、２１２はこのフローティングゲート２１１上に形成
された膜厚約１０ｎｍのＳｉＯ₂等の絶縁膜からなる第
２の絶縁薄膜、２１３はフローティングゲート２１１上
に第２の絶縁薄膜２１２を介して形成された膜厚約０．
１５μｍのポリシリコン等の導電性膜からなるコントロ
ールゲートである。

【００４１】このように構成されたＥＥＰＲＯＭにおい
ても従来と同様に書き込み時にはソース領域となる第１
の半導体層２０６ａをアースし、コントロールゲート２
１３に正の電位、例えば２０Ｖを印加すると、トンネル
効果により電子がフローティングゲート２１１に注入さ
れる。また、消去時にはソース領域である第１の半導体
層２０６ａをアースし、コントロールゲートに負の電
位、例えば−２０Ｖを印加するとトンネル効果によりフ
ローティングゲート２１１より電子が引き抜かれること
となる。

【００４２】このように構成されたＥＥＰＲＯＭにおい
ては、第１のホール２０５内にトランジスタとなる半導
体層２０６が、第１のホール２０５の内側壁に沿って縦
方向に形成されているので、基板の平面方向に占める素
子の占有面積が従来のＥＥＰＲＯＭと比べて著しく縮小
できるため、半導体装置の高集積化が可能となる。

【００４３】また、従来のＥＥＰＲＯＭにおいては、基
板１とソース／ドレイン領域となる不純物拡散層１０２
とのＰＮ接合部分に接合容量が発生するがこの実施例に
おけるＥＥＰＲＯＭにおいては、ソース／ドレイン領域
となる第１の半導体層２０６ａ及び第３の半導体層２０
６ｃは層間絶縁膜２０４上に形成されているので、この
厚い層間絶縁膜２０４によって形成されるコンデンサー
が直列に半導体層２０６ａ、２０６ｃに接続されている
こととなるため寄生容量が減少し、電気信号の応答速度
が従来に比べて速くなる。

【００４４】また、各素子が完全に層間絶縁膜２０４で
分離されているので、従来のＥＥＰＲＯＭに比べてＰＮ
接合部でのリーク電流が減少するために消費電力を抑え
ることができるとともに、隣接する素子間に電気的な干
渉を生じることなくノイズ等を減少させることができ
る。

【００４５】次に、上述したＥＥＰＲＯＭの製造方法に
ついて、図２〜図４を用いて順次説明する。図２〜図４
は、この実施例１のＥＥＰＲＯＭの製造工程を示す製造
工程図である。まず、図２（ａ）に示されるように、基
板２０１上にＬＯＣＯＳ法等により素子分離用絶縁膜２
０２を形成し、例えばＡ_S，濃度１０²⁰〜１０²¹／ｃｍ³
にてイオン注入し、不純物拡散層２０３を形成する。

【００４６】次に、図２（ｂ）に示されるように、ＣＶ
Ｄ法により膜厚約１μｍのＳｉＯ₂膜を基板２０１上に
堆積し、層間絶縁膜２０４を形成し、写真製版及び異方
性エッチングにより、不純物拡散層２０３上にこの不純
物拡散層２０３に到達する第１のホール２０５を形成す
る。

【００４７】次に、図２（ｃ）に示されるように、例え
ばＳｉＨ₂Ｃｌ₂を材料とする周知の選択的エピタキシャ
ルＣＶＤ法により、第１のホール２０５内に不純物拡散
層２０３と同じ導電型であるＮ型の第１の半導体層２０
６ａ、この第１の半導体層２０６ａ上に反対の導電型で
あるＰ型の第２の半導体層２０６ｂ、この第２の半導体
層２０６ｂ上に第１の半導体層２０６ａと同じ導電型で
あるＮ型の第３の半導体層２０６ｃを順次積層する。こ
のとき、第１の半導体層２０６ａの膜厚は約２００ｎ
ｍ、第２の半導体層２０６ｂの膜厚は約５００ｎｍ、第
３の半導体層２０６ｃの膜厚は約３００ｎｍとする。ま
た、不純物のドーピングには、エピタキシャルＣＶＤ時
に、原材料ガスとして、例えばＮ型の半導体層の場合に
はアルシンやホスフィン、Ｐ型の半導体層の場合にはジ
ボランを用いる。

【００４８】次に、図３（ａ）に示されるように、写真
製版及び異方性エッチングにより、層間絶縁膜２０４の
一部を選択的にエッチングし、深さ約０．１〜０．２μ
ｍの配線用溝２０８を形成する。図３（ｂ）は図３
（ａ）の工程における上面図であってこの配線用溝２０
８と第３の半導体層２０６ｃとの関係を説明するための
もので、この実施例においては配線用溝２０８は、第３
の半導体層２０６ｃの周囲を取り囲むように形成されて
いるが、配線用溝２０８は第３の半導体層２０６ｃと少
なくとも一部が接するような構造であればよく、必ずし
も上述したような構造に限定されるものではない。

【００４９】次に、図３（ｃ）に示されるように、ＣＶ
Ｄ法により全面に例えばポリシリコン膜または金属シリ
サイド膜等の膜厚約０．２〜０．３μｍの導電性膜２１
４を堆積し、配線用溝２０８内に導電性膜２１４を埋め
込む。

【００５０】次に、図４（ａ）に示されるように、研磨
法またはレジストエッチバック法等により配線用溝２０
８内に埋め込まれた導電性膜２１４のみを残し、これ以
外の導電性膜２１４を除去し、第２の配線２０７を形成
する。

【００５１】次に、図４（ｂ）に示されるように、写真
製版及び異方性エッチングにより、第３の半導体層２０
６ｃ及び第２の半導体層２０６ｂを貫通し、第１の半導
体層２０６ａにまで到達する第２のホール２０９を形成
する。このとき、第２のホール２０９の周囲には約０．
１５μｍの厚みの半導体層２０６を残存させる。

【００５２】次に、図４（ｃ）に示されるように、ＣＶ
Ｄ法によりトンネル絶縁膜２１０となる例えば約１０ｎ
ｍのＳｉＯ₂膜を全面に堆積し、このトンネル絶縁膜２
１０上にＣＶＤ法によりフローティングゲート２１１と
なる導電性膜である膜厚約０．１μｍのポリシリコン膜
を堆積する。次に、写真製版及びエッチングにより、フ
ローティングゲート２１１をパターニングする。この工
程における上面図を図４（ｄ）に示す。

【００５３】次に、ＣＶＤ法により例えば膜厚約４０ｎ
ｍのＳｉＯ₂膜等の第２の絶縁薄膜２１２を堆積した
後、コントロールゲート２１３となる例えば膜厚約０．
１５μｍのポリシリコン膜または金属シリサイド膜等の
導電性膜を堆積し、写真製版及びエッチングによって、
フローティングゲート２１１及び第２の絶縁薄膜２１２
及びコントロールゲート２１３をパターニングすること
により、図１に示されるようなＥＥＰＲＯＭが完成す
る。

【００５４】また、上述したＥＥＰＲＯＭの製造方法に
おいては、トンネル絶縁膜２１０をＣＶＤ法にて形成し
たが、熱酸化法によって形成してもよい。

【００５５】また、第１の半導体層２０６ａと電気的に
接続される第１の配線として不純物拡散層２０３を用い
ていたが、サリサイド法により不純物拡散層２０３をシ
リサイド化することによって低抵抗化を図ることができ
る。このとき、第１のホール２０５内に成長させるシリ
コンの結晶の格子定数と、シリサイド膜の結晶の格子定
数とが異なると、半導体層２０６に結晶歪や結晶欠陥が
発生し、トランジスタ特性が著しく劣化することになる
が、結晶の格子定数がシリコンの結晶の格子定数とほぼ
同じ値のシリサイド膜であるＣｏＳｉ₂膜またはＮｉＳ
ｉ₂膜等を用いることにより、このシリサイド膜上に直
接半導体層２０６を形成しても結晶歪のない半導体層２
０６が形成できる。

【００５６】さらに、第１のホール２０５の形成時に不
純物拡散層２０３上に形成したシリサイド膜を同時に除
去し、基板２０１のＳｉを露出させた後、半導体層２０
６を形成すれば、どのようなシリサイド膜に対しても半
導体層２０６を選択成長させることができる。

【００５７】また、第１のホール２０５及び第２のホー
ル２０９の形状は、正方形、長方形、六角形、円形等何
でも良いことはいうまでもない。

【００５８】さらに、第２の絶縁薄膜２１２としてはＳ
ｉＯ₂膜等以外にＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）等の
強誘電体膜を用いてもよい。

【００５９】さらに、この実施例においては第２の配線
２０７が層間絶縁膜２０４に埋め込まれているため、層
間絶縁膜２０４の表面には段差がなく平坦であるので、
フローティングゲート２１１及びコントロールゲート２
１３を平坦な面にてパターニングできるため、パターニ
ング残渣等を生じることなく、正確にパターニングでき
る。

【００６０】しかしながら、第２の配線２０７は必ずし
も層間絶縁膜２０４に埋め込まなくても良く、その方法
について図５を用いて説明する。図５は第２の配線２０
７の製造工程を示す製造工程断面図であって、上述した
製造方法にて図２（ｃ）に示される半導体層２０６形成
工程まで行った後図５（ａ）に示されるように、スパッ
タ法またはＣＶＤ法にて、ＴｉＳｉ₂膜等のシリサイド
膜、またはＴｉＮ膜等の金属窒化膜等の導電性膜２１４
を全面に堆積し、写真製版及びエッチングにより、第２
の配線２０７の形状にパターニングを行う。次に、図５
（ｂ）に示されるように、写真製版及びエッチングによ
り第２のホール２０９の形成位置の導電性膜２１４及び
半導体層２０６を除去し、第２及び第３の半導体層２０
６ｂ，２０６ｃを貫通し、第１の半導体層２０６ａに達
する第２のホール２０９を形成する。以後の工程は、図
４（ｃ）〜図４（ｄ）に示されたものと、全く同一の工
程であるためここでは省略する。このように形成された
第２の配線２０７は、配線用溝２０８を形成する必要が
ないため製造工程数が減少できる。

【００６１】実施例２．実施例２のＥＥＰＲＯＭにおい
ては、実施例１と構造的には全く同一のものであって製
造工程が異なるものである。実施例２のＥＥＰＲＯＭの
製造方法について以下図６及び図７に基づいて説明す
る。図６及び図７は実施例２のＥＥＰＲＯＭの製造方法
を示す製造工程断面図である。実施例１の図２（ａ）〜
（ｂ）にて説明したように、第１のホール２０５内に第
１，第２及び第３の半導体層２０６ａ，２０６ｂ，２０
６ｃを形成する。このとき、図６（ａ）に示されるよう
に、層間絶縁膜２０４の表面より第３の半導体層２０６
ｃの表面を低くする。例えば層間絶縁膜２０４の膜厚を
実施例１より０．１μｍ程度厚くすることによって、層
間絶縁膜２０４と半導体層２０６との段差が０．１μｍ
となる。

【００６２】次に、図６（ｂ）に示されるように、半導
体層２０６とは選択的にエッチングできるエッチングス
トッパー材として、例えば膜厚約０．１５μｍのシリコ
ン窒化膜または酸化膜等をＣＶＤ法で形成し、異方性エ
ッチングを施すことによって、第１のホール２０５の縁
部にサイドウォール２１５を形成する。

【００６３】次に、図６（ｃ）に示されるように、サイ
ドウォール２１５をマスクとして異方性エッチングを行
い、実施例１と同様に第３及び第２の半導体層２０６
ｃ，２０６ｂを貫通し、第１の半導体層２０６ａにまで
到達する第２のホール２０９を形成する。

【００６４】次に、図７（ａ）に示されるように、ＣＶ
Ｄ法にて全面に絶縁膜を堆積し、第２のホール２０９内
を絶縁膜で埋め込み、層間絶縁膜２０４上の絶縁膜をド
ライエッチングによるエッチバック法または研磨によっ
て除去し、第２のホール２０９内に埋め込み絶縁膜２１
６が形成される。

【００６５】次に、層間絶縁膜２０４の一部と埋め込み
絶縁膜２１６の一部とサイドウォール２１５をエッチン
グすることによって、図７（ｂ）に示されるように第３
の半導体層２０６ｃを表面に露出させる。

【００６６】次に、図７（ｃ）に示されるように、写真
製版及び異方性エッチングにより第３の半導体層２０６
ｃの周囲に配線用溝２０８を形成する。このとき、配線
用溝２０８は第３の半導体層２０６ｃとその一部が接し
ていればよい。

【００６７】次に、図７（ｄ）に示されるように、ＣＶ
Ｄ法またはスパッタ法等により全面に導電性膜を堆積し
た後、研磨法またはレジストエッチバック法等により配
線用溝２０８内に埋め込まれた導電性膜のみ残し、これ
以外の導電性膜を除去し、第２の配線２０７を形成し、
第２のホール２０９内の埋め込み絶縁膜２１６を写真製
版及び異方性エッチングにより選択的に除去する。以
後、実施例１と同様の工程にてフローティングゲート２
１１及びコントロールゲート２１３等を形成し、ＥＥＰ
ＲＯＭが完成する。

【００６８】上述した実施例２の製造方法においては、
第１のホール２０５の内側壁に半導体層と選択的にエッ
チングすることのできるサイドウォール２１５を形成
し、このサイドウォール２１５をマスクとして自己整合
的に半導体層２０６をエッチングすることができる。つ
まり実施例１のように写真製版によってレジストマスク
を形成した後エッチングし第２のホール２０９を形成す
ると、写真製版の重ね合わせ精度に依存し、第２のホー
ル２０９の周囲に残る半導体層２０６の幅にばらつきが
生じ、デバイス特性が変動したり、この写真製版の重ね
合わせに限度があり、微細化が困難となっていたが、こ
の実施例のように自己整合的に半導体層２０６をエッチ
ングすることにより半導体層２０６の幅にばらつきが生
じることなくデバイス特性が安定するとともに、微細化
にも対応できる。

【００６９】実施例３．また、上記実施例２では、サイ
ドウォール２１５を形成し、第２のホール２０９を形成
した後第２の配線２０７を形成したがこの実施例３で
は、第２の配線２０７を形成した後サイドウォール２１
５を形成し、第２のホール２０９を形成する。以下、図
８及び図９を用いて詳細に説明する。図８及び図９は実
施例３のＥＥＰＲＯＭの製造方法を示す製造工程断面図
であって、まず実施例１で説明したように図２〜図４
（ａ）に示される工程により図８（ａ）に示されるよう
な第２の配線２０７まで形成する。このとき、実施例２
で説明したように、実施例１と比べて層間絶縁膜２０４
を約０．１μｍ厚く形成し、第３の半導体層２０６ｃも
約０．１μｍ厚くする。さらに配線用溝２０８も約０．
１μｍ深く形成することによって、第２の配線２０７も
約０．１μｍ厚い。また、このとき、第２の配線２０７
は例えばＣｏＳｉ₂のように後工程で行う第２のホール
２０９形成のためのシリコンエッチングに対してエッチ
ングされないものを選択する。

【００７０】次に、図８（ｂ）に示されるように、異方
性ドライエッチングにより第３の半導体層２０６ｃを約
０．１μｍ選択的にエッチングし、層間絶縁膜２０４よ
り第３の半導体層２０６ｃの表面を約０．１μｍ後退さ
せる。

【００７１】次に、図８（ｃ）に示されるように、全面
にエッチングストッパー材として例えば膜厚約０．１５
μｍのシリコン窒化膜または酸化膜等をＣＶＤ法で形成
し、エッチングすることによって第１のホール２０５の
縁部に幅０．１５μｍのサイドウォール２１５を形成す
る。

【００７２】次に、図９（ａ）に示されるように、この
サイドウォール２１５をマスクとして半導体層２０６を
異方性エッチングすることによって、第３、及び第２の
半導体層２０６ｃ，２０６ｂを貫通し、第１の半導体層
２０６ａに到達する第２のホール２０９を形成する。

【００７３】次に、図９（ｂ）及び図９（ｃ）に示され
るように、このサイドウォール２１５を残存させたまま
実施例１で説明した工程と全く同一の工程にて、トンネ
ル絶縁膜２１０、フローティングゲート２１１、第２の
絶縁薄膜２１２、及びコントロールゲート２１３を形成
する。

【００７４】この実施例３は、実施例２と比較すると第
２の配線２０７を第３の半導体層２０６ｃの膜厚減少を
考慮しあらかじめ厚く形成しておくことによって、第３
の半導体層２０６ｃ上のサイドウォール２１５を除去す
る工程が必要でなくなり、製造工程を減少できる。

【００７５】実施例４．上述した実施例においては、半
導体層２０６と不純物拡散層２０３、基板２０１とは同
じＳｉ材料であるため、選択的にエッチングすることが
できないために、半導体層２０６をエッチングし第２の
ホール２０９を形成する工程において、オーバーエッチ
ングが生じ、基板２０１の表面にエッチングダメージが
残って、リーク電流が発生し、デバイスの動作不良が発
生することがある。従って、この実施例４は上記課題を
解決するためのものである。

【００７６】この実施例４のＥＥＰＲＯＭの製造方法に
ついて、図１０及び図１１に基づいて説明する。まず、
実施例１で説明したように、素子分離用絶縁膜２０２、
不純物拡散層２０３、を形成した後ＣＶＤ法等により層
間絶縁膜２０４を堆積し、トランジスタが構成される半
導体層２０６が形成される位置のみが開口部となる幅約
０．１５μｍの第３のホール２１７を形成する。このと
き、実施例１と異なり第３のホール２１７で取り囲まれ
た領域に層間絶縁膜２０４が残存し、柱状の絶縁膜２１
８となる。

【００７７】次に、図１０（ｂ）に示されるように、実
施例１と同様に第３のホール２１７内に選択エピタキシ
ャルＣＶＤ法により第１，第２及び第３の半導体層２０
６ａ，２０６ｂ，２０６ｃを形成する。

【００７８】次に、図１０（ｃ）に示されるように実施
例２で説明したものと全く同一の方法にて第２の配線２
０７を形成する。次に、図１１（ａ）に示されるように
写真製版により第３の半導体層２０６ｃに周囲が囲まれ
た柱状の絶縁膜２１８の部分が開口部となるフォトレジ
ストパターン２１９を形成する。

【００７９】次に、図１１（ｂ）に示されるように、ド
ライまたはウェットエッチングにより選択的に柱状の絶
縁膜２１８をエッチングし、第２のホール２０９を形成
する。なおこのとき柱状の絶縁膜２１８は不純物拡散層
２０３とは選択的にエッチングできるため、不純物拡散
層２０３がエッチングされることはなく、デバイスの動
作不良を防ぐことができる。

【００８０】次に、図１１（ｃ）に示されるように実施
例１と全く同一の方法にて、ＥＥＰＲＯＭを完成させ
る。

【００８１】実施例５．上記実施例４においては、写真
製版及びエッチングによって半導体層２０６を形成する
ための第３のホール２１７を形成していたが、この第３
のホール２１７の幅を約０．１μｍ以下に微細化する場
合においては、写真製版によって形成することが困難に
なる。従ってこの実施例５は上記課題を解決するための
ものである。この実施例５のＥＥＰＲＯＭの製造方法に
ついて図１２を用いて説明する。まず図１２（ａ）に示
されるように、実施例１で説明したように例えば幅約
０．８μｍの第１のホール２０５まで形成した後ＣＶＤ
法にて膜厚約０．１μｍのシリコン窒化膜等からなるエ
ッチングストッパー材を堆積し、異方性エッチングによ
り第１のホール２０５の側壁面に幅約０．１μｍのサイ
ドウォール２１５を形成する。なお、このときエッチン
グストッパー材としては、層間絶縁膜２０４および不純
物拡散層２０３と選択的エッチングできるものであれば
よい。

【００８２】次に、図１２（ｂ）に示されるように、例
えば膜厚約０．４μｍの酸化シリコン膜等の絶縁膜を全
面にＣＶＤ法により堆積し、第１のホール２０５内に絶
縁膜を埋め込み、エッチバック法または研磨法により、
第１のホール２０５内部のみに絶縁膜が残るように、埋
め込み絶縁膜２２０を形成する。この工程において、層
間絶縁膜膜２０４及びサイドウォール２１５の先端部を
エッチングし、表面を平坦化する。

【００８３】次に、図１２（ｃ）に示されるように、ウ
ェットまたはドライエッチングによりサイドウォール２
１５を選択的にエッチングし、第３のホール２１７を形
成する。以後、実施例４と全く同一の工程にてＥＥＰＲ
ＯＭを完成させる。

【００８４】上述したようにこの実施例においては、写
真製版を用いず、第１のホール２０５の内側壁にサイド
ウォール２１５を形成し、このサイドウォール２１５の
幅によって半導体層２０６の幅が決定できるため、素子
の微細化に適しており高集積化を図ることができる。

【００８５】実施例６．また、以下で説明する実施例６
においては上述した実施例５と同様の方法にて、フロー
ティングゲート２１１を写真製版を用いず自己整合的に
形成することができる。したがって、写真製版工程が削
減できるとともにさらに素子の微細加工することができ
るため高集積化を進めることができる。

【００８６】まず、実施例４における図１０（ｃ）で説
明したように、第２の配線２０７を形成した後、図１３
（ａ）に示されるように、ＣＶＤ法によりトンネル絶縁
膜２１０を形成した後、ＣＶＤ法により膜厚約０．１μ
ｍの多結晶シリコン等からなる導電性膜を堆積し、エッ
チングにより第２のホール２０９内の内側壁上のトンネ
ル酸化膜２１０上に導電性膜からなるサイドウォールを
形成する。このサイドウォールがフローティングゲート
２１１となる。

【００８７】次に図１３（ｂ）に示されるように、実施
例１で説明したものと同様にＣＶＤ法により第２の絶縁
薄膜２１２を形成し、写真製版及びエッチングによりコ
ントロールゲート２１３を形成し、ＥＥＰＲＯＭが完成
する。

【００８８】実施例７．実施例７のＥＥＰＲＯＭの製造
方法において、上述した実施例とは第１，第２及び第３
の半導体層２０６ａ，２０６ｂ，２０６ｃの形成工程が
異なる。以下、実施例１で説明した構造を用いて、以下
この製造方法について説明する。

【００８９】まず、実施例１にて説明したように第１の
ホール２０５を層間絶縁膜２０４に形成した後、図１４
（ａ）に示されるように、ＣＶＤ法により膜厚約０．１
５μｍのアモルファスシリコンを全面に堆積し、例えば
約８５０℃１時間の熱処理を施し、固相エピタキシャル
成長法により基板１を種として単結晶シリコン膜２２１
に成長させる。また、このときＣＶＤ法により多結晶シ
リコン膜を堆積した後、例えばＳｉ等のイオンを注入し
アモルファスシリコン膜２２１としてもよい。アモルフ
ァスシリコン膜と多結晶シリコン膜とは、ＣＶＤ法にお
ける成膜温度によって容易に区別して成膜できる。

【００９０】次に、図１４（ｂ）に示されるように、Ｃ
ＶＤ法によりシリコン酸化膜またはシリコン窒化膜等の
絶縁膜を全面に堆積した後、研磨法またはエッチバック
法により第１のホール２０５内にのみ残存させ、埋め込
み絶縁膜２２０を形成する。このとき図１４（ｃ）に示
されるように埋め込み絶縁膜２２０の表面の高さを層間
絶縁膜２０４の表面のと同一平面上になるまでエッチン
グする。このとき、層間絶縁膜２０４上のシリコン膜２
２１も除去される。

【００９１】次に、単結晶シリコン膜２２１にイオン注
入を行い、第１，第２，及び第３の半導体層２０６ａ，
２０６ｂ，２０６ｃを形成する。つまり、まず第１の半
導体層２０６ａを形成するために例えばＰを注入エネル
ギー７００ＫｅＶ〜１ＭｅＶ、注入量１０¹⁵〜１０¹⁶ｃ
ｍ^-2にてイオン注入し、次に第２の半導体層２０６ｂを
形成するため例えばＢを注入エネルギー１００〜４００
ＫｅＶ、注入量１０¹³〜１０¹⁴ｃｍ^-2にてイオン注入
し、第３の半導体層２０６ｃを形成するため、例えばＰ
を注入エネルギー５０〜２００ＫｅＶ、注入量１０¹⁵〜
１０¹⁶ｃｍ^-2にてイオン注入する。

【００９２】次に、図１４（ｄ）に示されるように、写
真製版及びエッチングにより配線用溝２０８を形成し、
導電性膜を堆積した後、研磨法またはレジストエッチバ
ック法により、配線用溝２０８内にのみ導電性膜を残
し、第２の配線２０７が形成され、写真製版及びエッチ
ングにより埋め込み絶縁膜２２０をエッチング除去す
る。

【００９３】以後の工程は、実施例１における図４
（ｃ）以降の工程と全く同一であるので省略する。

【００９４】この実施例における製造方法によれば、単
結晶シリコン膜２２１を所定膜厚堆積することによっ
て、半導体層２０６の幅を一定にできる。従って、実施
例１のように半導体層２０６の幅を写真製版及びエッチ
ングによって形成する場合には、この写真製版時のパタ
ーンずれ等により半導体層２０６の幅にばらつきが生じ
ることとなるが、この実施例では上述した問題は生じる
ことなく、デバイス特性の安定したものが得られる。

【００９５】なお、この半導体層の形成方法について、
実施例１の構造を用いて説明したがこれに限るものでな
いことはいうまでもなく、上述及び後述する実施例の構
造にも適用できる。

【００９６】実施例８．実施例８のＥＥＰＲＯＭにおい
ては、半導体層２０６を形成するため堆積したシリコン
膜２２１を第２の配線２０７に利用したものである。

【００９７】上述したＥＥＰＲＯＭの製造方法について
説明する。図１５（ａ）に示されるように、シリコン膜
２２１が形成された後、第１のホール２０５内に埋め込
み絶縁膜２２０が形成されるまでの工程は全く同一であ
る。

【００９８】次に、図１５（ｂ）に示されるように、全
面に例えばＣｏ，Ｔｉ，Ｔａ，Ｗ等の金属膜を堆積した
後、真空または不活性ガス中で熱処理を施し、この金属
膜とシリコン膜２２１とを反応させ、金属シリサイド膜
２２２を形成する。このとき、埋め込み絶縁膜２２０上
の金属膜はＳｉと接しないためシリサイド化しないの
で、Ｈ₂Ｏ₃またはＨ₂ＳＯ₄等によるウェットエッチング
または異方性ドライエッチングにより未反応な金属膜と
ともに除去し、選択的に金属シリサイド膜２２２を形成
する。

【００９９】次に、図１５（ｃ）に示されるように、ド
ライエッチングまたはウェットエッチングにより選択的
に第１のホール２０５内の埋め込み絶縁膜２２０を除去
し、さらに図１５（ｄ）に示されるように、写真製版及
びエッチングにより金属シリサイド膜２２２を第２の配
線２０７にパターニングする。以後の工程は、実施例１
と全く同一であるので省略する。

【０１００】このように、第２の配線２０７に金属シリ
サイド膜２２２を用いることによって配線の低抵抗化を
図ることができるため、半導体装置の高速化を図ること
ができる。

【０１０１】また、上記実施例においては、金属シリサ
イド膜２２２をサリサイド法にて形成した後、パターニ
ングし第２の配線２０７としたが、まず、第２の配線２
０７のパターンにシリコン膜２２１をパターニングした
後サリサイド法にて金属シリサイド膜２２２を形成して
も良いことはいうまでもない。

【０１０２】また、上記実施例においては、シリサイド
化する熱処理を１回にて行うものについて記したが、例
えば約６００℃の比較的低温度で熱処理し、シリサイド
化させた後、未反応の金属膜を除去し例えば約８００℃
の高温度で熱処理を行い、金属シリサイド膜を低抵抗化
する２ステップ方式を用いても何ら問題はない。

【０１０３】また、上記実施例の図１５（ｂ）に示され
るような状態において、シリコン膜２２１に砒素を注入
エネルギー２０〜５０ＫｅＶ程度で高濃度（〜１０²¹ｃ
ｍ^-3）にイオン注入し、パターニングすることによって
第２の配線２０７として利用すれば上記金属シリサイド
膜２２２にて第２の配線２０７を形成したものに比べて
配線抵抗は高くなるものの、製造工程数は減少できる。

【０１０４】実施例９．上述したＥＥＰＲＯＭにおいて
は、フローティングゲート２１１を半導体層２０６が取
り囲む構造であったが、この実施例９のＥＥＰＲＯＭ
は、フローティングゲート２１１を取り囲まない構造、
つまりフローティングゲート２１１の片側のみ半導体層
２０６を設ける構造とすることによって、さらに素子を
微細化でき高集積化を図ることができる。

【０１０５】次に、実施例９のＥＥＰＲＯＭの製造方法
について、図１６に基づいて説明する。図１６（ａ）に
示されるように、実施例１で説明したように半導体層２
０６及び第２の配線２０７を形成する。ただし、第１の
ホール２０５の幅は、例えば約０．１μｍ深さ約０．８
μｍの長方形の溝状に形成し、第２の配線２０７は第３
の半導体層２０６ｃの一方向の側面でのみ接するように
する。

【０１０６】次に、図１６（ｂ）に示されるように、層
間絶縁膜２０４に写真製版及びエッチングにより幅約
０．６μｍの第２のホール２０９を形成する。この第２
のホール２０９の一方の内側壁には半導体層２０６が露
出し、この第２のホール２０９の深さが、第２の半導体
層２０６ｂが露出するまでエッチングする。

【０１０７】以後は実施例１で説明したと全く同一の方
法にてＥＥＰＲＯＭが完成する。

【０１０８】実施例１０．実施例１０のＥＥＰＲＯＭに
ついて、図１７に基づいて以下説明する。図１７（ａ）
はこの実施例１０のＥＥＰＲＯＭの上面図で、図１７
（ｂ）は図１７（ａ）のＣ−Ｃ線の断面図であって、こ
の図において、２２３は半導体層２０６の側周壁に形成
された第３の絶縁薄膜、２２４はこの第３絶縁薄膜２２
３を介して第２の半導体層２０６ｂと対向した位置に形
成された読み出し用ゲート、２２５は層間絶縁膜２０４
上に形成された第２の層間絶縁膜である。

【０１０９】上述したように構成されたＥＥＰＲＯＭに
おいては、フローティングゲート２１１に蓄えられた電
荷により、チャネル領域となる第２の半導体層２０６ｂ
に電界が加わるため、読み出し用ゲートのしきい値電圧
が変動する。即ち、読み出し用ゲート２２４のしきい値
電圧の状態で素子の記憶状態が判ることとなる。従っ
て、上述した実施例１〜９においては、コントロールゲ
ート２１３のしきい値電圧の変動を読み取るため、読み
出し時にコントロールゲート２１３に電圧を印加するこ
ととなるが、本実施例においてはコントロールゲート２
１３に電圧を印加する必要はなく、読み出し用ゲート２
２４に印加すれば良い。従って、読み出し時にコントロ
ールゲート２１３に電圧を印加する必要がないため、読
み出し時においてコントロールゲート２１３に印加され
る電圧によってフローティングゲート２１１に徐々に電
子が注入されメモリ状態が変化するという問題が生じる
ことはない。

【０１１０】次に、この実施例１０のＥＥＰＲＯＭの製
造方法について、図１７〜図２１を用いて説明する。ま
ず、図１８（ａ）に示されるように、不純物拡散層２０
３及び素子分離用絶縁膜２０２を形成した基板２０１上
に、例えば膜厚約３００ｎｍのシリコン酸化膜からなる
層間絶縁膜２０４を形成し、研磨法等により表面を平坦
化した後、この層間絶縁膜２０４上に例えば多結晶ポリ
シリコン膜または金属シリサイド膜等の導電性膜をＣＶ
Ｄ法はまたはスパッタ法により堆積し、写真製版及びエ
ッチングにより読み出し用ゲート２２４にパターニング
する。図１８（ｂ）は、この工程における上面図であ
る。

【０１１１】次に、図１８（ｃ）に示されるように、Ｃ
ＶＤ法等により膜厚約７００ｎｍのシリコン酸化膜から
なる第２の層間絶縁膜２２５を形成し、研磨法等で平坦
化する。

【０１１２】次に、図１８（ｄ）に示されるように、写
真製版及びエッチングにより第２の層間絶縁膜２２５及
び読み出し用ゲート２２４及び層間絶縁膜２０４を貫通
し、不純物拡散層２０３にまで到達する第１のホール２
０５を形成する。

【０１１３】次に、図１９（ａ）に示されるように、Ｃ
ＶＤ法等により膜厚約２０ｎｍのシリコン酸化膜または
窒化膜等の絶縁膜を全面に堆積し、異方性エッチングに
より第２の層間絶縁膜２２５上及び第１のホール２０５
の底面上の絶縁膜を除去し、第１のホール２０５の内側
壁にのみサイドウォールとなる第３の絶縁薄膜２２３を
残す。

【０１１４】次に、図１９（ｂ）に示されるように、実
施例１で説明したように選択エピタキシャルＣＶＤ法に
より第１，第２，及び第３の半導体層２０６を形成す
る。図１９（ｃ）に読み出し用ゲート２２４と半導体層
２０６との関係を示す上面図を示す。次に、図１９
（ｄ）に示されるように、実施例１で説明したものと同
一の方法で、第２の配線２０７を形成する。

【０１１５】次に、図２０（ａ）に示されるように、実
施例１と同様の方法にて第２のホール２０９を形成す
る。このとき、第２のホールの径は約０．３μｍで周囲
に約０．１μｍの半導体層２０６が残る。次に、図２０
（ｂ）に示されるように、ＣＶＤ法により第１の絶縁薄
膜２１０及びフローティングゲート２１１となる導電性
膜を順次堆積する。このとき、フローティングゲート２
１１となる導電性膜の膜厚を約０．１５μｍつまり第２
のホール径の約１／２以上とすることにより、第２のホ
ール２０９内は導電性膜によって埋め込まれる。図２０
（ｃ）はこの工程における上面図である。

【０１１６】次に、ＣＶＤ法等により第２の絶縁薄膜２
１２及びコントロールゲート２１３となる導電性膜を順
次堆積し、パターニングすることによって図１７に示さ
れたＥＥＰＲＯＭが完成する。

【０１１７】また、半導体層２０６の形成方法は、実施
例７で説明したようにアモルファスシリコン膜を固相エ
ピタキシャル成長法で単結晶化するものでもよい。

【０１１８】また、第２の絶縁薄膜２１２はＰＺＴ膜の
ような強誘電体でもよく、読み出し用時にコントロール
ゲート２１３に電圧が印加されないため、強誘電体の疲
労による特性の劣化を防止できる。また、図２１に示す
ように、読み出し用ゲートを備えたＥＥＰＲＯＭにおい
ては、フローティングゲート２１１が第２の半導体層２
０６ｂの側壁をすべて覆うように対向せずとも第２の半
導体層２０６ｂの上層部のみで対向していればよい。つ
まり、フローティングゲート２１１の下端部が第２の半
導体層２０６ｂの中間部にあればよい。

【０１１９】したがって、このように形成されたＥＥＰ
ＲＯＭにおいては、第２の半導体層２０６ｂの外側壁
は、第３の絶縁薄膜２２３を介してフローティングゲー
ト２１１とＭＯＳＦＥＴを構成する。つまり第２の半導
体層２０６ｂの上層部では、第２の半導体層２０６ｂの
一側壁面に第３の絶縁薄膜２２３を介して読み出し用ゲ
ート２２４が配され、他側壁面に第１の絶縁薄膜２１０
を介してフローティングゲート２１１が配されメモリ部
となり、また、第２の半導体層２０６ｂの下層部では、
第３の絶縁薄膜２２３を介して読み出し用ゲート２２４
が配されスイッチとして機能するＭＯＳＦＥＴを構成す
る。つまり、オフセット型のＥＥＰＲＯＭとなる。オフ
セット型とは周知のように、電気的に消去した後、つま
りフローティングゲート２１１から電子を引き抜いた後
に、フローティングゲート２１１の電位のばらつき等に
より、ディプレッション型となることを防止できる構造
である。従って、半導体装置の誤動作を防ぐ。

【０１２０】実施例１１．この実施例１１のＥＥＰＲＯ
Ｍにおいては、実施例９で説明した半導体装置におい
て、上記実施例１０で説明した読み出し用ゲート２２４
を第２の半導体層２０６ｂに配したものである。図２２
はこの実施例のＥＥＰＲＯＭを示す断面図である。この
実施例においても、上記実施例と同様に読み出し時にコ
ントロールゲート２１３に電圧を印加せずとも読み出し
用ゲート２２４に電圧を掛けることによって記憶状態が
わかるので、第２のホール２０９にコントロールゲート
を設ける必要がないため、この実施例１１は実施例１０
と比べて第２のホール２０９の幅が０．１〜０．２μｍ
と小さく形成できるため、基板占有面積がさらに減少
し、高集積化を図ることができる。

【０１２１】また、この実施例においても図２３に示す
ように、第２のホール２０９の深さを第２の半導体層２
０６ｂの中間部までとし、フローティングゲート２１１
の下端部が第２の半導体層２０６ｂの中間部までとする
ことにより、上記実施例１０にて述べたように、第２の
半導体層２０６ｂは読み出し用ゲート２２４とのみ対向
する部分と、読み出し用ゲート２２４及びフローティン
グゲート２１１に対向する部分とが上下に分割され、実
質的にメモリ部とスイッチ部の２つのＦＥＴとなる。従
って、スイッチ部を構成する読み出し用ゲート２２４に
おいては、フローティングゲート２１１の電荷の状態の
影響を受けないため、フローティングゲート２１１より
過剰に電子が引き抜かれたような場合においても読み出
し用ゲート２２４に電圧が印加されなければ、第１の半
導体層２０６ａと第３の半導体層２０６ｃ間に電流が流
れることなくディプレッション型となることを防ぐ。

【０１２２】実施例１２．上述した実施例においては、
層間絶縁膜２０４に形成された第１のホール２０５内に
第１，第２，及び第３の半導体層２０６ａ，２０６ｂ，
２０６ｃを形成したが、この実施例のように第２の半導
体層２０６ｂのみ第１のホール内に形成してもよい。つ
まり、図２４に示されるように第１の配線２０３及び第
２の配線２０７を半導体層によって形成し、これらと第
２の半導体層２０６ｂと接合する部分をソース／ドレイ
ン領域として構成することによって、縦形のＥＥＰＲＯ
Ｍとしてもよい。

【０１２３】次に、この実施例のＥＥＰＲＯＭの製造方
法について、図２５〜図２６に基づいて説明する。ま
ず、図２５（ａ）に示されるように、層間絶縁膜２０４
の膜厚が第２の半導体層２０６ｂの厚みとなるように、
例えば約０．４μｍの層間絶縁膜２０４を堆積し、写真
製版及びエッチングにより不純物拡散層２０３まで達す
る第１のホール２０５を形成し、選択エピタキシャルＣ
ＶＤ法にて第２の半導体層２０６ｂを第１のホール２０
５内に形成する。

【０１２４】次に、図２５（ｂ）に示されるように、ア
モルファスシリコン膜を堆積し、このアモルファスシリ
コン膜に例えばＡｓをイオン注入し、熱処理を施し、固
相エピタキシャル成長させ、層間絶縁膜２０４及び第２
の半導体層２０６ｂ上に第３の半導体層２０６ｃを形成
し、写真製版及びエッチングにより第２の配線２０７に
パターニングする。またこのとき、アモルファスシリコ
ン膜の状態でパターニングした後に熱処理を施し、固相
エピタキシャル成長させ、第３の半導体層２０６ｃに形
成してもよい。

【０１２５】次に、図２５（ｃ）に示されるように、写
真製版及びエッチングにより第２のホール２０９を形成
する。後の工程は上述した実施例で説明したものと全く
同一であるので省略する。

【０１２６】このように構成されたＥＥＰＲＯＭにおい
ては、第１の配線である不純物拡散層２０３の第２の半
導体層２０６ｂと接合している領域がソース領域とな
り、第２の半導体層２０６ｂがチャネル領域となり、第
２の配線２０７である第３の半導体層２０６ｃと第２の
半導体層２０６ｂと接合している領域がドレイン領域と
なる。従って、第１のホール２０５内には第２の半導体
層２０６ｂのみを形成すればよいので、エピタキシャル
成長時間が短くできるとともに、第１のホール２０５の
深さも浅くなるためホール形成が容易となる。

【０１２７】また、上記実施例１２のＥＥＰＲＯＭは、
第２の配線２０７を層間絶縁膜２０４上に形成したが、
実施例１で説明したように、層間絶縁膜２０４に埋め込
んで形成してもよい。この製造方法について以下、図２
６に基づいて簡単に説明する。

【０１２８】まず、図２６（ａ）に示されるように、層
間絶縁膜２０４を堆積した後、写真製版及びエッチング
により配線用溝２０８を形成する。次に、図２６（ｂ）
に示されるように、写真製版及びエッチングにより第１
のホール２０５を形成する。次に図２６（ｃ）に示され
るように、例えば選択エピタキシャルＣＶＤ法によりＰ
形の第２の半導体層２０６ｂを、層間絶縁膜２０４の表
面より突出させるまで成長させ、さらに、その上にＣＶ
Ｄ法等により多結晶シリコン膜または金属シリサイド膜
等からなる導電性膜２１４を形成する。

【０１２９】次に、図２６（ｄ）に示されるように、研
磨法等により導電性膜２１４及び第２の半導体層２０６
ｂを平坦化した後、Ａｓ等のイオンを注入し、熱処理を
施すことによって、第２のエピタキシャル層２０６ｂの
上層部を、反対導電型であるＮ型の第３の半導体層２０
６ｃとする。以後、写真製版及びエッチングにより第２
のホール２０９を形成した後、上述したように第２のホ
ール２０９内にフローティングゲート２１１及びコント
ロールゲート２１３を形成する。

【０１３０】このように第２の配線２０７を、層間絶縁
膜２０４に埋め込み、段差部をなくすことによって、フ
ローティングゲート２１１及びコントロールゲート２１
３の形成が容易となる。

【０１３１】また、上記実施例４で説明した方法を用い
て図２７（ａ）に示されるように、第３のホール２１７
を形成し、上述したように第２の半導体層２０６ｂを形
成した後、図２７（ｂ）に示されるように配線用溝２０
８内に導電性膜を埋め込み第２の配線２０７とする。実
施例４と同様に、第２のホール２０９を形成する際のオ
ーバーエッチングにより、基板２０１までエッチングさ
れることはない。また、上述した実施例１〜１２に用い
た製造方法は、説明に用いた構造のみに適応するもので
なく他の実施例にも応用できる。

【０１３２】また、上述した第１のホール２０５，第２
のホール２０９の形状は、円形矩形いずれの形でもよ
い。

【０１３３】

【発明の効果】本発明に請求項１記載の半導体装置にお
いては、ソース・チャンネル・ドレイン領域となる第
１，第２，第３の半導体層が縦方向に積層され、さらに
フローティングゲート及びコントロールゲートも縦方向
に形成されるので、基板占有面積が縮小でき半導体装置
の高集積化を図ることができるという効果を有する。

【０１３４】本発明の請求項２記載の半導体層において
は、フローティングゲートの片側壁面にのみソース・チ
ャネル・ドレイン領域となる半導体層が形成されている
ので、さらに基板占有面積が縮小し、半導体装置の高集
積化を図ることができるという効果を有する。

【０１３５】本発明の請求項３記載の半導体装置におい
ては、チャネル領域となる第２の半導体層の内側壁にフ
ローティングゲートが、外側壁には読み出し用ゲートが
配されているので、この読み出し用ゲートのしきい値電
圧の変化により記憶状態がわかるので、コントロールゲ
ートを第２のホール内に形成せずともよく、第２のホー
ル径を小さくできさらに基板占有面積が縮小でき、半導
体装置の高集積化を図ることができるという効果を有す
る。

【０１３６】本発明の請求項４記載の半導体装置におい
ては、フローティングゲートの片側壁面にのみ半導体層
が形成されているので、基板占有面積が縮小するととも
に、さらに、第２の半導体層の一側壁面にフローティン
グゲートが、他側壁面に読出し用ゲートが配されている
ので、コントロールゲートを第２のホール内に形成せず
ともよく、第２のホールの径を小さくでき、さらに基板
の占有面積が縮小できるため、半導体装置の高集積化を
さらに図ることができるという効果を有する。

【０１３７】本発明の請求項５記載の半導体装置におい
ては、フローティングゲートの下端部を第２の半導体層
の中間部とすることによって、上層部がメモリ部、下層
部がスイッチ用トランジスタとなるので、フローティン
グゲートの電位のばらつきによりディプレッション型と
なることを防止できる構造となり、半導体装置の誤動作
を防ぎ、信頼性が向上できるという効果を有する。

【０１３８】本発明の請求項６記載の半導体装置におい
ては、不純物拡散層にソース／ドレイン用配線を形成す
ることによって、不純物拡散層上に直接半導体層が形成
できるため、容易に縦形の半導体装置が形成できるとい
う効果を有する。

【０１３９】本発明の請求項７記載の半導体装置におい
ては、ソース／ドレイン用配線に半導体層の結晶格子定
数と近似するシリサイド膜によって形成されるので、結
晶欠陥及び歪の少ない半導体層が直接形成できるため、
容易に低抵抗な配線を有する縦形の半導体装置を形成で
きるという効果を有する。

【０１４０】本発明の請求項８記載の半導体装置におい
ては、第１のホールのシリサイド膜を除去し、半導体基
板を露出させるので、この基板上に直接半導体層を形成
させることができるため、どのようなシリサイド膜をも
ソース／ドレイン用配線に利用できるという効果を有す
る。

【０１４１】本発明の請求項９記載の半導体装置におい
ては、第１のホール内にはチャネル領域となる第２の半
導体層のみが形成されるので、第１のホールが容易にで
き、さらに、半導体層が短時間に形成できるため容易に
縦形の半導体装置が形成できるという効果を有する。

【０１４２】本発明の請求項１０記載の半導体装置の製
造方法においては、基板占有面積が縮小できる縦形の半
導体装置を形成することができるという効果を有する。

【０１４３】また、本発明の請求項１１記載の半導体装
置の製造方法においても、基板占有面積が縮小できる縦
形の半導体装置を形成することができるという効果を有
する。

【０１４４】また、本発明の請求項１２記載の半導体装
置の製造方法においては、第１の半導体層と絶縁膜に段
差部を設け、この段差部にサイドウォールを形成し、こ
のサイドウォールをマスクとして自己整合的にエッチン
グすることによって、写真製版工程が省れるため、半導
体層の幅にばらつきが生じることなく、信頼性の高い半
導体装置を得ることができるという効果を有する。

【０１４５】また、本発明の請求項１３記載の半導体装
置の製造方法においては、サイドウォールを形成し、こ
のサイドウォールを除去することによって第１のホール
が形成できるため、微細なホールが形成でき、さらに基
板の占有面積が縮小し、半導体装置の高集積化が図れる
という効果を有する。

【０１４６】本発明の請求項１４記載の半導体装置の製
造方法においては、さらに第２のホールの内側壁に自己
整合的に導電性膜のサイドウォールを形成し、このサイ
ドウォールをフローティングゲートとするため、さらに
基板の占有面積が縮小でき、半導体装置の高集積化が図
れるという効果を有する。

【０１４７】また、本発明の請求項１５記載の半導体装
置の製造方法においては、第１のホール内の半導体層を
形成するために堆積したアモルファスシリコン膜または
多結晶シリコン膜を利用してソース／ドレイン用配線と
なるシリサイド膜を形成するため、低抵抗な配線が容易
に形成できるという効果を有する。

【０１４８】また、本発明の請求項１６記載の半導体装
置の製造方法においては、第１のホール内の半導体層を
形成するために堆積したアモルファスシリコン膜または
多結晶シリコン膜にイオン注入することによって、ソー
ス／ドレイン用配線が形成できるため、製造工程数が減
少するという効果を有する。

【図面の簡単な説明】

【図１】 本発明の実施例１の半導体装置を示す上面図
及び断面図である。

【図２】 本発明の実施例１の半導体装置の製造方法を
示す製造工程図である。

【図３】 本発明の実施例１の半導体装置の製造方法を
示す製造工程図である。

【図４】 本発明の実施例１の半導体装置の製造方法を
示す製造工程図である。

【図５】 本発明の実施例１の半導体装置の製造方法を
示す製造工程図である。

【図６】 本発明の実施例２の半導体装置の製造方法を
示す製造工程図である。

【図７】 本発明の実施例２の半導体装置の製造方法を
示す製造工程図である。

【図８】 本発明の実施例３の半導体装置の製造方法を
示す製造工程図である。

【図９】 本発明の実施例３の半導体装置の製造方法を
示す製造工程図である。

【図１０】 本発明の実施例４の半導体装置の製造方法
を示す製造工程図である。

【図１１】 本発明の実施例４の半導体装置の製造方法
を示す製造工程図である。

【図１２】 本発明の実施例５の半導体装置の製造方法
を示す製造工程断面図である。

【図１３】 本発明の実施例６の半導体装置の製造方法
を示す製造工程図である。

【図１４】 本発明の実施例７の半導体装置の製造方法
を示す製造工程図である。

【図１５】 本発明の実施例８の半導体装置の製造方法
を示す製造工程図である。

【図１６】 本発明の実施例９の半導体装置の製造方法
を示す製造工程図である。

【図１７】 本発明の実施例１０の半導体装置を示す断
面図である。

【図１８】 本発明の実施例１０の半導体装置の製造方
法を示す製造工程図である。

【図１９】 本発明の実施例１０の半導体装置の製造方
法を示す製造工程図である。

【図２０】 本発明の実施例１０の半導体装置の製造方
法を示す製造工程図である。

【図２１】 本発明の実施例１０の半導体装置を示す断
面図である。

【図２２】 本発明の実施例１１の半導体装置を示す断
面図である。

【図２３】 本発明の実施例１１の半導体装置を示す断
面図である。

【図２４】 本発明の実施例１２の半導体装置を示す断
面図である。

【図２５】 本発明の実施例１２の半導体装置の製造方
法を示す製造工程図である。

【図２６】 本発明の実施例１２の半導体装置の製造方
法を示す製造工程図である。

【図２７】 本発明の実施例１２の半導体装置の製造方
法を示す製造工程図である。

【図２８】 従来の半導体装置を示す上面図及び断面図
である。

【符号の説明】

２０１ 基板、２０３ 不純物拡散層、２０５ 第１の
ホール、２０６ａ 第１の半導体層、２０６ｂ 第２の
半導体層、２０６ｃ 第３の半導体層、２０７ 第２の
配線、２０９ 第２のホール、２１０ 第１の絶縁薄
膜、２１１ フローティングゲート、２１２ 第２の絶
縁薄膜、２１３ コントロールゲート、２１５ サイド
ウォール、２１７ 第３のホール、２２３ 第３の絶縁
薄膜、２２４ 読み出し用ゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された絶縁膜、この
   絶縁膜を貫通して形成された第１のホール内に埋め込ま
   れたソース／ドレイン領域の一方となる第１導電型であ
   る第１の半導体層と、この第１の半導体層上に形成され
   縦方向にチャネル領域を形成する第２導電型である第２
   の半導体層と、この第２の半導体層上に形成され、ソー
   ス／ドレイン領域の他方となる第１導電型である第３の
   半導体層とからなる三層構造の半導体層を備えるととも
   に、この三層構造の半導体層の上記第２及び第３の半導
   体層を貫通して形成された第２のホール内に、この第２
   のホールの内側壁に第１の絶縁薄膜を介して縦方向に形
   成された所定厚さのフローティングゲート、及び上記フ
   ローティングゲートの内側壁に第２の絶縁薄膜を介して
   縦方向に形成されたコントロールゲートを備えたことを
   特徴とする半導体装置。
2. 【請求項２】 半導体基板上に形成された絶縁膜、この
   絶縁膜を貫通して形成された第１のホール内に埋め込ま
   れたソース／ドレイン領域の一方となる第１導電型であ
   る第１の半導体層と、この第１の半導体層上に形成され
   縦方向にチャネル領域を形成する第２導電型である第２
   の半導体層と、この第２の半導体層上に形成され、ソー
   ス／ドレイン領域の他方となる第１導電型である第３の
   半導体層とからなる三層構造の半導体層を備えるととも
   に、上記第２及び第３の半導体層の側壁面が露出するよ
   うに隣接して形成された第２のホール内に、この第２の
   ホールの内側壁に第１の絶縁薄膜を介して縦方向に形成
   された所定厚さのフローティングゲート、及び上記フロ
   ーティングゲートの内側壁に第２の絶縁薄膜を介して縦
   方向に形成されたコントロールゲートを備えたことを特
   徴とする半導体装置。
3. 【請求項３】 半導体基板上に形成された絶縁膜、この
   絶縁膜を貫通して形成された第１のホール内に埋め込ま
   れたソース／ドレイン領域の一方となる第１導電型であ
   る第１の半導体層と、この第１の半導体層上に形成され
   縦方向にチャネル領域を形成する第２導電型である第２
   の半導体層と、この第２の半導体層上に形成され、ソー
   ス／ドレイン領域の他方となる第１導電型である第３の
   半導体層とからなる三層構造の半導体層を備えるととも
   に、上記第３の半導体層を貫通して形成された第２のホ
   ール内に、この第２のホールの内側壁に第１の絶縁薄膜
   を介して縦方向に形成されたフローティングゲート、こ
   のフローティングゲートに第２の絶縁薄膜を介して形成
   されたコントロールゲート、及び上記第２の半導体層の
   外側壁に第３の絶縁薄膜を介して形成された読出し用ゲ
   ートを備えたことを特徴とする半導体装置。
4. 【請求項４】 半導体基板上に形成された絶縁膜、この
   絶縁膜を貫通して形成された第１のホール内に埋め込ま
   れたソース／ドレイン領域の一方となる第１導電型であ
   る第１の半導体層と、この第１の半導体層上に形成され
   縦方向にチャネル領域を形成する第２導電型である第２
   の半導体層と、この第２の半導体層上に形成され、ソー
   ス／ドレイン領域の他方となる第１導電型である第３の
   半導体層とからなる三層構造の半導体層を備えるととも
   に、上記第３の半導体層の側壁面が露出するように隣接
   して形成された第２のホール内に、この第２のホールの
   側壁に第１の絶縁薄膜を介して縦方向に形成されたフロ
   ーティングゲート、このフローティングゲートに第２の
   絶縁薄膜を介して形成されたコントロールゲート、及び
   上記フローティングゲートが形成される側壁と相対する
   上記第２の半導体層の側壁に第３の絶縁薄膜を介して形
   成された読出し用ゲートを備えたことを特徴とする半導
   体装置。
5. 【請求項５】 フローティングゲートの下端部を第２の
   半導体層の中間部までとしたことを特徴とする請求項３
   又は４記載の半導体装置。
6. 【請求項６】 半導体基板上に形成され、第１導電型の
   不純物拡散層からなり、この不純物拡散層上に第１のホ
   ールが形成され、この第１のホール内の第１の半導体層
   の底部において電気的に接続されたソース／ドレイン用
   配線を備えたことを特徴とする請求項１〜５のいずれか
   に記載の半導体装置。
7. 【請求項７】 半導体基板上に形成され、第１のホール
   内の半導体層と結晶格子定数が近似したシリサイド膜か
   らなり、このシリサイド膜上に第１のホールが形成さ
   れ、この第１のホール内の第１の半導体層の底部におい
   て電気的に接続されたソース／ドレイン用配線を備えた
   ことを特徴とする請求項１〜５のいずれかに記載の半導
   体装置。
8. 【請求項８】 半導体基板上に形成されたシリサイド膜
   からなり、このシリサイド膜を貫通して形成された第３
   のホール上に第１のホールが形成され、この第１のホー
   ル内の第１の半導体層と電気的に接続されたソース／ド
   レイン用配線を備えたことを特徴とする請求項１〜５の
   いずれかに記載の半導体装置。
9. 【請求項９】 半導体基板上に形成されたソース／ドレ
   イン領域の一方となる第１の導電型である第１の半導体
   層、この第１の半導体層が形成された半導体基板上に形
   成された絶縁膜、上記第１の半導体層上に上記絶縁膜を
   貫通し上記第１の半導体層まで到達するように形成され
   た第１のホール内に形成され、縦方向にチャネル領域を
   形成する第２導電型である第２の半導体層、この第２の
   半導体層上に形成され、ソース／ドレイン領域の他方と
   なる第１導電型である第３の半導体層、上記第２の半導
   体層のチャネル領域となる側壁面が露出するように形成
   された第２のホール内に、この第２のホールの内側壁に
   第１の絶縁薄膜を介して縦方向に形成されたフローティ
   ングゲート、及びこのフローティングゲートに第２の絶
   縁薄膜を介して形成されたコントロールゲートを備えた
   ことを特徴とする半導体装置。
10. 【請求項１０】 半導体基板上に絶縁膜を堆積する工
    程、この絶縁膜を貫通する第１のホールを形成する工
    程、選択エピタキシャルＣＶＤ法により第１導電型であ
    る第１の半導体層を、この第１の半導体層上に第２導電
    型である第２の半導体層を、この第２の半導体層上に第
    １導電型の第３の半導体層を順次堆積し、三層構造の半
    導体層を第１のホール内に形成する工程、側壁面に上記
    三層構造の半導体層が露出するように第２のホールを形
    成し、この第２のホールの内側壁に第１の絶縁薄膜を形
    成し、この第１の絶縁薄膜上に導電性膜を堆積し、上記
    第２のホール内に縦方向に配されたフローティングゲー
    トを形成する工程、及び上記フローティングゲート上に
    第２の絶縁薄膜を形成し、この第２の絶縁薄膜上に導電
    性膜を堆積し、コントロールゲートを形成する工程を備
    えたことを特徴とする請求項１または２記載の半導体装
    置の製造方法。
11. 【請求項１１】 半導体基板上に絶縁膜を堆積する工
    程、この絶縁膜を貫通する第１のホールを形成する工
    程、上記絶縁膜及び第１のホール内にアモルファスシリ
    コン膜又は多結晶シリコン膜を堆積し、熱処理により固
    相エピタキシャル成長させた後、イオン注入法により第
    １導電型である第１の半導体層と、この第１の半導体層
    上に形成された第２導電型である第２の半導体層と、こ
    の第２の半導体層上に形成された第１導電型である第３
    の半導体層とからなる三層構造の半導体層とする工程、
    側壁面に上記三層構造の半導体層が露出するように第２
    のホールを形成し、この第２のホールの内側壁に第１の
    絶縁薄膜を形成し、この第１の絶縁薄膜上に導電性膜を
    堆積し、上記第２のホール内に縦方向に配されたフロー
    ティングゲートを形成する工程、及び上記フローティン
    グゲート上に第２の絶縁薄膜を形成し、この第２の絶縁
    薄膜上に導電性膜を堆積し、コントロールゲートを形成
    する工程を備えたことを特徴とする半導体装置の製造方
    法。
12. 【請求項１２】 第１のホール内の半導体層の表面を絶
    縁膜の表面高さより低く形成し、この絶縁膜及び半導体
    層の段差部に耐半導体層エッチング材によりサイドウォ
    ールを形成し、このサイドウォールをマスクとして上記
    第１のホール内の半導体層をエッチングし、半導体層の
    中央部に第２のホールを形成することを特徴とする請求
    項１０又は１１記載の半導体装置の製造方法。
13. 【請求項１３】 絶縁膜に異方性エッチングによりホー
    ルを形成し、半導体基板及び絶縁膜と選択的にエッチン
    グできる膜を上記ホール内を含めた全面に堆積しエッチ
    ングすることにより、上記ホールの内側壁にサイドウォ
    ールを形成した後、上記ホール内を絶縁膜で埋め込み、
    上記サイドウォールを選択的にエッチングすることによ
    って第１のホールを形成したことを特徴とする請求項１
    ０又は１１記載の半導体装置の製造方法。
14. 【請求項１４】 第２のホールの内側壁に第１の絶縁薄
    膜を形成し、この第１の絶縁薄膜上に導電性膜を堆積
    し、この導電性膜を選択的にエッチングし上記第２のホ
    ールの内側壁に上記導電性膜からなるサイドウォールを
    形成し、このサイドウォールをフローティングゲートと
    することを特徴とする請求項１０〜１２のいずれかに記
    載の半導体装置の製造方法。
15. 【請求項１５】 絶縁膜上に形成されたアモルファスシ
    リコン膜又は多結晶シリコン膜上に導電性膜を堆積し、
    熱処理によりシリサイド化し、パターニングすることに
    よりソース／ドレイン用配線を形成することを特徴とす
    る請求項１１〜１４のいずれかに記載の半導体装置の製
    造方法。
16. 【請求項１６】 絶縁膜上に形成された第３の半導体層
    にイオン注入し導電性膜としパターニングすることによ
    り、ソース／ドレイン用配線を形成することを特徴とす
    る請求項１１〜１４のいずれかに記載の半導体装置の製
    造方法。