JP5123536B2 - 半導体装置の製造方法 - Google Patents
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本発明の実施の形態1であるメモリセルの構造の一例を図1および図2によって説明する。図1はメモリセルの要部平面図、図2(a)はチャネルをメモリゲート電極に対して交差する方向(図1のA−A′線)に沿って切断したメモリセルの要部断面図、図2(b)は同図(a)のメモリセルの一部を拡大して示す要部断面図である。ここでは、スプリットゲート構造のサイドウォール方式メモリゲート電極乗り上げ型のメモリセルを例示している。
前述の実施の形態1と相違する点は、半導体基板1の主面にメモリゲート電極MGをマスクとしてn型不純物をイオン注入することにより、半導体基板1の主面にn+型の半導体領域2bを形成する前に、ドライエッチング法により選択ゲート電極CGを構成する第1多結晶シリコンおよびメモリゲート電極MGを構成する第2多結晶シリコンを、例えば10〜20nm程度削ることにある。
2ad 半導体領域
2as 半導体領域
2b 半導体領域
3 シリサイド層
4 ゲート絶縁膜(第1絶縁膜)
5 半導体領域
6b 絶縁膜(第2絶縁膜)
6t 絶縁膜(第3絶縁膜)
7 半導体領域
10 サイドウォール
12 サイドウォール
13 レジストパターン
14 サイドウォール(第1サイドウォール)
14A サイドウォール
14b,14t 酸化シリコン膜
14m 窒化シリコン膜
15 コバルトシリサイド層
16 層間絶縁膜
16a 窒化シリコン膜
16b 酸化シリコン膜
ACT 活性領域
CG 選択ゲート電極(第1ゲート電極)
CNT コンタクトホール
CSL 電荷蓄積層
Drm ドレイン領域
hg 選択ゲート電極とメモリゲート電極との高さの差
Lcg 選択ゲート電極のゲート長
Lmg メモリゲート電極のゲート長
M1 第1層配線
MC1 メモリセル
MG メモリゲート電極(第2ゲート電極)
NW nウェル
PLG プラグ
PW pウェル
Qnc 選択用nMIS(第1電界効果トランジスタ)
Qnm メモリ用nMIS(第2電界効果トランジスタ)
SGI 素子分離部
Srm ソース領域
Claims (9)
- 半導体基板の主面の第1領域に第1電界効果トランジスタを含み、第2領域に前記第1電界効果トランジスタに隣接する第2電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法;
(a)前記第1領域に第1絶縁膜を形成する工程、
(b)前記第1領域に前記第1絶縁膜を介して第1多結晶シリコンからなる前記第1電界効果トランジスタの第1ゲート電極を形成する工程、
(c)前記(b)工程の後、前記半導体基板上に第2絶縁膜、電荷蓄積層および第3絶縁膜を順次形成する工程、
(d)前記第3絶縁膜上に第2多結晶シリコンを堆積する工程、
(e)前記第2領域に前記第2絶縁膜、前記電荷蓄積層および前記第3絶縁膜を介して前記第2多結晶シリコンからなる前記第2電界効果トランジスタの第2ゲート電極を形成する工程、
(f)前記第1ゲート電極と前記第2ゲート電極との間および前記第2領域に形成された前記第2絶縁膜、前記電荷蓄積層および前記第3絶縁膜を残して、その他の領域の前記第2絶縁膜、前記電荷蓄積層および前記第3絶縁膜を除去する工程、
(g)前記第1ゲート電極の片側面および前記第2ゲート電極の片側面に絶縁材料からなる第1サイドウォールをそれぞれ形成する工程、
(h)前記(g)工程の後、前記第1ゲート電極を構成する第1多結晶シリコンおよび前記第2ゲート電極を構成する第2多結晶シリコンをその上面から10〜20nm削る工程、
(i)前記(h)工程の後、前記第1および第2ゲート電極の上面に自己整合法によりシリサイド層を形成する工程。 - 請求項1記載の半導体装置の製造方法において、前記工程(f)の後、前記工程(g)の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(j)前記第1ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第1ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程、
(k)前記第2ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第2ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程。 - 請求項1記載の半導体装置の製造方法において、前記工程(g)の後、前記工程(h)の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(l)前記第1ゲート電極の片側の前記半導体基板および前記第2ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第1および第2ゲート電極に対して相対的に高濃度の半導体領域を自己整合的に形成する工程。 - 半導体基板の主面の第1領域に第1電界効果トランジスタを含み、第2領域に前記第1電界効果トランジスタに隣接する第2電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法;
(a)前記第1領域に第1絶縁膜を形成する工程、
(b)前記第1領域に前記第1絶縁膜を介して第1多結晶シリコンからなる前記第1電界効果トランジスタの第1ゲート電極を形成する工程、
(c)前記(b)工程の後、前記半導体基板上に第2絶縁膜、電荷蓄積層および第3絶縁膜を順次形成する工程、
(d)前記第3絶縁膜上に第2多結晶シリコンを堆積する工程、
(e)前記第2領域に前記第2絶縁膜、前記電荷蓄積層および前記第3絶縁膜を介して前記第2多結晶シリコンからなる前記第2電界効果トランジスタの第2ゲート電極を形成する工程、
(f)前記第1ゲート電極と前記第2ゲート電極との間および前記第2領域に形成された前記第2絶縁膜、前記電荷蓄積層および前記第3絶縁膜を残して、その他の領域の前記第2絶縁膜、前記電荷蓄積層および前記第3絶縁膜を除去する工程、
(g)前記(f)工程の後、その端部が前記第1ゲート電極の上面に位置して前記第2ゲート電極と反対側の前記第1ゲート電極の一部を覆うレジストパターンを形成した後、前記第1ゲート電極を構成する第1多結晶シリコンおよび前記第2ゲート電極を構成する第2多結晶シリコンをその上面から10〜20nm削る工程、
(h)前記(g)工程の後、前記レジストパターンをマスクとして前記第2ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第2ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程、
(i)前記(h)工程の後、前記第1ゲート電極の片側面および前記第2ゲート電極の片側面に絶縁材料からなる第1サイドウォールをそれぞれ形成する工程、
(j)前記(i)工程の後、前記第1および第2ゲート電極の上面に自己整合法によりシリサイド層を形成する工程。 - 請求項4記載の半導体装置の製造方法において、前記工程(h)では、前記半導体基板の主面の法線に対して所定の角度を有する斜め方向から前記不純物はイオン注入されることを特徴とする半導体装置の製造方法。
- 請求項4記載の半導体装置の製造方法において、前記工程(f)の後、前記工程(g)の前、または前記工程(h)の後、前記工程(i)の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(k)前記第1ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第1ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程。 - 請求項4記載の半導体装置の製造方法において、前記工程(i)の後、前記工程(j)の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(l)前記第1ゲート電極の片側の前記半導体基板および前記第2ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第1および第2ゲート電極に対して相対的に高濃度の半導体領域を自己整合的に形成する工程。 - 請求項1または4記載の半導体装置の製造方法において、前記シリサイド層はコバルトシリサイド層であることを特徴とする半導体装置の製造方法。
- 請求項1または4記載の半導体装置の製造方法において、前記第2および第3絶縁膜は酸化シリコンからなり、前記電荷蓄積層は窒化シリコンからなることを特徴とする半導体装置の製造方法。
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