TWI752431B - 半導體裝置 - Google Patents

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Abstract

本發明實現具有分離閘極型之MONOS記憶體之半導體裝置之可靠性之提高。 於以嵌入多晶矽膜P1與虛設閘極電極之間之方式依序形成ONO膜及多晶矽膜P2後，除去虛設閘極電極。其後，藉由研磨多晶矽膜P1、P2之上表面，而於包含多晶矽膜P1之控制閘極電極之側壁，介隔ONO膜而形成包含多晶矽膜P2之記憶體閘極電極。藉此，形成側壁之垂直性較高且膜厚相同之記憶體閘極電極。

Description

半導體裝置
本發明係關於一種半導體裝置之製造方法，尤其係關於一種適用於具有分離閘極型(split gate type)之非揮發性記憶體之半導體裝置且有效之技術。
作為非揮發性記憶體之一，已知有具有FET(Field Effect Transistor，場效電晶體)之構造，藉由於形成於閘極電極與基板之間的ONO(Oxide Nitride Oxide，氧化物-氮化物-氧化物)膜累積電荷而記憶資訊之MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物半導體)記憶體。又，於MONOS記憶體中存在包含如下構件之分離閘極型之非揮發性記憶體：選擇閘極電極，其被用於記憶體單元之選擇用；及記憶體閘極電極，其介隔絕緣膜與該選擇閘極鄰接形成，且被用於資訊之記憶用。
於專利文獻1(國際專利公開WO2009/104688號說明書)中，記載有於形成分離閘極型之非揮發性記憶體元件之步驟中，於構成控制閘極電極之圖案之開口部內嵌入構成記憶體閘極電極之半導體層。但，此處未記載形成虛設閘極電極(未留在已完成之半導體裝置之犧牲圖案)之內容。又，不存在關於電容元件之記載。
於專利文獻2(日本專利特開2009-302269號公報)中，記載有為了防止由降低選擇閘極電極及記憶體閘極電極之高度引起，且因離子注入而對ONO膜產生損壞，而於形成源極/汲極區域後形成ONO膜及記憶體閘極電極。
[先前技術文獻] [專利文獻]
[專利文獻1]國際專利公開WO2009/104688號說明書
[專利文獻2]日本專利特開2009-302269號公報
為了實現半導體裝置之微細化，考慮於分離閘極型之MONOS記憶體單元中，降低選擇閘極電極及記憶體閘極電極之高度，但於該情形時，難以確保記憶體閘極電極所需之形狀，而產生半導體裝置之特性及可靠性變差之問題。
其他課題及新穎之特徵根據本說明書之記述及隨附圖式而明確。
如下所述，對本申請案中所揭示之實施形態中之具代表性者之概要簡單地說明。
一實施形態之半導體裝置係如下者：於第1多晶矽膜與虛設閘極電極之間，介隔ONO膜而形成第2多晶矽膜之圖案後，藉由除去虛設閘極電極，而於控制閘極電極之側壁，介隔ONO膜而形成側壁之垂直性較高且膜厚相同之記憶體閘極電極。
根據本申請案中所揭示之一實施形態，可提高半導體裝置之可靠性。
A:線
A1:MONOS記憶體形成區域
B:線
B1:供電部形成區域
C:線
C1:電容元件形成區域
C2:接觸插塞
CG:控制閘極電極
CGa:控制閘極電極
D1:低耐壓元件形成區域
D2~D4:槽
DP:虛設閘極電極
EI:元件分離區域
ES:蝕刻終止膜
EX:延伸區域
G1:閘極電極
GF:閘極絕緣膜
IF:絕緣膜
L:高度
L1:層間絕緣膜
L2:層間絕緣膜
MG:記憶體閘極電極
MGa:記憶體閘極電極
N1:氮化矽膜
N2:氮化矽膜
OS:補償間隔
P1:多晶矽膜
P2:多晶矽膜
PR1~PR4:光阻膜
S1:矽化物層
S2:矽化物層
SB:半導體基板
SL:擴散層
SW:邊壁
WS:晶圓供電部
X1~X4:氧化矽膜
圖1係表示作為本發明之實施形態1之半導體裝置之製造方法之剖面圖。
圖2係表示繼圖1後之半導體裝置之製造方法之剖面圖。
圖3係表示繼圖2後之半導體裝置之製造方法之剖面圖。
圖4係表示繼圖3後之半導體裝置之製造方法之剖面圖。
圖5係表示繼圖4後之半導體裝置之製造方法之剖面圖。
圖6係表示繼圖5後之製造步驟中之半導體裝置中，電容元件形成區域之平面佈局。
圖7係表示繼圖5後之半導體裝置之製造方法之剖面圖。
圖8係表示繼圖7後之半導體裝置之製造方法之剖面圖。
圖9係表示繼圖8後之製造步驟中之半導體裝置中，電容元件形成區域之平面佈局。
圖10係表示繼圖8後之製造步驟中之半導體裝置中，供電部形成區域之平面佈局。
圖11係表示繼圖8後之半導體裝置之製造方法之剖面圖。
圖12係表示繼圖11後之半導體裝置之製造方法之剖面圖。
圖13係表示繼圖12後之半導體裝置之製造方法之剖面圖。
圖14係表示繼圖13後之半導體裝置之製造方法之剖面圖。
圖15係表示繼圖14後之半導體裝置之製造方法之剖面圖。
圖16係表示繼圖15後製造步驟中之半導體裝置中，電容元件形成區域之平面佈局。
圖17係表示繼圖15後之半導體裝置之製造方法之剖面圖。
圖18係表示繼圖17後之半導體裝置之製造方法之剖面圖。
圖19係表示繼圖18後之半導體裝置之製造方法之剖面圖。
圖20係表示繼圖19後之半導體裝置之製造方法之剖面圖。
圖21係表示繼圖20後之半導體裝置之製造方法之剖面圖。
圖22係表示繼圖21後之半導體裝置之製造方法之剖面圖。
圖23係表示繼圖22後之半導體裝置之製造方法之剖面圖。
圖24係表示繼圖23後之製造步驟中之半導體裝置中，供電部形成區域之平面佈局。
圖25係表示繼圖23後之製造步驟中之半導體裝置中，電容元件形成區域之平面佈局。
圖26係表示繼圖23後之半導體裝置之製造方法之剖面圖。
圖27係作為本發明之實施形態2之半導體裝置之製造方法之剖面圖。
圖28係表示繼圖27後之半導體裝置之製造方法之剖面圖。
圖29係表示繼圖28後之半導體裝置之製造方法之剖面圖。
圖30係表示繼圖29後之半導體裝置之製造方法之剖面圖。
圖31係表示繼圖30後之半導體裝置之製造方法之剖面圖。
圖32係表示作為比較例之半導體裝置之製造方法之剖面圖。
圖33係表示作為比較例之半導體裝置之製造方法之剖面圖。
以下，基於圖式對實施形態進行詳細說明。再者，於用以說明實施形態之所有圖中，對具有相同功能之構件標註相同符號，並省略其重複之說明。又，於以下實施形態中，除了特別必要時，原則上不重複相同或同樣之部分之說明。
又，於以下實施形態中使用之圖式中，存在為了易於觀察圖式而即便為俯視圖亦部分地標註陰影線之情形。
(實施形態1)
本實施形態之半導體裝置係將形成於半導體基板上之分離閘極型之非揮發性記憶體單元即MONOS記憶體單元微細化，且提高半導體裝置之可靠性者。
以下，使用圖1~圖26說明本實施形態之半導體裝置之製造方法。圖1~圖5、圖7、圖8、圖11~圖15、圖17~圖23及圖26係說明本實施形態之半導體裝置之製造步驟之剖面圖。於圖2~圖5、圖7、圖8、圖11~圖15、圖17~圖23及圖26中，自圖之左側按順序表示MONOS記憶體形成區域A1、供電部形成區域B1、電容元件形成區域C1、及低耐壓元件形成區域D1。
又，圖6、圖9、圖16及圖25係表示製造步驟中之半導體裝置中之電容元件形成區域之平面佈局。又，圖10及圖24係表示製造步驟中之半導體裝置中之供電部形成區域之平面佈局。
首先，如圖1所示，準備包含例如單晶矽之半導體基板SB。接著，藉由於半導體基板SB之主面形成槽，且將氧化矽膜等嵌入槽內，而形成元件分離區域EI。元件分離區域EI設為例如STI(Shallow Trench Isolation，淺溝槽隔離)者。其後，於半導體基板SB之主面藉由離子注入法等植入雜質，而形成晶圓(未圖示)。形成晶圓之深度設為較元件分離區域EI深。
接著，如圖2所示，於半導體基板SB之主面上依序形成絕緣膜IF及多晶矽膜P1。絕緣膜IF包含例如氧化矽膜，絕緣膜IF及多晶矽膜P1由例如CVD(Chemical Vapor Deposition，化學氣相沈積)法形成。其後，使用光微影技術，藉由離子注入法，而於多晶矽膜P1之一部分植 入N型之雜質(例如As(砷))。此處，藉由以利用光阻膜PR1覆蓋低耐壓元件形成區域D1之多晶矽膜P1上之狀態進行離子注入，而於MONOS記憶體形成區域A1、供電部形成區域B1及電容元件形成區域C1之多晶矽膜P1植入雜質離子。
再者，圖2所示之MONOS記憶體形成區域A1及低耐壓元件形成區域D1係於使用圖1說明之步驟中，未形成元件分離區域EI之區域、即半導體基板之主面自元件分離區域EI露出之活性區域。又，供電部形成區域B1及電容元件形成區域C1係於使用圖1說明之步驟中，形成有元件分離區域EI之區域。
接著，如圖3所示，於除去光阻膜PR1後，於多晶矽膜P1之上表面之整面上使用CVD法等而形成(堆積)氮化矽膜N2。
接著，如圖4所示，藉由光微影技術將光阻膜PR2之圖案形成於氮化矽膜N2上後，藉由將光阻膜PR2作為掩膜之乾式蝕刻法部分除去氮化矽膜N2、多晶矽膜P1、及絕緣膜IF，藉此使半導體基板SB之上表面及元件分離區域EI之上表面露出。藉此，於MONOS記憶體形成區域A1中形成包含多晶矽膜P1之虛設閘極電極DP、及包含絕緣膜IF之閘極絕緣膜GF。
多晶矽膜P1與虛設閘極電極DP係相互空出間隔分開而相鄰設置。此時，於沿著圖4之剖面之方向即虛設閘極電極DP、多晶矽膜P1排列之方向上，虛設閘極電極DP之寬度設為例如100nm，多晶矽膜P1之寬度設為例如60nm。又，於該方向上，嵌入至虛設閘極電極DP及多晶矽膜P1之間的多晶矽膜P2之寬度設為例如80~90nm。
此處，如圖4所示，於MONOS記憶體形成區域A1中，於形成有 複數個包含排列於沿著半導體基板SB之主面之方向之絕緣膜IF之圖案時，將相鄰於一個絕緣膜IF且以夾著該絕緣膜IF之方式配置之一對絕緣膜設為閘極絕緣膜GF。又，於MONOS記憶體形成區域A1中，於形成有複數個包含排列於沿著半導體基板SB之主面之方向之多晶矽膜P1之圖案時，於相鄰之多晶矽膜P1彼此之間形成虛設閘極電極DP。此時，於MONOS記憶體形成區域A1中，於閘極絕緣膜GF上形成有多晶矽膜P1，於絕緣膜IF上形成有虛設閘極電極DP。
即，於相鄰之閘極絕緣膜GF之間配置有絕緣膜IF，於與相鄰之閘極絕緣膜GF之各者之上表面相接而形成之多晶矽膜P1之各者之間形成有與閘極絕緣膜GF之上表面相接之虛設閘極電極DP。虛設閘極電極DP係於後續步驟中被除去而不留在之後完成之半導體裝置之犧牲圖案。
接著，如圖5所示，於除去光阻膜PR2後，使用例如CVD法，於半導體基板SB之主面之整面上，依序形成氧化矽膜X1、氮化矽膜N1、氧化矽膜X2、及多晶矽膜P2。藉此，包含絕緣膜IF、多晶矽膜P1及氮化矽膜N2之積層膜之圖案之上表面及側壁被氧化矽膜X1覆蓋。又，包含絕緣膜IF、虛設閘極電極DP及氮化矽膜N2之積層膜之圖案之上表面及側壁被氧化矽膜X1覆蓋。又，包含閘極絕緣膜GF、多晶矽膜P1及氮化矽膜N2之積層膜之圖案之上表面及側壁被氧化矽膜X1覆蓋。再者，以下存在將包含氧化矽膜X1、氮化矽膜N1、氧化矽膜X2之積層膜簡稱為ONO膜之情形。
此時，於半導體基板SB上形成有複數個多晶矽膜P1之圖案，相鄰之多晶矽膜P1彼此之間的槽被氧化矽膜X1、氮化矽膜N1、氧化矽 膜X2、及多晶矽膜P2完全嵌入。但，於多晶矽膜P1彼此之間隔較大之部位，多晶矽膜P1間未被完全嵌入。虛設閘極電極DP與多晶矽膜P1之間的槽被氧化矽膜X1、氮化矽膜N1、氧化矽膜X2、及多晶矽膜P2完全嵌入。
接著，如圖6及圖7所示，使用乾式蝕刻法部分除去多晶矽膜P2，而使氧化矽膜X2之上表面露出。圖6係製造步驟中之半導體裝置之平面佈局，圖7之電容元件形成區域C1係表示圖6之C-C線上之剖面者。即，圖6係表示本實施形態之半導體裝置中之形成電容元件之區域之平面佈局。再者，圖6之C-C線橫切5條多晶矽膜P1及6條多晶矽膜P2，但於圖7中，為了簡化圖，於電容元件形成區域C1中，省略多晶矽膜P1、P2之條數而表示。
再者，於圖6中，為了易於理解多晶矽膜P1、P2之配置，省略了多晶矽膜P1上之氮化矽膜N2及ONO膜之圖示。又，部分省略了未覆蓋於多晶矽膜P1、P2之區域之元件分離區域EI上之ONO膜之圖示。
如圖7所示，虛設閘極電極DP之正上方之多晶矽膜P2被除去。又，嵌入至相鄰之多晶矽膜P1彼此之間、或相鄰之多晶矽膜P1與虛設閘極電極DP之間的多晶矽膜P2之上表面之高度成為與氮化矽膜N2上之氧化矽膜X2之上表面之高度大致相同之高度。此時，於多晶矽膜及氮化矽膜N2之積層膜之側壁且於使用圖5說明之成膜步驟中上述積層膜之側面之區域未被多晶矽膜P2完全嵌入一方之側壁，介隔氧化矽膜X1、氮化矽膜N1、氧化矽膜X2，多晶矽膜P2自動對準地形成為邊壁(side wall)狀。
再者，保持虛設閘極電極DP與多晶矽膜P1之間的槽被氧化矽膜 X1、氮化矽膜N1、氧化矽膜X2、及多晶矽膜P2完全嵌入之狀態，該多晶矽膜P2未形成為邊壁狀。
如圖6所示，於電容元件之形成區域，以由形成於元件分離區域EI上之多晶矽膜P2包圍之方式配置有多晶矽膜P1。由於在多晶矽膜P1、P2間形成有包含氧化矽膜X1、氮化矽膜N1及氧化矽膜X2之ONO膜，故多晶矽膜P1、P2被相互絕緣。
多晶矽膜P2之圖案包圍兩個多晶矽膜P1之圖案。兩個多晶矽膜P1之圖案中之一個梳型之多晶矽膜P1之圖案係用於使其與多晶矽膜P2之間產生電容者，另一個於一方向上延伸之多晶矽膜P1之圖案係為了確實地將接觸插塞(連接構件)連接於多晶矽膜P2而設置者。為了使電容產生而設置之多晶矽膜P1具有包含於第1方向上延伸之圖案、及於與第1方向正交之第2方向上延伸且排列於第1方向之複數個圖案之梳型之形狀。於在第2方向上延伸之複數個圖案彼此之間形成有於第2方向上延伸之多晶矽膜P2，於第1方向上，多晶矽膜P1、P2交替地形成。如此，多晶矽膜P2亦具有包含於第2方向上延伸之複數個圖案之梳型之形狀。
接著，如圖8所示，藉由將利用光微影技術形成於半導體基板SB上之光阻膜PR3作為掩膜而使用之各向同性之乾式蝕刻法，而除去於多晶矽膜P1之側壁介隔ONO膜而形成為邊壁狀之多晶矽膜P2。此時，於MONOS記憶體形成區域A1中，嵌入至多晶矽膜P1與虛設閘極電極DP之間的多晶矽膜P2因由光阻膜PR3所覆蓋而未被除去，但多晶矽膜P1之側壁之邊壁狀之多晶矽膜P2被除去，氧化矽膜X2之表面露出。
又，由於供電部形成區域B1、電容元件形成區域C1、及低耐壓元件形成區域D1由光阻膜PR3所覆蓋，故形成於供電部形成區域B1及電容元件形成區域C1之邊壁狀之多晶矽膜P2之一部分未被除去而留下。但，即便為供電部形成區域B1及電容元件形成區域C1，於圖8所圖示之區域中，如之後使用之圖9及圖10所示，於圖8之蝕刻步驟中，藉由自光阻膜PR3露出，仍存在除去邊壁狀之多晶矽膜P2之部位。
接著，如圖9、圖10及圖11所示，於除去光阻膜PR3後，藉由使用濕式蝕刻法，除去ONO膜中之上部之氧化矽膜X2之一部分及氮化矽膜N1之一部分，而使氧化矽膜X1之表面露出。
圖9與圖6相同，係表示製造步驟中之半導體裝置中之電容元件之形成區域之平面佈局，圖11之電容元件形成區域C1係圖9之C-C線上之剖面。圖10係表示製造步驟中之半導體裝置中之MONOS記憶體之形成區域及該MONOS記憶體之供電部之形成區域之平面佈局。圖11之MONOS記憶體形成區域A1係圖10之A-A線上之剖面，圖11之供電部形成區域B1係圖10之B-B線上之剖面。再者，於圖9及圖10中，為了易於理解多晶矽膜P1、P2之配置，省略了多晶矽膜P1上之氧化矽膜X1及氮化矽膜N2之圖示。又，氧化矽膜X1、氮化矽膜N1及氧化矽膜X2除了形成於多晶矽膜P1、P2之各者之側壁之部分以外，均未圖示。
如圖9、圖10及圖11所示，於未由多晶矽膜P2覆蓋之區域中，藉由上述濕式蝕刻步驟，除去氧化矽膜X2及氮化矽膜N1，氧化矽膜X1露出。即，留下鄰接於多晶矽膜P1之側壁及底面之氧化矽膜X2及氮化矽膜N1，而除去其他區域之氧化矽膜X2及氮化矽膜N1。
於圖9、圖10所示之平面佈局中，一部分之多晶矽膜P1之側壁僅由氧化矽膜X1所覆蓋，而未由多晶矽膜P2、氧化矽膜X2及氮化矽膜N1覆蓋。與多晶矽膜P1相同，虛設閘極電極DP之側壁亦存在未由多晶矽膜P2、氧化矽膜X2及氮化矽膜N1覆蓋之區域。
如此，多晶矽膜P1、虛設閘極電極DP之側壁且未由多晶矽膜P2、氧化矽膜X2及氮化矽膜N1覆蓋之區域係藉由使用圖8說明之乾式蝕刻步驟而除去邊壁狀之多晶矽膜P2而得到之區域。此處，於已除去氧化矽膜X2及氮化矽膜N1之區域，未除去氧化矽膜X1而留下係為了防止在之後使用圖12說明之步驟中，藉由形成光阻膜PR4，其後除去光阻膜PR4，而使半導體基板SB受到損壞。
如圖9所示，上述梳型之多晶矽膜P1中之於第1方向上延伸之圖案之側壁之多晶矽膜P2除去，於第2方向上延伸之複數個圖案之側壁之多晶矽膜P2未除去。如此，僅除去於第1方向上延伸之圖案之側壁之多晶矽膜P2係為了防止如下述般，於將接觸插塞連接於梳型之多晶矽膜P1時，因接觸插塞之連接部位之位置偏移、或矽化物層之接觸等而電性導通多晶矽膜P1與多晶矽膜P2。
如圖10所示，多晶矽膜P1、P2、及虛設閘極電極DP於相同方向上延伸，且排列配置於與該延伸方向正交之方向。圖11所示之MONOS記憶體形成區域A1之多晶矽膜P1、與供電部形成區域B1之多晶矽膜P1如圖10所示般形成為一體，同樣地，圖11所示之MONOS記憶體形成區域A1之多晶矽膜P2、與供電部形成區域B1之多晶矽膜P2如圖10所示般形成為一體。惟，虛設閘極電極DP未延伸至供電部。
於圖10所示之MONOS記憶體之形成區域中，虛設閘極電極DP於 與上述延伸方向正交之方向上，以介隔ONO膜而由一對多晶矽膜P1所夾之方式配置。又，虛設閘極電極DP、與夾著虛設閘極電極DP之一對多晶矽膜P1於同方向上，以由一對多晶矽膜P1所夾之方式配置。於多晶矽膜P1與多晶矽膜P2之間介存有ONO膜。於圖11之供電部形成區域B1中，圖示有上述一對多晶矽膜P1中之一者、與一對多晶矽膜P2中之一者。另一多晶矽膜P1、P2未於圖11中表示。
於供電部之形成區域中，多晶矽膜P2之圖案包圍孤立之多晶矽膜P1之圖案。如下述般，這是為了確實地將接觸插塞連接於形成為邊壁狀且寬度較小之多晶矽膜P2而設置之構造。
接著，如圖12所示，藉由光微影技術，於半導體基板SB上形成光阻膜PR4之圖案。光阻膜PR4係覆蓋供電部形成區域B1、電容元件形成區域C1、及低耐壓元件形成區域D1，而露出MONOS記憶體形成區域A1之虛設閘極電極DP(參照圖11)之正上方之氧化矽膜X1之上表面者。具體而言，光阻膜PR4係覆蓋MONOS記憶體形成區域A1之閘極絕緣膜GF、多晶矽膜P1、P2、氮化矽膜N1、N2、氧化矽膜X1及X2之表面，而露出虛設閘極電極DP正上方之氧化矽膜X1之上表面之圖案。
其後，藉由各向同性之乾式蝕刻法，依序除去虛設閘極電極DP之正上方之氧化矽膜X1、虛設閘極電極DP正上方之氮化矽膜N2及虛設閘極電極DP。藉此，與虛設閘極電極DP之側壁相接之氧化矽膜X1之側壁露出，經除去虛設閘極電極DP之區域之正下方之絕緣膜IF露出。
此處，亦可進而藉由各向同性之乾式蝕刻法，除去構成形成有 虛設閘極電極DP之區域、與多晶矽膜P2之間的ONO膜之氧化矽膜X1及氮化矽膜N1。MONOS記憶體形成區域A1之氮化矽膜N1係成為後續步驟中形成之MONOS記憶體之電荷累積膜之絕緣膜。為了使MONOS記憶體動作，較為重要的是於後續步驟中成為記憶體閘極之多晶矽膜P2之正下方之氮化矽膜N1中存儲電荷，但若電荷於形成於該多晶矽膜P2之側壁而非正下方之氮化矽膜N1累積或移動，則存在MONOS記憶體之特性或可靠性降低之虞。
因此，如上所述，只要除去形成有虛設閘極電極DP之區域、與多晶矽膜P2之間的構成ONO膜之氧化矽膜X1及氮化矽膜N1，即可防止於多晶矽膜P2之正下方之氮化矽膜N1以外之氮化矽膜N1累積電荷。惟，於本實施形態中，以未除去構成形成有虛設閘極電極DP之區域、與多晶矽膜P2之間的ONO膜之氧化矽膜X1、X2及氮化矽膜N1而留下之形式來說明半導體裝置之製造方法。
接著，如圖13所示，於除去光阻膜PR4後，留下鄰接於多晶矽膜P2之側壁及底部而形成之ONO膜，除去其他區域之氧化矽膜X1，而使半導體基板SB之主面露出。藉此，多晶矽膜P1及氮化矽膜N2之側壁且未與多晶矽膜P2鄰接一側之側壁露出，氮化矽膜N2之上表面露出。又，藉由亦同時除去已除去虛設閘極電極DP之區域之正下方之絕緣膜IF，而使半導體基板SB之上表面露出。
如此，於本實施形態中，於使用圖12說明之步驟中，繼除去虛設閘極電極DP之步驟後未除去MONOS記憶體形成區域A1之絕緣膜IF，而除去光阻膜PR4後，於圖13所示之步驟中與氧化矽膜X1之一部分一併除去MONOS記憶體形成區域A1之絕緣膜IF。以此方式，藉由 除去光阻膜PR4及氧化矽膜X1之一部分之步驟，可防止基板受到暴露於清洗液、或蝕刻液等而被切削等損壞。
此時，雖考慮亦除去於形成有虛設閘極電極DP(參照圖11)之區域、與多晶矽膜P2之間的ONO膜之側面露出之氧化矽膜X1，但此處將該氧化矽膜X1作為未被除去而留下者進行說明。但，該氧化矽膜X1亦可不除去。
其後，藉由使用光微影技術及乾式蝕刻法，加工低耐壓元件形成區域D1之氮化矽膜N2、多晶矽膜P1及絕緣膜IF，而形成包含絕緣膜IF之閘極絕緣膜GF。
接著，如圖14所示，於半導體基板SB之上表面之整面上，使用例如CVD法形成(堆積)氮化矽膜後，藉由乾式蝕刻法部分除去該氮化矽膜而使半導體基板SB之主面露出。藉此，於半導體基板SB上之各構造體之側壁，自動對準地形成包含上述氮化矽膜之補償間隔(offset spacer)OS。
具體而言，於MONOS記憶體形成區域A1中，於由包含閘極絕緣膜GF多晶矽膜P1及氮化矽膜N2之積層膜、及與該積層膜之一側壁相接之ONO膜及多晶矽膜P2之積層膜所構成之構造體之兩側之側壁之各者形成補償間隔OS。
於供電部形成區域B1及電容元件形成區域C1中，於由包含絕緣膜IF多晶矽膜P1及氮化矽膜N2之積層膜、及與該積層膜之一側壁相接之ONO膜及多晶矽膜P2之積層膜所構成之構造體之兩側之側壁之各者形成補償間隔OS。再者，於供電部形成區域B1中，由於在上述構造體之一側壁形成有邊壁狀之多晶矽膜P2，故補償間隔OS形成於 邊壁狀之多晶矽膜P2之側壁。又，於電容元件形成區域C1中，由於在上述構造體之兩側壁形成有邊壁狀之多晶矽膜P2，故補償間隔OS形成於各邊壁狀之多晶矽膜P2之側壁。
於低耐壓元件形成區域D1中，於包含閘極絕緣膜GF、多晶矽膜P1及氮化矽膜N2之積層膜之兩側壁形成補償間隔OS。
其後，使用離子注入法，於半導體基板SB之上表面以相對較低之濃度植入N型之雜質(例如As(砷))。藉此，於MONOS記憶體形成區域A1及低耐壓元件形成區域D1之半導體基板SB之主面形成延伸區域EX。於MONOS記憶體形成區域A1中，於在包含介隔ONO膜相接之多晶矽膜P1、P2之構造體之側面露出之半導體基板SB之上表面形成延伸區域EX。因此，於相鄰之多晶矽膜P2彼此之間且形成有虛設閘極電極DP(參照圖11)之區域之正下方之半導體基板SB之上表面亦形成延伸區域EX。
於低耐壓元件形成區域D1中，於在多晶矽膜P1之側面露出之半導體基板SB之上表面形成延伸區域EX。再者，於供電部形成區域B1及電容元件形成區域C1之元件分離區域EI及其正下方之半導體基板SB上未形成延伸區域EX。
接著，如圖15所示，於半導體基板SB之主面之整面上，使用例如CVD法形成絕緣膜後，使用乾式蝕刻法部分除去該絕緣膜，使半導體基板SB之上表面露出，由此形成包含該絕緣膜之邊壁SW。邊壁SW自動對準地形成於補償間隔OS露出一方之側壁。邊壁SW之材料可設為例如氧化矽膜、或氮化矽膜與氧化矽膜之積層膜等。
其後，使用離子注入法，於半導體基板SB之上表面以高於用以 形成延伸區域EX而進行之離子注入步驟之濃度植入N型之雜質(例如As(砷))。藉此，於MONOS記憶體形成區域A1及低耐壓元件形成區域D1之半導體基板SB之主面形成雜質濃度高於延伸區域EX之擴散層SL。擴散層SL係接合深度深於延伸區域EX之半導體區域。
再者，於本實施形態中藉由一次離子注入步驟而形成MONOS記憶體形成區域A1及低耐壓元件形成區域D1之延伸區域EX，又，藉由一次離子注入步驟而形成MONOS記憶體形成區域A1及低耐壓元件形成區域D1之擴散層SL。但，實際上，根據元件之種類或N型FET、P型FET等之差異等，考慮分解離子注入步驟而進行延伸區域EX或擴散層SL之形成。
於MONOS記憶體形成區域A1中，於包含介隔ONO膜相接之多晶矽膜P1、P2之構造體、自該構造體之側壁之補償間隔OS及邊壁SW露出之半導體基板SB之上表面形成擴散層SL。因此，於相鄰之多晶矽膜P2彼此之間且形成有虛設閘極電極DP(參照圖11)之區域之正下方之半導體基板SB之上表面，亦以由延伸區域EX所夾之方式形成擴散層SL。
於低耐壓元件形成區域D1中，於在多晶矽膜P1、多晶矽膜P1之側壁之補償間隔OS及邊壁SW之側面露出之半導體基板SB之上表面形成擴散層SL。再者，於供電部形成區域B1及電容元件形成區域C1之元件分離區域EI及其正下方之半導體基板SB上未形成擴散層SL。
藉由形成擴散層SL，而於MONOS記憶體形成區域A1及低耐壓元件形成區域D1之各者之半導體基板SB之上表面形成包含延伸區域EX及鄰接於延伸區域EX之擴散層SL之源極/汲極區域。該源極/汲極區域 具有包含雜質濃度相對較高之擴散層SL、及雜質濃度低於擴散層SL之延伸區域EX之LDD(Lightly Doped Drain，輕摻雜汲極)構造。
此處，亦可於包圍電容元件形成區域C1之半導體基板SB之上表面(未圖示)形成成為晶圓之供電部之擴散層。該晶圓供電部係於例如半導體基板SB之主面形成為於俯視下包圍電容元件形成區域C1之元件分離區域EI之周圍之環狀，且對半導體基板供給電位之半導體區域。晶圓供電部可以與形成擴散層SL之步驟相同之離子注入步驟形成，或藉由進行其他離子注入步驟而形成。針對晶圓供電部將使用圖25於下文進行敍述。
接著，如圖16及圖17所示，使用眾所周知之自對準矽化物技術，於擴散層SL之上表面及多晶矽膜P2之上表面形成矽化物層S1。圖16係表示製造步驟中之半導體裝置之平面佈局，圖17之電容元件形成區域C1係表示圖16之C-C線上之剖面者。於圖16中，為了易於理解圖，未圖示多晶矽膜P1上之氮化矽膜N2(參照圖17)。
於圖16中，與圖9不同，於多晶矽膜P2(參照圖17)上形成有矽化物層S1。再者，圖16所示之矽化物層S1藉由下述之研磨步驟被除去。
圖17所示之矽化物層S1係包含例如矽化鈷(CoSi2)之導電膜。矽化物層S1係於半導體基板SB上形成Co(鈷)等金屬膜後，藉由熱處理而使該金屬膜與矽膜反應而形成。由於此時多晶矽膜P1之上表面由氮化矽膜N2所覆蓋，故於多晶矽膜P1之上表面未形成矽化物層S1。
接著，如圖18所示，於半導體基板SB之上表面之整面上，使用CVD法等，依序形成包含例如氮化矽膜之蝕刻終止膜ES、及包含例如氧化矽膜之層間絕緣膜L1。
接著，如圖19所示，使用例如CMP(Chemical Mechanical Polishing，化學機械拋光)法研磨半導體基板SB上之構造體之上表面而使其後退。具體而言，研磨層間絕緣膜L1、蝕刻終止膜ES、矽化物層S1、氧化矽膜X1、X2、氮化矽膜N1、N2、多晶矽膜P1、P2、補償間隔OS及邊壁SW。藉此，將經研磨之各膜之上表面高度一致為上述研磨步驟前之多晶矽膜P2之上表面高度以下且高於多晶矽膜P1、P2之底面之固定高度，從而平坦化。藉此，多晶矽膜P2上之矽化物層S1被除去，多晶矽膜P1、P2之上表面露出。
藉由上述研磨步驟，於MONOS記憶體形成區域A1及供電部形成區域B1中，形成包含多晶矽膜P1之控制閘極電極CG，形成包含多晶矽膜P2之記憶體閘極電極MG。再者，供電部形成區域B1之控制閘極電極CG及記憶體閘極電極MG並非為作為構成之後形成之MONOS記憶體之n通道型之FET(Field Effect Transistor)之閘極電極而發揮功能之導電層。供電部形成區域B1之控制閘極電極CG及記憶體閘極電極MG係用於對MONOS記憶體形成區域A1之控制閘極電極CG及記憶體閘極電極MG供給特定電位之導電層。
藉此，於MONOS記憶體形成區域A1中，形成包含閘極絕緣膜GF、控制閘極電極CG、ONO膜、記憶體閘極電極MG、延伸區域EX及擴散層SL之MONOS記憶體。ONO膜包含：氮化矽膜N1，其作為保持資訊之電荷累積膜；及氧化矽膜X1、X2，其等用以將氮化矽膜N1自控制閘極電極CG、記憶體閘極電極MG及半導體基板SB絕緣。MONOS記憶體係可藉由於記憶體閘極電極MG之正下方之氮化矽膜N1中累積電荷而記憶資訊之非揮發性記憶體。電荷向氮化矽膜N1之 出入之方法存在2種，一種為於記憶體閘極電極MG下之氮化矽膜N1之整面，藉由以隧道電流使電子出入而進行寫入、抹除之方法，另一種為使用熱載流子之方法。
該MONOS記憶體具有包含介隔ONO膜而鄰接於控制閘極電極CG之記憶體閘極電極MG之分離閘極型之構造。再者，於MONOS記憶體形成區域A1中，夾著形成有虛設閘極電極DP(參照圖11)之區域而形成有一對MONOS記憶體，該一對MONOS記憶體共有形成於其間之半導體基板SB之上表面之源極/汲極區域(此處設為源極區域)。
又，藉由上述研磨步驟，於供電部形成區域B1形成具有相互介隔ONO膜而絕緣之控制閘極電極CG及記憶體閘極電極MG之供電部。如上所述，供電部具有用以對MONOS記憶體之控制閘極電極CG及記憶體閘極電極MG供給特定電位之控制閘極電極CG及記憶體閘極電極MG。於構成供電部之控制閘極電極CG及記憶體閘極電極MG之上表面，介隔矽化物層(未圖示)而連接有後續步驟中形成之接觸插塞。
又，藉由上述研磨步驟，於電容元件形成區域C1形成包含相互介隔ONO膜而絕緣之多晶矽膜P1、P2之PIP(Poly-Insulator-Poly，多晶矽層-絕緣層-多晶矽層)電容元件。藉由使相互介隔ONO膜而絕緣之多晶矽膜P1與多晶矽膜P2之間產生電容，PIP電容元件可作為電容元件而發揮功能。
作為電容元件之構造，考慮使用於多晶矽膜上介隔絕緣膜而將其他多晶矽膜於相對於半導體基板之主面垂直之方向上積層而成之構造。相對於此，於本實施形態中，將不同之多晶矽膜P1、P2排列於沿著半導體基板SB之上表面之方向，並藉由ONO膜使彼此絕緣，藉此 形成PIP電容元件。本實施形態之PIP電容元件由於並非為將不同之多晶矽膜於相對於半導體基板之主面垂直之方向上積層而成之構造，故可降低元件之高度，又，可使元件之高度與其他記憶體元件或FET等一致。因此，可使半導體裝置之微細化容易。如此，構成PIP電容元件且使相互間產生電容之多晶矽膜P1、P2之各者之上表面之高度與構成MONOS記憶體之控制閘極電極CG及記憶體閘極電極MG之各者之上表面之高度成為相同。
接著，如圖20所示，使用例如CVD法於半導體基板SB之上表面之整面上形成氧化矽膜X3後，使用光微影技術及乾式蝕刻法加工氧化矽膜X3，而使低耐壓元件形成區域D1之多晶矽膜P1之上表面自氧化矽膜X3露出。其後，使用將氧化矽膜X3作為掩膜之濕式蝕刻法，除去低耐壓元件形成區域D1之多晶矽膜P1，而使該多晶矽膜P1之正下方之閘極絕緣膜GF露出。此處，針對於除去多晶矽膜P1時，為了避免其底層之膜受到損壞，而使用濕式蝕刻法之情形進行了說明，但多晶矽膜P1之除去亦可藉由乾式蝕刻法進行。
再者，亦可於除去低耐壓元件形成區域D1之多晶矽膜P1後，施加熱處理等而增大低耐壓元件形成區域D1之閘極絕緣膜GF之膜厚。
接著，如圖21所示，於進行回蝕等而除去氧化矽膜X3後，使用例如濺鍍法等，於半導體基板SB之上表面之整面上，形成包含例如氮化鈦(TiN)、鋁(Al)、或氮化鉭(TaN)等之金屬膜。藉此，於使用圖20說明之步驟中，於形成於已除去低耐壓元件形成區域D1之多晶矽膜P1之區域之槽完全地嵌入上述金屬膜。
接著，藉由使用CMP法等，除去多餘之上述金屬膜，而使多晶 矽膜P1、P2、控制閘極電極CG、記憶體閘極電極MG、層間絕緣膜L1及蝕刻終止膜ES之各者之上表面露出。藉此，於低耐壓元件形成區域D1之閘極絕緣膜GF上形成包含上述金屬膜之閘極電極G1。藉由利用上述CMP法之研磨步驟，閘極電極G1之上表面之高度與多晶矽膜P1、P2、控制閘極電極CG、記憶體閘極電極MG、層間絕緣膜L1及蝕刻終止膜ES之各者之上表面之高度相同。
藉此，於低耐壓元件形成區域D1形成有包含閘極電極G1、擴散層SL及延伸區域EX之n通道型之低耐壓之MOSFET(Metal Oxide Semiconductor Field Effect Transistor，互補金屬氧化物半導體)。該MOSFET係以較MONOS記憶體低之電壓驅動，例如於邏輯電路中使用於交換(switching)等之元件。
接著，如圖22所示，使用例如CVD法於半導體基板SB之上表面之整面上形成氧化矽膜X4後，使用光微影技術及乾式蝕刻法自氧化矽膜X4加工，而使供電部形成區域B1之控制閘極電極CG及記憶體閘極電極MG之各者之上表面自氧化矽膜X4露出。其後，使用眾所周知之自對準矽化物技術，於供電部形成區域B1之控制閘極電極CG及記憶體閘極電極MG之各者之上表面形成包含例如矽化鈷(CoSi2)之矽化物層S2。矽化物層S1、S2係於使後續步驟中形成之接觸插塞、與擴散層SL、控制閘極電極CG、記憶體閘極電極MG、多晶矽膜P1及P2電性連接時，用以降低接觸電阻而設置之導電層。
再者，於圖22所示之剖面圖中，雖於電容元件形成區域C1未形成矽化物層S2，但於圖22中未示出之區域中，如使用圖25而下述般，於構成電容元件之多晶矽膜P1、P2上形成有矽化物層S2。又，由於 對圖22之MONOS記憶體形成區域A1之控制閘極電極CG及記憶體閘極電極MG自供電部形成區域B1之控制閘極電極CG及記憶體閘極電極MG供給電位，故於MONOS記憶體形成區域A1之控制閘極電極CG及記憶體閘極電極MG之各者之上表面未形成矽化物層S2。
接著，如圖23所示，於除去氧化矽膜X4後，於半導體基板SB之上表面之整面上，使用CVD法等而形成包含例如氧化矽膜之層間絕緣膜L2。藉此，藉由層間絕緣膜L2覆蓋層間絕緣膜L1、蝕刻終止膜ES、邊壁SW、補償間隔OS、控制閘極電極CG、記憶體閘極電極MG、氧化矽膜X1、X2、氮化矽膜N1、矽化物層S2、多晶矽膜P1、P2及其上表面。
接著，使用光微影技術及乾式蝕刻法分別形成複數個貫通層間絕緣膜L1之接觸孔、與貫通層間絕緣膜L1、L2及蝕刻終止膜ES之接觸孔。
於MONOS記憶體形成區域A1中，藉由將貫通層間絕緣膜L1、L2及蝕刻終止膜ES之接觸孔開口，而露出擴散層SL之上表面之矽化物層S1之上表面。於供電部形成區域B1中，將貫通層間絕緣膜L1之接觸孔開口而使接觸閘極電極CG之上表面之矽化物層S2之上表面露出，又，藉由將貫通層間絕緣膜L1、L2及蝕刻終止膜ES之接觸孔開口，而使形成為邊壁狀之記憶體閘極電極MG之上表面之矽化物層S2之上表面露出。使供電部之端部之邊壁狀之記憶體閘極電極MG上之矽化物層S2露出之接觸孔亦可將鄰接於該記憶體閘極電極MG且俯視下由記憶體閘極電極MG所包圍之控制閘極電極CG之上表面之矽化物層S2露出。
於電容元件形成區域C1中，於圖23中未示出之區域中，將貫通層間絕緣膜L1之接觸孔開口而使多晶矽膜P1、P2之各者之上表面露出。於低耐壓元件形成區域D1中，藉由將貫通層間絕緣膜L1、L2及蝕刻終止膜ES之接觸孔開口，而使擴散層SL之上表面之矽化物層S1之上表面露出，又，於未圖示之區域中，將貫通層間絕緣膜L1之接觸孔開口而使閘極電極G1之上表面露出。
接著，如圖24、圖25及圖26所示，於上述複數個接觸孔之各者之內部，藉由形成例如主要包含W(鎢)之接觸插塞(連接構件)C2，而完成本實施形態之半導體裝置。圖24與圖10相同，係表示製造步驟中之半導體裝置中之MONOS記憶體之形成區域及其MONOS記憶體之供電部之形成區域之平面佈局。圖26之MONOS記憶體形成區域A1係圖24之A-A線上之剖面，圖26之供電部形成區域B1係圖24之B-B線上之剖面。又，圖25與圖6及圖9相同，係表示製造步驟中之半導體裝置中之電容元件之形成區域之平面佈局，圖26之電容元件形成區域C1係圖25之C-C線上之剖面。
複數個接觸插塞C2之各者係用以對擴散層SL、控制閘極電極CG、記憶體閘極電極MG、多晶矽膜P1、P2及閘極電極G1供給特定電位而形成之導電體。
於形成接觸插塞C2之情形時，首先，於半導體基板SB之上表面之整面上使用濺鍍法等形成障壁金屬膜(未圖示)，並藉由障壁金屬膜覆蓋接觸孔內之表面。其後，使用濺鍍法等形成鎢膜，並完全地嵌入至複數個接觸孔之各者之內部。接著，藉由使用CMP法等，除去層間絕緣膜L2上多餘之障壁金屬膜及鎢膜而使層間絕緣膜L2之上表面露 出，且將層間絕緣膜L2與鎢膜之上表面平坦化，藉此於各接觸孔內形成包含障壁金屬膜及鎢膜之接觸插塞C2。
如圖26之供電部形成區域B1所示，介隔矽化物層S2而連接於形成為邊壁狀之記憶體閘極電極MG上之接觸插塞C2亦可介隔矽化物層S2而電性連接於鄰接於該記憶體閘極電極MG之控制閘極電極CG。該控制閘極電極CG未與MONOS記憶體形成區域A1之控制閘極電極CG電性連接，且如圖24之供電部所示，於俯視下藉由記憶體閘極電極MG包圍周圍，而電性孤立。
如此，於使接觸插塞C2電性連接於記憶體閘極電極MG時，以亦覆蓋孤立之控制閘極電極CG之上表面之方式形成接觸插塞C2之原因係記憶體閘極電極MG自動對準地形成為邊壁狀。即，由於記憶體閘極電極MG之上表面之面積、即俯視之面積較小，故難以精度良好且確實地將接觸插塞C2僅連接於記憶體閘極電極MG。因此，此處，藉由形成自MONOS記憶體電性絕緣之控制閘極電極CG，且將跨及該控制閘極電極CG之寬度較寬之接觸插塞C2形成於記憶體閘極電極MG上，而提高對記憶體閘極電極MG之供電之確實性。
如圖25所示，如此之構成亦被用於使接觸插塞C2電性連接於形成為邊壁狀之多晶矽膜P2之部位。再者，於圖25中，除了多晶矽膜P1、P2以外，亦圖示有形成於多晶矽膜P1、P2之各者之上部之矽化物層S2。接觸插塞C2藉由連接於矽化物層S2而被電性連接於矽化物層S2之正下方之多晶矽膜P1或P2。
用以對多晶矽膜P2供給電位之接觸插塞C2係跨及多晶矽膜P2上之矽化物層S2、與自使PIP電容元件中產生電容之多晶矽膜P1絕緣且 於俯視下由多晶矽膜P2所包圍之多晶矽膜P1(未圖示)之正上方之矽化物層S2而形成。藉此，與上述記憶體閘極電極MG(參照圖24)相同，可相對於形成為邊壁狀且俯視之寬度較小之多晶矽膜P2確實地連接接觸插塞C2。
再者，如圖25所示，於對多晶矽膜P1、P2之各者供電之區域以外之區域、即為使電容產生多晶矽膜P1、P2介隔ONO膜鄰接之區域，未形成矽化物層S2。其係為了避免於多晶矽膜P1、P2之上部形成有矽化物層S2之情形時，介隔包含氧化矽膜X1、X2及氮化矽膜N2之ONO膜而接近之多晶矽膜P1、P2彼此因其上部之矽化物層S2彼此之接觸而短路。因此，於在第2方向上延伸之複數個多晶矽膜P1、與在第2方向上延伸之複數個多晶矽膜P2於第1方向上交替排列之區域、即產生電容之區域中，於多晶矽膜P1、P2之上部未形成矽化物層S2(參照圖22)。
又，於多晶矽膜P1之圖案中之於第1方向上延伸之圖案中，連接有用以對多晶矽膜P1供給電位之接觸插塞C2，於多晶矽膜P1之於第1方向上延伸之圖案上，於與接觸插塞C2之間形成有矽化物層S2。
此處，於使用圖8說明之步驟中，於未除去圖8中未示出之區域之電容元件形成區域C1之多晶矽膜P2之一部分之情形時，如圖6所示，鄰接於具有梳型之形狀之多晶矽膜P1中、於第1方向上延伸之圖案而留下多晶矽膜P2。於該情形時，若於在第1方向上延伸之圖案、與鄰接於其之多晶矽膜P2之上表面形成矽化物層S2，則存在多晶矽膜P1、P2彼此因其上部之矽化物層S2彼此接觸而短路之虞。為了避免此種情況，於本實施形態中，於使用圖8說明之步驟中，除去電容元 件形成區域C1之多晶矽膜P2之一部分，可防止多晶矽膜P1、P2間之短路。又，可防止於梳型之多晶矽膜P1上連接接觸插塞C2時，因接觸孔之形成之位置偏移而使多晶矽膜P1、P2間短路。
於圖25中，為了對形成於半導體基板SB(未圖示)之上表面之晶圓供給電位，示出形成於半導體基板SB之上表面之晶圓供電部WS。晶圓供電部WS係藉由於半導體基板SB之上表面離子注入例如P型之雜質(例如B(硼))，而以於俯視下包圍上部形成有PIP電容元件之元件分離區域EI之方式形成為環狀。於晶圓供電部WS之上表面形成有矽化物層S1(未圖示)，於晶圓供電部WS上介隔矽化物層S1而形成有接觸插塞C2。藉由對半導體基板SB經由接觸插塞C2、矽化物層S1及晶圓供電部WS而供給電位，可固定PIP電容元件之下部之半導體基板SB之電位。
如圖24所示，於形成有MONOS記憶體之區域中，與圖10不同，虛設閘極電極DP被除去，於原先形成有虛設閘極電極DP之區域之正下方之半導體基板SB(參照圖26)之上表面形成有構成源極/汲極區域之擴散層SL。再者，於圖24中為了易於理解圖，省略矽化物層S1、S2之圖示。矽化物層S2雖未形成於構成MONOS記憶體之區域之記憶體閘極電極MG及控制閘極電極CG之各者之上表面，但於供電部中，於記憶體閘極電極MG及控制閘極電極CG、與其等之上部之接觸插塞C2之間形成有矽化物層S2(未圖示)。
以下，針對本實施形態之半導體裝置之製造方法之效果進行說明。
作為分隔閘極型之MONOS記憶體之構造，考慮如圖32及圖33所 示，於半導體基板SB上介隔閘極絕緣膜GF而形成控制閘極電極CGa，於其側壁中之一者或兩者，介隔ONO膜而自動對準地形成以邊壁狀之形狀形成之記憶體閘極電極MGa。ONO膜係依序形成有氧化矽膜X1、氮化矽膜N1及氧化矽膜X2而成之積層膜，氮化矽膜N1係作為MONOS記憶體之電荷累積膜而發揮功能之絕緣膜。
圖32及圖33係作為比較例，表示包含MONOS記憶體之半導體裝置之剖面圖。此處，除了上述控制閘極電極CGa及記憶體閘極電極MGa以外，亦示出控制閘極電極CGa上之氮化矽膜N2、與形成於半導體基板SB之上表面之包含延伸區域EX及擴散層SL之源極/汲極區域。再者，亦可不形成氮化矽膜N2，使ONO膜及記憶體閘極電極MGa之頂表面之高度與控制閘極電極CGa之上表面之高度成為相等。
圖32及圖33所示之記憶體閘極電極MGa係於半導體基板SB上介隔閘極絕緣膜GF形成有包含控制閘極電極CGa及氮化矽膜N2之積層膜之圖案後，藉由CVD法等於半導體基板上形成(堆積)覆蓋該積層膜之ONO膜及多晶矽膜，接著藉由乾式蝕刻法部分除去該多晶矽膜而形成。即，上述多晶矽膜之一部分係於控制閘極電極CGa之側壁自動對準地以邊壁狀之形狀留下，而形成包含上述多晶矽膜之記憶體閘極電極MGa。
於上述比較例中，由於記憶體閘極電極MGa形成為邊壁狀，故於控制閘極電極CGa之閘極長方向上，離控制閘極電極CGa之側壁越遠，記憶體閘極電極MGa之上表面之高度變得越低。將該情形時之記憶體閘極電極MGa之端部之最低之高度(膜厚)如圖32所示般設為L。若欲使具有如此之形狀之記憶體閘極電極MGa之MONOS記憶體微細 化，則於用以於形成記憶體閘極電極MGa後形成源極/汲極區域等而進行之離子注入步驟中，注入之雜質穿透記憶體閘極電極MGa，而植入半導體基板SB之上表面中。於該情形時，存在如下問題：因於半導體基板SB之上表面植入多餘之雜質離子，而MONOS記憶體之特性、即資訊之抹除特性及寫入特性等變化，半導體裝置之可靠性降低。
為了防止雜質離子之穿透，記憶體閘極電極MGa必須具有特定之高度(膜厚)X，相對於此，記憶體閘極電極MGa之高度並非為固定，一端部之高度(膜厚)L於閘極長方向上變低。即，於圖32所示之比較例之半導體裝置中，無法於保持雜質離子不會穿透記憶體閘極電極MGa所需之高度X之狀態下，將MONOS記憶體微細化。
即，由於即便欲以記憶體閘極電極MGa之一端部之高度(膜厚)L保持可防止雜質離子之穿透之高度(膜厚)X之方式將MONOS記憶體微細化，記憶體閘極電極MGa仍自動對準地形成，故記憶體閘極電極MGa之頂表面之高度變得高於一端部之上表面之高度L。又，介隔ONO膜與記憶體閘極電極MGa之側壁鄰接之積層膜、即包含控制閘極電極CGa之積層膜之上表面之高度變得高於記憶體閘極電極MGa之端部之上表面之高度L。因此，無法將記憶體閘極電極MGa及鄰接於記憶體閘極電極MGa之積層膜之各者之頂表面之高度降低至使記憶體閘極電極MGa不被雜質離子穿透之程度之高度。
如此，若欲防止雜質離子之穿透，則存在因記憶體閘極電極MGa具有邊壁狀之形狀而難以實現MONOS記憶體之微細化之問題。
又，如圖33所示，自動對準地形成之記憶體閘極電極MGa之形狀 存在於其底部以下端擴展之方式於自控制閘極電極CGa離開之方向上延伸之傾向，將MONOS記憶體越微細化，該傾向變得越顯著。MONOS記憶體之特性及可靠性受到記憶體閘極電極MGa之閘極長方向之寬度及其垂直性之較大影響。
再者，此處所言之垂直性係指表示記憶體閘極電極MGa之側壁相對於半導體基板SB之主面以如何接近於垂直之角度形成之程度。記憶體閘極電極MGa之側壁之垂直性越高，越容易將MONOS記憶體之特性保持為固定，且保持MONOS記憶體之可靠性。即，只要記憶體閘極電極MGa之側壁且記憶體閘極電極MGa與控制閘極電極CGa相接之側之相反側之側壁、與半導體基板SB所成之角度接近於垂直，即可防止半導體裝置之可靠性降低。
但，如上所述，邊壁狀之記憶體閘極電極MGa係若MONOS記憶體微細化，則其底部沿著半導體基板之上表面擴展，而難以保持垂直性。又，由於邊壁狀之記憶體閘極電極MGa係自其上表面越靠近下表面，閘極長方向之寬度變得越寬，故將MONOS記憶體越微細化，越難以將該寬度保持為固定而形成記憶體閘極電極MGa。因此，若欲將MONOS記憶體微細化，則無法保持邊壁狀之記憶體閘極電極MGa之垂直性而以所期望之固定寬度形成閘極長方向之寬度，故存在MONOS記憶體之特性變化，半導體裝置之可靠性降低之虞。
相對於此，於本實施形態中，不使用留下於控制閘極電極之側壁形成為邊壁狀之多晶矽膜作為記憶體閘極電極之方法。於本實施形態中，如使用圖5及圖7說明般，藉由嵌入至成為控制電極之多晶矽膜P1之圖案、與虛設閘極電極DP之圖案之間之槽之多晶矽膜P2，而形 成有記憶體閘極電極MG(參照圖19)。如此，於圖7所示之步驟中，形成為邊壁狀之多晶矽膜P2被除去，而未作為閘極電極使用。
如上述般嵌入至槽中而形成之多晶矽膜P2不具有如上述比較例之記憶體閘極電極MGa(參照圖32)般離控制閘極電極CGa越遠其高度及寬度越加變化此種剖面形狀，如圖26所示，記憶體閘極電極MG之剖面形狀成為矩形。
因此，於本實施形態之半導體裝置之製造步驟中，可將一個記憶體閘極電極MG之上表面之高度於任一區域中均設為固定，將記憶體閘極電極MG之閘極長方向之寬度亦於任一高度下均設為固定，可提高其側壁之垂直性。即，一個記憶體閘極電極MG並非為離鄰接之控制閘極電極CG越遠，膜厚變得越薄，而係其膜厚為相同。又，記憶體閘極電極MG之側壁中之未與控制閘極電極CG鄰接一方之側壁相對於半導體基板SB之主面形成為垂直。
因此，即便將MONOS記憶體微細化，記憶體閘極電極MG之高度於其端部上仍不會過度變低，於形成源極/汲極區域時等進行之離子注入步驟中，可防止雜質離子穿透記憶體閘極電極MG。藉此，由於即便將MONOS記憶體微細化，仍可防止MONOS記憶體之特性變化，故可提高半導體裝置之可靠性。
又，記憶體閘極電極MG之寬度藉由調整圖5所示之多晶矽膜P1與虛設閘極電極DP之間隔而可容易地控制。又，與圖33所示之比較例之半導體裝置不同，由於亦可防止記憶體閘極電極MG之底部於閘極長方向上擴展，故可防止MONOS記憶體之特性變化。因此，藉由可容易地進行記憶體閘極電極MG之寬度之控制，且提高記憶體閘極 電極MG之垂直性，而易於進行MONOS記憶體之特性、即資訊之抹除特性及寫入特性之調整，故可提高半導體裝置之可靠性。
於藉由本實施形態之製造方法形成之半導體裝置中，與將記憶體閘極電極形成為邊壁狀之情形相比，可將一個MONOS記憶體所需之面積設為大致一半。
又，於本實施形態中，如圖26所示，並非為於多晶矽膜上介隔絕緣膜而積層其他多晶矽膜而得到之PIP電容元件，而藉由將不同之多晶矽膜P1、P2排列於沿著半導體基板SB之上表面之方向上，且使ONO膜介於多晶矽膜P1、P2間，而形成電容元件。因此，如上所述，可降低PIP元件之高度，使高度與MONOS記憶體或用於邏輯電路之FET等一致，可將半導體裝置微細化。
又，上述PIP電容元件與MONOS記憶體相同，具有於沿著半導體基板SB之上表面之方向上排列多晶矽膜P1、P2而形成之構造，故可由與MONOS記憶體等相同之步驟形成PIP電容元件。因此，與在多晶矽膜上介隔絕緣膜積層其他多晶矽膜而形成PIP電容元件之情形相比，可簡化半導體裝置之製造步驟，可提高產能。
如本實施形態之PIP電容元件般，於使梳型之圖案相對而使電容產生之元件中，在與所要求之電容之大小相應之情形時，藉由變更於第2方向上延伸且交替排列於第2方向之多晶矽膜P1、P2之複數個圖案、即梳之條數或長度等可進行對應。
(實施形態2)
於上述實施形態1中，已針對於使用圖19說明之步驟中，包含研磨而除去矽化物層S1之步驟之半導體裝置之製造方法進行說明。相對 於此，於本實施形態中，針對於上述研磨步驟中，未研磨矽化物層之情形時之半導體裝置之製造方法，以下使用圖27~圖31進行說明。圖27~圖31係表示用以說明本實施形態之半導體裝置之製造方法之製造步驟中之半導體裝置之剖面圖。
於本實施形態之半導體裝置之製造步驟中，首先，藉由進行上述實施形態1中圖1~圖12所示之步驟，而於半導體基板SB上形成包含多晶矽膜P1、P2之圖案，且除去虛設閘極電極DP(參照圖11)。
接著，如圖27所示，於除去光阻膜PR4後，藉由使用乾式蝕刻法，使自氧化矽膜X1露出之多晶矽膜P2之上表面選擇性地回蝕而後退，而於MONOS記憶體形成區域A1、供電部形成區域B1及電容元件形成區域C1分別形成槽D2~D4。即，於MONOS記憶體形成區域A1之多晶矽膜P2之正上方形成槽D2，於供電部形成區域B1之嵌入至相鄰之多晶矽膜P1間之多晶矽膜P2之正上方形成槽D3，於電容元件形成區域C1之嵌入至相鄰之多晶矽膜P1間之多晶矽膜P2之正上方形成槽D4。於槽D2~D4之側壁，氧化矽膜X2之側壁露出，於槽D2~D4之底面，多晶矽膜P2露出。
又，藉由上述回蝕，於供電部形成區域B1及電容元件形成區域C1中，形成為邊壁狀之多晶矽膜P2之上表面亦後退。
再者，經回蝕之多晶矽膜P2之上表面之高度與例如多晶矽膜P1之上表面同等或高於其。藉此，多晶矽膜P2之上表面之高度變得低於包含與其側壁相接之氧化矽膜X2、氮化矽膜N1及氧化矽膜X1之ONO膜之上表面之高度。
接著，藉由進行與使用圖13~圖15說明之步驟相同之步驟，獲 得圖28所示之構造。即，於除去露出之氧化矽膜X1後，依序形成補償間隔OS、延伸區域EX、邊壁SW及擴散層SL。
惟，與上述實施形態1不同，由於多晶矽膜P2之上表面之高度低於與其側壁相接之ONO膜之上表面之高度，故於多晶矽膜P2之正上方之槽D2~D4之各者之側壁，介隔補償間隔OS而形成有邊壁SW。又，於供電部形成區域B1及電容元件形成區域C1中，於形成為邊壁狀之多晶矽膜P2之正上方之氧化矽膜X2之側壁，介隔補償間隔OS而形成有邊壁SW。
藉此，由於MONOS記憶體形成區域A1之多晶矽膜P2之上表面、及供電部形成區域B1及電容元件形成區域C1之嵌入至相鄰之多晶矽膜P1間之多晶矽膜P2之上表面由邊壁SW所完全覆蓋，故未於半導體基板SB上露出。又，於供電部形成區域B1及電容元件形成區域C1中，由於形成為邊壁狀之多晶矽膜P2之上表面亦由補償間隔OS及邊壁SW所覆蓋，故未露出。為了獲得如此之構造，必須於使用圖27說明之回蝕步驟中，藉由之後之圖28所示之步驟，使多晶矽膜P2之上表面高度向半導體基板SB之方向後退用以使邊壁SW覆蓋多晶矽膜P2之上表面所必需之量。
作為用以使邊壁SW完全地覆蓋多晶矽膜P2之上表面之構造，例如考慮以下構造。即，考慮將排列有多晶矽膜P2與多晶矽膜P1之方向，亦即後續步驟中藉由多晶矽膜P2形成之記憶體閘極電極之閘極長方向之多晶矽膜P2之長度設為將補償間隔OS之膜厚與構成邊壁SW之絕緣膜之膜厚相加而得之長度之2倍之長度以下。藉此，由於該方向之槽D2~D4之寬度成為將補償間隔OS之膜厚、與構成邊壁SW之絕緣 膜之膜厚相加而得之長度之2倍以下，故藉由邊壁SW之形成，槽D2~D4之各者之底面成為由形成於槽D2~D4之各者之兩側之側壁之補償間隔OS及邊壁SW所完全覆蓋。
接著，藉由進行與使用圖16及圖17說明之步驟相同之步驟，獲得圖29所示之構造。藉此，於擴散層SL之上表面形成矽化物層S1。此處，與上述實施形態1不同，由於多晶矽膜P2之上表面由邊壁SW所覆蓋，故於MONOS記憶體形成區域A1、供電部形成區域B1及電容元件形成區域C1之多晶矽膜P2之上表面未形成矽化物層。即，此處形成有矽化物層S1之部位僅為包含擴散層SL等之露出之半導體基板SB之上表面。
接著，藉由進行與使用圖18及圖19說明之步驟相同之步驟，獲得圖30所示之構造。即，於形成蝕刻終止膜ES及層間絕緣膜L1後，藉由CMP法，研磨層間絕緣膜L1、蝕刻終止膜ES、氧化矽膜X1、X2、氮化矽膜N1、N2、多晶矽膜P1、P2、補償間隔OS及邊壁SW。藉此，露出多晶矽膜P1、P2之上表面，於MONOS記憶體形成區域A1及供電部形成區域B1形成包含多晶矽膜P1之控制閘極電極CG、及包含多晶矽膜P2之記憶體閘極電極MG。
即，於利用上述CMP法之研磨步驟中，記憶體閘極電極MG之正上方之槽D2、D3之各者之內側之邊壁SW藉由研磨而被完全除去。又，於電容元件形成區域C1中，相鄰之多晶矽膜P1間之多晶矽膜P2之正上方之邊壁SW藉由研磨而被完全除去。藉此，記憶體閘極電極MG、控制閘極電極CG、多晶矽膜P1及P2之各者之上表面均露出。此時，形成為邊壁狀之記憶體閘極電極MG及多晶矽膜P2亦露出。
與上述實施形態1不同，本實施形態之半導體裝置之製造方法之主要特徵在於在使用圖30說明之研磨步驟中，未研磨矽化物層。如此，不研磨矽化物層可藉由以下實現：藉由使用圖27及圖28說明之步驟，由邊壁SW覆蓋使上表面後退之多晶矽膜P2之上表面，藉此可防止於圖29之步驟中於多晶矽膜P2上形成有矽化物層。
此處，未如上所述般於多晶矽膜P2(參照圖29)之上表面形成矽化物層係為了防止藉由於上述研磨步驟中研磨矽化物層而產生之矽化物層之殘渣對後續製造步驟造成不良影響。即，矽化物層係矽化鈷(CoSi2)等包含金屬之導體膜，研磨其而產生之殘渣與研磨氮化矽膜或氧化矽膜等之絕緣膜或半導體層而產生之殘渣相比，更易於損壞半導體基板SB、多晶矽膜P1或P2等半導體層，又，對後續成膜步驟中形成之膜造成之影響更大。於因產生矽化物層之殘渣而使包含半導體基板SB之半導體層受到損壞，又，於後續步驟中成膜之層間絕緣膜等產生成膜不佳之情形時，產生半導體裝置之可靠性降低之問題。
因此，於使用圖30說明之利用CMP法等之研磨步驟中，較理想為不研磨矽化物層。因此，於本實施形態中，以邊壁SW等絕緣膜覆蓋多晶矽膜P1、P2之表面，於使用圖29說明之步驟中，不於多晶矽膜P1、P2之上表面形成矽化物層，藉此來防止於後續研磨步驟中矽化物層被研磨，而於半導體基板SB上產生矽化物層之殘渣。
藉此，由於可防止半導體基板SB等之半導體層受到損壞，又，可防止上述研磨步驟後之成膜不佳之產生，故可提高半導體裝置之可靠性。
後續步驟係進行與使用圖20~圖26說明之步驟相同之步驟，藉 此完成圖31所示之本實施形態之半導體裝置。即，於形成包含金屬膜之閘極電極G1後，於供電部等之半導體層之上表面形成矽化物層S2，接著形成層間絕緣膜L2、及貫通層間絕緣膜L2等之接觸插塞C2。
於本實施形態之半導體裝置之製造方法中，除了與上述實施形態相同之效果以外，亦可獲得如上所述般藉由防止矽化物層之研磨而提高半導體裝置之可靠性之效果。
以上，雖基於實施形態對由本發明人完成之發明進行了具體說明，但本發明並非限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
例如，於上述實施形態1、2中，雖針對於半導體基板上形成n通道型之MOSFET之情形進行了說明，但半導體元件亦可為p通道型之MOSFET，又，亦可為MIS(Metal Insulator Semiconductor，金屬絕緣體半導體)型之FET。
A1:MONOS記憶體形成區域
B1:供電部形成區域
C1:電容元件形成區域
D1:低耐壓元件形成區域
EI:元件分離區域
GF:閘極絕緣膜
IF:絕緣膜
N1:氮化矽膜
N2:氮化矽膜
P1:多晶矽膜
P2:多晶矽膜
PR4:光阻膜
SB:半導體基板
X1:氧化矽膜
X2:氧化矽膜

Claims (8)

  1. 一種半導體裝置，其包含： 半導體基板； 電容元件，其形成於上述半導體基板之上且具有第1區域及第2區域； 上述電容元件包括： 第1電極，其形成於在上述第1區域且在第1方向上延伸之上述半導體基板之上； 第2電極，其形成於在上述第1區域且在上述第1方向上延伸之上述半導體基板之上，並且形成於上述第1電極之間而彼此交替排列； 第1絕緣膜，其分別形成於上述半導體基板與上述第2電極之間以及上述第1電極與上述第2電極之間；及 第1插塞，其形成於在上述第2區域之上述半導體基板之上，且電性耦合於在上述第2區域之上述半導體基板； 其中上述第1區域及上述第2區域彼此相鄰配置於與上述第1方向交叉之第2方向上，且 上述第2區域係用於對上述第1區域供給電位。
  2. 如請求項1之半導體裝置，其中上述第1插塞係以排列於上述第1方向上之方式形成。
  3. 如請求項1之半導體裝置，其中上述第1絕緣膜包含第1氧化矽膜、形成於上述第1氧化矽膜之氮化矽膜、及形成於上述氮化矽膜之第2氧化矽膜。
  4. 如請求項1之半導體裝置，其中進而包含形成於上述第2區域之上述半導體基板上之金屬矽化物層。
  5. 如請求項1之半導體裝置，其中上述第1電極之一部分係於上述第2方向上延伸。
  6. 如請求項1之半導體裝置，其中上述第2電極之一部分係於上述第2方向上延伸。
  7. 如請求項1之半導體裝置，其中上述第1區域及上述第2區域係形成於第1半導體區域，且上述第1半導體區域係形成於上述半導體基板。
  8. 如請求項7之半導體裝置，於上述第2區域中，第2半導體區域形成於上述第1半導體區域， 上述第1插塞係電性耦合於上述第2半導體區域，藉此對上述第1半導體區域供給電位。
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