TW201701414A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明使半導體裝置的性能或可靠度提高。本發明之半導體裝置，具有：在記憶體單元區域1A中，形成於半導體基板SB的主面上的控制閘極電極CG以及記憶體閘極電極MG；還有在分路區域SH中，形成於半導體基板SB的主面上的第1電極D1以及第2電極D2。第1電極D1，與控制閘極電極CG形成一體，第2電極D2，與記憶體閘極電極MG形成一體。第2電極D2，具有：沿著第1電極D1的側壁形成的第1部分；以及沿著半導體基板SB的主面延伸的第2部分。然後，相對於半導體基板SB的主面，第1電極D1的頂面的高度，與第2電極D2的第1部分的頂面的高度大致相等。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法， 其可適當應用於例如具有非揮發性記憶體的半導體裝置以及其製造方法。
作為可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM（Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體）為人所廣泛使用。以現今廣泛使用的快閃記憶體為代表的該等記憶裝置，在MISFET的閘極電極下，具有被氧化膜所包圍的導電性的浮遊閘極電極或是捕集性絶緣膜，將浮遊閘極或捕集性絶緣膜的電荷累積狀態當作記憶資訊，並讀取該記憶資訊作為電晶體的閾值。該捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出氮化矽膜等作為一例。藉由對該等電荷累積區域注入、釋放電荷，令MISFET的閾值改變，使其作為記憶元件而運作。關於該快閃記憶體，存在一種使用MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物半導體）膜的分裂閘極型單元。在該記憶體中，藉由使用氮化矽膜作為電荷累積區域，比起導電性的浮遊閘極膜而言，更具有以下優點：由於係離散地累積電荷，故資料保持的可靠度更優異，而且，由於資料保持的可靠度優異，故可使氮化矽膜上下的氧化膜趨向薄膜化，並可使寫入、消去動作趨向低電壓化。
然後，記憶體單元，具有：在半導體基板上隔著第1閘極絶緣膜形成的控制閘極電極（選擇閘極電極）；在半導體基板上隔著包含電荷累積區域在內的第2閘極絶緣膜形成的記憶體閘極電極；以及以夾著控制閘極電極以及記憶體閘極電極的方式形成於半導體基板的表面的一對半導體區域（源極區域以及汲極區域）。於記憶體單元區域，複數個記憶體單元，在X方向以及Y方向上配置成矩陣狀，例如相對於在Y方向上並排成一列的複數個記憶體單元，控制閘極電極以及記憶體閘極電極各自形成一體，控制閘極電極以及記憶體閘極電極在Y方向上延伸。例如，以多晶矽膜等形成的控制閘極電極以及記憶體閘極電極，延伸到與記憶體單元區域鄰接的供電區域（分路區域），然後，與例如由金屬配線層所構成的控制閘極線（選擇閘極線）以及記憶體閘極線連接。
日本特開2006－49737號公報（專利文獻1）、日本特開2011－222938號公報（專利文獻2），以及日本特開2006－54292號公報（專利文獻3），記載了關於在供電區域中將控制閘極電極連接於控制閘極線並將記憶體閘極電極連接於記憶體閘極線的分路構造的技術內容。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2006－49737號公報 [專利文獻2] 日本特開2011－222938號公報 [專利文獻3] 日本特開2006－54292號公報
[發明所欲解決的問題] 在具有非揮發性記憶體的半導體裝置中，亦期望盡可能使性能提高。或者，期望使半導體裝置的可靠度提高。或是期望實現該兩者。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若根據本發明一實施態樣，半導體裝置，係於其主面具有記憶體單元區域以及在該主面的第1方向上與該記憶體單元區域相鄰的分路區域的半導體基板。再者，更具有形成於該記憶體單元區域的記憶體單元，其包含：在該半導體基板的主面上，隔著第1閘極絶緣膜形成，且在該第1方向上延伸的第1閘極電極；與該第1閘極電極鄰接，隔著第2閘極絶緣膜形成於該半導體基板的主面上的第2閘極電極；以及以夾著該第1閘極電極以及該第2閘極電極的方式，形成於該半導體基板的主面的第1源極區域以及第1汲極區域。再者，更具有：位於該分路區域，與該第1閘極電極形成一體的第1電極；以及位於該分路區域，與該第2閘極電極形成一體，並具有沿著該第1閘極電極的側壁形成的第1部分以及從該第1部分沿著該半導體基板的主面延伸的第2部分的第2電極。再者，更具有：覆蓋該第1閘極電極、該第2閘極電極、該第1電極以及該第2電極的第1絶緣膜；形成於該第1絶緣膜，與該汲極區域連接的導電性的第1栓塞以及與該第2電極連接的導電性的第2栓塞；還有位於該第1絶緣膜上，與該第1栓塞連接的第1金屬配線以及與該第2栓塞連接的第2金屬配線。然後，相對於該半導體基板的主面，該第1電極的頂面的高度，與該第2電極的該第1部分的頂面的高度大致相等。 [發明的功效]
若根據本發明一實施態樣，便可使半導體裝置的性能提高。或者，可使半導體裝置的可靠度提高。或是可實現該兩者。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於所提及的數值，在所提及的數值以上或以下均可。再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
（實施態樣） ＜關於半導體裝置的製造步驟＞ 本實施態樣以及以下的實施態樣的半導體裝置，係具備非揮發性記憶體（非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置）的半導體裝置。在本實施態樣以及以下的實施態樣中，非揮發性記憶體，係根據以n通道型MISFET（MISFET，Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）為基本構件的記憶體單元進行説明。
參照圖式説明本實施態樣的半導體裝置的製造方法。
圖1～圖3，係表示本實施態樣的半導體裝置的製造步驟的一部分的流程圖。圖4～圖21，係本實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。另外，於圖4～圖21的剖面圖，顯示出記憶體單元區域1A、周邊電路區域1B以及分路區域SH的主要部位剖面圖，在半導體基板SB中，顯示出分別於記憶體單元區域1A形成非揮發性記憶體的記憶體單元、於周邊電路區域1B形成MISFET、於分路部SH形成分路構造的態樣。
記憶體單元區域1A、周邊電路區域1B以及分路區域SH，存在於同一半導體基板SB。在圖4～圖21的剖面圖中，係依照記憶體單元區域1A、周邊電路區域1B以及分路區域SH的順序顯示，惟記憶體單元區域1A與周邊電路區域1B、周邊電路區域1B與分路區域SH亦可不相鄰。
於記憶體單元區域1A，複數個分裂閘極型的記憶體單元配置成行列狀（矩陣狀），記憶體單元，係由n通道型的MISFET（控制電晶體以及記憶體電晶體）所構成。記憶體單元，具有：隔著閘極絶緣膜形成於半導體基板上的控制閘極電極；隔著包含電荷累積區域在內的閘極絶緣膜形成於半導體基板上的記憶體閘極電極；以及以夾著控制閘極電極以及記憶體閘極電極的方式形成於半導體基板的表面的一對半導體區域（源極區域以及汲極區域）。
另外，在本實施態樣中，係針對在記憶體單元區域1A形成n通道型的MISFET（控制電晶體以及記憶體電晶體）的態樣進行説明，惟亦可令導電型反轉，將p通道型的MISFET（控制電晶體以及記憶體電晶體）形成於記憶體單元區域1A。如後所述，控制電晶體，例如，具有由矽膜（多晶矽膜）所構成的控制閘極電極，然後，記憶體電晶體，例如，具有由矽膜（多晶矽膜）所構成的記憶體閘極電極。
分路區域（供電區域）SH，係用來使相對於複數個記憶體單元形成一體（共通）的控制閘極電極以及記憶體閘極電極，與控制閘極線（選擇閘極線）以及記憶體閘極線連接的區域，且與記憶體單元區域1A鄰接配置。在記憶體單元區域1A延伸的控制閘極電極以及記憶體閘極電極，連續延伸到分路區域SH，在分路區域SH中，控制閘極電極與控制閘極線連接，記憶體閘極電極MG與記憶體閘極線連接。
周邊電路係非揮發性記憶體以外的電路，例如，CPU等的處理器、控制電路、感測放大器、行解碼器、列解碼器等。形成於周邊電路區域1B的MISFET，係周邊電路用的MISFET。在本實施態樣中，係針對於周邊電路區域1B形成n通道型的MISFET的態樣進行説明，惟亦可令導電型反轉，將p通道型的MISFET形成於周邊電路區域1B，另外，亦可於周邊電路區域1B形成CMISFET（Complementary MISFET，互補式金屬絕緣體半導體場效電晶體）等。
如圖4所示的，首先，準備由具有例如1～10Ωcm左右的比電阻的p型單晶矽等所構成的半導體基板（半導體晶圓）SB（圖1的步驟S1）。然後，於半導體基板SB的主面，形成限定（劃定）活性區域的元件分離區域（元件間分離絶緣區域）ST（圖1的步驟S2）。
元件分離區域ST，係由氧化矽等的絶緣體所構成，可利用例如STI（Shallow Trench Isolation，淺溝槽隔離）法或LOCOS（Local Oxidization of Silicon，矽局部氧化）法等形成。例如，於半導體基板SB的主面形成元件分離用的溝槽STR，之後，在該元件分離用的溝槽STR內埋入例如由氧化矽所構成的絶緣膜，藉此便可形成元件分離區域ST。更具體而言，於半導體基板SB的主面形成元件分離用的溝槽STR，之後，在半導體基板SB上，以填埋該元件分離用的溝槽STR的方式，形成元件分離區域形成用的絶緣膜（例如氧化矽膜）。然後，將元件分離用的溝槽STR的外部的絶緣膜（元件分離區域形成用的絶緣膜）除去，藉此便可形成由埋入元件分離用的溝槽STR的絶緣膜所構成的元件分離區域ST。元件分離區域ST，在半導體基板SB的主面，以包圍形成元件的活性區域的方式配置。亦即，元件之間，為元件分離區域ST所分離。元件分離區域ST，將記憶體單元區域1A與周邊電路區域1B之間電性分離，同時在記憶體單元區域1A，將記憶體單元之間電性分離，並在周邊電路區域1B，將複數個MISFET之間電性分離。於分路部SH，形成了寬廣的元件分離區域ST。
接著，如圖5所示的，於半導體基板SB的記憶體單元區域1A形成p型井PW1，於周邊電路區域1B形成p型井PW2（圖1的步驟S3）。p型井PW1、PW2，可藉由對半導體基板SB注入例如硼（B）等的p型雜質離子等而形成。p型井PW1、PW2，從半導體基板SB的主面形成到既定的深度。p型井PW1與p型井PW2，由於為相同的導電型，故可由同一離子注入步驟形成，或者亦可由不同的離子注入步驟形成。雖圖中未顯示，惟記憶體單元區域1A的p型井PW1，在俯視以及剖面視之下，被n型井所覆蓋，而與周邊電路區域1B的p型井PW2電性分離。
接著，利用稀釋氟酸洗淨等使半導體基板SB（p型井PW1、PW2）的表面潔淨化，之後，於半導體基板SB的主面（p型井PW1、PW2的表面），形成閘極絶緣膜用的絶緣膜GI（圖1的步驟S4）。
絶緣膜GI，例如由薄氧化矽膜或氮氧化矽膜等所形成，絶緣膜GI的形成膜厚，可設為例如2～3nm左右。絶緣膜GI，可利用熱氧化法、CVD（Chemical Vapor Deposition，化學氣相沉積）法或是電漿氮化法形成。當利用熱氧化法形成絶緣膜GI時，在元件分離區域ST上並未形成絶緣膜GI。
作為另一態樣，在步驟S4中，亦可將周邊電路區域1B的絶緣膜GI，以有別記憶體單元區域1A的絶緣膜GI的步驟，形成不同的膜厚。
接著，如圖6所示的，在半導體基板SB的主面（主面全面）上，亦即在記憶體單元區域1A、周邊電路區域1B的絶緣膜GI上以及分路區域SH的元件分離區域ST上，形成（沈積）矽膜PS1（圖1的步驟S5）。
矽膜PS1，係用來形成後述的控制閘極電極CG的導電膜，在分路區域SH中，係用來形成與控制閘極電極CG形成一體的後述的第1電極D1的導電膜。另外，矽膜PS1，兼作用來形成後述的閘極電極DG的導電膜。亦即，利用矽膜PS1，形成後述的控制閘極電極CG、後述的閘極電極DG以及後述的第1電極。
矽膜PS1，由多晶矽膜（聚矽膜）所構成，可用CVD法等形成。矽膜PS1的沈積膜厚，可設為例如50～100nm左右。矽膜PS1，可藉由在成膜時導入雜質，或是在成膜後注入雜質離子等，而成為低電阻的半導體膜（摻雜多晶矽膜）。記憶體單元區域1A以及分路區域SH的矽膜PS1，宜為導入了磷（P）或砷（As）等的n型雜質的n型矽膜。
接著，在半導體基板SB的主面（主面全面）上，亦即在矽膜PS1上，形成（沈積）絶緣膜IL1（圖1的步驟S6）。
絶緣膜IL1，係用來形成後述的帽蓋絶緣膜CP1、CP2、CP3的絶緣膜。絶緣膜IL1，例如由氮化矽膜等所構成，可用CVD法等形成。絶緣膜IL1的沈積膜厚，可設為例如20～50nm左右。藉由實行步驟S5、S6，成為形成了矽膜PS1與矽膜PS1上的絶緣膜IL1的堆疊膜LF的狀態。在此，堆疊膜LF，係由矽膜PS1與矽膜PS1上的絶緣膜IL1所構成。
接著，利用微影技術以及蝕刻技術，使堆疊膜LF（亦即絶緣膜IL1以及矽膜PS1）形成圖案，而將具有控制閘極電極CG與控制閘極電極CG上的帽蓋絶緣膜CP1的堆疊體（堆疊構造體）LM1形成於記憶體單元區域1A（圖1的步驟S7）。
步驟S7，可依照以下的方式進行。亦即，首先，如圖6所示的，在絶緣膜IL1上用微影法形成光阻圖案PR1作為光阻圖案。該光阻圖案PR1，形成於記憶體單元區域1A中的控制閘極電極CG形成預定區域、周邊電路區域1B全部，以及分路區域SH中的第1電極D1形成預定區域。然後，將該光阻圖案PR1當作蝕刻遮罩使用，蝕刻（宜為乾蝕刻）記憶體單元區域1A以及分路區域SH中的矽膜PS1與絶緣膜IL1的堆疊膜LF，使其形成圖案，之後，將該光阻圖案PR1除去。藉此，如圖7所示的，於記憶體單元區域1A，形成了由形成圖案的矽膜PS1所構成的控制閘極電極CG與由形成圖案的絶緣膜IL1所構成的帽蓋絶緣膜CP1的堆疊體LM1。另外，於分路區域SH，形成了由形成圖案的矽膜PS1所構成的第1電極D1與由形成圖案的絶緣膜IL1所構成的帽蓋絶緣膜CP2的堆疊體LM2。
堆疊體LM1，係由控制閘極電極CG與控制閘極電極CG上的帽蓋絶緣膜CP1所構成，在記憶體單元區域1A的半導體基板SB（p型井PW1）上隔著絶緣膜GI形成。控制閘極電極CG與帽蓋絶緣膜CP1，在俯視下具有大致相同的平面形狀，且在俯視下重疊。
堆疊體LM2，係由第1電極D1與第1電極上的帽蓋絶緣膜CP2所構成，在分路區域SH的元件分離區域ST上隔著絶緣膜GI形成。在圖8以後，省略元件分離區域ST上的絶緣膜GI。第1電極D1與帽蓋絶緣膜CP2，在俯視下具有大致相同的平面形狀，且在俯視下重疊。
若實行步驟S7，則在記憶體單元區域1A中，成為堆疊體LM1的部分以外的矽膜PS1以及絶緣膜IL1會被除去，而在分路區域SH中，成為堆疊體LM2的部分以外的矽膜PS1以及絶緣膜IL1會被除去。另一方面，光阻圖案PR1，在周邊電路區域1B中，形成於周邊電路區域1B全部。因此，即使實行步驟S7，在周邊電路區域1B中，矽膜PS1與矽膜PS1上的絶緣膜IL1的堆疊膜LF1也不會被除去，故不會形成圖案，而會就這樣殘留下來。將殘留在周邊電路區域1B的堆疊膜LF，附上符號LF1並稱為堆疊膜LF1。
在記憶體單元區域1A中，形成了由形成圖案的矽膜PS1所構成的控制閘極電極CG，控制閘極電極CG，係控制電晶體用的閘極電極。殘留在控制閘極電極CG之下的絶緣膜GI，成為控制電晶體的閘極絶緣膜。因此，在記憶體單元區域1A中，由矽膜PS1所構成的控制閘極電極CG，成為隔著作為閘極絶緣膜的絶緣膜GI形成於半導體基板SB（p型井PW1）上的狀態。
在記憶體單元區域1A中，被堆疊體LM1所覆蓋的部分以外的絶緣膜GI，亦即成為閘極絶緣膜的部分以外的絶緣膜GI，可藉由在步驟S7的形成圖案步驟所實行的乾蝕刻，或是在該乾蝕刻之後所實行的濕蝕刻除去之。
接著，如圖8所示的，於半導體基板SB的主面全面，亦即，在半導體基板SB的主面（表面）上與堆疊體LM1、LM2的表面（頂面以及側面）上，形成記憶體電晶體的閘極絶緣膜用的絶緣膜MZ（圖1的步驟S8）。
在周邊電路區域1B，由於殘留著堆疊膜LF1，故在該堆疊膜LF1的表面（頂面以及側面）上也會形成絶緣膜MZ。因此，在步驟S8中，絶緣膜MZ，在半導體基板SB上，以覆蓋記憶體單元區域1A的堆疊體LM1、分路區域SH的堆疊體LM2以及周邊電路區域1B的堆疊膜LF1的方式形成。
絶緣膜MZ，係記憶體電晶體的閘極絶緣膜用的絶緣膜，且係內部具有電荷累積部的絶緣膜。該絶緣膜MZ，係由氧化矽膜（氧化膜）MZ1、形成於氧化矽膜MZ1上的氮化矽膜（氮化膜）MZ2以及形成於氮化矽膜MZ2上的氧化矽膜（氧化膜）MZ3的堆疊膜所構成。氧化矽膜MZ1、氮化矽膜MZ2以及氧化矽膜MZ3的堆疊膜，亦可視為係ONO（oxide-nitride-oxide，氧化物-氮化物-氧化物）膜。
另外，為了使圖式更容易檢視，圖8，將由氧化矽膜MZ1、氮化矽膜MZ2以及氧化矽膜MZ3所構成的絶緣膜MZ，簡單圖示為絶緣膜MZ。在本實施態樣中，係例示出氮化矽膜MZ2作為具有捕集位準的絶緣膜（電荷累積層），惟並非僅限於氮化矽膜，例如亦可使用氧化鋁膜（alumina）、氧化鉿膜或氧化鉭膜等，具有比氮化矽膜更高的介電常數的高介電常數膜作為電荷累積層或電荷累積部。另外，亦可用矽奈米點形成電荷累積層或電荷累積部。
形成絶緣膜MZ，例如，首先利用熱氧化法（宜為ISSG氧化）形成氧化矽膜MZ1，之後在氧化矽膜MZ1上以CVD法沈積氮化矽膜MZ2，然後在氮化矽膜MZ2上以CVD法或熱氧化法或是這兩種方法形成氧化矽膜MZ3。藉此，便可形成由氧化矽膜MZ1、氮化矽膜MZ2以及氧化矽膜MZ3的堆疊膜所構成的絶緣膜MZ。
氧化矽膜MZ1的厚度，可設為例如2～10nm左右，氮化矽膜MZ2的厚度，可設為例如5～15nm左右，氧化矽膜MZ3的厚度，可設為例如2～10nm左右。最後的氧化膜，亦即絶緣膜MZ之中的最上層的氧化矽膜MZ3，例如亦可藉由將氮化膜（絶緣膜MZ之中的中間層的氮化矽膜MZ2）的上層部分氧化，而形成高耐壓膜。絶緣膜MZ，具有作為之後形成的記憶體閘極電極MG的閘極絶緣膜的功能。
接著，在半導體基板SB的主面（主面全面）上，亦即在絶緣膜MZ上，以在記憶體單元區域1A以及分路區域SH中覆蓋堆疊體LM1、LM2的方式，並以在周邊電路區域1B中覆蓋堆疊膜LF1的方式，形成（沈積）矽膜PS2作為記憶體閘極電極MG形成用的導電膜（圖1的步驟S9）。
矽膜PS2，係記憶體電晶體的閘極電極用的導電膜，在分路區域SH中，係用來形成與記憶體閘極電極MG形成一體的後述的第2電極D2的導電膜。矽膜PS2，係由多晶矽膜所構成，可用CVD法等形成。矽膜PS2的沈積膜厚，可設為例如30～150nm左右。
另外，矽膜PS2，藉由在成膜時導入雜質，或是在成膜後注入雜質離子等，被導入雜質而成為低電阻的半導體膜（摻雜多晶矽膜）。矽膜PS2，宜為導入了磷（P）或砷（As）等的n型雜質的n型矽膜。
接著，利用異向性蝕刻技術，回蝕（蝕刻、異向性乾蝕刻、異向性蝕刻）矽膜PS2（圖1的步驟S10）。
藉由步驟S10的回蝕步驟，矽膜PS2受到回蝕，藉此矽膜PS2在堆疊體LM1的兩側的側壁上隔著絶緣膜MZ殘留成側壁間隔件狀，記憶體單元區域1A的其他區域的矽膜PS2被除去。藉此，如圖9所示的，在記憶體單元區域1A中，在堆疊體LM1的兩側的側壁之中，利用在一側的側壁上隔著絶緣膜MZ殘留成側壁間隔件狀的矽膜PS2，形成記憶體閘極電極MG，另外，利用在另一側的側壁上隔著絶緣膜MZ殘留成側壁間隔件狀的矽膜PS2，形成矽間隔件SP。記憶體閘極電極MG，在絶緣膜MZ上，以隔著絶緣膜MZ與堆疊體LM1相鄰的方式形成。堆疊體LM1，由於係由控制閘極電極CG與控制閘極電極CG上的帽蓋絶緣膜CP1所構成，故記憶體閘極電極MG，在絶緣膜MZ上，以隔著絶緣膜MZ與控制閘極電極CG以及帽蓋絶緣膜CP1相鄰的方式形成。
另外，在分路區域SH中，在步驟S10的回蝕步驟之前，在矽膜PS2上用微影法形成光阻圖案PR2作為光阻圖案（遮罩膜）。該光阻圖案PR2，形成於分路區域SH中的第2電極D2形成預定區域。因此，在步驟S10的回蝕步驟之後的分路區域SH中，形成了隔著絶緣膜MZ覆蓋堆疊體LM2的頂面的一部分以及側面並延伸到元件分離區域ST上的第2電極D2。如圖9所示的，第2電極D2，具有倒S字形狀，係由：沿著第1電極D1的側壁形成的第1部分；形成於元件分離區域ST上，朝離開第1電極D1的方向，從第1部分的一端（下端）連續延伸的第2部分；以及從第1部分的另一端（上端）延伸到第1電極D1上的第3部分所構成。另外，於並未被第2電極D2所覆蓋的堆疊體LM2的側壁，隔著絶緣膜MZ形成了矽間隔件SP。
另外，在周邊電路區域1B所殘留的堆疊膜LF1的側壁上，隔著絶緣膜MZ形成了矽間隔件SP。
矽間隔件SP，亦可視為係由導電體所構成的側壁間隔件，亦即導電體間隔件。在記憶體單元區域1A中，記憶體閘極電極MG與矽間隔件SP，形成於堆疊體LM1的彼此為相反側的側壁上，具有夾著堆疊體LM1大致對稱的構造。
在步驟S10的回蝕步驟結束的階段，記憶體閘極電極MG以及矽間隔件SP的高度，宜比控制閘極電極CG的高度更高。藉由使記憶體閘極電極MG的高度，比控制閘極電極CG的高度更高，便可在後述的步驟S20的研磨步驟中，使記憶體閘極電極MG的上部確實地露出，並防止記憶體閘極電極MG的露出發生不良情況。
接著，用微影技術，將覆蓋記憶體閘極電極MG並露出矽間隔件SP的光阻圖案（圖中未顯示）形成於半導體基板SB上，然後利用以該光阻圖案為蝕刻遮罩所進行的乾蝕刻，將矽間隔件SP除去（圖2的步驟S11）。該光阻圖案，設置成在分路區域SH中覆蓋第2電極D2的圖案是很重要的。之後，將該光阻圖案除去。藉由步驟S11的蝕刻步驟，如圖10所示的，矽間隔件SP被除去，記憶體閘極電極MG，由於被光阻圖案所覆蓋，故並未受到蝕刻而殘留下來。另外，堆疊體LM2、LF1的側壁的矽間隔件SP也被除去。
接著，如圖10所示的，將絶緣膜MZ之中的並未被記憶體閘極電極MG或第2電極D2所覆蓋而露出的部分，利用蝕刻（例如濕蝕刻）除去（圖2的步驟S12）。此時，在記憶體單元區域1A中，記憶體閘極電極MG之下與位於記憶體閘極電極MG以及堆疊體LM1之間的絶緣膜MZ，並未被除去而殘留下來，其他區域的絶緣膜MZ被除去。另外，在分路區域SH中，被第2電極D2所覆蓋的絶緣膜MZ，並未被除去而殘留下來，其他區域的絶緣膜MZ被除去。從圖10亦可知，在記憶體單元區域1A中，絶緣膜MZ遍及記憶體閘極電極MG與半導體基板SB（p型井PW1）之間的區域以及記憶體閘極電極MG與堆疊體LM1之間的區域這兩個區域連續延伸。
記憶體閘極電極MG與半導體基板SB（p型井PW1）之間的區域的絶緣膜MZ，具有作為記憶體電晶體的閘極絶緣膜的功能。
接著，用微影技術以及蝕刻技術使周邊電路區域1B的堆疊膜LF1形成圖案，藉此，如圖11所示的，將具有閘極電極DG與閘極電極DG上的帽蓋絶緣膜CP3的堆疊體（堆疊構造體）LM3形成於周邊電路區域1B（圖2的步驟S13）。
步驟S13的形成圖案步驟，例如可依照以下的方式進行。亦即，首先，在半導體基板SB的主面上，用微影法形成光阻圖案（圖中未顯示）。該光阻圖案，形成於記憶體單元區域1A全部、分路區域SH全部，以及周邊電路區域1B中的閘極電極DG形成預定區域。因此，記憶體閘極電極MG、堆疊體LM1、第1電極D1以及第2電極D2，被該光阻圖案所覆蓋。然後，將該光阻圖案當作蝕刻遮罩使用，蝕刻（宜為乾蝕刻）周邊電路區域1B中的矽膜PS1與絶緣膜IL1的堆疊膜LF1，使其形成圖案，之後，將該光阻圖案除去。藉此，如圖11所示的，由形成圖案的矽膜PS1所構成的閘極電極DG與由形成圖案的絶緣膜IL1所構成的帽蓋絶緣膜CP3的堆疊體LM3，形成於周邊電路區域1B。
堆疊體LM3，由閘極電極DG與閘極電極DG上的帽蓋絶緣膜CP3所構成，且隔著絶緣膜GI形成於周邊電路區域1B的半導體基板SB（p型井PW2）上。閘極電極DG與帽蓋絶緣膜CP3，在俯視下具有大致相同的平面形狀，且在俯視下重疊。另外，閘極電極DG，係暫置的閘極電極（擬似的閘極電極），之後會被除去。因此，閘極電極DG，可稱為暫置閘極電極。另外，閘極電極DG，由於會在之後被除去並置換成後述的閘極電極GE，故亦可視為係替換用閘極電極（Replacement Gate Electrode）或置換用閘極電極。
在周邊電路區域1B中，被堆疊體LM3所覆蓋的部分以外的絶緣膜GI，可藉由在步驟S13的形成圖案步驟所實行的乾蝕刻，或是在該乾蝕刻之後所實行的濕蝕刻除去之。
像這樣，在周邊電路區域1B中，在半導體基板SB（p型井PW2）上，隔著絶緣膜GI，形成具有閘極電極DG與閘極電極DG上的帽蓋絶緣膜CP3的堆疊體LM3。
像這樣，如圖11所示的，在記憶體單元區域1A中，在半導體基板SB上隔著絶緣膜GI形成控制閘極電極CG，在半導體基板SB上隔著絶緣膜MZ形成記憶體閘極電極MG。再者，在周邊電路區域1B中，在半導體基板SB上隔著絶緣膜GI形成閘極電極DG，在分路區域SH中，在元件分離區域ST上形成第1電極D1以及第2電極D2。然後，成為在控制閘極電極CG上形成帽蓋絶緣膜CP1、在第1電極D1上形成帽蓋絶緣膜CP2、在閘極電極DG上形成帽蓋絶緣膜CP3的狀態。形成於分路區域SH的第2電極D2，係由隔著絶緣膜MZ覆蓋第1電極D1的頂面的一部分的第3部分、覆蓋第1電極D1的側壁的第1部分以及形成於元件分離區域ST上的第2部分所構成。
接著，如圖12所示的，用離子注入法等形成n－ 型半導體區域（雜質擴散層）EX1、EX2、EX3（圖2的步驟S14）。
在步驟S14中，將堆疊體LM1、記憶體閘極電極MG以及堆疊體LM3當作遮罩（離子注入阻止遮罩）使用，對半導體基板SB（p型井PW1、PW2）以離子注入法導入例如砷（As）或磷（P）等的n型雜質，藉此便可形成n－ 型半導體區域EX1、EX2、EX3。此時，n－ 型半導體區域EX1，在記憶體單元區域1A中，利用記憶體閘極電極MG作為遮罩（離子注入阻止遮罩）的功能，以自我對準於記憶體閘極電極MG的側壁（隔著絶緣膜MZ與控制閘極電極CG鄰接的該側的相反側的側壁）的方式形成。另外，n－ 型半導體區域EX2，在記憶體單元區域1A中，利用堆疊體LM1作為遮罩（離子注入阻止遮罩）的功能，以自己對準於控制閘極電極CG的側壁（隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的相反側的側壁）的方式形成。另外，n－ 型半導體區域EX3，在周邊電路區域1B中，利用堆疊體LM3作為遮罩（離子注入阻止遮罩）的功能，以自己對準於閘極電極DG的兩側壁的方式形成。n－ 型半導體區域EX1以及n－ 型半導體區域EX2，可具有作為形成於記憶體單元區域1A的記憶體單元的源極、汲極區域（源極或汲極區域）的一部分的功能，n－ 型半導體區域EX3，可具有作為形成於周邊電路區域1B的MISFET的源極、汲極區域（源極或汲極區域）的一部分的功能。n－ 型半導體區域EX1、n－ 型半導體區域EX2以及n－ 型半導體區域EX3，可由同一離子注入步驟形成，亦可由不同離子注入步驟形成。
接著，在堆疊體LM1以及記憶體閘極電極MG的側壁上、在堆疊體LM2以及第2電極D2的側壁上、在堆疊體LM3的側壁上，形成由絶緣膜所構成的側壁間隔件（側壁、側壁絶緣膜）SW，作為側壁絶緣膜（圖2的步驟S15）。側壁間隔件SW，可視為係側壁絶緣膜。
步驟S15的側壁間隔件SW形成步驟，例如可依照以下的方式進行。亦即，在半導體基板SB的主面全面上形成（沈積）絶緣膜IL2。絶緣膜IL2，例如，由氧化矽膜或氮化矽膜或是該等膜層的堆疊膜等所構成，可使用CVD法等形成。絶緣膜IL2，在半導體基板SB上，以覆蓋記憶體閘極電極MG、第2電極D2、堆疊體LM1、LM2、LM3的方式形成。然後，如圖13所示的，利用異向性蝕刻技術回蝕（蝕刻、乾蝕刻、異向性乾蝕刻）該絶緣膜IL2。藉此，在堆疊體LM1以及記憶體閘極電極MG的側壁上、堆疊體LM2以及第2電極D2的側壁上、第3堆疊體LM3的側壁上，選擇性地殘留該絶緣膜IL2，形成側壁間隔件SW。側壁間隔件SW，在記憶體單元區域1A中，形成於堆疊體LM1的側壁之中的隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的相反側的側壁上，以及記憶體閘極電極MG的側壁之中的隔著絶緣膜MZ與堆疊體LM1鄰接的該側的相反側的側壁上。然後，側壁間隔件SW，在周邊電路區域1B中，形成於堆疊體LM3的兩側壁上，在分路區域SH中，形成於堆疊體LM2的側壁之中的並未形成第2電極D2的該側的側壁上以及第2電極D2的側壁上。亦即，分別形成於第2電極D2的第1部分、第2部分以及第3部分的側壁上。
接著，如圖13所示的，用離子注入法等形成n＋ 型半導體區域（雜質擴散層）SD1、SD2、SD3（圖2的步驟S16）。
在步驟S16中，將堆疊體LM1、記憶體閘極電極MG、堆疊體LM3以及側壁間隔件SW當作遮罩（離子注入阻止遮罩）使用，對半導體基板SB（p型井PW1、PW2）以離子注入法導入例如砷（As）或磷（P）等的n型雜質，藉此便可形成n＋ 型半導體區域SD1、SD2、SD3。此時，n＋ 型半導體區域SD1，在記憶體單元區域1A中，利用記憶體閘極電極MG、及記憶體閘極電極MG的側壁上的側壁間隔件SW作為遮罩（離子注入阻止遮罩）的功能，以自我對準於記憶體閘極電極MG的側壁上的側壁間隔件SW的方式形成。另外，n＋ 型半導體區域SD2，在記憶體單元區域1A中，利用堆疊體LM1與其側壁上的側壁間隔件SW作為遮罩（離子注入阻止遮罩）的功能，以自我對準於堆疊體LM1的側壁上的側壁間隔件SW的方式形成。另外，n＋ 型半導體區域SD3，在周邊電路區域1B中，利用堆疊體LM3與其側壁上的側壁間隔件SW作為遮罩（離子注入阻止遮罩）的功能，以自我對準於堆疊體LM3的兩側壁上的側壁間隔件SW的方式形成。藉此，形成LDD（Lightly doped Drain，輕摻雜汲極）構造。n＋ 型半導體區域SD1、n＋ 型半導體區域SD2以及n＋ 型半導體區域SD3，可用同一離子注入步驟形成，亦可用不同離子注入步驟形成。另外，亦可用同一離子注入步驟形成n＋ 型半導體區域SD1與n＋ 型半導體區域SD2，並用另一離子注入步驟形成n＋ 型半導體區域SD3。
像這樣，藉由n－ 型半導體區域EX1與雜質濃度比其更高的n＋ 型半導體區域SD1，形成具有作為記憶體電晶體的源極區域的功能的n型半導體區域，藉由n－ 型半導體區域EX2與雜質濃度比其更高的n＋ 型半導體區域SD2，形成具有作為控制電晶體的汲極區域的功能的n型半導體區域。另外，藉由n－ 型半導體區域EX3與雜質濃度比其更高的n＋ 型半導體區域SD3，形成具有作為周邊電路區域1B的MISFET的源極、汲極區域的功能的n型半導體區域。n＋ 型半導體區域SD1，比n－ 型半導體區域EX1雜質濃度更高且接合深度更深，n＋ 型半導體區域SD2，比n－ 型半導體區域EX2雜質濃度更高且接合深度更深，n＋ 型半導體區域SD3，比n－ 型半導體區域EX3雜質濃度更高且接合深度更深。
接著，實行用來使導入源極以及汲極用的半導體區域（n－ 型半導體區域EX1、EX2、EX3以及n＋ 型半導體區域SD1、SD2、SD3）等的雜質活性化的熱處理，亦即活性化退火處理（圖2的步驟S17）。
像這樣，於記憶體單元區域1A形成了非揮發性記憶體的記憶體單元。另一方面，閘極電極DG，由於為暫置的閘極電極，故雖周邊電路區域1B的MISFET形成了源極、汲極區域，惟最終使用的閘極電極（後述的閘極電極GE）尚未形成。
接著，形成矽化物層SL1（圖2的步驟S18）。矽化物層SL1，可依照以下的方式形成。
首先，在包含n＋ 型半導體區域SD1、SD2、SD3的頂面（表面）上在內的半導體基板SB的主面全面上，以覆蓋堆疊體LM1、記憶體閘極電極MG、堆疊體LM2、第2電極D2、堆疊體LM3以及側壁間隔件SW的方式，形成（沈積）金屬膜。金屬膜，可為單體的金屬膜（純金屬膜）或是合金膜，宜由鈷（Co）膜、鎳（Ni）膜或鎳鉑合金膜所構成，若為鎳鉑合金膜（添加了鉑的鎳膜）更佳。金屬膜，可用濺鍍法等形成。
接著，藉由對半導體基板SB實施熱處理，使n＋ 型半導體區域SD1、SD2、SD3、記憶體閘極電極MG以及第2電極D2的各上層部分（表層部分）與金屬膜發生反應。藉此，如圖14所示的，於n＋ 型半導體區域SD1、SD2、SD3、記憶體閘極電極MG以及第2電極D2的各上部（頂面、表面、上層部），分別形成矽化物層SL1。矽化物層SL1，可為例如鈷矽化物層（當金屬膜為鈷膜時）、鎳矽化物層（當金屬膜為鎳膜時），或是添加了鉑的鎳矽化物層（當金屬膜為鎳鉑合金膜時）。另外，添加了鉑的鎳矽化物層，係含有鉑的鎳矽化物層，亦可稱為鎳鉑矽化物層。之後，亦可在將未反應的金屬膜利用濕蝕刻等除去之後，更進一步實行熱處理，使矽化物層SL1低電阻化。
像這樣，藉由實行所謂自我對準矽化物（Salicide，Self Aligned Silicide）程序，在n＋ 型半導體區域SD1、SD2、SD3、記憶體閘極電極MG以及第2電極D2的上部形成矽化物層SL1，藉此，便可實現源極、汲極的低電阻化，還有記憶體閘極電極MG以及第2電極D2（第2部分）的低電阻化。
接著，在半導體基板SB的主面全面上，以覆蓋堆疊體LM1、記憶體閘極電極MG、堆疊體LM2、第2電極D2、堆疊體LM3以及側壁間隔件SW的方式，形成（沈積）絶緣膜IL3作為層間絶緣膜（圖2的步驟S19）。
絶緣膜IL3，由氧化矽膜的單體膜，或是氮化矽膜與在該氮化矽膜上形成得比該氮化矽膜更厚的氧化矽膜的堆疊膜等所構成，可用例如CVD法等形成。
接著，用CMP法等研磨（研磨處理）絶緣膜IL3的頂面（圖2的步驟S20）。藉由步驟S20的研磨步驟，如圖15所示的，使控制閘極電極CG、記憶體閘極電極MG、閘極電極DG、第1電極D1以及第2電極D2的各頂面露出。亦即，在步驟S20的研磨步驟中，形成於控制閘極電極CG、第1電極D1以及閘極電極DG之上的帽蓋絶緣膜CP1、CP2、CP3，完全被除去。當然，位於帽蓋絶緣膜CP1、CP2、CP3的側壁上的一部分側壁SW也被除去。另外，形成於記憶體閘極電極MG的上部的矽化物層SL1被除去。再者，在分路區域SH中，第2電極D2的第3部分，與矽化物層SL1一併被除去，在剖面視之下，形成L字形的第2電極D2。亦即，其由沿著第1電極D1的側壁延伸的第1部分與從第1部分延伸到元件分離區域ST上的第2部分所構成，形成於第2部分的表面的矽化物層SL1，並未受到研磨而殘留下來。
另外，在步驟S19形成絶緣膜IL3的階段，於絶緣膜IL3的頂面，會形成反映堆疊體LM1、記憶體閘極電極MG、堆疊體LM2、堆疊體LM3以及側壁間隔件SW等部位的凹凸或高低差，惟在步驟S20的研磨步驟之後，絶緣膜IL3的頂面變平坦。亦即，控制閘極電極CG的頂面、記憶體閘極電極MG的頂面、第1電極D1的頂面、第2電極D2（第1部分）的頂面、閘極電極DG的頂面，以及絶緣膜IL3的頂面，從半導體基板SB的頂面或元件分離區域ST的頂面算起為相等的高度。另外，形成於控制閘極電極CG、記憶體閘極電極MG、閘極電極DG、第1電極D1以及第2電極D2的第1部分的側壁間隔件SW的頂面（上端），亦與前述的控制閘極電極CG等部位的高度相等。
接著，如圖16所示的，在半導體基板SB上形成具有既定圖案的絶緣膜IL4（圖3的步驟S21）。
絶緣膜IL4，例如由氮化矽膜等所構成，可用CVD法等形成。絶緣膜IL4，具有在俯視下覆蓋記憶體單元區域1A全部以及分路區域SH全部且在周邊電路區域1B中露出閘極電極DG的圖案。亦即，絶緣膜IL4，具有覆蓋控制閘極電極CG、記憶體閘極電極MG、第1電極D1以及第2電極D2且露出閘極電極DG的圖案。
接著，將閘極電極DG蝕刻除去（圖3的步驟S22）。步驟S22的蝕刻，可使用乾蝕刻或濕蝕刻或是兩者的組合。
在步驟S22閘極電極DG被除去，藉此於經過研磨處理的絶緣膜IL3（包含側壁間隔件SW在內），形成溝槽（凹部、窪部）TR1。溝槽TR1，係閘極電極DG被除去的區域，對應直到除去閘極電極DG為止閘極電極DG存在的區域。溝槽TR1的底部（底面），由絶緣膜GI的頂面所形成，溝槽TR1的側壁（側面），由側壁間隔件SW的側面（到閘極電極DG除去前與閘極電極DG接觸的側面）所形成。
步驟S22的閘極電極DG的蝕刻步驟，宜以比起閘極電極DG而言絶緣膜IL4、絶緣膜IL3、絶緣膜GI以及側壁間隔件SW更不易受到蝕刻的條件，進行蝕刻。亦即，宜以比起閘極電極DG的蝕刻速度而言絶緣膜IL4、絶緣膜IL3、絶緣膜GI以及側壁間隔件SW的蝕刻速度更小的條件，進行蝕刻。藉此，便可選擇性地蝕刻閘極電極DG。由於絶緣膜IL4覆蓋記憶體單元區域1A全部以及分路區域SH全部，故在步驟S22記憶體閘極電極MG、控制閘極電極CG、第1電極D1以及第2電極D2並未受到蝕刻。
接著，如圖17所示的，在半導體基板SB上，亦即在包含溝槽TR1的內部（底部以及側壁上）在內的絶緣膜IL3上，形成絶緣膜HK（圖3的步驟S23）。然後，在半導體基板SB上，亦即在絶緣膜HK上，以填埋溝槽TR1內部的方式，形成金屬膜ME作為導電膜（圖3的步驟S24）。
在溝槽TR1中，雖在步驟S23於溝槽TR1的底部（底面）以及側壁（側面）上形成絶緣膜HK，惟溝槽TR1並未被絶緣膜HK完全填埋，而係藉由在步驟S24形成金屬膜ME，溝槽TR1才形成被絶緣膜HK與金屬膜ME完全填埋的狀態。
絶緣膜HK，係閘極絶緣膜用的絶緣膜，金屬膜ME，係閘極電極用的導電膜。具體而言，絶緣膜HK，係形成於周邊電路區域1B的MISFET的閘極絶緣膜用的絶緣膜，金屬膜ME，係形成於周邊電路區域1B的MISFET的閘極電極用的導電膜。
絶緣膜HK，係介電常數（相對介電常數）比氮化矽更高的絶緣材料膜，亦即所謂的High－k膜（高介電常數膜）。另外，在本案中，當提及High－k膜、高介電常數膜或是高介電常數閘極絶緣膜時，係指介電常數（相對介電常數）比氮化矽更高的膜層。
絶緣膜HK，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜，另外，該等金屬氧化物膜，亦可更含有氮（N）以及矽（Si）的其中之一或二者。絶緣膜HK，例如，可利用ALD（Atomic layer Deposition，原子層沈積）法或CVD法形成。當閘極絶緣膜使用高介電常數膜（在此為絶緣膜HK）時，比起使用氧化矽膜的情況而言，更可使閘極絶緣膜的物理的膜厚增加，故可獲得能夠降低漏電流此等優點。
金屬膜ME，例如，可使用氮化鈦（TiN）膜、氮化鉭（TaN）膜、氮化鎢（WN）膜、碳化鈦（TiC）膜、碳化鉭（TaC）膜、碳化鎢（WC）膜、碳氮化鉭（TaCN）膜、鈦（Ti）膜、鉭（Ta）膜、鈦鋁（TiAl）膜或鋁（Al）膜等的金屬膜。另外，在此所謂的金屬膜，係指顯示出金屬傳導特性的導電膜，除了單體的金屬膜（純金屬膜）或合金膜之外，亦包含顯示出金屬傳導特性的金屬化合物膜（氮化金屬膜或碳化金屬膜等）。因此，金屬膜ME，係顯示出金屬傳導特性的導電膜，不限於單體的金屬膜（純金屬膜）或合金膜，亦可為顯示出金屬傳導特性的金屬化合物膜（氮化金屬膜或碳化金屬膜等）。另外，亦可將金屬膜ME設為堆疊膜（複數膜層堆疊的堆疊膜），惟此時，該堆疊膜的最下層設為金屬膜（顯示出金屬傳導特性的導電膜）。另外，亦可將該堆疊膜，設為複數層金屬膜（顯示出金屬傳導特性的導電膜）的堆疊膜。金屬膜ME，可使用例如濺鍍法等形成。
圖17，顯示出將金屬膜ME設為鈦鋁（TiAl）膜ME1與鈦鋁膜ME1上的鋁（Al）膜ME2的堆疊膜的態樣，作為金屬膜ME的較佳的一例。此時，在步驟S24中，首先在絶緣膜HK上形成鈦鋁膜ME1，之後在鈦鋁膜ME1上以填埋溝槽TR1內部的方式形成鋁膜ME2。此時，宜使鋁膜ME2比鈦鋁膜ME1更厚。鋁膜ME2，由於為低電阻，故可達到使之後形成的閘極電極GE低電阻化之目的。另外，可用之後形成的閘極電極GE中的與閘極絶緣膜接觸的部分（在此為鈦鋁膜ME1）的材料的工作函數，控制具備該閘極電極GE的MISFET的閾值電壓。另外，從提高密合性的觀點來看，亦可使鈦（Ti）膜或氮化鈦（TiN）膜或是該等膜層的堆疊膜，隔設在鈦鋁膜ME1與鋁膜ME2之間。此時，會在形成鈦鋁膜ME1之後，在鈦鋁膜ME1上形成鈦膜或氮化鈦膜或是該等膜層的堆疊膜，然後在其上形成鋁膜ME2。
接著，如圖18所示的，將溝槽TR1的外部的不要的金屬膜ME以及絶緣膜HK利用CMP法等的研磨處理除去，藉此在溝槽TR1內殘留絶緣膜HK以及金屬膜ME（圖3的步驟S25）。
亦即，步驟S25，將溝槽TR1的外部的金屬膜ME以及絶緣膜HK除去，並在溝槽TR1內殘留絶緣膜HK以及金屬膜ME。藉此，形成於溝槽TR1內殘留並埋入絶緣膜HK與金屬膜ME的狀態。
埋入溝槽TR1的金屬膜ME，成為MISFET的閘極電極GE，埋入溝槽TR1的絶緣膜HK，具有作為該MISFET的閘極絶緣膜的功能，閘極電極GE，具有作為MISFET的閘極電極的功能。
另外，由於用金屬膜ME形成閘極電極GE，故可將閘極電極GE設為金屬閘極電極。藉由將閘極電極GE設為金屬閘極電極，便可獲得能夠抑制閘極電極GE的空乏化現象、降低寄生電容，並使MISFET高速化等優點。
絶緣膜HK，形成於溝槽TR1的底部（底面）以及側壁上，閘極電極GE，其底部（底面）以及側壁（側面）與絶緣膜HK鄰接。在閘極電極GE與半導體基板SB（p型井PW2）之間，隔設著絶緣膜GI與絶緣膜HK，在閘極電極GE與側壁間隔件SW之間，隔設著絶緣膜HK。閘極電極GE的正下方的絶緣膜GI、HK具有作為MISFET的閘極絶緣膜的功能，由於絶緣膜HK為高介電常數膜，故具有作為高介電常數閘極絶緣膜的功能。
另外，在步驟S25中，絶緣膜IL4亦可用CMP法等研磨除去。因此，若實行步驟S25，則由於金屬膜ME以及絶緣膜HK從記憶體閘極電極MG上、控制閘極電極CG上、第1電極D1上以及第2電極D2上被除去，而且絶緣膜IL4也被除去，故記憶體閘極電極MG的頂面、控制閘極電極CG的頂面、第1電極D1的頂面，以及第2電極D2的頂面露出。
作為另一態樣，亦可在步驟S22蝕刻閘極電極DG之後，且在步驟S23形成絶緣膜HK之前，將溝槽TR1的底部的絶緣膜GI除去。此時，若在除去溝槽TR1的底部的絶緣膜GI之後，於溝槽TR1的底部所露出之半導體基板SB（p型井PW2）的表面形成由氧化矽膜或氮氧化矽膜所構成的界面層，然後以步驟S23形成絶緣膜HK，則為更佳的態樣。若如此，則在絶緣膜HK與周邊電路區域1B的半導體基板SB（p型井PW2）之間（界面），便隔設著由氧化矽膜或氮氧化矽膜所構成的界面層。
在圖3的步驟25完成的階段，控制閘極電極CG的頂面、記憶體閘極電極MG的頂面、第1電極D1的頂面、第2電極D2（第1部分）的頂面、閘極電極GE的頂面，以及絶緣膜IL3的頂面，從半導體基板SB的頂面或元件分離區域ST的頂面算起為相等的高度。另外，形成於控制閘極電極CG、記憶體閘極電極MG、閘極電極GE、第1電極D1以及第2電極D2的第1部分的側壁間隔件SW的頂面（上端），亦與前述的控制閘極電極CG等部位的高度相等。
接著，如圖19所示的，在半導體基板SB上形成具有既定圖案的絶緣膜IL5（圖3的步驟S26）。
絶緣膜IL5，例如由氧化矽膜等所構成，可用CVD法等形成。絶緣膜IL5，在俯視下，具有覆蓋周邊電路區域1B全部，並露出記憶體單元區域1A以及分路區域SH的圖案（平面形狀）。亦即，絶緣膜IL5，具有覆蓋MISFET的閘極電極GE，並露出控制閘極電極CG、記憶體閘極電極MG、第1電極D1以及第2電極D2的頂面的圖案。
接著，如圖19所示的，在記憶體閘極電極MG上與控制閘極電極CG上以及第1電極D1與第2電極D2上形成矽化物層SL2（圖3的步驟S27）。矽化物層SL2，可依照以下的方式形成。
首先，在半導體基板SB上，形成（沈積）金屬膜。金屬膜，可為單體的金屬膜（純金屬膜）或合金膜，宜由鈷（Co）膜、鎳（Ni）膜或是鎳鉑合金膜（添加了鉑的鎳膜）所構成，若為鎳（Ni）膜更佳。金屬膜，可用濺鍍法等形成。
金屬膜，由於形成於半導體基板SB的主面全面上，故在記憶體閘極電極MG、控制閘極電極CG、第1電極D1以及第2電極D2的頂面（表面）上也形成了金屬膜。因此，若形成金屬膜，則記憶體閘極電極MG的頂面（表面）、控制閘極電極CG的頂面（表面）、第1電極D1以及第2電極D2的頂面（表面），會形成與金屬膜接觸的狀態。另一方面，在周邊電路區域1B，由於金屬膜形成於絶緣膜IL5上，故即使形成金屬膜，閘極電極GE也不會與金屬膜接觸，而形成於閘極電極GE與金屬膜之間隔設著絶緣膜IL5的狀態。
接著，藉由對半導體基板SB實施熱處理，使記憶體閘極電極MG、控制閘極電極CG、第1電極D1以及第2電極D2的各上層部分（表層部分）與金屬膜發生反應。藉此，如圖19所示的，於記憶體閘極電極MG、控制閘極電極CG、第1電極D1以及第2電極D2的各上部（頂面、表面、上層部），分別形成矽化物層SL2。矽化物層SL2，較佳的態樣，可為鈷矽化物層（當金屬膜為鈷膜時）、鎳矽化物層（當金屬膜為鎳膜時），或是添加了鉑的鎳矽化物層（當金屬膜為鎳鉑合金膜時）。之後，將未反應的金屬膜利用濕蝕刻等除去。圖19顯示出該階段的剖面圖。另外，在將未反應的金屬膜除去之後，亦可更進一步實行熱處理。另外，在閘極電極GE上並未形成矽化物層SL2。
像這樣，藉由實行所謂自我對準矽化物程序，在記憶體單元區域1A中，在記憶體閘極電極MG以及控制閘極電極CG的上部形成矽化物層SL2，藉此，便可降低記憶體閘極電極MG以及控制閘極電極CG的電阻。藉由使用自我對準矽化物程序，便可於記憶體閘極電極MG以及控制閘極電極CG上，分別以自我對準的方式形成矽化物層SL2。另外，可於記憶體閘極電極MG以及控制閘極電極CG的各頂面的大致全部，形成矽化物層SL2。
另外，在分路區域SH中，於第1電極D1以及第2電極D2的頂面形成矽化物層SL2，藉此，便可降低第1電極D1以及第2電極D2的電阻。另外，第2電極D2，僅於第1部分的頂面形成矽化物層SL2。
如圖19所示的，顯示出於控制閘極電極CG、記憶體閘極電極MG以及第1電極D1的表面形成矽化物層SL2的例子。亦即，控制閘極電極CG以及第1電極D1，為矽膜PS1與矽化物層SL2的堆疊構造，記憶體閘極電極MG，為矽膜PS2與矽化物層SL2的堆疊構造。然後，第2電極D2，其第2部分，為矽膜PS2與矽化物層SL1的堆疊構造，第1部分，為矽層PS2與矽化物層SL2的堆疊構造。矽化物層SL1與矽化物層SL2，被形成於第1部分的側壁的側壁SW分離。
作為另一態樣，亦可如圖20所示的，將第2電極D2的第1部分的矽化物層SL20形成得很厚，使第1部分的矽膜PS2的全部為矽化物層SL20。具體而言，在圖3的步驟27中，藉由增加在第1部分的矽膜PS2之上形成（沈積）金屬膜之後的熱處理時間便可實現。此時，第1電極D1以及控制閘極電極CG的矽膜PS1，還有記憶體閘極電極MG的矽膜PS2，也會被置換成矽化物層SL20。
若根據圖20的構造，便可在記憶體單元區域1A以及在分路區域SH中，實現控制閘極電極CG、記憶體閘極電極MG、第1電極D1以及第2電極D2的低電阻化。
接著，如圖21所示的，在半導體基板SB的主面全面上，形成絶緣膜（層間絶緣膜）IL6（圖3的步驟S28）。
絶緣膜IL6，在形成了絶緣膜IL5的區域（例如周邊電路區域1B）係形成於絶緣膜IL5上，在並未形成絶緣膜IL5的區域，主要係形成於絶緣膜IL3上，另外，在記憶體單元區域1A，係以覆蓋記憶體閘極電極MG上的矽化物層SL2與控制閘極電極CG上的矽化物層SL2的方式形成。在分路區域SH，係以覆蓋第1電極D1上的矽化物層SL2與第2電極D2上的矽化物層SL2的方式形成。作為絶緣膜IL6，例如，可使用以氧化矽為主體的氧化矽系的絶緣膜。
在形成絶緣膜IL6之後，利用CMP法研磨絶緣膜IL6的頂面，以提高絶緣膜IL6的頂面的平坦度。
另外，本實施態樣，並未除去絶緣膜IL5便形成絶緣膜IL6。藉此，可減少半導體裝置的製造步驟。作為另一態樣，亦可在步驟S27形成矽化物層SL2之後，將絶緣膜IL5除去，然後以步驟S28形成絶緣膜IL6。
接著，將用微影法形成於絶緣膜IL6上的光阻圖案（圖中未顯示）當作蝕刻遮罩，對絶緣膜IL6、IL5、IL3進行乾蝕刻，藉此於絶緣膜IL6、IL5、IL3形成接觸孔（開口部、貫通孔）CT（圖3的步驟S29）。
在形成了絶緣膜IL5的區域（例如周邊電路區域1B），以貫通絶緣膜IL6、絶緣膜IL5與絶緣膜IL3的堆疊膜的方式形成接觸孔CT，在並未形成絶緣膜IL5的記憶體單元區域1A，以貫通絶緣膜IL6與絶緣膜IL3的堆疊膜的方式形成接觸孔CT。另外，在並未形成絶緣膜IL5的分路區域SH，以貫通絶緣膜IL6的方式形成接觸孔CT。
接著，如圖21所示的，在接觸孔CT內，形成由鎢（W）等所構成的導電性栓塞PG，作為連接用的導電體部（圖3的步驟S30）。
形成栓塞PG，例如，係在包含接觸孔CT的內部（底部以及側壁上）在內的絶緣膜IL6上，形成障蔽導體膜（例如鈦膜、氮化鈦膜，或是該等膜層的堆疊膜）。然後，在該障蔽導體膜上以填埋接觸孔CT的方式形成由鎢膜等所構成的主導體膜，然後將接觸孔CT的外部的不要的主導體膜以及障蔽導體膜利用CMP法或回蝕法等除去，藉此便可形成栓塞PG。另外，為了簡化圖式，圖21，將構成栓塞PG的障蔽導體膜以及主導體膜（鎢膜）顯示成一體。
接觸孔CT以及埋入於其之栓塞PG，形成於n＋ 型半導體區域SD1、SD2、SD3、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE、第1電極D1以及第2電極D2（第2部分）等的上部。在接觸孔CT的底部，半導體基板SB的主面的一部分，例如n＋ 型半導體區域SD1、SD2、SD3（的表面上的矽化物層SL1）的一部分、控制閘極電極CG（的表面上的矽化物層SL2）的一部分、記憶體閘極電極MG（的表面上的矽化物層SL2）的一部分，或是閘極電極GE的一部分等露出。另外，在接觸孔CT的底部，第1電極D1（的表面上的矽化物層SL2）的一部分以及第2電極D2的第2部分（的表面上的矽化物層SL1）的一部分也露出。
另外，在圖21的剖面圖中，顯示出對應n＋ 型半導體區域SD2、SD3、第1電極D1以及第2電極D2的接觸孔CT，以及填埋該接觸孔CT的栓塞PG。
接著，在埋入了栓塞PG的絶緣膜IL6上形成第1層的配線，亦即配線（配線層）M1（圖3的步驟S31）。茲針對用金屬鑲嵌技術（在此為單金屬鑲嵌技術）形成該配線M1的情況進行説明。
首先，如圖21所示的，在埋入了栓塞PG的絶緣膜IL6上，形成絶緣膜IL7。絶緣膜IL7，亦可用複數層絶緣膜的堆疊膜形成。然後，在藉由以光阻圖案（圖中未顯示）為蝕刻遮罩的乾蝕刻於絶緣膜IL7的既定區域形成配線溝（配線用的溝槽）之後，在包含配線溝的底部以及側壁上在內的絶緣膜IL7上形成障蔽導體膜（例如氮化鈦膜、鉭膜或氮化鉭膜等）。然後，利用CVD法或濺鍍法等在障蔽導體膜上形成銅的種晶層，再用電解電鍍法等在種晶層上形成銅電鍍膜，利用銅電鍍膜填埋配線溝的內部。然後，將配線溝以外的區域的主導體膜（銅電鍍膜以及種晶層）與障蔽導體膜利用CMP法除去，形成以埋入配線溝的銅為主導電材料的第1層的配線M1。在圖22中，為了簡化圖式，配線（金屬配線）M1將障蔽導體膜、種晶層以及銅電鍍膜顯示成一體。
配線M1透過栓塞PG，與記憶體電晶體的源極區域（n＋ 型半導體區域SD1）、控制電晶體的汲極區域（n＋ 型半導體區域SD2）、周邊電路區域1B的MISFET的源極、汲極區域（n＋ 型半導體區域SD3）、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE、第1電極D1或是第2電極D2等電連接。之後，利用雙重金屬鑲嵌法等形成第2層以後的配線（金屬配線），惟在此圖式以及其説明省略。另外，配線M1以及比其更上層的配線，不限於金屬鑲嵌配線，亦可使配線用的導電體膜形成圖案而形成之，亦可為例如鎢配線或鋁配線等。
以上述的方式，製造出本實施態樣的半導體裝置。
＜關於半導體裝置的構造＞ 接著，針對本實施態樣的半導體裝置的非揮發性記憶體的記憶體單元的構造，參照圖22以及圖23進行説明。
圖22，係本實施態樣的半導體裝置的記憶體單元區域以及分路區域的主要部位剖面圖，圖23，係記憶體單元區域1A、周邊電路區域1B以及分路區域SH的主要部位剖面圖。於記憶體單元區域1A，顯示出沿著圖22的X－X線的主要部位剖面圖，於分路區域SH，顯示出沿著圖22的Y－Y線的主要部位剖面圖，於周邊電路區域1B，顯示出與圖21同樣的MISFTE的主要部位剖面圖。圖23，相對於圖21，追加了絶緣膜IL8、IL9、第2層的配線（金屬配線）M2，以及配線M1與配線M2之間的栓塞PG。亦即，圖4～圖21的主要部位剖面圖的記憶體單元區域1A，係沿著圖22的X－X線的主要部位剖面圖，分路區域SH，係沿著圖22的Y－Y線的主要部位剖面圖。在圖22中，側壁間隔件SW省略。
一邊參照圖22以及圖23一邊說明記憶體單元區域1A以及分路區域SH的構造。
如圖23所示的，於半導體基板SB，形成了由記憶體電晶體以及控制電晶體所構成的非揮發性記憶體的記憶體單元MC。在各記憶體單元MC中，將具備包含電荷累積部（電荷累積層）在內的閘極絶緣膜以及記憶體閘極電極MG的MISFET稱為記憶體電晶體，另外，將具備閘極絶緣膜以及控制閘極電極CG的MISFET稱為控制電晶體。
如圖23所示的，非揮發性記憶體的記憶體單元MC，具有：形成於半導體基板SB的p型井PW1中的源極以及汲極用的n型半導體區域MS、MD；形成於半導體基板SB（p型井PW1）的上部的控制閘極電極CG；以及形成於半導體基板SB（p型井PW1）的上部且與控制閘極電極CG相鄰的記憶體閘極電極MG。然後，非揮發性記憶體的記憶體單元MC，更具有：形成於控制閘極電極CG以及半導體基板SB（p型井PW1）之間的絶緣膜（閘極絶緣膜）GI；以及形成於記憶體閘極電極MG以及半導體基板SB（p型井PW1）之間的絶緣膜MZ。
控制閘極電極CG以及記憶體閘極電極MG，在其對向側面之間隔著絶緣膜MZ的狀態下並排配置，並沿著半導體基板SB的主面延伸。控制閘極電極CG以及記憶體閘極電極MG的延伸方向，係圖23的紙面的垂直方向（圖22的Y方向）。控制閘極電極CG以及記憶體閘極電極MG，在半導體區域MD以及半導體區域MS之間的半導體基板SB（p型井PW1）的上部隔著絶緣膜GI以及絶緣膜MZ形成，記憶體閘極電極MG位在半導體區域MS側，控制閘極電極CG位在半導體區域MD側。其中，控制閘極電極CG隔著絶緣膜GI，記憶體閘極電極MG隔著絶緣膜MZ，形成於半導體基板SB上。
控制閘極電極CG與記憶體閘極電極MG，其間隔設著絶緣膜MZ彼此相鄰。絶緣膜MZ，遍及記憶體閘極電極MG與半導體基板SB（p型井PW1）之間的區域，以及記憶體閘極電極MG與控制閘極電極CG之間的區域這兩個區域延伸。
半導體區域MS以及半導體區域MD，係源極或汲極用的半導體區域。亦即，源極用的半導體區域MS，包含：n－ 型半導體區域EX1（延伸區域）；以及具有比n－ 型半導體區域EX1更高的雜質濃度的n＋ 型半導體區域SD1（源極區域）。另外，汲極用的半導體區域MD，包含：n－ 型半導體區域EX2（延伸區域）；以及具有比n－ 型半導體區域EX2更高的雜質濃度的n＋ 型半導體區域SD2（汲極區域）。
於n＋ 型半導體區域SD1、SD2的上部，利用自我對準矽化物技術等，形成了矽化物層SL1。於記憶體閘極電極MG的上部與控制閘極電極CG的上部，利用自我對準矽化物技術等，形成了矽化物層SL2。
如圖22所示的，於記憶體單元區域1A，複數個記憶體單元MC在X方向以及Y方向上配置成行列狀，在Y方向上，各記憶體單元MC，藉由相鄰的元件分離區域ST電性分離。在X方向上，鄰接的2個記憶體單元MC，具有共通的汲極用的半導體區域MD，共通的汲極用的半導體區域MD，與在X方向上延伸的位元線BL連接。位元線BL，例如，以第1層的配線M1構成。相對於控制閘極電極CG與記憶體閘極電極MG，配置在共通的汲極用的半導體區域MD的相反側的源極用的半導體區域MS，在Y方向上連續形成，在記憶體單元區域1A的端部，透過栓塞PG與源極線SL連接。源極線SL，例如，以第1層的配線M1構成，在X方向上延伸。
另外，相對於在Y方向上排列的複數個記憶體單元MC，控制閘極電極CG，共通（一體）形成，在Y方向上延伸。相對於在Y方向上排列的複數個記憶體單元MC，記憶體閘極電極MG，共通（一體）形成，在Y方向上延伸。在2個記憶體單元區域1A之間，配置了分路區域SH。在相鄰的2個記憶體單元區域1A與分路區域SH連續延伸的控制閘極電極CG與記憶體閘極電極MG，在分路區域SH中，分別與控制閘極配線MCG以及記憶體閘極配線MMG連接。控制閘極配線MCG與記憶體閘極配線MMG，例如，以第2層的配線M2構成，在Y方向上延伸。
控制閘極電極CG，具有既定的寬度，在Y方向上延伸，在分路區域SH中，具有在X方向上延伸的襯墊部（突起部）CPAD。然後，控制閘極電極CG，透過形成於襯墊部CPAD上的栓塞PG與控制閘極配線MCG連接。襯墊部CPAD，朝隔著絶緣膜MZ與控制閘極電極CG鄰接的記憶體閘極電極MG的相反方向突出。如圖23所示的，分路區域SH的第1電極D1，由控制閘極電極CG與襯墊部CPAD所構成，透過形成於襯墊部CPAD上的栓塞PG、第1層的配線M1以及栓塞PG2與第2層的配線（金屬配線）M2（控制閘極配線MCG）連接。
記憶體閘極電極MG，形成於控制閘極電極CG的側壁上，具有既定的寬度，在Y方向上延伸，在分路區域SH中，具有在X方向上延伸的襯墊部（突起部）MPAD。然後，記憶體閘極電極MG，透過形成於襯墊部MPAD上的栓塞PG與記憶體閘極配線MMG連接。襯墊部MPAD，朝隔著絶緣膜MZ與記憶體閘極電極MG鄰接的控制閘極電極CG的相反方向突出。如圖23所示的，分路區域SH的第2電極D2，由記憶體閘極電極MG與襯墊部MPAD所構成，透過形成於襯墊部MPAD上的栓塞PG、第1層的配線M1以及栓塞PG2與第2層的配線（金屬配線）M2（記憶體閘極配線MMG）連接。在前述的製造方法等的説明中，第2電極D2的第1部分相當於記憶體閘極電極MG，第2部分相當於襯墊部MPAD。
控制閘極配線MCG與記憶體閘極配線MMG，只要朝與控制閘極電極CG與記憶體閘極電極MG的延伸方向相同的方向延伸即可，亦可用不同層的配線形成。
另外，在圖23中，周邊電路區域1B的MISFET，如前述製造方法所説明的。
在圖23中，包含矽化物層SL2在內的控制閘極電極CG的頂面、包含矽化物層SL2在內的記憶體閘極電極MG的頂面、包含矽化物層SL2在內的第1電極D1的頂面、包含矽化物層SL2在內的第2電極D2（第1部分）的頂面、閘極電極GE的頂面，以及絶緣膜IL3的頂面，從半導體基板SB的頂面或元件分離區域ST的頂面算起為相等的高度（H2）。另外，形成於控制閘極電極CG、記憶體閘極電極MG、閘極電極GE、第1電極D1以及第2電極D2的第1部分的側壁間隔件SW的頂面（上端），亦與前述的控制閘極電極CG等部位的高度（H2）相等。另外，包含矽化物層SL1在內的第2電極D2的第2部分的頂面的高度（H1），比包含矽化物層SL2在內的第2電極D2的第1部分的頂面的高度（H2）更低。
另外，由於在圖3的步驟S28形成絶緣膜IL6之後，利用CMP法研磨絶緣膜IL6的頂面，故在記憶體單元區域1A、周邊電路區域1B以及在分路區域SH中，從半導體基板SB的頂面或元件分離區域ST的頂面到絶緣膜IL6的頂面的高度相等。換言之，從包含矽化物層SL2在內的控制閘極電極CG或記憶體閘極電極MG的頂面到絶緣膜IL6的頂面的高度（H3）、從閘極電極GE的頂面到絶緣膜IL6的頂面的高度（H3），以及從包含矽化物層SL2在內的第1電極D1或第2電極D2的頂面到絶緣膜IL6的頂面的高度（H3）均相等。在此，所謂高度相等，係指藉由研磨處理變成相等的意思。因此，該用語係在包含例如相依於研磨處理面的部位的高度差異在內的意思下使用，故亦可謂「大致相等」。
另外，從形成於記憶體單元MC的汲極用的半導體區域MD的表面的矽化物層SL1的頂面到絶緣膜IL6的頂面（換言之，配線M1的底面）的高度（H4），與從形成於MISFET的源極、汲極區域的表面的矽化物層SL1的頂面到絶緣膜IL6的頂面（換言之，配線M1的底面）的高度（H4）相等。在此，高度（H4），亦可謂與矽化物層SL1連接之栓塞PG的高度或接觸孔CT的深度。
＜關於主要特徴與功效＞ 接著，針對本實施態樣的主要特徴與功效進行説明。
在本實施態樣的半導體裝置中，在分路區域SH中，與記憶體閘極電極MG一體的第2電極D2，並未跨到與控制閘極電極CG一體的第1電極D1的頂面，第2電極D2的第1部分的頂面與第1電極D1的頂面為相等（大致相等）高度。因此，可降低相對於半導體基板SB的頂面的在控制閘極電極CG、記憶體閘極電極MG、第1電極D1以及第2電極D2上隔著絶緣膜IL6形成的配線M1的底面的高度。亦即，由於可降低與記憶體單元區域1A中的記憶體單元MC的汲極用的半導體區域MD連接的栓塞PG的高度（接觸孔CT的深度）（H4），故可提高配線M1與汲極用的半導體區域MD的連接可靠度，同時可提高栓塞PG以及接觸孔CT的製造產能。假設，分路區域SH的第2電極D2為跨到第1電極D1的頂面上的構造，則相對於半導體基板SB的頂面的配線M1的底面的高度會提高第2電極D2的膜厚的分量。然後，由於栓塞PG的高度（接觸孔CT的深度）增加，故配線M1與汲極用的半導體區域MD的連接可靠度會降低，同時接觸孔CT以及栓塞PG的製造產能也會降低。針對與周邊電路區域1B的MISFET的源極、汲極區域連接的栓塞PG也具有同樣的功效。這是因為，第2電極D2與配線M1的距離（亦即，絶緣膜IL6的膜厚），為了確保兩者之間的耐壓，必須形成既定的膜厚的關係。
另外，在分路區域SH中，由於第1電極D1的頂面的高度（H2）與第2電極D2的頂面的高度（H2）相等（大致相等），故可提高第2電極D2（換言之，記憶體閘極電極MG）與記憶體閘極配線MMG的連接可靠度，同時可減少複數個記憶體閘極電極MG之間的第2電極D2的形狀差異。例如，本實施態樣，便無須顧慮如專利文獻2的圖90～圖94所示的第2電極D2的形狀差異（第1部分的高度差異）。
另外，在分路區域SH中，由於在第2電極D2的第1部分的頂面形成矽化物層SL2，然後，在第2部分的頂面形成矽化物層SL1，故可降低第2電極的電阻，使半導體裝置能夠高速運作。
本實施態樣的半導體裝置的製造方法，具有：在分路區域SH中，在半導體基板SB上，形成與控制閘極電極CG一體的第1電極D1的步驟；沿著第1電極D1的頂面、側面以及元件分離區域ST連續形成與記憶體閘極電極MG一體的第2電極D2的步驟；以及用研磨處理，將位於第1電極D1的頂面上的第2電極D2的第3部分除去，並露出第1電極D1的頂面與沿著第1電極D1的側壁的第2電極D2的第1部分的頂面的步驟。由於像這樣利用研磨處理形成具有與第1電極D1相等之高度的第2電極D2，故比起專利文獻2的圖90～圖94所示之使用濕蝕刻法的第2電極的加工而言，更可減少形狀差異。
另外，將第2電極D2的第3部分除去的步驟，可與形成於周邊電路區域1B的MISFET的形成步驟，亦即替換閘極電極的形成步驟，合併實施，故可在不增加製造步驟的情況下實現之。
另外，本實施態樣的半導體裝置的製造方法，係於記憶體單元區域1A形成於第1方向上延伸的控制閘極電極CG，並於分路區域SH形成與控制閘極電極CG一體的第1電極D1，之後，以覆蓋控制閘極電極CG以及第1電極D1的方式沈積矽膜PS2，並對矽膜PS2實施異向性乾蝕刻，以沿著控制閘極電極CG的側壁形成記憶體閘極電極MG。在異向性乾蝕刻之前，先在分路區域SH的矽膜PS2上，形成覆蓋第1電極D1的頂面的一部分，並覆蓋在與控制閘極電極CG的延伸方向（亦即第1方向）正交的第2方向上延伸的第2電極D2形成區域的光阻圖案（遮罩膜）。
因此，即使伴隨著半導體裝置趨向細微化，而記憶體閘極電極MG形成用的矽膜PS2的膜厚趨向薄膜化發展，仍可按高精度形成第2電極D2，進而使半導體裝置的可靠度提高。例如，專利文獻3揭示了，在分路區域SH中，設置與控制（選擇）閘極電極CG鄰接並孤立的輔助圖案，之後，對記憶體閘極電極MG形成用的矽膜PS2實施異向性乾蝕刻，以於控制閘極電極CG以及輔助圖案的側壁形成連續的配線部，並用該配線部與記憶體閘極配線取得連接。然而，專利文獻3的方法，在矽膜PS2趨向薄膜化發展的情況下，會有無法於控制閘極電極CG以及補助圖案的側壁形成連續的配線部的可能性存在。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A‧‧‧記憶體單元區域
1B‧‧‧周邊電路區域
BL‧‧‧位元線
CG‧‧‧控制閘極電極
CP1、CP2、CP3‧‧‧帽蓋絶緣膜
CPAD‧‧‧襯墊部
CT‧‧‧接觸孔
D1‧‧‧第1電極
D2‧‧‧第2電極
DG‧‧‧閘極電極
EX1、EX2、EX3‧‧‧n－型半導體區域
GE‧‧‧閘極電極
GI、HK‧‧‧絶緣膜
H1、H2、H3、H4‧‧‧高度
IL1、IL2、IL3、IL4、IL5、IL6、IL7、IL8、IL9‧‧‧絶緣膜
LF、LF1‧‧‧堆疊膜
LM1、LM2、LM3‧‧‧堆疊體
M1、M2‧‧‧配線
MCG‧‧‧控制閘極配線
MC‧‧‧記憶體單元
MD、MS‧‧‧半導體區域
ME1‧‧‧鈦鋁膜
ME2‧‧‧鋁膜
ME‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
MMG‧‧‧記憶體閘極配線
MPAD‧‧‧襯墊部
MZ1、MZ3‧‧‧氧化矽膜
MZ2‧‧‧氮化矽膜
MZ‧‧‧絶緣膜
PG、PG2‧‧‧栓塞
PR1、PR2‧‧‧光阻圖案
PS1、PS2‧‧‧矽膜
PW1、PW2‧‧‧p型井
S1~S31‧‧‧步驟
SB‧‧‧半導體基板
SD1、SD2、SD3‧‧‧n＋型半導體區域
SH‧‧‧分路區域
SL1、SL2、SL20‧‧‧矽化物層
SL‧‧‧源極線
SP‧‧‧矽間隔件
STR‧‧‧溝槽
ST‧‧‧元件分離區域
SW‧‧‧側壁間隔件
TR1‧‧‧溝槽
X、Y‧‧‧方向
X－X、Y－Y‧‧‧剖面線
[圖1] 係表示一實施態樣之半導體裝置的製造步驟的一部分的流程圖。 [圖2] 係表示一實施態樣之半導體裝置的製造步驟的一部分的流程圖。 [圖3] 係表示一實施態樣之半導體裝置的製造步驟的一部分的流程圖。 [圖4] 係一實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖5] 係接續圖4的半導體裝置的製造步驟中的主要部位剖面圖。 [圖6] 係接續圖5的半導體裝置的製造步驟中的主要部位剖面圖。 [圖7] 係接續圖6的半導體裝置的製造步驟中的主要部位剖面圖。 [圖8] 係接續圖7的半導體裝置的製造步驟中的主要部位剖面圖。 [圖9] 係接續圖8的半導體裝置的製造步驟中的主要部位剖面圖。 [圖10] 係接續圖9的半導體裝置的製造步驟中的主要部位剖面圖。 [圖11] 係接續圖10的半導體裝置的製造步驟中的主要部位剖面圖。 [圖12] 係接續圖11的半導體裝置的製造步驟中的主要部位剖面圖。 [圖13] 係接續圖12的半導體裝置的製造步驟中的主要部位剖面圖。 [圖14] 係接續圖13的半導體裝置的製造步驟中的主要部位剖面圖。 [圖15] 係接續圖14的半導體裝置的製造步驟中的主要部位剖面圖。 [圖16] 係接續圖15的半導體裝置的製造步驟中的主要部位剖面圖。 [圖17] 係接續圖16的半導體裝置的製造步驟中的主要部位剖面圖。 [圖18] 係接續圖17的半導體裝置的製造步驟中的主要部位剖面圖。 [圖19] 係接續圖18的半導體裝置的製造步驟中的主要部位剖面圖。 [圖20] 係圖19的另一態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖21] 係接續圖19的半導體裝置的製造步驟中的主要部位剖面圖。 [圖22] 係一實施態樣之半導體裝置的主要部位俯視圖。 [圖23] 係一實施態樣之半導體裝置的主要部位剖面圖。
1A‧‧‧記憶體單元區域
1B‧‧‧周邊電路區域
BL‧‧‧位元線
CG‧‧‧控制閘極電極
CPAD‧‧‧襯墊部
D1‧‧‧第1電極
D2‧‧‧第2電極
EX1、EX2、EX3‧‧‧n-型半導體區域
GE‧‧‧閘極電極
GI、HK‧‧‧絶緣膜
H1、H2、H3、H4‧‧‧高度
IL3、IL5、IL6、IL7、IL8、IL9‧‧‧絶緣膜
M1、M2‧‧‧配線
MCG‧‧‧控制閘極配線
MC‧‧‧記憶體單元
MD、MS‧‧‧半導體區域
ME1‧‧‧鈦鋁膜
ME2‧‧‧鋁膜
MG‧‧‧記憶體閘極電極
MMG‧‧‧記憶體閘極配線
MPAD‧‧‧襯墊部
MZ‧‧‧絶緣膜
PG、PG2‧‧‧栓塞
PW1、PW2‧‧‧p型井
SB‧‧‧半導體基板
SD1、SD2、SD3‧‧‧n+型半導體區域
SH‧‧‧分路區域
SL1、SL2‧‧‧矽化物層
ST‧‧‧元件分離區域
SW‧‧‧側壁間隔件
X-X、Y-Y‧‧‧剖面線

Claims (15)

  1. 一種半導體裝置，其特徵為包含： 半導體基板，於其主面具有記憶體單元區域以及在該主面的第1方向上與該記憶體單元區域相鄰的分路區域； 記憶體單元，其形成於該記憶體單元區域，包含：第1閘極電極，其隔著第1閘極絶緣膜形成於該半導體基板的主面上，並在該第1方向上延伸；第2閘極電極，其與該第1閘極電極鄰接，並隔著第2閘極絶緣膜形成於該半導體基板的主面上；以及第1源極區域與第1汲極區域，其以夾著該第1閘極電極與該第2閘極電極的方式，形成於該半導體基板的主面； 第1電極，其位於該分路區域，並與該第1閘極電極形成一體； 第2電極，其位於該分路區域，與該第2閘極電極形成一體，並具有沿著該第1閘極電極的側壁形成的第1部分以及從該第1部分沿著該半導體基板的主面延伸的第2部分； 第1絶緣膜，其覆蓋該第1閘極電極、該第2閘極電極、該第1電極以及該第2電極； 導電性的第2栓塞，形成於該第1絶緣膜，並和連接於該第1汲極區域之導電性的第1栓塞以及與該第2電極相連接；以及 第2金屬配線，位於該第1絶緣膜上，並和連接於該第1栓塞的第1金屬配線以及與該第2栓塞相連接； 在俯視下，該第2電極位於該第1電極的外側， 相對於該半導體基板的主面，該第1電極的頂面之高度，與該第2電極的該第1部分的頂面之高度相等。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第2栓塞與該第2電極的該第2部分的頂面連接，且相對於該半導體基板的主面，該第2部分的頂面，比該第1部分的頂面更低。
  3. 如申請專利範圍第1項之半導體裝置，其中， 相對於該半導體基板的主面，該第1閘極電極的頂面的高度，與該第1電極的頂面的高度相等。
  4. 如申請專利範圍第1項之半導體裝置，其中更包含： 第1矽化物層，其形成於該第2電極的該第2部分的頂面；以及 第2矽化物層，其形成於該第2電極的該第1部分的頂面。
  5. 如申請專利範圍第4項之半導體裝置，其中， 更包含形成於該第1部分的側壁之絶緣性的側壁間隔件， 該第1矽化物層與該第2矽化物層，被該側壁間隔件分離。
  6. 如申請專利範圍第4項之半導體裝置，其中， 該第1矽化物層與該第2矽化物層互相接觸。
  7. 如申請專利範圍第1項之半導體裝置，其中， 該半導體基板的主面，更包含與該記憶體單元區域以及該分路區域相異的周邊電路區域； 於該周邊電路區域形成了MISFET，其包含：第3閘極電極，其隔著第3閘極絶緣膜形成於該半導體基板的主面上；以及第2源極區域與第2汲極區域，其以夾著該第3閘極電極的方式，形成於該半導體基板的主面； 第3閘極絶緣膜，係由具有比該第2閘極絶緣膜更高的相對介電常數的膜層所構成； 該第3閘極電極，係由金屬膜所構成。
  8. 如申請專利範圍第1項之半導體裝置，其中， 更包含第2絶緣膜，其位於該半導體基板的主面與該第1絶緣膜之間，覆蓋該第1閘極電極的側面、該第2閘極電極的側面以及該第1電極的側面，並具有平坦的頂面； 相對於該半導體基板的主面，該第2絶緣膜的頂面的高度，與該第1電極的頂面的高度相等。
  9. 一種半導體裝置的製造方法，包含： （a）半導體基板準備步驟，準備於主面具有記憶體單元區域以及在該主面的第1方向上與該記憶體單元區域相鄰之分路區域的半導體基板； （b）第1閘極電極與第1電極形成步驟，在該半導體基板的主面上，於該記憶體單元區域隔著第1閘極絶緣膜形成於該第1方向上延伸的第1閘極電極；並於該分路區域形成與該第1閘極電極一體的第1電極； （c）第1矽膜沈積步驟，以覆蓋該第1閘極電極及該第1電極的方式，在該半導體基板的主面上沈積第1矽膜； （d）遮罩膜形成步驟，在該分路區域中，形成覆蓋該第1電極的頂面的一部分以及第2電極形成區域的遮罩膜； （e）第2閘極電極與第2電極形成步驟，對該第1矽膜實施異向性乾蝕刻，在該記憶體單元區域的該第1閘極電極的側壁上形成第2閘極電極，並在該分路區域中形成第2電極，該第2電極具有：沿著該第1電極的側壁的第1部分、從該第1部分沿著該半導體基板的主面延伸的第2部分以及從該第1部分延伸到該第1電極的頂面上的第3部分； （f）源極區域以及汲極區域形成步驟，以夾著該第1閘極電極以及該第2閘極電極的方式，於該半導體基板的主面形成源極區域以及汲極區域； （g）第1絶緣膜沈積步驟，以覆蓋該第1閘極電極、該第2閘極電極、該第1電極以及該第2電極的方式，在該半導體基板的主面上沈積第1絶緣膜； （h）露出步驟，對該第1絶緣膜實施研磨處理，將該第1閘極電極上、該第2閘極電極上、該第1電極上以及該第2電極上的該第1絶緣膜，還有該第2電極的該第3部分除去，並露出該第1閘極電極的頂面、該第2閘極電極的頂面、該第1電極的頂面以及該第2電極之該第1部分的頂面； （i）第2絶緣膜沈積步驟，以覆蓋該第1閘極電極、該第2閘極電極、該第1電極以及該第2電極的方式，在該半導體基板的主面上沈積第2絶緣膜； （j）第1栓塞與第2栓塞形成步驟，貫通該第1絶緣膜以及該第2絶緣膜，形成與該汲極區域連接的導電性的第1栓塞，並貫通該第1絶緣膜以及該第2絶緣膜，形成與該第2電極連接的導電性的第2栓塞；以及 （k）第1金屬配線與第2金屬配線形成步驟，在該第2絶緣膜上，形成與該第1栓塞連接的第1金屬配線以及與該第2栓塞連接的第2金屬配線。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 在該步驟（f）與（g）之間，更包含（l）於第2電極的該第2部分的頂面形成第1矽化物層的步驟。
  11. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 在該步驟（h）與（i）之間，更包含（m）於該第1閘極電極的頂面、該第2閘極電極的頂面、該第1電極的頂面以及該第2電極的該第1部分的頂面形成第2矽化物層的步驟。
  12. 一種半導體裝置的製造方法，包含： （a）半導體基板準備步驟，準備一半導體基板，該半導體基板於主面具有：記憶體單元區域、在該主面的第1方向上與該記憶體單元區域相鄰的分路區域、以及周邊電路區域； （b）第1矽膜沈積步驟，在該半導體基板的主面上沈積第1矽膜； （c）第1閘極電極與第1電極形成步驟，對該第1矽膜進行加工，在該記憶體單元區域形成於該第1方向上延伸的第1閘極電極，並在該分路區域形成與該第1閘極電極一體的第1電極； （d）第2矽膜沈積步驟，以覆蓋該第1閘極電極以及該第1電極的方式，在該半導體基板的主面上沈積第2矽膜； （e）遮罩膜形成步驟，在該分路區域中，形成覆蓋該第1電極的頂面的一部分以及第2電極形成區域的遮罩膜； （f）第2閘極電極與第2電極形成步驟，對該第2矽膜實施異向性乾蝕刻，而在該記憶體單元區域的該第1閘極電極的側壁上形成第2閘極電極，並在該分路區域中形成第2電極，該第2電極具有沿著該第1電極的側壁的第1部分、從該第1部分沿著該半導體基板的主面延伸的第2部分以及從該第1部分延伸到該第1電極的頂面上的第3部分； （g）第3閘極電極形成用之暫置電極的形成步驟，在該周邊電路區域中，對該第1矽膜進行加工，以形成第3閘極電極形成用的暫置電極； （h）第1源極區域及第1汲極區域與第2源極區域及第2汲極區域的形成步驟，以夾著該第1閘極電極及該第2閘極電極的方式，於該半導體基板的主面形成第1源極區域及第1汲極區域；並以夾著該暫置電極的方式，於該半導體基板的主面形成第2源極區域及第2汲極區域； （i）第1絶緣膜沈積步驟，以覆蓋該第1閘極電極、該第2閘極電極、暫置電極、該第1電極及該第2電極的方式，在該半導體基板的主面上沈積第1絶緣膜； （j）露出步驟，對該第1絶緣膜實施第1研磨處理，將該第1閘極電極上、該第2閘極電極上、暫置電極上、該第1電極上以及該第2電極上的該第1絶緣膜，還有該第2電極的該第3部分除去，而露出該第1閘極電極的頂面、該第2閘極電極的頂面、該暫置電極的頂面、該第1電極的頂面以及該第2電極的該第1部分的頂面； （k）溝槽形成步驟，將該暫置電極選擇性地除去，而於該第1絶緣膜形成溝槽； （l）第3閘極電極形成步驟，選擇性地以第2絶緣膜以及金屬膜填埋該溝槽內部，而形成該第3閘極電極； （m）第3絶緣膜沈積步驟，以覆蓋該第1閘極電極、該第2閘極電極、該第3閘極電極、該第1電極以及該第2電極的方式，在該半導體基板的主面上沈積第3絶緣膜； （n）第1栓塞與第2栓塞形成步驟，貫通該第1絶緣膜以及該第3絶緣膜，以形成與該第1汲極區域連接的導電性的第1栓塞；並貫通該第1絶緣膜以及該第3絶緣膜，以形成與該第2電極連接的導電性的第2栓塞；及 （o）第1金屬配線與第2金屬配線形成步驟，在該第3絶緣膜上，形成與該第1栓塞連接的第1金屬配線以及與該第2栓塞連接的第2金屬配線。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第2絶緣膜的相對介電常數，比氮化矽膜的相對介電常數更高。
  14. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該步驟（l）包含： （l―1）在該溝槽內，形成該第2絶緣膜以及該金屬膜的步驟；以及 （l―2）對該第2絶緣膜以及該金屬膜實施第2研磨處理，將形成於該溝槽的外部的該第2絶緣膜以及該金屬膜除去的步驟。
  15. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 在該步驟（j）與（k）之間，更包含（p）在實施過該第1研磨處理的該第1絶緣膜上，沈積第4絶緣膜的步驟； 該第4絶緣膜，具有覆蓋該第1閘極電極、該第2閘極電極、該第1電極以及該第2電極，並露出該暫置電極的圖案。
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