TW201705302A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明係一種半導體裝置及其製造方法，其中，MISFET係具有藉由閘極絕緣膜而加以形成於半導體基板上之閘極電極，和呈夾持閘極電極地，加以形成於半導體基板內之源極範圍及汲極範圍。並且，對於源極範圍及汲極範圍表面，係加以形成第1矽化物層，而對於閘極電極之表面，係加以形成第2矽化物層。第1矽化物層及第2矽化物層係由第1金屬與矽而加以構成，包含與第1金屬不同之第2金屬。並且，第2矽化物層中之第2金屬的濃度係較第1矽化物層中之第2金屬的濃度為低。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，例如，可最佳地適用具有非揮發性記憶體的半導體裝置及其製造方法者。
作為具有可電性寫入．消除之非揮發性記憶體的記憶體單元之半導體裝置，廣泛地加以使用於MISFET之閘極電極的下方，具有以氧化膜所圍繞之導電性的浮遊閘極電極，或者以氧化膜所夾持之電荷捕捉性絕緣膜之記憶體單元。後者係稱為MONOS(Metal Oxide Nitride Oxide Semiconductor)型而為單一閘極型單元與分離閘極型單元，作為微電腦之非揮發性記憶體而加以使用。
伴隨著微電腦之低消耗電力化，高積體化，對於邏輯部，係加以使用金屬閘極電極及高電介率體膜(high-k膜)的電晶體。對於此電晶體之形成方法，係知道有使用形成於基板上之多結晶矽膜所成之虛擬閘極電極而形成源極範圍及汲極範圍之後，置換該虛擬閘極電極為金屬閘極電極，所謂後閘極處理。
在後閘極處理中，在於各種的MISFET之源極範圍上及汲極範圍上形成矽化物層之後，經由層間絕緣膜而被覆元件，之後研磨層間絕緣膜之上面而使閘極電極之上面露出。因此，在構成記憶體單元之閘極電極，對於半導體膜所成之閘極電極的上方形成矽化物層之情況，係有必須在該研磨工程之後再次形成矽化物層。
對於專利文獻1(日本特開2014-154790號公報)，係加以記載有在混載記憶體單元，和邏輯部之MISFET之情況中，形成MISFET之源極．汲極範圍上的矽化物層，接著，經由後閘極處理而形成MISFET之金屬閘極電極之後，於記憶體單元之閘極電極上形成矽化物層者。另外，作為取代於金屬閘極電極之技術，知道有全矽化物閘極電極。
對於專利文獻2(日本特開2007-335834號公報)，係加以記載有為了以具有全矽化物閘極之n型FET及p型FET而設定適當的臨界值電壓，而n型FET係於閘極絕緣膜上，藉由鋁層，設置鎳含有量者則較矽含有量為多之鎳矽化物所成之閘極電極。並且，p型FET係於閘極絕緣膜上，設置鎳含有量者則較矽含有量為多之鎳矽化物所成之閘極電極者。更且，對於n型FET及p型FET之源極．汲極範圍的表面係加以設置矽化物層。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2014-154790號公報
[專利文獻2]日本特開2007-335834號公報
在具有本申請發明者所檢討中之非揮發性記憶體的半導體裝置中，使用後閘極處理而形成邏輯部之MISFET之閘極電極。也就是，於記憶體單元及邏輯部之MISFET之源極．汲極範圍上，形成第1矽化物層，而形成邏輯部之MISFET之金屬閘極電極之後，於記憶體單元之MISFET之閘極電極上，形成第2矽化物層，但第1矽化物層與第2矽化物層係作為同樣的組成。
本申請之課題係確保半導體裝置之信賴性者。另外，提升半導體裝置之性能者。
其他的課題與新穎的特徵係自本說明書之記述及附加圖面了解到。
如根據一實施形態，MISFET係具有藉由閘極絕緣膜而加以形成於半導體基板上之閘極電極，和呈夾持閘極電極地，加以形成於半導體基板內之源極範圍及汲極範圍。對於源極範圍及汲極範圍表面，係加以形成第1矽化物層，而對於閘極電極之表面，係加以形成第2矽化物層。第1矽化物層及第2矽化物層係由第1金屬與矽而加以構成，包含與第1金屬不同之第2金屬。並且，第2矽化物 層中之第2金屬的濃度係較第1矽化物層中之第2金屬的濃度為低。
如根據一實施形態，可確保半導體裝置之信賴性能者。另外，可提升半導體裝置之性能者。
1A‧‧‧記憶體單元範圍
1B，1C‧‧‧周邊電路範圍
CG‧‧‧控制閘極電極
CP‧‧‧接觸塞
DF‧‧‧擴散範圍
DG‧‧‧虛擬閘極電極
EX‧‧‧延伸範圍
G1、G2‧‧‧閘極電極
GIm、GIt、GIH、GIL‧‧‧閘極絕緣膜
HK‧‧‧絕緣膜
IF1~IF9‧‧‧絕緣膜
IL1、IL2‧‧‧層間絕緣膜
M1‧‧‧配線層
MC‧‧‧記憶體單元
MF1、MF2、MF3、MF4‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
ON‧‧‧絕緣膜
PS1、PS2、PS3‧‧‧矽層
PW1、PW2、PW3‧‧‧p型阱型
Q1、Q2‧‧‧MISFET
SB‧‧‧半導體基板
S1、S2‧‧‧矽化物層
ST‧‧‧元件分離範圍
SW‧‧‧側壁
TN‧‧‧金屬膜
圖1係一實施形態之半導體裝置之要部剖面圖。
圖2係一實施形態之半導體裝置之製造工程中的要部剖面圖。
圖3係持續於圖2之半導體裝置的製造工程中的要部剖面圖。
圖4係持續於圖3之半導體裝置的製造工程中的要部剖面圖。
圖5係持續於圖4之半導體裝置的製造工程中的要部剖面圖。
圖6係持續於圖5之半導體裝置的製造工程中的要部剖面圖。
圖7係持續於圖6之半導體裝置的製造工程中的要部剖面圖。
圖8係持續於圖7之半導體裝置的製造工程中的要部剖面圖。
圖9係持續於圖8之半導體裝置的製造工程中的要部 剖面圖。
圖10係持續於圖9之半導體裝置的製造工程中的要部剖面圖。
圖11係持續於圖10之半導體裝置的製造工程中的要部剖面圖。
圖12係持續於圖11之半導體裝置的製造工程中的要部剖面圖。
圖13係持續於圖12之半導體裝置的製造工程中的要部剖面圖。
圖14係持續於圖13之半導體裝置的製造工程中的要部剖面圖。
圖15係持續於圖14之半導體裝置的製造工程中的要部剖面圖。
圖16係持續於圖15之半導體裝置的製造工程中的要部剖面圖。
圖17係持續於圖16之半導體裝置的製造工程中的要部剖面圖。
圖18係持續於圖17之半導體裝置的製造工程中的要部剖面圖。
圖19係持續於圖18之半導體裝置的製造工程中的要部剖面圖。
圖20係持續於圖19之半導體裝置的製造工程中的要部剖面圖。
以下，依據圖面而加以詳細說明實施形態。然而，在為了實施形態之全圖中，對於具有同一機能之構件，係附上同一的符號，省略其重複的說明。另外，在以下的實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分之說明。
另外，符號「-」及「+」係表示導電型為n型或p型之不純物的相對的濃度，例如，n型不純物之情況係依「n-」、「n+」的順序，不純物濃度變高。
本實施形態之半導體裝置(半導體積體電路裝置)係具備非揮發性記憶體(非揮發性記憶元件，快閃記憶體)之半導體裝置，例如微電腦。對於微電腦係包含：CPU(Central Processing Unit)、RAM(Random Access Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)、快閃記憶體及I/O(Input/Output)電路等。CPU係有要求高速動作及低消耗電力等，而以低電壓(例如，5V以下)驅動及低臨界值的低耐壓MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)而加以構成。EEPROM或快閃記憶體係具有配置成行列狀之複數的非揮發性記憶體單元，和對於非揮發性記憶體單元而言，實施寫入，消除，讀出等之控制電路。特別是，在寫入，消除動作中，為了施加高電壓於非揮發性記憶體單元，而對於控制電路係包含以高電壓(例如，10V以上)進行動作之高耐壓MISFET。
非揮發性記憶體係依據將n通道型MISFET作為基本之記憶體單元而進行說明，但作為p通道型MISFET亦可。CPU及控制電路係由n通道型MISFET及p通道型MISFET而加以構成，但在此係以n通道型MISFET為例進行說明。
<半導體裝置之構造>
圖1係本實施形態之半導體裝置之要部剖面圖。在圖1中，於左側顯示記憶體單元範圍1A，而於中央顯示周邊電路範圍1B，於右側顯示周邊電路範圍1C。對於記憶體單元範圍1A係加以形成非揮發性記憶體之記憶體單元MC，而對於周邊電路範圍1B係加以形成低耐壓MISFET(Q1)，並且，對於周邊電路範圍1C係加以形成高耐壓MISFET(Q2)。如此，對於符號部分不明瞭之情況，於符號附上括弧。
如圖1所示，半導體裝置係加以形成於半導體基板SB之主面。半導體基板SB係例如，具有1~10Ωcm程度之比阻抗之p型的單結晶矽等所成之半導體晶圓。在本實施形態中，為了p通道型MISFET之高速化，而在單結晶矽基板之(100)面中，將p通道型MISFET之通道方向(連結源極範圍與汲極範圍之方向)作為<110>或<100>。另外，將n通道型MISFET之通道方向(連結源極範圍與汲極範圍之方向)作為<110>或<100>。
首先，對於加以形成於記憶體單元範圍1A之n通道 型之記憶體單元MC的構成加以說明。
在記憶體單元範圍1A中，半導體裝置係具有加以形成於半導體基板SB主面之活性範圍與元件分離範圍ST。元件分離範圍ST係為了分離加以形成於活性範圍之元件(記憶體單元)者，而對於元件分離範圍ST係加以形成有氧化矽膜等所成之元件分離膜。活性範圍係由元件分離範圍ST所圍繞，經由元件分離範圍ST而加以規定，即加以區隔。雖未圖示，但對於記憶體單元範圍1A係存在有複數之活性範圍，而複數之活性範圍間係經由元件分離範圍ST而加以電性分離。對於記憶體單元範圍1A，係加以形成具有加以配置複數之記憶體單元MC之p型的導電型之p型阱型PW1。
記憶體單元MC係分離閘極型之記憶體單元。即，如圖1所示，記憶體單元MC係加以形成於p型阱型PW1內，具有控制閘極電極CG，和記憶體閘極電極MG。記憶體單元MC係具有：n型之延伸範圍(n-型半導體範圍、低濃度範圍、不純物擴散範圍)EX，和n型之擴散範圍(n+型半導體範圍、高濃度範圍、不純物擴散範圍)DF，和控制閘極電極CG，和記憶體閘極電極MG。n型之延伸範圍EX，和n型之擴散範圍DF係具有與p型之導電型相反之導電型的n型之導電型。
另外，記憶體單元MC係具有加以形成於控制閘極電極CG上面及記憶體閘極電極MG上面之矽化物層(閘極矽化物層)S2，和加以形成於擴散範圍DF上面之矽化物層 (SD矽化物層)S1。
更且，記憶體單元MC係具有加以形成於控制閘極電極CG與半導體基板SB(或，p型阱型PW1)之間的閘極絕緣膜GIt，和加以形成於記憶體閘極電極MG與半導體基板SB(或，p型阱型PW1)之間，及記憶體閘極電極MG與控制閘極電極CG之間的閘極絕緣膜GIm。
控制閘極電極CG及記憶體閘極電極MG係在此等相互對向之側面，即在側壁之間藉由閘極絕緣膜GIm之狀態，沿著半導體基板SB主面而延伸存在，排列加以配置。控制閘極電極CG及記憶體閘極電極MG之延伸存在方向係垂直於圖1紙面之方向。在加以配置於垂直於圖1紙面之方向的複數(例如，數十個~數百個)之記憶體單元MC中，控制閘極電極CG係以共通而一體地加以構成。另外，記憶體閘極電極MG亦與控制閘極電極CG同樣地，複數(例如，數十個~數百個)之記憶體單元MC中，以共通而一體地加以構成。也就是，對於為了非揮發性記憶體之高速動作，係控制閘極電極CG及記憶體閘極電極MG之低阻抗化則為必要。
控制閘極電極CG與記憶體閘極電極MG係於兩者間介入存在閘極絕緣膜GIm而相互鄰接，而記憶體閘極電極MG係於控制閘極電極CG側面上，即側壁上，藉由閘極絕緣膜GIm而加以形成為側壁墊片狀。另外，閘極絕緣膜GIm係遍佈於記憶體閘極電極MG與半導體基板SB之間的範圍，和記憶體閘極電極MG與控制閘極電極CG 之間的範圍之雙方範圍而延伸存在。
閘極絕緣膜GIt係由絕緣膜IF1所成。絕緣膜IF1係由氧化矽膜，氮化矽膜或氧氮化矽膜，或者具有較氮化矽膜為高之介質常數的高電介率膜，所謂High-k膜所成。然而，在本實施形態中，稱為High-k膜或高電介率膜時係意味較氮化矽膜，電介率(介質常數)為高的膜。作為絕緣膜IF1係例如，可使用氧化鉿膜，氧化鋯膜，氧化鋁膜，氧化鉭膜或氧化鑭膜等之金屬氧化物膜者。
閘極絕緣膜GIm係由絕緣膜ON所成。絕緣膜ON係由包含氧化矽膜OX1，和加以形成於氧化矽膜OX1上之氮化矽膜NT，和氮化矽膜NT上之氧化矽膜OX2的層積膜所成。記憶體閘極電極MG與控制閘極電極CG之間的閘極絕緣膜GIm係作為為了絕緣，即電性分離記憶體閘極電極MG與控制閘極電極CG之間的絕緣膜而發揮機能。隨之，亦可將記憶體閘極電極MG與控制閘極電極CG之間的絕緣膜，作為與記憶體閘極電極MG與半導體基板SB之間的絕緣膜另外或不同之絕緣膜者。
絕緣膜ON之中，氮化矽膜NT係為了積蓄電荷之絕緣膜，作為電荷積蓄部而發揮機能。即，氮化矽膜NT係加以形成於絕緣膜ON中之捕集性絕緣膜。因此，絕緣膜ON係可看作於其內部具有電荷積蓄部之絕緣膜者。
位置於氮化矽膜NT上下之氧化矽膜OX1及氧化矽膜OX2係可作為封閉電荷之電荷方塊層而發揮機能者。也就是，由作為以氧化矽膜OX1及氧化矽膜OX2而夾持氮化 矽膜NT之構造者，防止積蓄於氮化矽膜NT之電荷的洩漏。
控制閘極電極CG係由矽膜PS1所成。矽膜PS1係由矽所成，例如，導入n型之不純物的多結晶矽膜之n型多晶矽膜等所成。具體而言，控制閘極電極CG係由加以圖案化之矽膜PS1所成。對於構成控制閘極電極CG之矽膜PS1上面，係加以形成矽化物層S2。矽化物層S2亦與控制閘極電極CG同樣地，延伸存在於與圖1紙面垂直之方向。
記憶體閘極電極MG係由矽膜PS2所成。矽膜PS2係由矽所成，例如，導入p型之不純物的多結晶矽膜之p型多晶矽膜等所成。記憶體閘極電極MG係於與其記憶體閘極電極MG鄰接之控制閘極電極CG之一方的側壁上，藉由閘極絕緣膜GIm而加以形成為側壁墊片狀。對於構成記憶體閘極電極MG之矽膜PS2上面，係加以形成矽化物層S2。矽化物層S2亦與記憶體閘極電極MG同樣地，延伸存在於與圖1紙面垂直之方向。
在圖1中，各別表示控制閘極電極CG與矽化物層S2，但亦有包含矽化物層S2而稱為控制閘極之情況。記憶體閘極電極MG與矽化物層S2亦為同樣。
加以形成於控制閘極電極CG與記憶體閘極電極MG上面之矽化物層S2，係作為添加物而包含白金(Pt)，鎳(Ni)與矽(Si)之合金層。白金的含有量(含有率)係最佳係作為不足5%(包含0%)。詳細係後述之，由降低在矽化物層 S2中的白金含有量者，可防止控制閘極電極CG及記憶體閘極電極MG之薄片阻抗的增加者。
延伸範圍EX及擴散範圍DF係作為源極範圍或汲極範圍而發揮機能之半導體範圍。各延伸範圍EX及擴散範圍DF係由加以導入n型之不純物的半導體範圍所成，由兩者而構成LDD(Lightly doped drain)構造。擴散範圍DF係較延伸範圍EX為高濃度，較與阱型PW1之接合深度為深。一對之延伸範圍EX及擴散範圍DF係呈夾持控制閘極電極CG及記憶體閘極電極MG地，加以配置於控制閘極電極CG及記憶體閘極電極MG的兩端。但，對於一方的擴散範圍DF與控制閘極電極CG之間及另一方的擴散範圍DF與記憶體閘極電極MG之間，係加以配置有延伸範圍EX。
對於在擴散範圍DF上，即擴散範圍DF上面(表面)，係加以形成矽化物層S1。加以形成於擴散範圍DF上面之矽化物層S1，係作為添加物而包含白金(Pt)，鎳(Ni)與矽(Si)之合金層。白金(Pt)之含有量(含有率)係作為5%以上(對於更佳係5%以上且10%以下)。由含有5%以上添加物之白金(Pt)者，可抑制矽化物層S1之異常成長而降低源極範圍或汲極範圍之洩漏電流。另外，由將白金(Pt)之含有量作為10%以下者，在後述之製造方法中，含有白金(Pt)的鎳(Ni)膜之未反應部分之除去則變為容易。然而，亦有包含延伸範圍EX，擴散範圍DF及矽化物層S1，而表現為源極範圍或汲極範圍之情況。
在矽化物層S1及S2係取代於包含添加物之鎳矽化物層，而為包含添加物之鈷矽化物層亦可，而添加物係亦可為鋁(Al)或碳(C)。
對於控制閘極電極CG之側壁上及記憶體閘極電極MG之側壁上，係加以形成有氧化矽膜，氮化矽膜或此等層積膜等之絕緣膜所成之側壁墊片SW。
接著，對於加以形成於周邊電路範圍1B之n通道型的低耐壓MISFET(Q1)之構成加以說明。
在周邊電路範圍1B中，半導體裝置係具有加以形成於半導體基板SB主面之活性範圍與元件分離範圍ST。元件分離範圍ST之構造及機能係如前述。活性範圍係經由元件分離範圍ST而加以規定，即區隔，經由元件分離範圍ST而與周邊電路範圍1B內之其他的活性範圍加以電性分離，對於活性範圍係加以形成具有p型的導電型之p型阱型PW2。記憶體範圍1A之p型阱型PW1係由未圖示之n型阱型所圍繞，與p型阱型PW2係加以電性分離。也就是，對於p型阱型PW1係可施加與p型阱型PW2不同之電位。
如圖1所示，加以形成於周邊電路範圍1B之低耐壓MISFET(Q1)係加以形成於p型阱型PW2內，具有閘極電極G1，和源極範圍或汲極範圍所成，n型之延伸範圍(n-型半導體範圍、低濃度範圍、不純物擴散體範圍)EX及n型之擴散範圍(n+型半導體範圍、高濃度範圍、不純物擴散範圍)DF。更且，低耐壓MISFET(Q1)係具有加以形成於 擴散範圍DF上面之矽化物層(SD矽化物層)S1。矽化物層(SD矽化物層)S1係具有與加以形成於記憶體單元MC之源極範圍或汲極範圍之矽化物層S1同樣的組成。但對於閘極電極G1之上面係未具有矽化物層S2。更且，低耐壓MISFET(Q1)係具有加以形成於閘極電極G1與半導體基板SB(或，p型阱型PW2)之間的閘極絕緣膜GIL。
閘極絕緣膜GIL係絕緣膜IF4，和加以形成於絕緣膜IF4上之絕緣膜HK的層積構造所成。絕緣膜IF4係例如為氧化矽膜，而絕緣膜HK係電介率(介質常數)則較氧化矽及氮化矽之任一為高之絕緣材料膜，所謂high-k膜(高電介率膜)。作為絕緣膜HK係可使用氧化鉿(HfO)膜，氧化鋯(ZrO)膜，氧化鋁(AlO)膜，氧化鉭(TaO)膜或氧化鑭(LaO)膜等之金屬氧化物膜者。例如，氧化鉿(HfO)係包含鉿(Hf)與氧(O)的膜，其組成比係未特別加以限定。氧化鋯(ZrO)膜，氧化鋁(AlO)膜，氧化鉭(TaO)膜或氧化鑭(LaO)膜亦為同樣。
對於閘極絕緣膜GIL上係藉由金屬膜TN而加以形成閘極電極G1。金屬膜TN係為了調整低耐壓MISFET(Q1)之臨界值電壓的膜。作為金屬膜TN係例如，可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鈦鋁(TiAl)膜或鋁(Al)膜等。
閘極電極G1係由金屬膜所成。金屬膜係指稱為顯示 金屬傳導之導電膜，不僅單體的金屬膜(純金屬膜)或合金膜，而作為亦包含顯示金屬傳導之金屬化合物膜者。作為最佳的一例，作為金屬膜TN而可選擇鈦鋁(TiAl)膜，而作為金屬膜TN上之閘極電極G1，可選擇鋁(Al)膜。
延伸範圍EX及擴散範圍DF係作為源極範圍或汲極範圍而發揮機能之半導體範圍。各延伸範圍EX及擴散範圍DF係由加以導入n型之不純物的半導體範圍所成，由兩者而構成LDD構造。擴散範圍DF係較延伸範圍EX為高濃度，較與阱型範圍PW2之接合深度為深。一對之延伸範圍EX及擴散範圍DF係呈夾持閘極電極G1地，加以配置於閘極電極G1之兩端。但，對於一方的擴散範圍DF與閘極電極G1之間及另一方的擴散範圍DF與閘極電極G1之間，係加以配置有延伸範圍EX。
對於在擴散範圍DF上，即擴散範圍DF上面(表面)，係加以形成前述之矽化物層S1。另外，對於閘極電極G1之側壁上係加以形成有氧化矽膜，氮化矽膜或此等層積膜等之絕緣膜所成之側壁墊片SW。然而，亦有包含延伸範圍EX，擴散範圍DF及矽化物層S1，而表現為源極範圍或汲極範圍之情況。
接著，對於加以形成於周邊電路範圍1C之n通道型的高耐壓MISFET(Q2)之構成加以說明。
在周邊電路範圍1C中，半導體裝置係具有加以形成於半導體基板SB主面之活性範圍與元件分離範圍ST。元件分離範圍ST之構造及機能係如前述。活性範圍係經由 元件分離範圍ST而加以規定，即區隔，經由元件分離範圍ST而與周邊電路範圍1C內之其他的活性範圍加以電性分離，對於活性範圍係加以形成具有p型的導電型之p型阱型PW3。如前述，p型阱型PW1係由未圖示之n型阱型所圍繞，與p型阱型PW3亦加以電性分離。也就是，對於p型阱型PW1係可施加與p型阱型PW3不同之電位。
如圖1所示，加以形成於周邊電路範圍1C之高耐壓MISFET(Q2)係加以形成於p型阱型PW3內，具有閘極電極G2，和源極範圍或汲極範圍所成，n型之延伸範圍(n-型半導體範圍、低濃度範圍、不純物擴散體範圍)EX及n型之擴散範圍(n+型半導體範圍、高濃度範圍、不純物擴散範圍)DF。更且，高耐壓MISFET(Q2)係具有加以形成於擴散範圍DF上面之矽化物層(SD矽化物層)S1，對於閘極電極G2之上面係具有矽化物層(閘極矽化物層)S2。矽化物層S1及S2係與前述矽化物層S1及S2同樣。
更且，高耐壓MISFET(Q2)係具有加以形成於閘極電極G2與半導體基板SB(或，p型阱型PW3)之間的閘極絕緣膜GIH。
最佳係高耐壓MISFET(Q2)之閘極電極G2的閘極長度係由作為較低耐壓MISFET(Q1)之閘極電極G1的閘極長度為大(長)者，可提升源極範圍或汲極範圍間之耐壓。然而，閘極長度係指連結源極範圍或汲極範圍之方向的閘極電極的長度。也就是，在圖1紙面之橫方向之閘極電極 的長度。
閘極絕緣膜GIH係由絕緣膜IF1所成。絕緣膜IF1係由氧化矽膜，氮化矽膜或氧氮化矽膜所成，最佳係作為較閘極絕緣膜GIt為厚膜者為佳。另外，絕緣膜IF1係氧化膜換算之膜厚則較低耐壓MISFET(Q1)之閘極絕緣膜GIL為厚者為佳，而至少作為較絕緣膜IF4膜厚為厚者為佳。
對於閘極絕緣膜GIH上係加以配置閘極電極G2，而閘極電極G2係由前述之矽膜PS1所成。另外，對於閘極電極G2之上面係加以形成前述之矽化物層S2。
高耐壓MISFET(Q2)之源極範圍及汲極範圍係與低耐壓MISFET(Q1)同樣，成為以延伸範圍EX及擴散範圍DF所構成之LDD構造。但最佳係高耐壓MISFET(Q2)之延伸範圍EX的不純物濃度係作為較低耐壓MISFET(Q1)之延伸範圍EX的不純物濃度為低濃度即可。
加以形成於高耐壓MISFET(Q2)之擴散範圍DF上面的矽化物層S1係與加以形成於低耐壓MISFET(Q1)及記憶體單元MC之擴散範圍DF上面之矽化物層S1同樣。另外，加以形成於高耐壓MISFET(Q2)之閘極電極G2上面的矽化物層S2係與加以形成於記憶體單元MC之控制閘極電極CG及記憶體閘極電極MG上面之矽化物層S2同樣。
另外，在本實施形態中，將高耐壓MISFET(Q2)之通道方向(也就是，朝向源極範圍或汲極範圍之方向)作為<110>或<100>方向之故，加以形成於擴散範圍DF上面之 矽化物層S1則容易產生伸展於通道方向之鬚晶缺陷，但由含有白金(Pt)於矽化物層S1者，可防止此鬚晶缺陷。
另外，對於閘極電極G2之側壁上係加以形成有氧化矽膜，氮化矽膜或此等層積膜等之絕緣膜所成之側壁墊片SW。然而，亦有包含延伸範圍EX，擴散範圍DF及矽化物層S1，而表現為源極範圍或汲極範圍之情況。
接著，具體說明加以形成於記憶體單元範圍1A之記憶體單元MC上，加以形成於周邊電路範圍1B之低耐壓MISFET(Q1)上，及加以形成於周邊電路範圍1C之高耐壓MISFET(Q2)上的構成。
對於半導體基板SB上，係呈埋入記憶體單元MC之控制閘極電極CG與記憶體閘極電極MG，低耐壓MISFET(Q1)之閘極電極G1及高耐壓MISFET(Q2)之閘極電極G2之間地，加以形成絕緣膜IF7及層間絕緣膜IL1之層積膜。將半導體基板SB主面作為基準，絕緣膜IF7及層間絕緣膜IL1之層積膜之上面係成為和控制閘極電極CG與記憶體閘極電極MG，閘極電極G1及G2的上面略相等之高度。絕緣膜IF7係例如由氮化矽膜所成，而層間絕緣膜IL1係例如由氧化矽膜所成。
對於層間絕緣膜IL1上，係加以形成例如由氧化矽膜所成之層間絕緣膜IL2。在周邊電路範圍1B中，於層間絕緣膜IL1與層間絕緣膜IL2之間，介入存在有氧化矽膜所成之絕緣膜IF9。
在記憶體單元範圍1A，以及周邊電路範圍1B及1C 中，對於絕緣膜IF7，層間絕緣膜IL1及層間絕緣膜IL2，係例如加以形成有露出擴散範圍DF表面上之矽化物層S1之一部分的連接孔，而對於連接孔內係加以形成有導電性之接觸塞CP。接觸塞CP係由鎢(W)所成之主導體與阻障導體膜(例如，鈦膜，氮化鈦膜，或者此等之層積膜)而加以構成，而阻障導體膜係介入存在於主導體與矽化物層S1之間。另外，在周邊電路範圍1B中，連接孔係亦貫通在絕緣膜IF9。
對於各接觸塞CP上，加以配置有第1層之配線層M1，而配線層M1係藉由接觸塞CP而加以連接於矽化物層S1。也就是，配線層M1係與擴散範圍DF加以電性連接。配線層M1係例如，由將鋁(Al)或銅(Cu)作為主導體之導體膜而加以構成。
<對於本實施形態之半導體裝置的特徵與效果>
在本實施形態中，將含於形成於擴散範圍DF上面之矽化物層S1的添加物濃度(含有量)，作為較含於形成於控制閘極電極CG，記憶體閘極電極MG及閘極電極G2的上面之矽化物層S2的添加物濃度(含有量)為高者則為必要。由提高含於矽化物層S1的添加物濃度者，可防止形成於擴散範圍DF上面之矽化物層S1的異常成長，而可降低源極範圍或汲極範圍與阱型範圍PW1、PW2及PW3間的洩漏電流。也就是，對於半導體裝置之低消耗電力化而為有效。
假設，含有與矽化物層S1相等濃度之添加物於矽化物層S2之情況，由矽化物層S2之薄片阻抗上升者，含有矽化物層S2之閘極電極的阻抗則上升，而成為高速動作的阻礙。添加物濃度高之矽化物層係結晶粒成為細微化之故，流動在矽化物層之電流(電子)之晶界散射的機率則變高。更且，經由加以含有添加物而電子的散射的機率則變高。由此等之要因，認為矽化物層之薄片阻抗則上升。也就是，在本實施形態中，含於矽化物層S2之添加物濃度則因較含於矽化物層S1之添加物濃度為低之故，可將矽化物層S2之結晶粒徑作為較矽化物層S1之結晶粒徑為大。經由此，有著可降低矽化物層S2之薄片阻抗之特徵。也就是，經由MISFET之閘極電極的低阻抗化，對於MISFET之高速動作為有效。
如根據本實施形態，由使矽化物層S2之添加物濃度作為較矽化物層S1之添加物濃度為降低者，可降低矽化物層S2之薄片阻抗。特別是記憶體單元MC之控制閘極電極CG或記憶體閘極電極MG係對於複數之記憶體單元MC而言，作為共通的配線而亦加以使用之故，其閘極寬度方向的長度則成為較形成於周邊電路範圍1B之低耐壓MISFET(Q1)為長。因此，可降低控制閘極電極CG或記憶體閘極電極MG上面的矽化物層S2之阻抗者係對於非揮發性記憶體的高速動作而為有效。
在此，含有於矽化物層S1及S2之添加物濃度係例如，矽化物層S1及S2表面之每單位面積的濃度。並且， 第1金屬(例如，Ni)與包含矽之含有於矽化物層S1及S2之添加物的第2金屬(例如，Pt)的含有率之相對比較係例如，可以能量分散型X射線分光法(EDX：Energy Dispersive X-ray Spectroscopy)而實施。例如，檢出由照射電子線於矽化物層S1及S2之表面(上面)者而產生的特性X線，經由以能量而進行分光之實，可實施矽化物層S1及S2之元素分析，組成分析。
在本實施形態中，構成記憶體單元MC之控制閘極電極CG及記憶體閘極電極MG係以多晶矽膜與加以形成於多晶矽膜之表面(上面)的矽化物層S2而加以構成，而控制閘極電極CG與記憶體閘極電極MG係由閘極絕緣膜GIm加以分離。由作成如此之構造者，未有控制閘極電極CG與記憶體閘極電極MG產生短路，而可降低控制閘極電極CG與記憶體閘極電極MG之配線阻抗者。例如，將專利文獻2之全矽化物閘極之技術，適用於控制閘極電極CG與記憶體閘極電極MG時，有在控制閘極電極CG與記憶體閘極電極MG之矽化物化工程，控制閘極電極CG與記憶體閘極電極MG間產生短路的問題。也就是，專利文獻2之全矽化物閘極的技術係對於本實施形態之分離閘極型之非揮發性記憶體的適用係為困難。
<關於半導體裝置之製造方法>
參照圖2~圖20而加以說明本實施形態之半導體裝置之製造方法。
圖2~圖20係本實施形態之半導體裝置之製造工程中的剖面圖。圖2~圖20之剖面圖係對應於圖1之剖面圖。於各圖之左側顯示記憶體單元範圍1A，而於中央顯示周邊電路範圍1B，於右側顯示周邊電路範圍1C。各顯示對於記憶體單元範圍1A係加以形成非揮發性記憶體之記憶體單元MC，而對於周邊電路範圍1B及1C係加以形成低耐壓MISFET(Q1)及高耐壓MISFET(Q2)的樣子。
將半導體裝置，在製造工程中，首先，如圖2所示，準備p型之單結晶矽(Si)等所成之半導體基板(半導體晶圓)SB。之後，於半導體基板SB之主面，形成規定活性範圍之複數的元件分離範圍ST。
元件分離範圍ST係由氧化矽等之絕緣體所成，例如，可經由STI法或LOCOS法等而形成者。在此，對於經由STI法而形成元件分離範圍者加以說明。
即，依序層積氧化矽膜及氮化矽膜於半導體基板SB上之後，使用光微影技術及乾蝕刻法而蝕刻氮化矽膜及氧化矽膜，形成選擇性地被覆活性範圍所圖案化之氮化矽膜及氧化矽膜。更且，於自所圖案化之氮化矽膜及氧化矽膜露出之半導體基板SB之上面，形成溝。該溝係加以複數形成。
接著，於此等溝內，埋入例如氧化矽所成之絕緣膜之後，經由研磨工程等，除去氮化矽膜上之各絕緣膜者，形成複數之元件分離範圍ST。元件分離範圍ST係呈圍繞活性範圍地加以形成，加以形成於各記憶體單元範圍1A， 周邊電路範圍1B及周邊電路範圍1C之間。經由此而得到圖2所示之構造。
接著，於記憶體單元範圍1A，周邊電路範圍1B及周邊電路範圍1C之半導體基板SB主面，形成p型阱型PW1、PW2及PW3。p型阱型PW1、PW2及PW3係例如，可經由離子注入硼(B)等之p型的不純物於半導體基板SB之時而形成者。然而，在各記憶體單元MC，高耐壓MISFET(Q2)或低耐壓MISFET(Q1)等之形成範圍而形成之p型阱型PW1、PW2及PW3係亦可由相同之離子注入工程而形成者，但為了各元件之特性的最佳化，在各範圍中，亦可以不同之離子注入工程而形成者。例如，周邊電路範圍1C之p型阱型PW3的濃度係作為較周邊電路範圍1B之p型阱型PW2的濃度為高濃度者圍最佳。
接著，如圖2所示，於半導體基板SB的主面，形成閘極絕緣膜用之絕緣膜IF1。即，於記憶體單元範圍1A，以及周邊電路範圍1B及1C之半導體基板SB的上面(表面)上，形成絕緣膜IF1。作為絕緣膜IF1係例如，可使用氧化矽膜者。各記憶體單元範圍1A以及周邊電路範圍1B及1C之絕緣膜IF1係由個別的工程而形成者，亦可以相互不同之膜厚而形成。最佳係將周邊電路範圍1C之絕緣膜IF1作為較記憶體單元範圍1A之絕緣膜IF1為厚。
之後，呈被覆絕緣膜IF1上面地，例如，使用CVD(Chemical Vapor Deposition)法，於半導體基板SB上形成多結晶矽膜所成之矽膜PS1。另外，矽膜PS1係經由在成 膜時導入不純物，或者在成膜後，離子注入不純物等之時，可作為低阻抗之半導體膜(摻雜多晶矽膜)者。作為導入至矽膜PS1之n型不純物，係例如可最佳地使用磷(P)者。
之後，於矽膜PS1上，例如使用CVD法而形成絕緣膜IF2。絕緣膜IF2係例如由氮化矽(SiN)所成之間隙絕緣膜。絕緣膜IF2之膜厚係例如，可作為20~50nm程度者。
接著，如圖3所示，經由光微影技術及蝕刻技術而圖案化記憶體單元範圍1A之絕緣膜IF2，矽膜PS1及絕緣膜IF1所成之層積膜。經由此，在記憶體單元範圍1A中，加以形成絕緣膜IF1所成之閘極絕緣膜GIt、矽膜PS1所成之控制閘極電極CG及絕緣膜IF2所成之間隙絕緣膜的層積體。控制閘極電極CG在平面視中，延伸存在於閘極寬度方向的圖案。閘極寬度方向係指圖3之紙面的深入方向。
在前述之圖案化工程中，在周邊電路範圍1B及1C間，亦使用光微影技術及蝕刻技術而加工絕緣膜IF2，矽膜PS1及絕緣膜IF1所成之層積膜。也就是，在周邊電路範圍1B及1C間，絕緣膜IF2，矽膜PS1及絕緣膜IF1所成之層積膜係加以相互分離，而記憶體單元範圍1A之絕緣膜IF2，矽膜PS1及絕緣膜IF1所成之層積膜亦加以分離。但，絕緣膜IF1未必加以相互分離亦可。
接著，如圖3所示，與前述之層積膜的圖案化不同， 使用光微影技術及濕蝕刻法，選擇性地除去周邊電路範圍1B之絕緣膜IF2。經由此，周邊電路範圍1B之矽膜PS1的上面則露出。此時，記憶體單元範圍1A及周邊電路範圍1C之絕緣膜IF2係未除去而殘留。也就是，上述濕蝕刻工程係具有被覆記憶體單元範圍1A及周邊電路範圍1C而露出周邊電路範圍1B之圖案，將未圖示之光阻劑膜作為光罩而使用，在上述濕蝕刻工程後，除去未圖示之光阻劑膜。
之後，如圖4所示，於半導體基板SB主面上，形成前述之閘極絕緣膜GIm用之絕緣膜ON。絕緣膜ON係被覆記憶體單元範圍1A之半導體基板SB上面，和閘極絕緣膜GIt、控制閘極電極CG及絕緣膜IF2所成之層積體的側壁及上面。更且，被覆包含周邊電路範圍1B之絕緣膜IF1及矽膜PS1之層積體的側壁及上面，被覆包含周邊電路範圍1C之絕緣膜IF1，矽膜PS1及絕緣膜IF2之層積體的側壁及上面。
絕緣膜ON係於內部具有電荷積蓄部之絕緣膜者。具體而言，絕緣膜ON係加以形成於半導體基板SB上之氧化矽膜OX1，和加以形成於氧化矽膜OX1上之氮化矽膜NT，和加以形成於氮化矽膜NT上之氧化矽膜OX2之層積膜所成。
氧化矽膜OX1，OX2係例如，可經由氧化處理(熱氧化處理)或CVD法或者其組合而形成者。特別是，對於氧化矽膜OX2之形成，係亦可使用ISSG(In-Situ Steam Generation)氧化者。氮化矽膜NT係例如，可經由CVD法而形成者。
在本實施形態中，構成記憶體單元，作為具有補集位準之絕緣膜(電荷積蓄層)，形成氮化矽膜NT。作為電荷積蓄層而使用的膜係在信賴性的面等，最佳為氮化矽膜，但並不加以限定於氮化矽膜者，例如，亦可將氧化鋁膜(氧化鋁)，氧化鉿膜或氧化鉭膜等，具有較氮化矽膜為高電介率之高電介率膜(高電介率絕緣膜)，作為電荷積蓄層或電荷積蓄部而使用者。
氧化矽膜OX1之厚度係例如，可作為2~10nm程度者，而氮化矽膜NT之厚度係例如，可作為5~15nm程度者，而氧化矽膜OX2之厚度係例如，可作為2~10nm程度者。
接著，呈被覆絕緣膜ON表面地，於半導體基板SB主面上，例如，使用CVD法而形成多結晶之矽膜PS2。經由此，在記憶體單元範圍1A中，絕緣膜ON上面係經由矽膜PS2而加以被覆。也就是，對於控制閘極電極CG之側壁係藉由絕緣膜ON，而加以形成矽膜PS2。
矽膜PS2之膜厚係例如為40nm。成膜時係將矽膜PS2作為非晶形矽膜而形成之後，由之後的熱處理，亦可改變為多結晶矽膜所成之矽膜PS2者。矽膜PS2係例如，將p型之不純物(例如，硼(B))，作為以比較高濃度而加以導入的膜。矽膜PS2係為了形成記憶體閘極電極MG的膜。
在此所稱的膜厚係指對於半導體基板SB主面而言，垂直方向之該膜之膜厚。
然而，在圖4中，係顯示氧化矽膜OX1，氮化矽膜NT及氮化矽膜NT之3層的層積構造所成之絕緣膜ON，但在以下的說明而使用之剖面圖中，為了容易理解圖，而省略絕緣膜ON之層積構造的圖示。即，絕緣膜ON係具有層積構造，但在以下的說明而使用之圖中，將絕緣膜ON作為1個膜GIm而圖示。
接著，經由向異性蝕刻技術，由回蝕(向異性乾蝕刻)矽膜PS2者，選擇性地使絕緣膜ON上面露出。在該回蝕工程中，經由向異性乾蝕刻(回蝕)矽膜PS2之時，於閘極絕緣膜GIt，控制閘極電極CG及絕緣膜IF2所成之層積體雙方之側壁上，藉由絕緣膜ON，將矽膜PS2殘留為側壁狀。
經由此，在記憶體單元範圍1A中，上述層積體之側壁之中，於一方的側壁，加以形成藉由絕緣膜ON而殘存為側壁狀之矽膜PS2所成之記憶體閘極電極MG。另外，經由上述回蝕，周邊電路範圍1B及1C之絕緣膜ON上面則露出。
接著，使用光微影技術，被覆鄰接於控制閘極電極CG之一方的側壁之記憶體閘極電極MG，且將露出鄰接於控制閘極電極CG之另一方的側壁之矽膜PS2之光阻劑膜(未圖示)形成於半導體基板SB上。之後，經由將其光阻劑膜作為蝕刻光罩而進行蝕刻之時，除去夾持控制閘極 電極CG而加以形成於記憶體閘極電極MG之相反側之矽膜PS2。之後，除去該光阻劑膜。在此蝕刻工程中，記憶體閘極電極MG係由光阻劑膜而加以被覆之故，未加以蝕刻而殘存。
接著，絕緣膜ON之中，未由記憶體閘極電極MG而加以被覆所露出之部分，經由蝕刻(例如，濕蝕刻)而除去。此時，在記憶體單元範圍1A中，未加以除去記憶體閘極電極MG正下方之絕緣膜ON而殘留。同樣地，位置於包含閘極絕緣膜GIt，控制閘極電極CG及絕緣膜IF2之層積體，和記憶體閘極電極MG之間的絕緣膜ON，係未加以除去而殘留。其他範圍之絕緣膜ON係加以除去之故，露出有記憶體單元範圍1A之半導體基板SB上面及絕緣膜IF2上面，更且，露出有周邊電路範圍1B之矽膜PS1之上面及周邊電路範圍1C之絕緣膜IF2的上面。另外，露出有控制閘極電極CG之側壁，未與記憶體閘極電極MG鄰接者之側壁。
由如此作為，如圖5所示，呈與控制閘極電極CG鄰接地，於半導體基板SB上，加以形成有於內部具有電荷積蓄部之絕緣膜ON所成之閘極絕緣膜GIm及閘極絕緣膜GIm上的記憶體閘極電極MG。
接著，於半導體基板SB主面上，例如使用CVD法而形成絕緣膜IF3。絕緣膜IF3係例如，由氮化矽膜所成。經由此，周邊電路範圍1B之矽膜PS1以及周邊電路範圍1C之矽膜PS1及絕緣膜IF2，係經由絕緣膜IF3而加以被 覆。另外，記憶體單元範圍1A之閘極絕緣膜GIt，控制閘極電極CG及絕緣膜IF2所成之層積體，和鄰接於該層積體側壁之閘極絕緣膜GIm及記憶體閘極電極MG，和記憶體單元範圍1A之半導體基板SB主面，係經由絕緣膜IF3而加以被覆。然而，將絕緣膜IF3，作為氧化矽膜，和氧化矽膜上之氮化矽膜之層積膜亦可。
接著，如圖6所示，使用光微影技術，露出周邊電路範圍1C，形成被覆記憶體單元範圍1A及周邊電路範圍1C之絕緣膜IF3的光阻劑膜PR1。然而，在周邊電路範圍1B中，接觸於矽膜PS1上面及側壁之絕緣膜IF3係自光阻劑膜PR1露出。
接著，經由濕蝕刻法而除去自光阻劑膜PR1露出之絕緣膜IF3，之後，除去光阻劑膜PR1。經由此，周邊電路範圍1B之矽膜PS1則露出。
之後，如圖7所示，將絕緣膜IF3作為光罩，例如經由濕蝕刻法而除去周邊電路範圍1B之矽膜PS1及絕緣膜IF1，露出半導體基板SB之主面。此時，記憶體單元範圍1A之閘極絕緣膜GIt，控制閘極電極CG及絕緣膜IF2所成之層積體，和鄰接於該層積體側壁之閘極絕緣膜GIm及記憶體閘極電極MG係經由絕緣膜IF3而加以被覆之故而未被除去。另外，周邊電路範圍1C之絕緣膜IF2，矽膜PS1及絕緣膜IF1亦經由絕緣膜IF3而加以被覆之故而未被除去。
接著，如圖8所示，於半導體基板SB之主面上，依 序形成絕緣膜IF4、HK、金屬膜TN、矽膜PS3及絕緣膜IF5。但，絕緣膜IF4係例如由氧化矽膜所成，使用熱氧化法等之氧化法而形成之故，僅加以形成於周邊電路範圍1B之半導體基板SB之主面上。經由此，記憶體單元範圍1A之閘極絕緣膜GIt，控制閘極電極CG及絕緣膜IF2所成之層積體，和鄰接於該層積體側壁之閘極絕緣膜GIm及記憶體閘極電極MG係經由絕緣膜IF3、HK、金屬膜TN、矽膜PS3及絕緣膜IF5而加以被覆。周邊電路範圍1C之絕緣膜IF1，矽膜PS1及絕緣膜IF2所成之層積體，亦經由絕緣膜IF3、HK、金屬膜TN、矽膜PS3及絕緣膜IF5而加以被覆。
絕緣膜HK係閘極絕緣膜用的絕緣膜。具體而言，絕緣膜IF4及絕緣膜HK係之後構成形成於周邊電路範圍1B之MISFET(Q1)之閘極絕緣膜的膜。絕緣膜HK係電介率(介質常數)則較氧化矽及氮化矽之任一為高之絕緣材料膜，所謂high-k膜(高介電率膜)。
作為絕緣膜HK係可使用氧化鉿膜，氧化鋯膜，氧化鋁膜，氧化鉭膜或氧化鑭膜等之金屬氧化物膜者，另外，此等之金屬氧化物膜係亦可更含有氮(N)及矽(Si)之一方或雙方者。絕緣膜HK係例如，可經由ALD(Atomic layer Deposition：原子層沈積)法等而形成。絕緣膜HK之膜厚係例如為1.5nm。對於閘極絕緣膜使用高介電率膜(在此係絕緣膜HK)之情況係比較於使用氧化矽膜之情況，可使閘極絕緣膜之物理性膜厚增加之故，可得到可降低洩漏電流 之利點。
金屬膜TN係例如由氮化鈦膜所成，例如可經由濺鍍法而形成者。矽膜PS3係由多晶矽膜所成，例如，可經由CVD法而形成者。矽膜PS3之膜厚係例如為40nm。成膜時係將矽膜PS3作為非晶形矽膜而形成之後，由之後的熱處理，亦可將非晶形矽膜所成之矽膜PS3，改變為多結晶矽膜所成之矽膜PS3者。矽膜PS3係為了形成後述之虛擬閘極電極DG的膜。絕緣膜IF5係例如，氮化矽所成的間隙絕緣膜，例如，可經由CVD法而形成者。
接著，如圖9所示地，選擇性地於周邊電路範圍1B，殘留絕緣膜IF4，HK、金屬膜TN、矽膜PS3及絕緣膜IF5，自記憶體單元範圍1A及周邊電路範圍1C，例如，經由濕蝕刻法而除去絕緣膜IF3，HK、金屬膜TN、矽膜PS3及絕緣膜IF5。在此濕蝕刻法時，以氧化矽膜等之絕緣膜而選擇性地被覆周邊電路範圍1B之絕緣膜IF4，HK、金屬膜TN、矽膜PS3及絕緣膜IF5所成之層積構造的上面，將此絕緣膜作為光罩而使用，實施上述濕蝕刻。
接著，如圖10所示，將周邊電路範圍1B之絕緣膜IF5，矽膜PS3，金屬膜TN，絕緣膜HK及IF4，更且將周邊電路範圍1C之絕緣膜IF2，矽膜PS1及絕緣膜IF1，使用光微影技術及蝕刻技術而加以圖案化。經由此，於周邊電路範圍1B構成MISFET(Q1)，形成矽膜PS3所成之虛擬閘極電極DG、金屬膜TN、絕緣膜HK及IF4所成之 閘極絕緣膜GIL。同時地，在周邊電路範圍1C中，形成構成MISFET(Q2)之閘極電極G2及閘極絕緣膜GIH。
在此，在經由光阻劑膜而被覆記憶體單元範圍1A之狀態，首先，使用光微影技術及蝕刻技術而加以圖案化周邊電路範圍1B之絕緣膜IF5及周邊電路範圍1C之絕緣膜IF2。之後，在周邊電路範圍1B中，由將所圖案化之絕緣膜IF5作為硬光罩而進行蝕刻者，圖案化矽膜PS3，金屬膜TN，絕緣膜HK以及IF4及IF1者，形成虛擬閘極電極DG、金屬膜TN，及絕緣膜HK及IF4所成之閘極絕緣膜GIL。另外，在周邊電路範圍1C中，由將所圖案化之絕緣膜IF2作為硬光罩而進行蝕刻者，圖案化矽膜PS1及絕緣膜IF1者，形成閘極電極G2及閘極絕緣膜GIH。
接著，如圖11所示，使用離子注入法等而形成複數之延伸範圍(n-型半導體範圍、不純物擴散體範圍)EX。即，在活性範圍中，例如，將砷(As)或磷(P)等之n型的不純物，導入至半導體基板SB之表面，但對於控制閘極電極CG，記憶體閘極電極MG，虛擬閘極電極DG及閘極電極G2之下部係未加以導入不純物。也就是，延伸範圍EX係在活性範圍，加以形成於控制閘極電極CG及記憶體閘極電極MG兩側，虛擬閘極電極DG兩側及閘極電極G2兩側。在延伸範圍EX之形成前，將各被覆控制閘極電極CG，記憶體閘極電極MG，虛擬閘極電極DG及閘極電極G2之側壁的偏移間隔壁，例如經由氮化矽膜，氧化矽膜，或此等之層積膜等而形成亦可。
記憶體單元範圍1A與周邊電路範圍1B及1C之各延伸範圍EX係可以相同之離子注入工程而形成者，但亦可以不同之離子注入工程而形成者。然而，圖示係雖省略，但在延伸範圍EX之形成工程之前或後，例如，於周邊電路範圍1B之半導體基板SB之主面，由將絕緣膜IF5，虛擬閘極電極DG作為光罩而打入p型之不純物(例如，硼(B))者，形成暈圈範圍亦可。暈圈範圍係位置於較延伸範圍EX，虛擬閘極電極DG之中心側。也就是，加以形成於接近於形成在周邊電路範圍1B之低耐壓MISFET(Q1)之通道範圍之處。經由形成暈圈範圍之時，可使該MISFET之短通道特性改善者。由同樣作為，形成暈圈範圍於接近於高耐壓MISFET(Q2)之通道範圍之處亦可。
接著，形成被覆包含記憶體單元範圍1A之控制閘極電極CG及記憶體閘極電極MG之上述構造體兩側的側壁之絕緣膜所成之側壁SW。另外，經由同工程，在周邊電路範圍1B中，形成被覆閘極絕緣膜GIL，金屬膜TN，虛擬閘極電極DG及絕緣膜IF5所成之層積體的兩側側壁之側壁SW。另外，經由同工程，在周邊電路範圍1C中，形成被覆閘極絕緣膜GIH，閘極電極G2及絕緣膜IF2所成之層積體的兩側側壁之側壁SW。
側壁SW係使用CVD法等而於半導體基板SB上，例如依序形成氧化矽膜及氮化矽膜之後，經由向異性蝕刻而一部分除去該氧化矽膜及該氮化矽膜，使半導體基板SB之上面及絕緣膜IF2、IF5之上面露出。如此作為，可於 控制閘極電極CG，記憶體閘極電極MG，虛擬閘極電極DG及閘極電極G2之側壁上，選擇性地形成側壁SW。側壁SW係考慮經由層積膜而形成者，但在圖中係未顯示構成該層積膜之膜彼此的界面。側壁SW係例如，亦可由氧化矽膜或氮化矽膜等之單層膜而形成。
接著，將擴散範圍(n+型半導體範圍、不純物擴散範圍)DF，使用離子注入法等而形成於記憶體單元範圍1A，周邊電路範圍1B及1C。即，在活性範圍中，例如，將砷(As)或磷(P)等之n型的不純物，導入至半導體基板SB之表面，但對於控制閘極電極CG，記憶體閘極電極MG，虛擬閘極電極DG，閘極電極G2及側壁SW之下部係未加以導入不純物。也就是，擴散範圍DF係在活性範圍，加以形成於控制閘極電極CG及記憶體閘極電極MG兩側，虛擬閘極電極DG兩側及閘極電極G2兩側，但加以形成於側壁SW之外側。擴散範圍DF係不純物濃度則較延伸範圍EX為高，且接合深度為深。
經由此，加以形成具有延伸範圍EX，和不純物濃度則較延伸範圍EX為高之擴散範圍DF所成之LDD構造的源極範圍及汲極範圍。
在記憶體單元範圍1A中，呈夾持控制閘極電極CG及記憶體閘極電極MG地加以形成於半導體基板SB上面的延伸範圍EX及擴散範圍DF，係構成記憶體單元MC之源極範圍及汲汲範圍。另外，在周邊電路範圍1B中，呈夾持虛擬閘極電極DG地加以形成於半導體基板SB上面 的延伸範圍EX及擴散範圍DF，係構成低耐壓MISFET(Q1)之源極範圍及汲極範圍。在周邊電路範圍1C中，呈夾持閘極電極G2地加以形成於半導體基板SB上面的延伸範圍EX及擴散範圍DF，係構成高耐壓MISFET(Q2)之源極範圍及汲極範圍。記憶體單元範圍1A與周邊電路範圍1B及1C之各擴散範圍DF係可以相同之離子注入工程而形成者，但亦可以不同之離子注入工程而形成者。
接著，進行為了活性化加以導入至源極及汲極用的半導體範圍(延伸範圍EX及擴散範圍DF)等之不純物的熱處理之活性化退火。
接著，使用圖12及圖13而加以說明，經由進行所謂金屬矽化物(Salicide：Self-Aligned Silicide)處理，形成矽化物層。具體而言，可如以下作為而形成矽化物層者。
即，如圖12所示，作為前處理，由對於半導體基板SB之主面而言進行化學乾蝕刻者，除去半導體基板SB上之多餘之氧化矽膜等，使半導體表面露出。接著，於包含擴散範圍DF上面及記憶體閘極電極MG上面上之半導體基板SB之主面上，形成(堆積)矽化物層形成用的金屬膜MF1。金屬膜MF1之膜厚係例如為20~25nm。
金屬膜MF1係例如，可使用添加白金(Pt)於鎳(Ni)之合金標靶之濺鍍法而形成者。合金標靶之添加物的白金(Pt)之含有量(濃度)係作為5%以上(對於更佳係5%以上且10%以下)。添加物係亦可為鋁(Al)或碳(C)等，但此情況之含有量(濃度)亦作為5%以上(對於更佳係5%以上且10% 以下)。但白金係比較於鋁或碳等而耐熱性為高之故，可最佳地使用於該合金膜者。使用上述合金標靶而以濺鍍法所形成之金屬膜MF1係含有白金(Pt)的鎳(Ni)膜，而白金(Pt)的含有量係成為5%以上。在此，將主材料的鎳稱為第1金屬，而添加物之白金(Pt)稱為第2金屬。
接著，經由對於半導體基板SB而言實施第1次之熱處理之時，使擴散範圍DF及記憶體閘極電極MG之各表層部分，與金屬膜MF1反應。此第1次之熱處理係為了使金屬膜MF1與擴散範圍DF及記憶體閘極電極的矽反應之熱處理，經由第1次之熱處理，於擴散範圍DF及記憶體閘極電極MG之各上部，加以形成NiSi微結晶與Ni2Si為支配性之矽化物層。在此階段中，與圖1所示之矽化物層S1不同之比較高阻抗之矽化物層。另外，添加物之白金(Pt)之含有量為微量之故，未加以形成白金矽化物，而矽化物層及後述之矽化物層S1的結晶，係如NiSi，Ni2Si，以未含有Pt的形式所表示。接著，在上述第1次之熱處理之後，將與矽未反應之金屬膜MF1，經由濕蝕刻等而除去之後，對於半導體基板SB而言實施第2次之熱處理。此第2次之熱處理係促進比較高阻抗之矽化物層的結晶成長，為了形成比較低阻抗之NiSi為支配性之矽化物層S1而實施。第2次之熱處理的溫度係較第1次之熱處理的溫度為高。如此作為，加以形成NiSi所成之矽化物層S1。
上述第2次之熱處理係例如，使用經由碳加熱器而加 熱半導體基板SB之熱處理裝置。第1次之熱處理係例如，以260℃進行30~60秒加熱者，形成比較高阻抗之矽化物層。之後，如上述，經由濕蝕刻等而除去未反應之金屬膜MF1之後，更且將第2次之熱處理，以600℃進行10~30秒加熱者，使加以低阻抗化之矽化物層S1成長。在此，由如此分為2次進行熱處理者，可防止矽化物層S1則異常成長，而在半導體基板SB內中延伸者。另外，在矽化物層S1之形成中，由使用含有白金(Pt)的鎳(Ni)金屬者，可抑制矽化物層S1的異常成長，而可降低擴散範圍DF(換言之，源極範圍或汲極範圍)之洩漏電流。
在此，第2次之熱處理係例如，在450℃以上且600℃以下進行。在本實施形態中，如上述，以600℃而進行第2次之熱處理。然而，第2次之熱處理係亦可使用雷射，微波或閃燈而進行。
如此，第2次之熱處理係以非常高溫度加以進行之故，經由熱處理而加以形成之矽化物層S1係具有比較大之拉伸應力。此拉伸應力則經由加以施加於記憶體單元MC，低耐壓MISFET(Q1)及高耐壓MISFET(Q2)之通道之時，電子或電洞之移動度則提升，記憶體單元MC，低耐壓MISFET(Q1)及高耐壓MISFET(Q2)之高速動作則成為可能。
然而，控制閘極電極CG及閘極電極G2上面係經由絕緣膜IF2而加以被覆，而虛擬閘極電極DG之上面係由絕緣膜IF5而加以被覆之故，於控制閘極電極CG，閘極 電極G2及虛擬閘極電極DG上部未加以形成矽化物層S1。側壁狀之記憶體閘極電極MG的上部係露出之故，對於其露出部係加以形成矽化物層S1。但，此矽化物層S1係經由在之後的工程中進行之CMP(Chemical Mechanical Polishing)法之研磨工程，完全加以除去。
接著，如圖14所示，於半導體基板SB之主面上，呈被覆控制閘極電極CG，記憶體閘極電極MG，虛擬閘極電極DG，閘極電極G2及側壁SW地，依序形成絕緣膜(襯墊絕緣膜)IF7及層間絕緣膜IL1。絕緣膜IF7係例如，由氮化矽膜所成，例如可經由CVD法而形成。絕緣膜IF7係在之後的工程形成連接孔時，可作為蝕刻停止膜而使用。層間絕緣膜IL1係例如，由氧化矽膜之單體膜所成，例如可經由CVD法等而形成。在此係例如以較控制閘極電極CG為厚的膜厚，形成層間絕緣膜IL1。
接著，如圖15所示，將層間絕緣膜IL1之上面，使用CMP法等而研磨。經由此，使控制閘極電極CG，記憶體閘極電極MG，虛擬閘極電極DG及閘極電極G2之各上面露出。也就是，在此研磨工程中，至控制閘極電極CG，記憶體閘極電極MG，虛擬閘極電極DG及閘極電極G2之各上面露出為止，研磨層間絕緣膜IL1及絕緣膜IF7。經由此，加以除去絕緣膜IF2，IF5，側壁SW及閘極絕緣膜GIm之各上部亦一部分加以除去。另外，記憶體閘極電極MG上之矽化物層S1係經由此工程，與記憶體閘極電極MG上部之一部份同時被除去。此時，位置於 控制閘極電極CG與記憶體閘極電極MG之間的閘極絕緣膜GIm及側壁SW等亦一起被研磨之故，閘極絕緣膜GIm及側壁SW之高度係成為與控制閘極電極CG或記憶體閘極電極MG之高度略相等。
接著，如圖16所示，於層間絕緣膜IL1上，例如使用CVD法而形成絕緣膜IF8之後，使用光微影技術及蝕刻法而加工絕緣膜IF8。經由此，絕緣膜IF8係被覆記憶體單元範圍1A與周邊電路範圍1C，且成為露出周邊電路範圍1B之虛擬閘極電極DG的狀態。也就是，絕緣膜IF8係被覆控制閘極電極CG，記憶體閘極電極MG及閘極電極G2之上面，露出虛擬閘極電極DG之上面。絕緣膜IF8係例如，由氧化矽膜所成。
之後，經由濕蝕刻法而除去虛擬閘極電極DG。在此，將絕緣膜IF8，作為保護控制閘極電極CG，記憶體閘極電極MG及閘極電極G2之光罩而使用，例如由經由鹼性水溶液而進行濕蝕刻者，除去虛擬閘極電極DG。作為此鹼性水溶液係例如，使用氫氧化銨(NH4OH+H2O2+H2O)。經由加以除去虛擬閘極電極DG之時，於金屬膜TN上，加以形成有溝(凹部，凹陷部)。周邊電路範圍1B之金屬膜TN上的溝係加以除去虛擬閘極電極DG之範圍，該溝的兩側側壁係經由側壁SW而加以構成。
接著，如圖16所示，於半導體基板SB上，也就是包含上述的溝之內面(底面及側壁)上之層間絕緣膜IL1上，呈完全埋入上述的溝地，作為閘極電極用的導電膜而形成 金屬膜。然而，該金屬膜係考慮有例如具有層積2個以上的金屬膜之構造者，但在圖中，省略2個以上之金屬膜的邊界之圖示，作為1個膜而顯是金屬膜。
在該金屬膜之形成工程中，上述的溝之內側係成為完全埋入的狀態。另外，該金屬膜係亦加以形成於層間絕緣膜IL1上。作為該金屬膜係例如，可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鈦鋁(TiAl)膜或鋁(Al)膜等。然而，在此所稱之金屬膜係指稱為顯示金屬傳導之導電膜，不僅單體的金屬膜(純金屬膜)或合金膜，而作為亦包含顯示金屬傳導之金屬化合物膜者。該金屬膜係例如，可使用濺鍍法等而形成者。
在此，例如該金屬膜係例如，可經由氮化鈦(TiN)膜，和該氮化鈦膜上的鋁(Al)膜之層積膜而形成者。此時，較氮化鈦膜，加厚鋁膜者為佳。鋁膜係低阻抗之故，可謀求之後形成之閘極電極G1的低阻抗化。
之後，經由根據CMP法等而研磨上述溝之各外部無需之上述金屬膜之時，埋入上述金屬膜於溝內。經由此，加以形成有周邊電路範圍1B之低耐壓MISFET(Q1)的閘極電極G1。如上述，閘極電極G1係全體則由金屬膜加以構成，例如，未有如使用多晶矽膜情況之閘極電極之空乏化的問題。然而，雖省略圖示，但對於周邊電路範圍1B之p型的低耐壓MISFET的閘極電極，係由反覆與上述同 樣的工程者，亦可由埋入與低耐壓MISFET(Q1)的閘極電極G1另外的金屬膜而形成者。
接著，將絕緣膜IF8，例如以濕蝕刻法等而除去，如圖17所示，使控制閘極電極CG，記憶體閘極電極MG及閘極電極露出。
接著，呈使用圖18及圖19而說明地，經由進行金屬矽化物處理之時，於多晶矽膜所成之各電極上，形成矽化物層。具體而言，可如以下作為而形成矽化物層者。
即，如圖18所示，將被覆周邊電路範圍1B之絕緣膜IF9的圖案，例如，使用CVD法，光微影技術及蝕刻法而形成。絕緣膜IF9係露出記憶體單元範圍1A之控制閘極電極CG及記憶體閘極電極MG之上面以及周邊電路範圍1C之閘極電極G2，被覆周邊電路範圍1B之閘極電極G1的絕緣膜，例如由氧化矽膜等所成。
接著，作為前處理，由對於半導體基板SB主面而言進行化學乾蝕刻者，除去控制閘極電極CG上，記憶體閘極電極MG上及閘極電極G2上多餘之氧化矽膜等，使控制閘極電極CG，記憶體閘極電極MG及閘極電極G2的表面露出。接著，於包含控制閘極電極CG，記憶體閘極電極MG及閘極電極G2之各上面上之半導體基板SB之主面上，形成(堆積)矽化物層形成用的金屬膜MF2。金屬膜MF2之膜厚係例如為20~25nm。
金屬膜MF2係例如，可使用添加白金(Pt)於鎳(Ni)之合金標靶之濺鍍法而形成者。合金標靶的添加物之白金 (Pt)的含有量(濃度)係作為不足5%。添加物係亦可為鋁(Al)或碳(C)等，但此情況之含有量(濃度)亦作為不足5%。但白金係比較於鋁或碳等而耐熱性為高之故，可最佳地使用於該合金膜者。使用上述合金標靶而以濺鍍法所形成之金屬膜MF2係含有白金(Pt)的鎳(Ni)膜，而白金(Pt)的含有量係成為不足5%。在此，將主材料的鎳稱為第1金屬，而添加物之白金(Pt)稱為第2金屬。
接著，經由對於半導體基板SB而言實施第3次的熱處理(為了與前述第1次及第2次之熱處理區別而稱作第3次之熱處理)之時，使控制閘極電極CG，記憶體閘極電極MG及閘極電極G2之各表層部分，與金屬膜MF2反應。此第3次之熱處理係為了使金屬膜MF2與控制閘極電極CG，記憶體閘極電極MG及閘極電極G2的矽反應之熱處理，經由此第3次之熱處理，於控制閘極電極CG，記憶體閘極電極MG及閘極電極G2之各上部，加以形成NiSi微結晶與Ni2Si為支配性之矽化物層。在此階段中，與圖1所示之矽化物層S2不同，為比較高阻抗之矽化物層。另外，如前述，添加物之白金(Pt)之含有量為微量之故，未加以形成白金矽化物，而比較高阻抗之矽化物層及後述之矽化物層S2的結晶，係如NiSi，Ni2Si，以未含有Pt的形式所表示。接著，在上述第3次之熱處理之後，將與矽未反應之金屬膜MF2，經由濕蝕刻等而除去之後，對於半導體基板SB而言實施第4次之熱處理。此第4次之熱處理係促進比較高阻抗之矽化物層的結晶成長，為了形成 充分阻抗降低之NiSi為支配性之矽化物層S2而實施。第4次之熱處理的溫度係較第3次之熱處理的溫度為高。如此作為，加以形成NiSi所成之矽化物層S2。
由如此作為，如圖19所示，於控制閘極電極CG，記憶體閘極電極MG及閘極電極G2之上面，選擇性地加以形成矽化物層S2。
在上述第3次及第4次之熱處理中，例如，使用經由碳加熱器而對於半導體基板而進行加熱之熱處理裝置。也就是，在第4次之熱處理中，例如以260℃進行10~30秒加熱者，形成包含NiSi之微結晶及Ni2Si之矽化物層S2。之後，如上述，經由濕蝕刻等而除去未反應之金屬膜MF2之後，更且在第4次之熱處理，以400℃進行30~60秒加熱者，使矽化物層S2內之NiSi結晶成長。
經由此所形成之矽化物層S2係例如，由含有白金之鎳矽化物(NiSi)所成，但亦可未必含有白金(Pt)。對於含有白金(Pt)之情況，可以低溫而實施第3次之熱處理的溫度者，而可防止加以形成於控制閘極電極CG與記憶體閘極電極MG之表面(上面)之矽化物層S2的短路者。在本實施形態之分離閘極型的記憶體單元MC中，控制閘極電極CG的上面，記憶體閘極電極MG的上面及閘極絕緣膜GIm的端部則為略相等之高度，而於控制閘極電極CG的上面及記憶體閘極電極MG的上面，加以設置矽化物層S2。也就是，控制閘極電極CG的上面之矽化物層S2與記憶體閘極電極MG的上面之矽化物層S2則成為容易短 路的構造，但由含有白金(Pt)於矽化物層S2者，有著可防止前述短路之效果。假設，使用未含有白金(Pt)之鎳(Ni)膜而形成矽化物層之情況，前述之第3次的熱處理之溫度係必須作為400℃程度，但對於以如此之高溫實施第3次的熱處理之情況，控制閘極電極CG與記憶體閘極電極MG則產生有在矽化物層短路之問題。
在此係上述第4次的熱處理係例如，以400℃以下進行。在本實施形態中，如上述，以較前述第2次的熱處理為低溫實施第4次的熱處理者為必要。此情況，將第4次的熱處理作為較前述的第2次的熱處理為長的時間實施者則為必要，經由使而可達成矽化物層S2之充分的低阻抗化。如此，由將第4次的熱處理作為較前述的第2次的熱處理為低溫者，加以形成於控制閘極電極CG，記憶體閘極電極MG及閘極電極G2的表面(上面)之矽化物層S2係例如，可作為較加以形成於擴散範圍DF表面之矽化物層S1，拉伸應力低的膜之故，而具有矽化物層S2係不易斷線，薄片阻抗亦小之特徵。
接著，如圖20所示，形成層間絕緣膜及複數之接觸塞。在此係首先，將被覆含有記憶體單元範圍1A，周邊電路範圍1B及1C之半導體基板SB上面的層間絕緣膜IL2，例如使用CVD法而形成。層間絕緣膜IL2係例如由氧化矽膜所成，被覆控制閘極電極CG，記憶體閘極電極MG，閘極電極G1及G2以及層間絕緣膜IL1之各上面。對於周邊電路範圍1B係殘留有在形成矽化物層S2時設置 之絕緣膜IF9。如有必要，絕緣膜IF9係在層間絕緣膜IL2之形成前除去亦可。
接著，使用光微影技術而將形成於層間絕緣膜IL2上之光阻劑膜(未圖示)作為蝕刻光罩，乾蝕刻層間絕緣膜IL2，IL1，絕緣膜IF9及IF7。經由此，貫通層間絕緣膜IL2之連接孔(開口部，貫通孔)，和貫通層間絕緣膜IL1，IL2及絕緣膜IF7之連接孔，各自加以複數形成。然而，周邊電路範圍1B之連接孔係貫通絕緣膜IF9。
在各連接孔之底部中，半導體基板SB主面之一部分，例如，擴散範圍DF之表面上之矽化物層S1之一部分，控制閘極電極CG表面上之矽化物層S2之一部分，記憶體閘極電極MG表面上之矽化物層S2之一部分，或閘極電極G1及G2之一部分等則露出。然而，各閘極電極上之連接孔係加以形成為未顯示於圖20之範圍。
接著，於各連接孔內，作為連接用之導電體，形成鎢(W)等所成之導電性的接觸塞CP。對於形成接觸塞CP係例如，於包含連接孔內部之層間絕緣膜IL2上，形成阻障導體膜(例如，鈦膜，氮化鈦膜，或者此等之層積膜)。之後，將鎢膜等所成之主導體膜，呈於此阻障導體膜上，完全地埋入在各連接孔內地形成之後，根據經由CMP法或回蝕法等而除去連接孔外部之不要的主導體膜及阻障導體膜之時，可形成接觸塞CP。然而，為了圖面之簡略化，在圖20中，將構成接觸塞CP之阻障導體膜及主導體膜(鎢膜)作為一體化而顯示。
埋入於連接孔之接觸塞CP係成加以連接於擴散範圍DF，控制閘極電極CG，記憶體閘極電極MG，閘極電極G1或閘極電極G2之各上部地加以形成。也就是，對於記憶體單元MC，低耐壓MISFET(Q1)及高耐壓MISFET(Q2)之各擴散範圍DF上面係藉由矽化物層S1而加以連接接觸塞CP。另外，對於控制閘極電極CG，記憶體閘極電極MG及閘極電極G2之各上面係藉由矽化物層S2而加以連接接觸塞CP。
之後係如圖1所示，於埋入有接觸塞CP之層間絕緣膜IL2上，形成包含第1層配線之第1配線層M1。複數之第1層配線係加以連接於圖1所示之接觸塞CP上面。之後，於第1層配線層上，依序形成第2層配線層，第3層配線層等而形成層積配線層之後，經由切割工程而個片化半導體晶圓，得到複數之半導體晶片。如以上作為，加以製造本實施形態之半導體裝置。
<對於本實施形態之半導體裝置之製造方法的特徵與效果>
例如，在具有MISFET(Q2)之半導體裝置之製造方法中，呈夾持閘極電極G2地形成構成源極範圍及汲極範圍之擴散範圍DF，接著，在以絕緣膜IF2而被覆閘極電極G2之狀態，於擴散範圍DF表面形成矽化物層S1。之後，除去閘極電極G2上之絕緣膜IF2，於所露出之閘極電極G2表面(上面)形成矽化物層S2。矽化物層S1及S2係由第1金屬(例如，鎳)與矽而加以形成，但作為添加 物，含有第2金屬(例如，白金)。
如根據上述製造方法，因以另外工程而形成矽化物層S1與矽化物層S2之故，可將矽化物層2之添加物濃度作為較矽化物層S1之添加物濃度為低者。也就是，可降低MISFET(Q2)之源極範圍或汲極範圍之洩漏電流，且可降低閘極電極G2上之矽化物層S2之薄片阻抗者。
在上述矽化物層S1及S2之形成中，由將矽化物層S2形成用之第4次的熱處理溫度，作為較矽化物層S1形成用之第2次的熱處理溫度為低溫者，可降低內在於矽化物層S2之拉伸應力，可實現閘極電極G2之斷線防止及低阻抗化。
另外，上述半導體裝置係更具有金屬閘極電極G1之MISFET(Q1)，而MISFET(Q2)係於虛擬閘極電極DG兩端，形成構成源極範圍及汲極範圍之擴散範圍DF，接著，在以絕緣膜IF5而被覆虛擬閘極電極DG之狀態，於擴散範圍DF表面形成矽化物層S1。更且，除去虛擬閘極電極DG上之絕緣膜IF5之後，除去虛擬閘極電極DG，而形成金屬閘極電極G1。上述MISFET(Q2)之矽化物層S1形成工程係以和MISFET(Q1)之矽化物層S1形成工程相等之工程而實施。更且，除去MISFET(Q2)之閘極電極G2上的絕緣膜IF2之工程係以和除去虛擬閘極電極DG上之絕緣膜IF5之工程相等之工程而實施。也就是，利用(兼用)具有金屬閘極電極G1之MISFET(Q1)的形成工程，以不同之工程而形成MISFET(Q2)之矽化物層S1及S2。
例如，在具有非揮發性記憶體單元MC之半導體裝置之製造方法中，呈夾持控制閘極電極CG及記憶體閘極電極MG地形成構成源極範圍及汲極範圍之擴散範圍DF，接著，在以絕緣膜IF2而被覆控制閘極電極CG之狀態，於記憶體閘極電極MG及擴散層DF表面形成矽化物層S1。之後，除去控制閘極電極CG上之絕緣膜IF2及記憶體閘極電極MG上之矽化物層S1，而於所露出之控制閘極電極CG及記憶體閘極電極MG表面(上面)，形成矽化物層S2。矽化物層S1及S2係由第1金屬(例如，鎳)與矽而加以形成，但作為添加物，含有第2金屬(例如，白金)。
如根據上述製造方法，因以另外工程而形成矽化物層S1與矽化物層S2之故，可將矽化物層S2之添加物濃度作為較矽化物層S1之添加物濃度為低者。也就是，可降低非揮發性記憶體單元之源極範圍或汲極範圍的洩漏電流，且可降低控制閘極電極CG上及記憶體閘極電極MG上之矽化物層S2的薄片阻抗，而可實現具有非揮發性記憶體單元MC之半導體裝置的高速動作。
在上述矽化物層S1及S2之形成中，由將矽化物層S2形成用之第4次的熱處理溫度，作為較矽化物層S1形成用之第2次的熱處理溫度為低溫者，可降低內在於矽化物層S2之拉伸應力，可實現控制閘極電極CG及記憶體閘極電極MG之斷線防止及低阻抗化。
另外，在上述矽化物層S2之形成中，由使用含有白 金之鎳膜者，比較於使用未含有白金之鎳膜之情況，可將第3次的熱處理溫度作為低溫者，可防止控制閘極電極CG上之矽化物層S2與記憶體閘極電極MG上之矽化物層S2的短路(短路)者。
接著，對於本實施形態之變形例加以說明。
<變形例1>
在上述實施形態中，如使用圖13所說明，經由使用添加白金(Pt)於鎳(Ni)之合金標靶的濺鍍法而形成金屬膜MF1之後，對於半導體基板SB而言，經由實施上述第1次及上述第2次之熱處理而形成矽化物層S1。
在變形例1中，以使用未含有白金(Pt)之鎳(Ni)標靶的濺鍍法或CVD法而形成金屬膜MF3之後，使用離子注入法而將白金(Pt)導入至金屬膜MF3中。並且，對於加以導入有白金(Pt)之金屬膜MF3而言，由實施上述第1次及上述第2次之熱處理而可形成矽化物層S1。當然，含於矽化物層S1的白金(Pt)之含有量(濃度)係作為5%以上(對於更佳係5%以上且10%以下)。
更且，在矽化物層S2之形成中，與上述同樣地，以使用未含有白金(Pt)之鎳(Ni)標靶的濺鍍法或CVD法而形成金屬膜MF4之後，使用離子注入法而將白金(Pt)導入至金屬膜MF4中亦可。並且，對於加以導入有白金(Pt)之金屬膜MF4而言，由實施上述第3次及上述第4次之熱處理而可形成矽化物層S2。當然，含於矽化物層S2之白金 (Pt)之含有量(濃度)則作為不足5%。
然而，矽化物層S1及矽化物層S2雙方亦未由變形例1之方法而形成亦可。例如，一方係由變形例1之方法而形成，而另一方係由實施形態1之方法而形成亦可。
<變形例2>
對於變行例1而言之變形例2加以說明。
在變形例1中，使用離子注入法而將白金(Pt)導入至金屬膜MF3中之後，由實施上述第1次及上述第2次的熱處理者，形成矽化物層S1，但在變形例2中，在上述第1次及上述第2次的熱處理之後，使用離子注入法而導入至含有白金(Pt)之矽化物層S1中。也就是，經由上述第1次及上述第2次的熱處理之時，形成未含有白金(Pt)之矽化物層(稱作次矽化物層)，由離子注入白金(Pt)於次矽化物層者，形成含有白金(Pt)之矽化物層S1。當然，含於矽化物層S1的白金(Pt)之含有量(濃度)係作為5%以上(對於更佳係5%以上且10%以下)。
更且，在矽化物層S2之形成中，與上述同樣地，在上述第3次及上述第4次的熱處理之後，使用離子注入法而導入至含有白金(Pt)之矽化物層S2中。也就是，經由上述第3次及上述第4次的熱處理之時，形成未含有白金(Pt)之次矽化物層，由離子注入白金(Pt)於次矽化物層者，形成含有白金(Pt)之矽化物層S2。當然，含於矽化物層S2之白金(Pt)之含有量(濃度)則作為不足5%。
如根據變形例2，對於矽化物層S1之形成後的熱負荷而言，可抑制矽化物層之異常成長，而可降低源極範圍及汲極範圍的洩漏電流。
然而，矽化物層S1及矽化物層S2雙方亦未由變形例2之方法而形成亦可。例如，一方係由變形例2之方法而形成，而另一方係由實施形態1或變形例1之方法而形成亦可。
在上述實施形態及變形例中，非揮發性記憶體單元係以例說明過具有夾持於源極範圍與汲極範圍之控制閘極電極與記憶體閘極電極之分離閘極型MONOS構造之記憶體單元，但亦可為單閘極型之MONOS構造之記憶體單元。此情況之記憶體單元係具有加以形成於半導體基板內之源極範圍及汲極範圍，和閘極電極，和包含加以形成於半導體基板與閘極電極間之氧化矽膜OX1，加以形成於氧化矽膜OX1上之氮化矽膜NT，氮化矽膜NT上之氧化矽膜OX2之層積膜。更且，對於源極範圍及汲極範圍之表面，係加以形成有上述之矽化物層S1，而對於閘極電極上，係加以形成有上述矽化物層S2，而含於矽化物層S2之添加物(例如，白金)之含有量(濃度)係較含於矽化物層S1之添加物(例如，白金)之含有量(濃度)為低。
以上，依據其實施形態而具體說明過經由本發明者所作為之發明，但本發明係未加以限定於前述實施形態者，而當然可在未脫離其內容之範圍做種種變更者。
例如，在本實施形態中，作為第1金屬而例示鎳 (Ni)，但取代此而亦可使用鈦(Ti)或鈷者。另外，作為第2金屬而例示過白金(Pt)，但取代此而亦可使用鉭(Ta)、鈀(Pd)、鋁(Al)、錳(Mn)或鎢(W)者。
其他，加以記載於上述實施形態之內容的一部分記載於以下。
[附記1]
一種半導體裝置，係於半導體基板之第1範圍具有第1MISFET之半導體裝置，其特徵為前述第1MISFET係具有：在前述第1範圍中，加以設置於前述半導體基板上之第1閘極絕緣膜，和加以設置於前述第1閘極絕緣膜上之第1閘極電極，和在前述第1範圍中，呈夾持前述第1閘極電極地加以設置於前述半導體基板中，構成第1源極範圍之一部分及第1汲極範圍之一部分之第1不純物範圍，和加以形成於前述第1不純物範圍上，且包含第1金屬與矽的第1矽化物層，和加以形成於前述第1閘極電極之上部，且包含前述第1金屬與矽的第2矽化物層，對於前述第1矽化物層中，係加以添加有與前述第1金屬不同之第2金屬，前述第2矽化物層中之前述第2金屬的濃度係較前述 第1矽化物層中之前述第2金屬的濃度為低者。
1A‧‧‧記憶體單元範圍
1B，1C‧‧‧周邊電路範圍
CG‧‧‧控制閘極電極
CP‧‧‧接觸塞
DF‧‧‧擴散範圍
EX‧‧‧延伸範圍
G1、G2‧‧‧閘極電極
GIm、GIt、GIH、GIL‧‧‧閘極絕緣膜
HK‧‧‧絕緣膜
IF1、IF4、IF7、IF9‧‧‧絕緣膜
IL1、IL2‧‧‧層間絕緣膜
M1‧‧‧配線層
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
ON‧‧‧絕緣膜
PS1、PS2‧‧‧矽層
PW1、PW2、PW3‧‧‧p型阱型
Q1、Q2‧‧‧MISFET
SB‧‧‧半導體基板
S1、S2‧‧‧矽化物層
ST‧‧‧元件分離範圍
SW‧‧‧側壁
TN‧‧‧金屬膜

Claims (20)

  1. 一種半導體裝置，係於半導體基板之第1範圍具有第1MISFET之半導體裝置，其特徵為前述第1MISFET係具有：在前述第1範圍中，加以設置於前述半導體基板上之第1閘極絕緣膜，和加以設置於前述第1閘極絕緣膜上之第1閘極電極，和在前述第1範圍中，呈夾持前述第1閘極電極地加以設置於前述半導體基板中，構成第1源極範圍之一部分及第1汲極範圍之一部分之第1不純物範圍，和加以形成於前述第1不純物範圍上，且包含第1金屬與矽的第1矽化物層，和加以形成於前述第1閘極電極之上部，且包含前述第1金屬與矽的第2矽化物層，對於前述第1矽化物層及前述第2矽化物層中，係加以添加有與前述第1金屬不同之第2金屬，前述第2矽化物層中之前述第2金屬的濃度係較前述第1矽化物層中之前述第2金屬的濃度為低者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，更且，於與前述半導體基板之前述第1範圍不同之第2範圍具備第2MISFET；前述第2MISFET係具有： 在前述第2範圍中，加以設置於前述半導體基板上之第2閘極絕緣膜，和加以設置於前述第2絕緣膜上，且由金屬膜所成之第2閘極電極，和在前述第2範圍中，呈夾持前述第2閘極電極地加以設置於前述半導體基板中，構成第2源極範圍之一部分及第2汲極範圍之一部分之第2不純物範圍，和加以形成於前述第2不純物範圍上，且包含前述第1金屬與矽的第3矽化物層，對前述第3矽化物層中，係加以添加前述第2金屬，前述第2矽化物層中之前述第2金屬的濃度係較前述第3矽化物層中之前述第2金屬的濃度為低者。
  3. 如申請專利範圍第2項記載之半導體裝置，其中，前述第2閘極絕緣膜係包含Hf及O者。
  4. 如申請專利範圍第2項記載之半導體裝置，其中，更且於與前述半導體基板之前述第1範圍及前述第2範圍不同之第3範圍具備複數之非揮發性記憶體單元；前述複數之非揮發性記憶體單元係各具有：在前述第3範圍中，加以設置於前述半導體基板上之第3閘極絕緣膜，和加以設置於前述第3絕緣膜上之第3閘極電極，和在前述第3範圍中，加以設置於前述半導體基板上，且具有電荷積蓄膜之第4閘極絕緣膜， 和加以設置於前述第4閘極絕緣膜上之第4閘極電極，和在前述第3範圍中，呈夾持前述第3閘極電極及前述第4閘極電極地加以設置於前述半導體基板中，構成第3源極範圍之一部分及第3汲極範圍之一部分之第3不純物範圍，和加以形成於前述第3不純物範圍上，且包含前述第1金屬與矽的第4矽化物層，和加以形成於前述第3閘極電極之上部，且包含前述第1金屬與矽的第5矽化物層，和加以形成於前述第4閘極電極之上部，且包含前述第1金屬與矽的第6矽化物層；對於前述第4矽化物層，前述第5矽化物層及前述第6矽化物層中，係加以添加有前述第2金屬；前述第5矽化物層中及前述第6矽化物層中之前述第2金屬的濃度係較前述第4矽化物層中之前述第2金屬的濃度為低者。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1金屬係為鎳，而前述第2金屬係為白金者。
  6. 如申請專利範圍第5項記載之半導體裝置，其中，前述第1MISFET係n通道型MISFET；連結前述第1MISFET之前述第1源極範圍及前述第1汲極範圍之方向係<110>或<100>。
  7. 如申請專利範圍第1項記載之半導體裝置，其中， 前述第1矽化物層之結晶粒徑係較前述第2矽化物層之結晶粒徑為小者。
  8. 一種半導體裝置之製造方法，其特徵為具有：於半導體基板之第1範圍具有第1MISFET，(a)在前述第1範圍中，於前述半導體基板上，形成第1閘極絕緣膜之工程，(b)於前述第1閘極絕緣膜上，形成含有矽之第1閘極電極之工程，(c)在前述第1範圍中，呈夾持前述第1閘極電極地於前述半導體基板中，形成構成第1源極範圍之一部分及第1汲極範圍之一部分之第1不純物範圍之工程，(d)於前述第1不純物範圍上，形成第1矽化物層之工程，(e)於前述半導體基板上，呈被覆前述第1閘極電極與前述第1矽化物層地，形成第1絕緣膜之工程，(f)研磨前述第1絕緣膜，使前述第1閘極電極露出之工程，(g)於前述第1閘極電極上，形成第2矽化物層之工程；前述第1及第2矽化物層係各包含第1金屬與矽，且包含與前述第1金屬不同之第2金屬所成之添加物；前述第2矽化物層中之前述第2金屬的濃度係較前述第1矽化物層中之前述第2金屬的濃度為低者。
  9. 如申請專利範圍第8項記載之半導體裝置之製造方 法，其中，前述(d)工程係具有：(d1)於前述第1不純物範圍上，形成加以添加前述第2金屬之前述第1金屬所成之第1膜的工程，(d2)於加以形成前述第1膜之前述半導體基板，實施第1熱處理之工程，(d3)前述(d2)工程後，於前述半導體基板，實施較前述第1熱處理為高溫之第2熱處理的工程；前述(g)工程係具有：(g1)於前述第1閘極電極上，形成加以添加前述第2金屬之前述第1金屬所成之第2膜的工程，(g2)於加以形成前述第2膜之前述半導體基板，實施第3熱處理之工程，(g3)前述(g2)工程後，於前述半導體基板，實施較前述第3熱處理為高溫之第4熱處理的工程；前述第4熱處理係較前述第2熱處理為低溫者。
  10. 如申請專利範圍第8項記載之半導體裝置之製造方法，其中，前述(d)工程係具有：(d4)於前述第1不純物範圍上，形成前述第1金屬所成之第3膜的工程，(d5)於前述第3膜中離子注入前述第2金屬之工程，(d6)在前述(d5)工程後，於前述半導體基板，實施第5熱處理之工程， (d7)前述(d6)工程後，於前述半導體基板，實施較前述第5熱處理為高溫之第6熱處理的工程；前述(g)工程係具有：(g4)於前述第1閘極電極上，形成前述第1金屬所成之第4膜的工程，(g5)於前述第4膜中離子注入前述第2金屬之工程，(g6)在前述(g5)工程後，於前述半導體基板，實施第7熱處理之工程，(g7)前述(g6)工程後，於前述半導體基板，實施較前述第7熱處理為高溫之第8熱處理的工程；前述第8熱處理係較前述第6熱處理為低溫者。
  11. 如申請專利範圍第8項記載之半導體裝置之製造方法，其中，前述(d)工程係具有：(d8)於前述第1不純物範圍上，形成前述第1金屬所成之第5膜的工程，(d9)於加以形成前述第5膜之前述半導體基板，實施第9熱處理，於前述第5膜與前述半導體基板之界面，形成第1次矽化物層之工程，(d10)於前述第1次矽化物層，實施較前述第9熱處理為高溫之第10熱處理，形成第2次矽化物層之工程，(d11)於前述第2次矽化物層中離子注入前述第2金屬之工程；前述(g)工程係具有： (g8)於前述第1閘極電極上，形成前述第1金屬所成之第6膜的工程，(g9)於加以形成前述第6膜之前述半導體基板，實施第11熱處理，於前述第6膜與前述第1閘極電極之界面，形成第3次矽化物層之工程，(g10)於前述第3次矽化物層，實施較前述第11熱處理為高溫之第12熱處理，形成第4次矽化物層之工程，(g11)於前述第4次矽化物層中離子注入前述第2金屬之工程；前述第12熱處理係較前述第10熱處理為低溫者。
  12. 如申請專利範圍第9項記載之半導體裝置之製造方法，其中，前述第2熱處理係以400度以上的溫度進行，前述第4熱處理係以較400度為低的溫度進行，進行前述第4熱處理之時間，係較進行前述第2熱處理之時間為長者。
  13. 如申請專利範圍第8項記載之半導體裝置之製造方法，其中，前述半導體裝置係具備加以形成於與前述半導體基板之前述第1範圍不同之第2範圍之第2MISFET，更且，具有：(h)在前述(b)工程前，在前述第2範圍中，於前述半導體基板上，形成第2閘極絕緣膜之工程，(i)在前述(b)工程，在前述第2範圍中，於前述第2 閘極絕緣膜上，形成虛擬閘極電極的工程，(j)在前述第2範圍中，呈夾持前述虛擬閘極電極地於前述半導體基板中，形成構成第2源極範圍之一部分及第2汲極範圍之一部分之第2不純物範圍之工程，(k)在前述(d)工程，在前述第2範圍中，於前述第2不純物範圍上，形成第3矽化物層的工程，(l)在前述(e)工程，在前述第2範圍中，於前述半導體基板上，呈被覆前述虛擬閘極電極與前述第3矽化物層地，形成前述第1絕緣膜之工程，(m)在前述(f)工程，在前述第2範圍中，研磨前述第1絕緣膜之上面，使前述虛擬閘極電極露出之工程，(n)在前述(f)工程與前述(g)工程之間的工程，在前述第2範圍中，去除前述虛擬閘極電極之工程，(o)在前述(n)工程後，在前述第2範圍中，於去除前述虛擬閘極電極之範圍，埋入金屬膜之工程，(p)在前述(o)工程後，在前述第2範圍中，研磨前述金屬膜，使前述第1絕緣膜露出之工程；前述第3矽化物層係包含前述第1金屬與矽，且包含前述第2金屬所成之添加物；前述第2矽化物層中之前述第2金屬的濃度係較前述第3矽化物層中之前述第2金屬的濃度為低者。
  14. 一種半導體裝置之製造方法，係具備加以形成於半導體基板之第1範圍的複數之非揮發性記憶體單元的半導體裝置之製造方法，其特徵為具有： (a)在前述第1範圍中，於前述半導體基板上，形成第1閘極絕緣膜之工程，(b)於前述第1閘極絕緣膜上，形成第1閘極電極之工程，(c)在前述第1範圍中，於前述半導體基板上，形成具有電荷積蓄膜之第2閘極絕緣膜之工程，(d)於前述第2閘極絕緣膜上，形成第2閘極電極之工程，(e)在前述第1範圍中，前述(d)工程後，呈夾持前述第1閘極電極及前述第2閘極電極地，於前述半導體基板中，形成構成第1源極範圍之一部分及第1汲極範圍之一部分之第1不純物範圍之工程，(f)於前述第1不純物範圍上，形成第1矽化物層之工程，(g)於前述半導體基板上，呈被覆前述第1閘極電極，前述第2閘極電極及前述第1矽化物層地，形成第1絕緣膜之工程，(h)研磨前述第1絕緣膜，使前述第1閘極電極及前述第2閘極電極露出之工程，(i)於前述第1閘極電極及前述第2閘極電極上，形成各第2矽化物層及第3矽化物層之工程；前述第1矽化物層，前述第2矽化物層及第3矽化物層係包含各第1金屬及矽；對於前述第1矽化物層中，前述第2矽化物層中及第 3矽化物層中，係加以添加有與前述第1金屬不同之第2金屬；前述第2矽化物層中之前述第2金屬的濃度及前述第3矽化物層中之前述第2金屬的濃度係較前述第1矽化物層中之前述第2金屬的濃度為低者。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，前述(f)工程係具有：(f1)於前述第1不純物範圍上，形成加以添加前述第2金屬之前述第1金屬所成之第1膜的工程，(f2)於加以形成前述第1膜之前述半導體基板，實施第1熱處理之工程，(f3)前述(f2)工程後，於前述半導體基板，實施較前述第1熱處理為高溫之第2熱處理的工程；前述(i)工程係具有：(i1)於前述第1閘極電極及前述第2閘極電極上，形成加以添加前述第2金屬之前述第1金屬所成之第2膜的工程，(i2)於加以形成前述第2膜之前述半導體基板，實施第3熱處理之工程，和(i3)前述(i2)工程後，於前述半導體基板，實施較前述第3熱處理為高溫之第4熱處理的工程；前述第4熱處理係較前述第2熱處理為低溫者。
  16. 如申請專利範圍第14項記載之半導體裝置之製造 方法，其中，前述(f)工程係具有：(f4)於前述第1不純物範圍上，形成前述第1金屬所成之第3膜的工程，(f5)於前述第3膜中離子注入前述第2金屬之工程，(f6)在前述(f5)工程後，於前述半導體基板，實施第5熱處理之工程，(f7)前述(f6)工程後，於前述半導體基板，實施較前述第5熱處理為高溫之第6熱處理的工程；前述(i)工程係具有：(i4)於前述第1閘極電極及前述第2閘極電極上，形成前述第1金屬所成之第4膜的工程，(i5)於前述第4膜中離子注入前述第2金屬之工程，(i6)在前述(i5)工程後，於前述半導體基板，實施第7熱處理之工程，(i7)前述(i6)工程後，於前述半導體基板，實施較前述第7熱處理為高溫之第8熱處理的工程；前述第8熱處理係較前述第6熱處理為低溫者。
  17. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，前述(f)工程係具有：(f8)於前述第1不純物範圍上，形成前述第1金屬所成之第5膜的工程，(f9)於加以形成前述第5膜之前述半導體基板，實施 第9熱處理，於前述第5膜與前述半導體基板之界面，形成第1次矽化物層之工程，(f10)於前述第1次矽化物層，實施較前述第9熱處理為高溫之第10熱處理，形成第2次矽化物層之工程，(f11)於前述第2次矽化物層中離子注入前述第2金屬之工程；前述(i)工程係具有：(i8)於前述第1閘極電極上，形成前述第1金屬所成之第6膜的工程，(i9)於加以形成前述第6膜之前述半導體基板，實施第11熱處理，於前述第6膜與前述第1閘極電極之界面，形成第3次矽化物層之工程，(i10)於前述第3次矽化物層，實施較前述第11熱處理為高溫之第12熱處理，形成第4次矽化物層之工程，(i11)於前述第4次矽化物層中離子注入前述第2金屬之工程；前述第12熱處理係較前述第10熱處理為低溫者。
  18. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，前述第2熱處理係以400度以上且600度以下的溫度進行，前述第4熱處理係以較400度為低的溫度進行，進行前述第4熱處理之時間，係較進行前述第2熱處理之時間為長者。
  19. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，前述半導體裝置係具備加以形成於與前述半導體基板之前述第1範圍不同之第2範圍之第2MISFET，更且，具有：(j)在前述(b)工程前，在前述第2範圍中，於前述半導體基板上，形成第2閘極絕緣膜之工程，(k)在前述(b)工程，在前述第2範圍中，於前述第2閘極絕緣膜上，形成虛擬閘極電極的工程，(l)在前述第2範圍中，呈夾持前述虛擬閘極電極地於前述半導體基板中，形成構成第2源極範圍之一部分及第2汲極範圍之一部分之第2不純物範圍之工程，(m)在前述(f)工程，在前述第2範圍中，於前述第2不純物範圍上，形成第3矽化物層的工程，(n)在前述(g)工程，在前述第2範圍中，於前述半導體基板上，呈被覆前述虛擬電極與前述第3矽化物層地，形成前述第1絕緣膜之工程，(o)在前述(h)工程，在前述第2範圍中，研磨前述第1絕緣膜之上面，使前述虛擬閘極電極露出之工程，(n)在前述(h)工程與前述(i)工程之間的工程，在前述第2範圍中，去除前述虛擬閘極電極之工程，(o)在前述(n)工程，在前述第2範圍中，於去除前述虛擬閘極電極之範圍，埋入金屬膜之工程，(p)在前述(o)工程後，在前述第2範圍中，研磨前述 金屬膜，使前述第1絕緣膜露出之工程；前述第3矽化物層係包含前述第1金屬與矽，且包含前述第2金屬所成之添加物；前述第2矽化物層中之前述第2金屬的濃度係較第3矽化物層中之前述第2金屬的濃度為低者。
  20. 如申請專利範圍第8項記載之半導體裝置之製造方法，其中，前述第1金屬係為鎳，前述第2金屬係為白金。
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