CN107155369A - 半导体器件及其制造方法 - Google Patents

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Abstract

MISFET具有隔着栅极绝缘膜形成于半导体衬底上方的栅电极和以夹着栅电极的方式形成于半导体衬底内的源极区域及漏极区域。而且，在源极区域及漏极区域的表面形成第一硅化物层，在栅电极的表面形成有第二硅化物层。第一硅化物层及第二硅化物层由第一金属和硅构成，并含有与第一金属不同的第二金属。而且，第二硅化物层中的第二金属的浓度低于第一硅化物层中的第二金属的浓度。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，例如能够适合应用于具有非易失性存储器的半导体器件及其制造方法中的技术。
背景技术
作为具有电可写入可擦除的非易失性存储器的存储单元的半导体器件，广泛使用在MISFET的栅电极的下方具有被氧化膜包围的导电性的浮动栅电极或者被氧化膜夹着的电荷陷阱绝缘膜的存储单元。后者被称为MONOS(Metal Oxide Nitride OxideSemiconductor：金属-氧化物-氮化物-氧化物半导体)型，具有单栅极型单元和分栅型单元，用作微型计算机的非易失性存储器。
伴随着微型计算机的功耗降低化、高集成化，在逻辑部中使用具有金属栅电极及高介电常数膜(high-k膜)的晶体管。已知这种晶体管的形成方法采用的是所谓的后栅极(gate last)工艺，即，在使用由形成于基板上方的多晶硅膜构成的虚设栅电极来形成源极区域及漏极区域之后，将该虚设栅电极替换为金属栅电极。
在后栅极工艺中，在各种MISFET的源极区域上及漏极区域上形成了硅化物层之后，利用层间绝缘膜覆盖元件，然后将层间绝缘膜的上表面研磨从而使栅电极的上表面露出。因此，在由半导体膜形成的栅电极的上方形成硅化物层来获得构成存储单元的栅电极的情况下，需要在该研磨工序之后再次形成硅化物层。
在专利文献1(JP特开2014-154790号公报)中公开有，在混合安装存储单元、逻辑部的MISFET的情况下，形成MISFET的源极、漏极区域上的硅化物层，接着，在通过后栅极工艺形成了MISFET的金属栅电极之后，在存储单元的栅电极上形成硅化物层。另外，作为取代金属栅电极的技术，已知一种全硅化物栅电极。
在专利文献2(JP特开2007-335834号公报)中公开有，为了在具有全硅化物栅极的n型FET及p型FET设定恰当的阈值电压，n型FET在栅极绝缘膜上隔着铝层设置由镍含量比硅含量更多的镍硅化物形成的栅电极。而且，p型FET在栅极绝缘膜上设置由镍含量比硅含量更多的镍硅化物形成的栅电极。进一步地，在n型FET及p型FET的源极、漏极区域的表面设有硅化物层。
现有技术文献
专利文献
专利文献1：JP特开2014-154790号公报
专利文献2：JP特开2007-335834号公报
发明内容
在本申请发明人正在研究的具有非易失性存储器的半导体器件中，使用后栅极工艺来形成逻辑部的MISFET的栅电极。即，在存储单元及逻辑部的MISFET的源极、漏极区域上形成第一硅化物层，在形成了逻辑部的MISFET的金属栅电极之后，在存储单元的MISFET的栅电极上形成有第二硅化物层，第一硅化物层与第二硅化物层具有同样的组成。
本申请的课题在于，确保半导体器件的信赖性。另外，课题还在于提高半导体器件的性能。
其他的问题和新颖的特征可根据本说明书的描述及附图而变明朗。
根据一实施方式，MISFET具有隔着栅极绝缘膜形成于半导体衬底上方的栅电极和以夹着栅电极的方式形成于半导体衬底内的源极区域及漏极区域。在源极区域及漏极区域的表面形成有第一硅化物层，在栅电极的表面形成有第二硅化物层。第一硅化物层及第二硅化物层由第一金属和硅构成，并含有与第一金属不同的第二金属。而且，第二硅化物层中的第二金属的浓度低于第一硅化物层中的第二金属的浓度。
发明的效果
根据一实施方式，能够确保半导体器件的可靠性能。另外，能够提高半导体器件的性能。
附图说明
图1是一实施方式的半导体器件的主要部分剖视图。
图2是一实施方式的半导体器件的制造工序中的主要部分剖视图。
图3是接着图2的半导体器件的制造工序中的主要部分剖视图。
图4是接着图3的半导体器件的制造工序中的主要部分剖视图。
图5是接着图4的半导体器件的制造工序中的主要部分剖视图。
图6是接着图5的半导体器件的制造工序中的主要部分剖视图。
图7是接着图6的半导体器件的制造工序中的主要部分剖视图。
图8是接着图7的半导体器件的制造工序中的主要部分剖视图。
图9是接着图8的半导体器件的制造工序中的主要部分剖视图。
图10是接着图9的半导体器件的制造工序中的主要部分剖视图。
图11是接着图10的半导体器件的制造工序中的主要部分剖视图。
图12是接着图11的半导体器件的制造工序中的主要部分剖视图。
图13是接着图12的半导体器件的制造工序中的主要部分剖视图。
图14是接着图13的半导体器件的制造工序中的主要部分剖视图。
图15是接着图14的半导体器件的制造工序中的主要部分剖视图。
图16是接着图15的半导体器件的制造工序中的主要部分剖视图。
图17是接着图16的半导体器件的制造工序中的主要部分剖视图。
图18是接着图17的半导体器件的制造工序中的主要部分剖视图。
图19是接着图18的半导体器件的制造工序中的主要部分剖视图。
图20是接着图19的半导体器件的制造工序中的主要部分剖视图。
具体实施方式
以下，基于附图详细地说明实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的构件标注相同的附图标记，省略对其进行重复说明。另外，在以下的实施方式中，除了特别需要时以外，原则上不重复同一或者同样的部分的说明。
另外，附图标记“-”和“+”表示导电型是n型或者p型杂质的相对浓度，例如在n型杂质的情况下，杂质浓度按照“n-”、“n+”的顺序变高。
本实施方式的半导体器件(半导体集成电路器件)是具有非易失性存储器(非易失性存储元件、闪存器)的半导体器件，例如微型计算机。在微型计算机中具有CPU(CentralProcessing Unit，中央处理器)、RAM(Random Access Memory，随机访问存储器)、EEPROM(Electrically Erasable Programmable Read Only Memory，电可擦除可编程只读存储器)、闪存器及I/O(Input/Output输入/输出)电路等。由于对CPU有高速动作及低功耗等的要求，所以由低电压(例如，5V以下)驱动及低阈值的低耐压MISFET(MISFET：MetalInsulator Semiconductor Field Effect Transistor，金属绝缘体半导体)构成。EEPROM或者闪存器具有配置为矩阵状的多个非易失性存储单元和对非易失性存储单元实施写入、擦除、读出等的控制电路。特别，在写入、擦除动作中，由于向非易失性存储单元施加高电压，所以在控制电路中具有在高电压(例如，10V以上)下动作的高耐压MISFET。
非易失性存储器基于以n沟道型MISFET为基础的存储单元进行说明，但也可以是p沟道型MISFET。CPU及控制电路由n沟道型MISFET及p沟道型MISFET构成，然而，此处，以n沟道型MISFET为例进行说明。
<半导体器件的结构>
图1是本实施方式的半导体器件的主要部分剖视图。在图1中，在左侧示出存储单元区域1A，在中央示出外围电路区域1B，在右侧示出外围电路区域1C。在存储单元区域1A形成有非易失性存储器的存储单元MC，在外围电路区域1B形成有低耐压MISFET(Q1)，而且，在外围电路区域1C形成有高耐压MISFET(Q2)。像这样，在附图标记部分不清楚的情况下，给附图标记加上括号。
如图1所示，半导体器件形成于半导体衬底SB的主面。在半导体衬底SB是由具有例如1～10Ωcm左右的电阻率的p型的单晶硅等形成的半导体晶圆。在本实施方式中，为了使p沟道型MISFET高速动作，在单晶硅基板的晶面指数为(100)的面，将p沟道型MISFET的沟道方向(连结源极区域与漏极区域的方向)设置为＜110＞或者＜100＞(晶向指数)。另外，将n沟道型MISFET的沟道方向(连结源极区域与漏极区域的方向)也设置为＜110＞或者＜100＞。
首先，针对形成于存储单元区域1A的n沟道型的存储单元MC的构成进行说明。
在存储单元区域1A中，半导体器件具有形成于半导体衬底SB的主面的有源区域和元件隔离区域ST。元件隔离区域ST用于使形成于有源区域的元件(存储单元)隔离，在元件隔离区域ST形成有由氧化硅膜等形成的元件隔离膜。有源区域由元件隔离区域ST包围，有源区域由元件隔离区域ST规定，即划分。虽未图示，但在存储单元区域1A中存在多个有源区域，多个有源区域之间被元件隔离区域ST电隔离。在存储单元区域1A，形成有具有p型的导电型的p型阱PW1，在该p型阱PW1配置有多个存储单元MC。
存储单元MC是分栅型单元的存储单元。即，如图1所示，存储单元MC形成于p型阱PW1内，具有控制栅电极CG和存储器栅电极MG。存储单元MC具有n型的扩展区域(n-型半导体区域、低浓度区域、杂质扩散区域)EX、n型的扩散区域(n+型半导体区域、高浓度区域、杂质扩散区域)DF、控制栅电极CG和存储器栅电极MG。n型的扩展区域EX和n型的扩散区域DF具有n型的导电型，该n型的导电型是与p型的导电型相反的导电型。
另外，存储单元MC具有形成于控制栅电极CG的上表面及存储器栅电极MG的上表面的硅化物层(栅极硅化物层)S2，并具有形成于扩散区域DF的上表面的硅化物层(SD硅化物层)S1。
进一步地，存储单元MC具有形成于控制栅电极CG与半导体衬底SB(或者p型阱PW1)之间的栅极绝缘膜GIt、形成于存储器栅电极MG与半导体衬底SB(或者p型阱PW1)之间、以及形成于存储器栅电极MG与控制栅电极CG之间的栅极绝缘膜GIm。
控制栅电极CG及存储器栅电极MG以在彼此相对的侧面即侧壁之间夹着栅极绝缘膜GIm的状态，沿着半导体衬底SB的主面延伸的方式并列配置。控制栅电极CG及存储器栅电极MG的延伸方向是垂直于图1的纸面的方向。在垂直于图1的纸面的方向上配置的多个(例如几十个～几百个)存储单元MC中，控制栅电极CG共同由一体构成。另外，存储器栅电极MG也与控制栅电极CG同样地，在多个(例如几十个～几百个)存储单元MC中，共同由一体构成。即，为了使非易失性存储器高速动作，关键在于降低控制栅电极CG及存储器栅电极MG的电阻。
控制栅电极CG与存储器栅电极MG两者之间隔着栅极绝缘膜GIm而彼此相邻，存储器栅电极MG，在控制栅电极CG的侧面上即侧壁上隔着栅极绝缘膜GIm而形成为侧壁间隔件状。另外，栅极绝缘膜GIm在存储器栅电极MG与半导体衬底SB之间的区域和存储器栅电极MG与控制栅电极CG之间的区域这两个区域的范围内延伸。
栅极绝缘膜GIt由绝缘膜IF1构成。绝缘膜IF1是由具有比氧化硅膜、氮化硅膜或者氮氧化硅膜或者氮化硅膜高的相对介电常数的高介电常数膜，即所谓的High-k膜构成。此外，在本实施方式中，在称High-k膜或者高介电常数膜时，是指介电常数(相对介电常数)高于氮化硅膜的膜的意思。作为绝缘膜IF1，能够使用例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜等金属氧化物膜。
栅极绝缘膜GIm由绝缘膜ON构成。绝缘膜ON由含有氧化硅膜OX1、形成于氧化硅膜OX1上方的氮化硅膜NT和氮化硅膜NT上方的氧化硅膜OX2的层叠膜构成。存储器栅电极MG与控制栅电极CG之间的栅极绝缘膜GIm发挥用于使存储器栅电极MG与控制栅电极CG之间绝缘，即电隔离的绝缘膜的功能。因此，也能够以相对于存储器栅电极MG与半导体衬底SB之间的绝缘膜分开或者不同的绝缘膜作为存储器栅电极MG与控制栅电极CG之间的绝缘膜。
绝缘膜ON中的氮化硅膜NT是用于积累电荷的绝缘膜，并作为电荷积累部发挥功能。即，氮化硅膜NT是形成于绝缘膜ON中的陷阱绝缘膜。因此，绝缘膜ON能够视作在其内部具有电荷积累部的绝缘膜。
位于氮化硅膜NT的上下方的氧化硅膜OX1和氧化硅膜OX2能够发挥封闭电荷的电荷阻挡层的功能。即，构成为以氧化硅膜OX1和氧化硅膜夹着氮化硅膜NT的结构，由此防止在氮化硅膜NT中积累的电荷的泄漏。
控制栅电极CG由硅膜PS1构成。硅膜PS1由硅构成，例如由n型多晶硅膜等构成，该n型多晶硅膜是导入了n型杂质的多晶硅膜。具体地，控制栅电极CG由被图案化的硅膜PS1构成。在构成控制栅电极CG的硅膜PS1的上表面，形成有硅化物层S2。硅化物层S2也与控制栅电极CG同样，在垂直于图1纸面的方向上延伸。
存储器栅电极MG由硅膜PS2构成。硅膜PS2由硅构成，例如由p型多晶硅膜等构成，该p型多晶硅膜是导入了p型杂质的多晶硅膜。存储器栅电极MG在与该存储器栅电极MG相邻的控制栅电极CG的一个侧壁上隔着栅极绝缘膜GIm而形成为侧壁间隔件状。在构成存储器栅电极MG的硅膜PS2的上表面形成有硅化物层S2。硅化物层S2也与存储器栅电极MG同样，在垂直于图1纸面的方向上延伸。
在图1中分别表示控制栅电极CG和硅化物层S2，然而，有时也将硅化物层S2包含在内一起称为控制栅电极。存储器栅电极MG与硅化物层S2也同样。
形成于控制栅电极CG及存储器栅电极MG的上表面的硅化物层S2是含有铂金(Pt)作为添加剂的镍(Ni)与硅(Si)的合金层。铂金的含量(含有率)优选为不足5％(包含0％)。详细情况后述，通过降低硅化物层S2中的铂金的含量，能够防止控制栅电极CG及存储器栅电极MG的薄层电阻的增加。
扩展区域EX及扩散区域DF是发挥源极区域或者漏极区域的功能的半导体区域。扩展区域EX及扩散区域DF分别由导入了n型杂质的半导体区域构成，由这两者构成LDD(Lightly doped drain，轻掺杂漏极)结构。扩散区域DF的浓度比扩展区域EX高，与阱区域PW1的结合深度更深。一对扩展区域EX及扩散区域DF以夹着控制栅电极CG及存储器栅电极MG的方式配置于控制栅电极CG及存储器栅电极MG的两端。其中，在一个扩散区域DF与控制栅电极CG之间及另一个扩散区域DF与存储器栅电极MG之间，配置有扩展区域EX。
在扩散区域DF上方，即扩散区域DF的上表面(表面)形成有硅化物层S1。形成于扩散区域DF的上表面的硅化物层S1是含有铂金(Pt)作为添加剂的镍(Ni)与硅(Si)的合金层。铂金(Pt)的含量(含有率)设置为5％以上(更加优选为5％以上且10％以下)。通过含有5％以上的作为添加剂的铂金(Pt)，能够抑制硅化物层S1的异常生长并减小源极区域或者漏极区域的漏电流。另外，将铂金(Pt)的含量设置为10％以下，由此，在后述的制造方法中很容易除去含有铂金(Pt)的镍(Ni)膜的未反应部分。此外，有时也将扩展区域EX、扩散区域DF及硅化物层S1包含在内一起表示为源极区域或者漏极区域。
硅化物层S1及S2也可以取代含有添加剂的镍硅化物层，而是含有添加剂的硅化钴层，添加剂是铝(Al)或者碳(C)。
在控制栅电极CG的侧壁上方及存储器栅电极MG的侧壁上方，形成有由氧化硅膜、氮化硅膜或者它们的层叠膜等绝缘膜构成的侧壁间隔件SW。
以下，针对形成于外围电路区域1B的n沟道型的低耐压MISFET(Q1)的构成进行说明。
在外围电路区域1B中，半导体器件具有形成于半导体衬底SB的主面的有源区域和元件隔离区域ST。元件隔离区域ST的结构及功能与前述相同。有源区域由元件隔离区域ST规定即划分，通过元件隔离区域ST与外围电路区域1B内的其他有源区域电隔离，在有源区域形成有p型阱PW2，该p型阱PW2具有p型的导电型。存储器区域1A的p型阱PW1由未图示的n型阱包围，与p型阱PW2电隔离。即，能够向p型阱PW1施加与p型阱PW2不同的电位。
如图1所示，形成于外围电路区域1B的低耐压MISFET(Q1)形成于p型阱PW2内，栅电极G1、作为源极区域或者漏极区域的n型的扩展区域(n-型半导体区域、低浓度区域、杂质扩散区域)EX以及n型的扩散区域(n+型半导体区域、高浓度区域、杂质扩散区域)DF。进一步地，低耐压MISFET(Q1)具有形成于扩散区域DF的上表面的硅化物层(SD硅化物层)S1。硅化物层(SD硅化物层)S1具有与形成于存储单元MC的源极区域及漏极区域的硅化物层S1同样的组成。但是，在栅电极G1的上表面不具有硅化物层S2。进一步地，低耐压MISFET(Q1)具有形成于栅电极G1与半导体衬底SB(或者p型阱PW2)之间的栅极绝缘膜GIL。
栅极绝缘膜GIL由绝缘膜IF4和形成于绝缘膜IF4上方的绝缘膜HK的层叠构造构成。绝缘膜IF4例如是氧化硅膜，绝缘膜HK是介电常数(相对介电常数)比氧化硅和氮化硅中的任一者都高的绝缘材料膜，即所谓的high-k膜(高介电常数膜)。作为绝缘膜HK，能够使用氧化铪(HfO)膜、氧化锆(ZrO)膜、氧化铝(AlO)膜、氧化钽(TaO)膜或者氧化镧(LaO)膜等金属氧化物膜。例如，氧化铪(HfO)是含有铪(Hf)和氧(O)的膜，对其组成比并不特别限定。氧化锆(ZrO)膜、氧化铝(AlO)膜、氧化钽(TaO)膜或者氧化镧(LaO)膜也同样。
在栅极绝缘膜GIL上方隔着金属膜TN形成有栅电极G1。金属膜TN是用于调整低耐压MISFET(Q1)的阈值电压的膜。作为金属膜TN，能够使用例如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮化碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或者铝(Al)膜等。
栅电极G1由金属膜构成。金属膜是指显示金属导电性的导电膜，不仅是单质的金属膜(纯金属膜)或者合金膜，也包含显示金属导电性的金属化合物膜。作为优选的一例，能够选择钛铝(TiAl)膜作为金属膜TN，能够选择铝(Al)膜作为金属膜TN上的栅电极G1。
扩展区域EX及扩散区域DF是发挥源极区域或者漏极区域的功能的半导体区域。扩展区域EX及扩散区域DF分别由导入了n型杂质的半导体区域构成，由这两者构成LDD结构。扩散区域DF的浓度高于扩展区域EX，与阱区域PW2的结合深度也更深。一对扩展区域EX及扩散区域DF以隔着栅电极G1的方式配置于栅电极G1的两端。其中，在一个扩散区域DF与栅电极G1之间及另一个扩散区域DF与栅电极G1之间，配置有扩展区域EX。
在扩散区域DF上方，即扩散区域DF的上表面(表面)，形成有上述的硅化物层S1。另外，在栅电极G1的侧壁上，形成有由氧化硅膜、氮化硅膜或者它们的层叠膜等绝缘膜构成的侧壁间隔件SW。此外，有时也将扩展区域EX、扩散区域DF及硅化物层S1包含在内一起表示为源极区域或者漏极区域。
以下，针对形成于外围电路区域1C的n沟道型的高耐压MISFET(Q2)的构成进行说明。
在外围电路区域1C中，半导体器件具有形成于半导体衬底SB的主面的有源区域和元件隔离区域ST。元件隔离区域ST的结构及功能与上述相同。有源区域由元件隔离区域ST规定即划分，通过元件隔离区域ST与外围电路区域1C内的其他有源区域电隔离，在有源区域形成有p型阱PW3，该p型阱PW3具有p型的导电型。与上述相同，由于p型阱PW1被未图示的n型阱包围，所以与p型阱PW3也是电隔离的。即，能够向p型阱PW1施加与p型阱PW3不同的电位。
如图1所示，形成于外围电路区域1C的高耐压MISFET(Q2)是形成于p型阱PW3内的，并具有栅电极G2、作为源极区域或者漏极区域的n型的扩展区域(n-型半导体区域、低浓度区域、杂质扩散区域)EX以及n型的扩散区域(n+型半导体区域、高浓度区域、杂质扩散区域)DF。进一步地，高耐压MISFET(Q2)具有形成于扩散区域DF的上表面的硅化物层(SD硅化物层)S1，在栅电极G2的上表面具有硅化物层(栅极硅化物层)S2。硅化物层S1及S2与上述的硅化物层S1及S2同样。
进一步地，高耐压MISFET(Q2)具有形成于栅电极G2与半导体衬底SB(或者p型阱PW3)之间的栅极绝缘膜GIH。
优选地，将高耐压MISFET(Q2)的栅电极G2的栅极长度设置为比低耐压MISFET(Q1)的栅电极G1的栅极长度更大(长)，由此能够提高源极区域与漏极区域间的耐压性。此外，栅极长度是指连结源极区域与漏极区域的方向的栅电极的长度。即，图1的纸面中横向上的栅电极的长度。
栅极绝缘膜GIH由绝缘膜IF1构成。绝缘膜IF1由氧化硅膜、氮化硅膜或者氮氧化硅膜构成，优选地，只要厚度比栅极绝缘膜GIt厚即可。另外，优选地，绝缘膜IF1的等效氧化膜膜厚比低耐压MISFET(Q1)的栅极绝缘膜GIL更厚，并优选至少比绝缘膜IF4的膜厚更厚。
在栅极绝缘膜GIH上方配置有栅电极G2，栅电极G2由上述的硅膜PS1构成。另外，在栅电极G2的上表面形成有上述的硅化物层S2。
高耐压MISFET(Q2)的源极区域及漏极区域与低耐压MISFET(Q1)同样，作为由扩展区域EX及扩散区域DF构成的LDD结构。其中，优选地，只要高耐压MISFET(Q2)的扩展区域EX的杂质浓度低于低耐压MISFET(Q1)的扩展区域EX的杂质浓度即可。
形成于高耐压MISFET(Q2)的扩散区域DF的上表面的硅化物层S1与形成于低耐压MISFET(Q1)及存储单元MC的扩散区域DF的上表面的硅化物层S1同样。另外，形成于高耐压MISFET(Q2)栅电极G2的上表面的硅化物层S2与形成于存储单元MC的控制栅电极CG及存储器栅电极MG的上表面的硅化物层S2同样。
另外，在本实施方式中，由于将高耐压MISFET(Q2)的沟道方向(即，从源极区域向漏极区域的方向)设置晶向指数为＜110＞或者＜100＞的方向，所以容易产生形成于扩散区域DF的上表面的硅化物层S1向沟道方向伸展的晶须缺陷，但通过在硅化物层S1中含有铂金(Pt)，能够防止这种晶须缺陷。
另外，在栅电极G2的侧壁上形成有由氧化硅膜、氮化硅膜或者它们的层叠膜等绝缘膜构成的侧壁间隔件SW。此外，有时也将扩展区域EX、扩散区域DF及硅化物层S1包含在内一起表示为源极区域或者漏极区域。
接着，对在形成于存储单元区域1A的存储单元MC上方，在形成于外围电路区域1B的低耐压MISFET(Q1)上方、及形成于外围电路区域1C的高耐压MISFET(Q2)上方的结构具体进行说明。
在半导体衬底SB上方，以埋入至存储单元MC的控制栅电极CG与存储器栅电极MG、低耐压MISFET(Q1)的栅电极G1及高耐压MISFET(Q2)的栅电极G2之间的方式，形成有绝缘膜IF7及层间绝缘膜IL1的层叠膜。以半导体衬底SB的主面为基准，在绝缘膜IF7及层间绝缘膜IL1的层叠膜的上表面，控制栅电极CG与存储器栅电极MG、栅电极G1及G2的上表面呈大致相等的高度。绝缘膜IF7由例如氮化硅膜构成，层间绝缘膜IL1由例如氧化硅膜构成。
在层间绝缘膜IL1上方，形成有由例如氧化硅膜构成的层间绝缘膜IL2。在外围电路区域1B中，在层间绝缘膜IL1与层间绝缘膜IL2之间隔着由氧化硅膜构成的绝缘膜IF9。
在存储单元区域1A和外围电路区域1B及1C中，在绝缘膜IF7、层间绝缘膜IL1及层间绝缘膜IL2，形成有例如露出扩散区域DF的表面上方的硅化物层S1的一部分的接触孔，在接触孔内形成有导电性的接触插头CP。接触插头CP由主导体和屏蔽导体膜(例如钛膜、氮化钛膜或者它们的层叠膜)构成，该主导体由钨(W)等构成，屏蔽导体膜夹在主导体与硅化物层S1之间。另外，在外围电路区域1B中，接触孔也贯穿绝缘膜IF9。
在各接触插头CP上方配置有第一层的布线层M1，布线层M1经由接触插头CP与硅化物层S1连接。即，布线层M1与扩散区域DF电连接。布线层M1由例如以铝(Al)或者铜(Cu)作为主导体的导体膜构成。
<关于本实施方式的半导体器件的特征和效果>
在本实施方式中，关键在于使形成于扩散区域DF的上表面的硅化物层S1中含有的添加剂的浓度(含量)高于形成于控制栅电极CG、存储器栅电极MG及栅电极G2的上表面的硅化物层S2中含有的添加剂的浓度(含量)。提高硅化物层S1中含有的添加剂的浓度，由此能够防止形成于扩散区域DF的上表面的硅化物层S1的异常生长，能够减小源极区域或者漏极区域与阱区域PW1、PW2及PW3之间的漏电流。即，有效降低半导体器件的功耗。
假设，在硅化物层S2中含有与硅化物层S1相等浓度的添加剂的情况下，硅化物层S2的薄层电阻上升，由此含有硅化物层S2的栅电极的电阻上升，妨碍高速动作。由于添加剂的浓度高的硅化物层的晶粒变得很微小，所以流过硅化物层的电流(电子)的晶界散射的概率变高。进一步地，含有添加剂导致电子的散射的概率变高。认为是这些主要原因导致硅化物层的薄层电阻上升。即，在本实施方式中，由于硅化物层S2中含有的添加剂浓度低于硅化物层S1中含有的添加剂浓度，所以能够使硅化物层S2的晶粒直径大于硅化物层S1的晶粒直径。通过这样，具有能够降低硅化物层S2的薄层电阻的特征。即，通过降低MISFET的栅电极的电阻，来使MISFET有效地高速动作。
根据本实施方式，则使硅化物层S2的添加剂的浓度减小到低于硅化物层S1的添加剂的浓度，由此能够减小硅化物层S2的薄层电阻。特别是，由于存储单元MC的控制栅电极CG或者存储器栅电极MG被多个存储单元MC用作共用的布线，所以其栅极宽度方向的长度比形成于外围电路区域1B的低耐压MISFET(Q1)的更长。因此，能够减小控制栅电极CG或者存储器栅电极MG的上表面的硅化物层S2的电阻，对非易失性存储器的高速动作来讲是有效的。
此处，硅化物层S1和S2中含有的添加剂的浓度是例如硅化物层S1和S2的表面的每单位面积的浓度。而且，第一金属(例如Ni)与第二金属(例如Pt)的含有率的相对比较能够通过例如能量分散型X射线光谱法(EDX：Energy Dispersive X-ray Spectroscopy)来实施，该第二金属是含有硅的硅化物层S1和S2中含有的添加剂。例如，能够检测向硅化物层S1及S2的表面(上表面)照射电子束而产生的特征X射线，通过能量光谱来实施硅化物层S1及S2的元素分析、组成分析。
在本实施方式中，构成存储单元MC的控制栅电极CG和存储器栅电极MG由形成于多晶硅膜和多晶硅膜的表面(上表面)的硅化物层S2构成，控制栅电极CG与存储器栅电极MG被栅极绝缘膜GIm隔离。通过如这样的结构，能够使控制栅电极CG与存储器栅电极MG不会短路，减小控制栅电极CG和存储器栅电极MG的布线电阻。例如，若将专利文献2的全硅化物栅极的技术应用于控制栅电极CG及存储器栅电极MG，则存在在使控制栅电极CG及存储器栅电极MG形成硅化物的工序中，控制栅电极CG与存储器栅电极MG之间短路的问题。即，专利文献2的全硅化物栅极的技术难以应用于本实施方式的分栅型单元的非易失性存储器。
<关于半导体器件的制造方法>
参照图2～图20，说明本实施方式的半导体器件的制造方法。
图2～图20是本实施方式的半导体器件的制造工序中的剖视图。图2～图20的剖视图与图1的剖视图对应。在各图的左侧示出存储单元区域1A，在中央示出外围电路区域1B，在右侧示出外围电路区域1C。并示出分别在存储单元区域1A形成非易失性存储器的存储单元MC，在外围电路区域1B及1C形成低耐压MISFET(Q1)和高耐压MISFET(Q2)的样子。
在制造半导体器件的工序中，首先，如图2所示，准备由p型的单晶硅(Si)等构成的半导体衬底(半导体晶圆)SB。然后，在半导体衬底SB的主面形成用于规定有源区域的多个元件隔离区域ST。
元件隔离区域ST由氧化硅等绝缘体构成，能够通过例如STI法或者LOCOS法等形成。此处，针对通过STI法形成元件隔离区域进行说明。
即，在半导体衬底SB上依次层叠了氧化硅膜及氮化硅膜之后，使用光刻技术及干法蚀刻法蚀刻氮化硅膜及氧化硅膜，来形成选择性地覆盖有源区域的图案化的氮化硅膜及氧化硅膜。进一步地，在从图案化的氮化硅膜及氧化硅膜露出的半导体衬底SB的上表面形成槽。形成多个该槽。
接着，在这些槽内埋入由例如氧化硅构成的绝缘膜之后，通过研磨工序等，除去氮化硅膜上的各绝缘膜，由此形成多个元件隔离区域ST。元件隔离区域ST以包围有源区域的方式形成，并分别形成于存储单元区域1A、外围电路区域1B及外围电路区域1C之间。通过这样，得到图2所示的结构。
接着，在存储单元区域1A、外围电路区域1B及外围电路区域1C的半导体衬底SB的主面形成p型阱PW1、PW2及PW3。p型阱PW1、PW2及PW3能够通过将例如硼(B)等的p型杂质以离子注入的方式注入半导体衬底SB来形成。此外，在存储单元MC、高耐压MISFET(Q2)或者低耐压MISFET(Q1)等各自的形成区域形成的p型阱PW1、PW2及PW3能够通过相同的离子注入工序形成，也能够为了使各元件的特性的最优化，而在各自的区域通过不同的离子注入工序来形成。优选地，例如，外围电路区域1C的p型阱PW3的浓度高于外围电路区域1B的p型阱PW2的浓度。
接着，如图2所示，在半导体衬底SB的主面形成栅极绝缘膜用的绝缘膜IF1。即，在存储单元区域1A还有外围电路区域1B和1C的半导体衬底SB的上表面(表面)上形成绝缘膜IF1。作为绝缘膜IF1，能够使用例如氧化硅膜。存储单元区域1A还有外围电路区域1B和1C各自的绝缘膜IF1通过各自的工序形成，由此也可以以彼此不同的膜厚而形成。优选地，使外围电路区域1C的绝缘膜IF1比存储单元区域1A的绝缘膜IF1更厚。
然后，以覆盖绝缘膜IF1的上表面的方式，使用例如CVD(Chemical VaporDeposition，化学气相沉积)法，在半导体衬底SB上方形成由多晶硅膜构成的硅膜PS1。另外，硅膜PS1能够在成膜时导入杂质或者在成膜后以离子注入的方式注入杂质等，由此成为低电阻的半导体膜(掺杂多晶硅膜)。作为导入硅膜PS1的n型杂质，能够优选使用例如磷(P)。
然后，在硅膜PS1上方，使用例如CVD法来形成绝缘膜IF2。绝缘膜IF2是由例如氮化硅(SiN)构成的覆盖绝缘膜。绝缘膜IF2的膜厚能够设置为例如20～50nm左右。
以下，如图3所示，通过光刻技术及蚀刻技术使由存储单元区域1A的绝缘膜IF2、硅膜PS1及绝缘膜IF1构成的层叠膜图案化。通过这样，在存储单元区域1A形成由绝缘膜IF1构成栅极绝缘膜GIt、由硅膜PS1构成的控制栅电极CG及由绝缘膜IF2构成的覆盖绝缘膜的层叠体。控制栅电极CG在俯视时，在栅极宽度方向上延伸的图案。栅极宽度方向是指图3的纸面向内的方向。
在上述的图案化工序中，在外围电路区域1B与1C之间，也使用光刻技术及蚀刻技术来加工由绝缘膜IF2、硅膜PS1及绝缘膜IF1构成的层叠膜。即，在外围电路区域1B与1C之间，由绝缘膜IF2、硅膜PS1及绝缘膜IF1构成的层叠体彼此隔离，由存储单元区域1A的绝缘膜IF2、硅膜PS1及绝缘膜IF1构成的层叠体也隔离。但是，绝缘膜IF1不必须彼此隔离。
接着，如图3所示，使用与上述的层叠膜的图案化不同的光刻技术及湿法蚀刻法，来选择性地除去外围电路区域1B的绝缘膜IF2。通过这样，外围电路区域1B的硅膜PS1的上表面露出。此时，存储单元区域1A及外围电路区域1C的绝缘膜IF2未被除去而残留。即，上述湿法蚀刻工序是使用如下的未图示的抗蚀膜作为掩膜来实施的，该抗蚀膜具有覆盖存储单元区域1A及外围电路区域1C而露出外围电路区域1B的图案，在上述湿法蚀刻工序之后除去未图示的抗蚀膜。
然后，如图4所示，在半导体衬底SB的主面上方，形成上述的栅极绝缘膜GIm用的绝缘膜ON。绝缘膜ON覆盖存储单元区域1A的半导体衬底SB的上表面，以及栅极绝缘膜GIt、控制栅电极CG及由绝缘膜IF2构成的层叠体的侧壁及上表面。进一步地，覆盖包含外围电路区域1B的绝缘膜IF1及硅膜PS1的层叠体的侧壁及上表面，覆盖包含外围电路区域1C的绝缘膜IF1、硅膜PS1及绝缘膜IF2的层叠体的侧壁及上表面。
绝缘膜ON是在内部具有电荷积累部的绝缘膜。具体地，绝缘膜ON由形成于半导体衬底SB上方的氧化硅膜OX1、形成于氧化硅膜OX1上方的氮化硅膜NT、形成于氮化硅膜NT上方的氧化硅膜OX2的层叠膜构成。
氧化硅膜OX1、OX2能够通过例如氧化处理(热氧化处理)或者CVD法或者其组合来形成。特别地，氧化硅膜OX2的形成也能够使用ISSG(In-Situ Steam Generation，用现场水汽生成)氧化。氮化硅膜NT能够通过例如CVD法来形成。
在本实施方式中，作为构成存储单元并具有陷阱能级的绝缘膜(电荷积累层)，形成有氮化硅膜NT。用作电荷积累层的膜在可靠性方面等，优选氮化硅膜，然而并不限定于氮化硅膜，也能够使用例如氧化铝膜(矾土)、氧化铪膜或者氧化钽膜等，具有比氮化硅膜高的介电常数的高介电常数膜(高介电常数绝缘膜)来作为电荷积累层或者电荷积累部。
氧化硅膜OX1的厚度能够设置为例如2～10nm左右，氮化硅膜NT的厚度能够设置为例如5～15nm左右，氧化硅膜OX2的厚度能够设置为例如2～10nm左右。
接着，以覆盖绝缘膜ON的表面的方式，使用例如CVD法在半导体衬底SB的主面上方形成多晶的硅膜PS2。通过这样，在存储单元区域1A中，绝缘膜ON的上表面被硅膜PS2覆盖。即，在控制栅电极CG的侧壁隔着绝缘膜ON形成硅膜PS2。
硅膜PS2的膜厚例如是40nm。在成膜时将硅膜PS2形成为非晶硅膜之后，通过其后的热处理，也能够变为由多晶硅膜构成的硅膜PS2。硅膜PS2是以比较高的浓度导入见了例如p型杂质(例如硼(B))的膜。硅膜PS2是用于形成存储器栅电极MG的膜。
此处所说的膜厚是指，在垂直于半导体衬底SB的主面的方向上的该膜的厚度。
此外，在图4中示出由氧化硅膜OX1、氮化硅膜NT及氮化硅膜NT这3层的层叠构造构成的绝缘膜ON，然而，在以下的说明中用到的剖视图中，为了便于理解附图，省略绝缘膜ON的层叠构造的图示。即，虽然绝缘膜ON具有层叠构造，但在以下的说明中用到的附图中，将绝缘膜ON图示为一个膜GIm。
接着，通过各向异性蚀刻技术，对硅膜PS2进行回蚀刻(Etch Back)(各向异性干法蚀刻)，由此选择性地使绝缘膜ON的上表面露出。在该回蚀刻工序中，对硅膜PS2进行各向异性蚀刻(回蚀刻)，由此使硅膜PS2隔着绝缘膜ON在栅极绝缘膜GIt、控制栅电极CG及由绝缘膜IF2构成的层叠体的两个侧壁上，残留成侧壁状。
通过这样，在存储单元区域1A中，在上述层叠体的侧壁中的一个侧壁，形成由隔着绝缘膜ON残留为侧壁状的硅膜PS2构成的存储器栅电极MG。另外，通过上述回蚀刻，外围电路区域1B和1C的绝缘膜ON的上表面露出。
接着，使用光刻技术，在半导体衬底SB上方形成抗蚀膜(未图示的)，该抗蚀膜覆盖与控制栅电极CG的一个侧壁相邻的存储器栅电极MG，且露出与控制栅电极CG的另一个侧壁相邻的硅膜PS2。然后，以该抗蚀膜作为蚀刻掩膜进行蚀刻，除去隔着控制栅电极CG而形成于存储器栅电极MG的相反侧的硅膜PS2。然后，除去该抗蚀膜。在该蚀刻工序中，由于存储器栅电极MG被抗蚀膜覆盖，所以未被蚀刻而残留。
接着，对未被绝缘膜ON中的存储器栅电极MG覆盖而露出的部分进行蚀刻(例如湿法蚀刻)来除去该部分。此时，在存储单元区域1A中，存储器栅电极MG的正下方的绝缘膜ON未被除去而残留。同样地，位于包含栅极绝缘膜GIt、控制栅电极CG及绝缘膜IF2的层叠体与存储器栅电极MG之间的绝缘膜ON未被除去而残留。由于其他区域的绝缘膜ON被除去，所以存储单元区域1A的半导体衬底SB的上表面和绝缘膜IF2的上表面露出，进一步地，外围电路区域1B的硅膜PS1的上表面和外围电路区域1C的绝缘膜IF2的上表面露出。另外，控制栅电极CG的侧壁且为不与存储器栅电极MG相邻的那个侧壁露出。
如此，如图5所示，以与控制栅电极CG相邻的方式，在半导体衬底SB上方，形成由在内部具有电荷积累部的绝缘膜ON构成的栅极绝缘膜GIm和栅极绝缘膜GIm上方的存储器栅电极MG。
接着，在半导体衬底SB的主面上方，使用例如CVD法形成绝缘膜IF3。绝缘膜IF3由例如氮化硅膜。通过这样，外围电路区域1B的硅膜PS1还有外围电路区域1C的硅膜PS1和绝缘膜IF2被绝缘膜IF3覆盖。另外，由存储单元区域1A的栅极绝缘膜GIt、控制栅电极CG及绝缘膜IF2构成的层叠体，与该层叠体的侧壁相邻的栅极绝缘膜GIm及存储器栅电极MG，存储单元区域1A的半导体衬底SB的主面被绝缘膜IF3覆盖。此外，也可以用氧化硅膜和氧化硅膜上的氮化硅膜的层叠膜作为绝缘膜IF3。
接着，如图6所示，使用光刻技术，露出外围电路区域1C，形成覆盖存储单元区域1A及外围电路区域1C的绝缘膜IF3的抗蚀膜PR1。此外，在外围电路区域1B中，分别与硅膜PS1的上表面及侧壁相接的绝缘膜IF3从抗蚀膜PR1露出。
以下，通过湿法蚀刻法除去从抗蚀膜PR1露出的绝缘膜IF3，然后，除去抗蚀膜PR1。通过这样，外围电路区域1B的硅膜PS1露出。
然后，如图7所示，以绝缘膜IF3作为掩膜，通过例如湿法蚀刻法除去外围电路区域1B的硅膜PS1及绝缘膜IF1，露出半导体衬底SB的主面。此时，由存储单元区域1A的栅极绝缘膜GIt、控制栅电极CG及绝缘膜IF2构成的层叠体，和与该层叠体的侧壁相邻的栅极绝缘膜GIm及存储器栅电极MG由于被绝缘膜IF3覆盖所以未被除去。另外，外围电路区域1C的绝缘膜IF2、硅膜PS1及绝缘膜IF1也由于被绝缘膜IF3覆盖所以未被除去。
以下，如图8所示，在半导体衬底SB的主面上方，依次形成绝缘膜IF4、HK、金属膜TN、硅膜PS3及绝缘膜IF5。其中，绝缘膜IF4由例如氧化硅膜构成，由于使用热氧化法等氧化法而形成，所以仅形成于外围电路区域1B的半导体衬底SB的主面上方。通过这样，由存储单元区域1A的栅极绝缘膜GIt、控制栅电极CG及绝缘膜IF2构成的层叠体，以及与该层叠体的侧壁相邻的栅极绝缘膜GIm及存储器栅电极MG被绝缘膜IF3、HK、金属膜TN、硅膜PS3及绝缘膜IF5覆盖。由外围电路区域1C的绝缘膜IF1、硅膜PS1及绝缘膜IF2构成的层叠体也被绝缘膜IF3、HK、金属膜TN、硅膜PS3及绝缘膜IF5覆盖。
绝缘膜HK是栅极绝缘膜用的绝缘膜。具体地，绝缘膜IF4和绝缘膜HK是构成后来形成于外围电路区域1B的MISFET(Q1)的栅极绝缘膜的膜。绝缘膜HK是介电常数(相对介电常数)比氧化硅及氮化硅中的任一者都更高的绝缘材料膜，即所谓的high-k膜(高介电常数膜)。
作为绝缘膜HK，能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜等金属氧化物膜，另外，这些金属氧化物膜也能够还含有氮(N)和硅(Si)中的一者或者两者。绝缘膜HK能够通过例如ALD(Atomic layer Deposition：原子层沉积)法等形成。绝缘膜HK的膜厚例如是1.5nm。在使用了栅极绝缘膜作为高介电常数膜(此处绝缘膜HK)的情况下，与使用了氧化硅膜的情况相比，由于能够增加栅极绝缘膜的物理上的膜厚，所以得到能够减小漏电流这样的优点。
金属膜TN由例如氮化钛膜构成，能够通过例如溅射法来形成。硅膜PS3由多晶硅膜构成，能够通过例如CVD法形成。硅膜PS3的膜厚例如是40nm。在成膜时，将硅膜PS3形成为非晶硅膜之后，通过其后的热处理，能够将由非晶硅膜构成的硅膜PS3也变成由多晶硅膜构成的硅膜PS3。硅膜PS3是用于形成后述的虚设栅电极DG的膜。绝缘膜IF5是由例如氮化硅构成的覆盖绝缘膜，能够通过例如CVD法形成。
以下，如图9所示，选择性地在外围电路区域1B保留绝缘膜IF4、HK、金属膜TN、硅膜PS3及绝缘膜IF5，从存储单元区域1A及外围电路区域1C通过例如湿法蚀刻法除去绝缘膜IF3、HK、金属膜TN、硅膜PS3及绝缘膜IF5。在进行该湿法蚀刻法时，事先用氧化硅膜等绝缘膜选择性地覆盖由外围电路区域1B的绝缘膜IF4、HK、金属膜TN、硅膜PS3及绝缘膜IF5构成的层叠构造的上表面，使用该绝缘膜作为掩膜来实施上述湿法蚀刻。
以下，如图10所示，使用光刻技术及蚀刻技术，使外围电路区域1B的绝缘膜IF5、硅膜PS3、金属膜TN、绝缘膜HK及IF4图案化，进一步地，使外围电路区域1C的绝缘膜IF2、硅膜PS1及绝缘膜IF1图案化。通过这样，在外围电路区域1B形成构成MISFET(Q1)的虚设栅电极DG和栅极绝缘膜GIL，该虚设栅电极DG由硅膜PS3构成，该栅极绝缘膜GIL由金属膜TN、绝缘膜HK及IF4构成。同时，在外围电路区域1C形成构成MISFET(Q2)的栅电极G2及栅极绝缘膜GIH。
此处，在用抗蚀膜覆盖存储单元区域1A的状态下，首先使用光刻技术及蚀刻法使外围电路区域1B的绝缘膜IF5及外围电路区域1C的绝缘膜IF2图案化。然后，在外围电路区域1B中，以图案化的绝缘膜IF5作为硬掩膜进行蚀刻，由此使硅膜PS3、金属膜TN、绝缘膜HK还有IF4及IF1图案化，由此形成虚设栅电极DG、金属膜TN以及由绝缘膜HK和IF4构成的栅极绝缘膜GIL。另外，在外围电路区域1C中，以图案化的绝缘膜IF2作为硬掩膜进行蚀刻，由此使硅膜PS1和绝缘膜IF1图案化，由此形成栅电极G2及栅极绝缘膜GIH。
以下，如图11所示，使用离子注入法等形成多个扩展区域(n-型半导体区域、杂质扩散区域)EX。即，在有源区域，向半导体衬底SB的表面导入例如砷(As)或者磷(P)等n型杂质，然而并不向控制栅电极CG、存储器栅电极MG、虚设栅电极DG及栅电极G2的下部导入杂质。即，扩展区域EX在有源区域中形成于控制栅电极CG及存储器栅电极MG的两侧、虚设栅电极DG的两侧及栅电极G2的两侧。也可以在形成扩展区域EX之前，以分别覆盖控制栅电极CG、存储器栅电极MG、虚设栅电极DG及栅电极G2的侧壁的方式，通过例如氮化硅膜、氧化硅膜或者它们的层叠膜等形成偏移分隔件。
存储单元区域1A、外围电路区域1B及1C各自的扩展区域EX能够通过相同的离子注入工序形成，然而也能够通过不同的离子注入工序形成。此外，虽然省略图示，然而也可以在扩展区域EX的形成工序之前或者之后，在例如外围电路区域1B的半导体衬底SB的主面，以绝缘膜IF5、虚设栅电极DG作为掩膜来注入p型杂质(例如硼(B))，由此形成晕圈(halo)区域。晕圈区域的位置比扩展区域EX更偏虚设栅电极DG的中心侧。即，形成于接近形成于外围电路区域1B的低耐压MISFET(Q1)的沟道区域的位置。形成晕圈区域，由此能够改善该MISFET的短沟道特性。以同样的方式，也可以在接近高耐压MISFET(Q2)的沟道区域的位置形成晕圈区域。
接着，形成侧壁SW，该侧壁SW由覆盖上述结构体的两侧的侧壁的绝缘膜构成，上述结构体包含存储单元区域1A的控制栅电极CG及存储器栅电极MG。另外，通过同一工序，在外围电路区域1B中形成侧壁SW，该侧壁SW覆盖栅由极绝缘膜GIL、金属膜TN、虚设栅电极DG及绝缘膜IF5构成的层叠体的两侧的侧壁。另外，通过同一工序，在外围电路区域1C中形成侧壁SW，该侧壁SW覆盖由栅极绝缘膜GIH、栅电极G2及绝缘膜IF2构成的层叠体的两侧的侧壁。
就侧壁SW而言，在使用CVD法等在半导体衬底SB上方依次形成例如氧化硅膜及氮化硅膜之后，通过各向异性蚀刻除去一部分该氧化硅膜及该氮化硅膜，露出半导体衬底SB的上表面及绝缘膜IF2、IF5的上表面。通过这种方式，能够在控制栅电极CG、存储器栅电极MG、虚设栅电极DG及栅电极G2的侧壁上，选择性地形成侧壁SW。虽然认为侧壁SW是由层叠膜形成的，然而在图中并未示出构成该层叠膜的膜之间的界面。侧壁SW也可以由例如氧化硅膜或者氮化硅膜等单层膜形成。
接着，使用离子注入法等，在存储单元区域1A、外围电路区域1B及1C形成扩散区域(n+型半导体区域、杂质扩散区域)DF。即，在有源区域，向半导体衬底SB的表面导入例如砷(As)或者磷(P)等n型杂质，但并不向控制栅电极CG、存储器栅电极MG、虚设栅电极DG、栅电极G2及侧壁SW的下部导入杂质。即，扩散区域DF在有源区域中形成于控制栅电极CG及存储器栅电极MG的两侧、虚设栅电极DG的两侧及栅电极G2的两侧，形成于侧壁SW的外侧。扩散区域DF的杂质浓度高于扩展区域EX，且结合深度更深。
通过这样，形成具有LDD结构的源极区域及漏极区域，该LDD结构由扩展区域EX和杂质浓度高于扩展区域EX的扩散区域DF构成。
在存储单元区域1A中，扩展区域EX及扩散区域DF构成存储单元MC的源极区域及漏极区域，该扩展区域EX及扩散区域DF以隔着控制栅电极CG及存储器栅电极MG的方式形成于半导体衬底SB的上表面。另外，在外围电路区域1B中，扩展区域EX及扩散区域DF构成低耐压MISFET(Q1)的源极区域及漏极区域，该扩展区域EX及扩散区域DF以夹着虚设栅电极DG的方式形成于半导体衬底SB的上表面。在外围电路区域1C中，扩展区域EX及扩散区域DF构成高耐压MISFET(Q2)的源极区域及漏极区域，该扩展区域EX及扩散区域DF以夹着栅电极G2的方式形成于半导体衬底SB的上表面。存储单元区域1A与外围电路区域1B及1C各自的扩散区域DF能够通过相同的离子注入工序形成，但也能够通过不同的离子注入工序形成。
接着，进行活化退火，该活化退火是用于将被导入源极及漏极用的半导体区域(扩展区域EX及扩散区域DF)等的杂质活化的热处理。
以下，使用图12及图13进行说明，通过进行所谓的自对准硅化物(Salicide：Self-Aligned Silicide)工艺来形成硅化物层。具体地，能够以如下方式来形成硅化物层。
即，如图12所示，作为前处理，对半导体衬底SB的主面进行化学干法蚀刻，由此除去半导体衬底SB上多余的氧化硅膜等，使半导体的表面露出。接着，在包含扩散区域DF的上表面上方及存储器栅电极MG的上表面上方在内的半导体衬底SB的主面上方，形成(沉积)金属膜MF1，该金属膜MF1是硅化物层形成用的。金属膜MF1的膜厚例如是20～25nm。
金属膜MF1能够使用溅射法形成，该溅射法使用了例如在镍(Ni)之中添加有铂金(Pt)的合金靶。作为合金靶的添加剂的铂金(Pt)的含量(浓度)设置为5％以上(更加优选为5％以上且10％以下)。添加剂也可以是铝(Al)或者碳(C)等，但在该情况下的含量(浓度)也设置为5％以上(更加优选为5％以上且10％以下)。其中，由于铂金的耐热性比铝或者碳等更高，所以能够优选用于该合金膜。使用上述合金靶通过溅射法形成的金属膜MF1是含有铂金(Pt)的镍(Ni)膜，铂金(Pt)的含量是5％以上。此处，将作为主材料的镍称为第一金属，将作为添加剂的铂金(Pt)称为第二金属。
接着，对半导体衬底SB实施第一次热处理，由此使扩散区域DF及存储器栅电极MG的各表层部分与金属膜MF1发生反应。该第一次热处理是用于使金属膜MF1与扩散区域DF及存储器栅电极的硅发生反应的热处理，通过该第一次热处理，在扩散区域DF及存储器栅电极MG各自的上部形成由NiSi微结晶和Ni2Si主导的硅化物层。在该阶段，该硅化物层与图1所示的硅化物层S1不同，是电阻比较高的硅化物层。另外，由于作为添加剂的铂金(Pt)的含量是微量的，所以不会形成铂金硅化物，硅化物层及后述的硅化物层S1的结晶是由如NiSi、Ni2Si这样不含Pt的形式来表示的。以下，在上述第一次热处理之后，在通过湿法蚀刻等除去未与硅反应的金属膜MF1之后，对半导体衬底SB实施第二次热处理。该第二次热处理促进电阻较高的硅化物层的结晶生长，是为了形成由电阻较低的NiSi主导的硅化物层S1而实施的。第二次热处理的温度比第一次热处理的温度更高。通过这种方式，形成由NiSi构成的硅化物层S1。
上述两次热处理使用的是例如通过碳加热器来加热半导体衬底SB的热处理装置。第一次热处理是通过以例如260℃进行加热30～60秒来形成电阻较高的硅化物层。然后，如上所述，在通过湿法蚀刻等除去了未反应的金属膜MF1之后，还通过以600℃进行加热10～30秒实施第二次热处理，来生长低电阻的硅化物层S1。此处，如此分两次进行热处理，由此能够防止硅化物层S1异常生长而延伸到半导体衬底SB内。另外，在硅化物层S1的形成过程中，使用含有铂金(Pt)的镍(Ni)金属，由此能够抑制硅化物层S1的异常生长，能够减小扩散区域DF(换言之，源极区域或者漏极区域)的漏电流。
此处，第二次热处理在例如450℃以上且600℃以下进行。在本实施方式中，如上所述，以600℃进行第二次热处理。此外，第二次热处理也可以使用激光、微波或者闪光灯来进行。
如此，由于第二次热处理在非常高的温度下进行，所以通过热处理形成的硅化物层S1具有比较大的拉伸应力。该拉伸应力被施加至存储单元MC、低耐压MISFET(Q1)及高耐压MISFET(Q2)的沟道，由此电子或者空穴的迁移率提高，存储单元MC、低耐压MISFET(Q1)及高耐压MISFET(Q2)能够高速动作。
此外，由于控制栅电极CG及栅电极G2的上表面被绝缘膜IF2覆盖，虚设栅电极DG的上表面被绝缘膜IF5覆盖，所以在控制栅电极CG、栅电极G2及虚设栅电极DG的上部未形成硅化物层S1。由于侧壁状的存储器栅电极MG的上部露出，所以在该露出部形成硅化物层S1。其中，该硅化物层S1通过在后面的工序中进行的CMP(Chemical Mechanical Polishing，化学机械研磨)法的研磨工序而被完全除去。
以下，如图14所示，在半导体衬底SB的主面上方，以覆盖控制栅电极CG、存储器栅电极MG、虚设栅电极DG、栅电极G2及侧壁SW的方式依次形成绝缘膜(衬垫绝缘膜)IF7及层间绝缘膜IL1。绝缘膜IF7由例如氮化硅膜构成，并能够通过例如CVD法形成。绝缘膜IF7在后面的工序中形成接触孔时能够用作蚀刻阻挡膜。层间绝缘膜IL1由例如氧化硅膜的单质膜构成，并能够使用例如CVD法等形成。此处，以比例如控制栅电极CG的膜厚更厚的膜厚来形成层间绝缘膜IL1。
以下，如图15所示，使用CMP法等对层间绝缘膜IL1的上表面进行研磨。通过这样，使控制栅电极CG、存储器栅电极MG、虚设栅电极DG及栅电极G2各自的上表面露出。即，在该研磨工序中，对层间绝缘膜IL1及绝缘膜IF7进行研磨，直到控制栅电极CG、存储器栅电极MG、虚设栅电极DG及栅电极G2各自的上表面露出。通过这样，除去绝缘膜IF2、IF5，也将侧壁SW及栅极绝缘膜GIm各自的上部除去一部分。另外，存储器栅电极MG上方的硅化物层S1通过该工序，与存储器栅电极MG的上部的一部分一起被除去。此时，由于位于控制栅电极CG与存储器栅电极MG之间的栅极绝缘膜GIm及侧壁SW等也一起被研磨，所以栅极绝缘膜GIm及侧壁SW的高度与控制栅电极CG或者存储器栅电极MG的高度大致相等。
以下，如图16所示，在层间绝缘膜IL1上方使用例如CVD法形成了绝缘膜IF8之后，使用光刻技术及蚀刻法对绝缘膜IF8进行加工。通过这样，绝缘膜IF8呈现覆盖存储单元区域1A及外围电路区域1C，且露出外围电路区域1B的虚设栅电极DG的状态。即，绝缘膜IF8覆盖控制栅电极CG、存储器栅电极MG和电极G2的上表面，并露出虚设栅电极DG的上表面。绝缘膜IF8由例如氧化硅膜构成。
然后，通过湿法蚀刻法除去虚设栅电极DG。此处，使用绝缘膜IF8作为保护控制栅电极CG、存储器栅电极MG及栅电极G2的掩膜，利用例如碱性水溶液来进行湿法蚀刻，由此除去虚设栅电极DG。作为该碱性水溶液，使用例如氨过氧化氢(NH4OH+H2O2+H2O)。除去虚设栅电极DG，由此在金属膜TN的上方形成槽(凹部、凹陷部)。外围电路区域1B的金属膜TN上方的槽是除去了虚设栅电极DG的区域，该槽的两侧的侧壁由侧壁SW构成。
以下，如图16所示，在半导体衬底SB上方，即在包含上述的槽的内面(底面及侧壁)上方在内的层间绝缘膜IL1上方，以完全埋入上述的槽的方式，形成金属膜作为栅电极用的导电膜。此外，认为该金属膜具有例如将两层以上的金属膜层叠而成的结构，但在图中省略该两层以上的金属膜的边界的图示，将金属膜作为一个膜进行显示。
在该金属膜的形成工序中，上述的槽的内侧处于完全被填埋的状态。另外，该金属膜也形成于层间绝缘膜IL1上方。作为该金属膜，能够使用例如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮化碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或者铝(Al)膜等。此外，此处所说的金属膜是指表现出金属导电性的导电膜，不仅包含单质的金属膜(纯金属膜)或者合金膜，也包含表现出金属导电性的金属化合物膜。该金属膜能够使用例如溅射法等形成。
此处，例如该金属膜能够由例如氮化钛(TiN)膜与该氮化钛膜上方的铝(Al)膜的层叠膜形成。此时，优选使铝膜比氮化钛膜更厚。由于铝膜是低电阻，所以能够谋求降低后来形成的栅电极G1的电阻。
然后，通过CMP法等研磨除去上述的槽的各外部的不需要的上述金属膜，向槽内埋入上述金属膜。通过这样，形成外围电路区域1B的低耐压MISFET(Q1)的栅电极G1。如上所述，栅电极G1的整体由金属膜构成，不存在例如使用多晶硅膜的情况那样的栅电极耗尽的问题。此外，虽然图示省略，但是针对外围电路区域1B的p型的低耐压MISFET的栅电极反复进行与上述同样的工序，由此也能够以埋入低耐压MISFET(Q1)的栅电极G1之外的金属膜的方式来形成。
以下，通过例如湿法蚀刻法等除去绝缘膜IF8，如图17所示，使控制栅电极CG、存储器栅电极MG及栅电极露出。
以下，如使用图18及图19进行说明的那样，进行自对准硅化物工艺，由此在由多晶硅膜构成的各电极上方形成硅化物层。具体地，能够以如下方式形成硅化物层。
即，如图18所示，使用例如CVD法、光刻技术及蚀刻法形成覆盖外围电路区域1B的绝缘膜IF9的图案。绝缘膜IF9是露出存储单元区域1A的控制栅电极CG及存储器栅电极MG的上表面还有外围电路区域1C的栅电极G2并覆盖外围电路区域1B的栅电极G1的绝缘膜，该绝缘膜IF9由例如氧化硅膜等构成。
接着，作为前处理，对半导体衬底SB的主面进行化学干法蚀刻，由此除去控制栅电极CG上方、存储器栅电极MG上方及栅电极G2上方的多余的氧化硅膜等，使控制栅电极CG、存储器栅电极MG及栅电极G2的表面露出。接着，在包含控制栅电极CG、存储器栅电极MG及栅电极G2各自的上表面上方在内的半导体衬底SB的主面上方，形成(层叠)硅化物层形成用的金属膜MF2。金属膜MF2的膜厚是例如20～25nm。
金属膜MF2能够使用溅射法形成，该溅射法使用例如向镍(Ni)中添加了铂金(Pt)而成的合金靶。将作为合金靶的添加剂的铂金(Pt)的含量(浓度)设置为不足5％。添加剂也可以是铝(Al)或者碳(C)等，在这种情况下的含量(浓度)也设置为不足5％。其中，由于铂金的耐热性高于铝或者碳等，所以铂金能够优选用于该合金膜。使用上述合金靶通过溅射法形成的金属膜MF2是含有铂金(Pt)的镍(Ni)膜，铂金(Pt)的含量不足5％。此处，也将作为主材料的镍称为第一金属，将作为添加剂的铂金(Pt)称为第二金属。
接着，对半导体衬底SB实施第三次热处理(为了与上述的第一次及第二次热处理区别而称为第三次热处理)，由此使控制栅电极CG、存储器栅电极MG及栅电极G2的各表层部分与金属膜MF2发生反应。该第三次热处理是用于使金属膜MF2与控制栅电极CG、存储器栅电极MG及栅电极G2的硅发生反应的热处理，通过该第三次热处理，在控制栅电极CG、存储器栅电极MG及栅电极G2各自的上部形成由NiSi微结晶和Ni2Si主导的硅化物层。在这个阶段的硅化物层与图1所示的硅化物层S2不同，是电阻较高的硅化物层。另外，如上所述，由于作为添加剂的铂金(Pt)的含量是微量的，所以不形成铂金硅化物，电阻较高的硅化物层及后述的硅化物层S2的结晶表现为如NiSi、Ni2Si这样不含Pt的形式。以下，上述第三次热处理之后，在通过湿法蚀刻等除去了未与硅反应的金属膜MF2之后，对半导体衬底SB实施第四次热处理。该第四次热处理是为了促进电阻较高的硅化物层的结晶生长，形成由电阻足够低的NiSi主导的硅化物层S2而实施的。第四次热处理的温度高于第三次热处理的温度。通过这种方式，形成由NiSi构成的硅化物层S2。
如此一来，如图19所示，在控制栅电极CG、存储器栅电极MG及栅电极G2的上表面选择性地形成硅化物层S2。
在上述第三次及第四次热处理中，使用例如通过碳加热器对半导体衬底进行加热的热处理装置。即，在第四次热处理中，以例如260℃进行加热10～30秒，由此形成含有NiSi的微结晶及Ni2Si的硅化物层S2。然后，如上所述，通过湿法蚀刻等除去了未反应的金属膜MF2之后，进一步地，在第四次热处理中，以400℃进行加热30～60秒，由此使硅化物层S2内的NiSi结晶生长。
通过这样形成的硅化物层S2由例如含有铂金的镍硅化物(NiSi)构成，然而也可以不含有铂金(Pt)。在含有铂金(Pt)的情况下，能够以低温实施第三次热处理的温度，能够防止形成于控制栅电极CG和存储器栅电极MG的表面(上表面)的硅化物层S2的短路。在本实施方式的分栅型单元的存储单元MC中，控制栅电极CG的上表面、存储器栅电极MG的上表面及栅极绝缘膜GIm的端部位于大致相等的高度，在控制栅电极CG的上表面及存储器栅电极MG的上表面设有硅化物层S2。即，控制栅电极CG的上表面的硅化物层S2与存储器栅电极MG的上表面的硅化物层S2是容易短路的结构，然而在硅化物层S2中含有铂金(Pt)，由此具有能够防止上述的短路的效果。假设，在使用不含有铂金(Pt)的镍(Ni)膜来形成硅化物层的情况下，上述的第三次热处理的温度必须设为400℃程度，但在以这种高温来实施第三次热处理的情况下，会发生控制栅电极CG与存储器栅电极MG通过硅化物层而短路的问题。
此处，上述第四次热处理在例如400℃以下进行。在本实施方式中，如上所述，关键在于，以低于上述的第二次热处理的温度来实施第四次热处理。在这种情况下，关键在于，以比上述的第二次热处理长的时间来实施第四次热处理，通过这样能够将硅化物层S2电阻降到足够低。如此，通过将第四次热处理的温度设置得低于上述的第二次热处理，能够使形成于控制栅电极CG、存储器栅电极MG及栅电极G2的表面(上表面)的硅化物层S2成为例如拉伸应力比形成于扩散区域DF的表面的硅化物层S1更低的膜，因此，硅化物层S2具有不易断裂、薄层电阻也小的特征。
以下，如图20所示，形成层间绝缘膜及多个接触插头。此处，首先，使用例如CVD法来形成覆盖包含存储单元区域1A、外围电路区域1B及1C在内的半导体衬底SB的上表面的层间绝缘膜IL2。层间绝缘膜IL2由例如氧化硅膜构成，并覆盖控制栅电极CG、存储器栅电极MG、栅电极G1及G2还有层间绝缘膜IL1各自的上表面。在外围电路区域1B，残留有在形成硅化物层S2时设置的绝缘膜IF9。根据需要，也可以在形成层间绝缘膜IL2之前除去绝缘膜IF9。
接着，以使用光刻技术形成于层间绝缘膜IL2上方的抗蚀膜(未图示的)作为蚀刻掩膜，对层间绝缘膜IL2、IL1、绝缘膜IF9及IF7进行干法蚀刻。通过这样，分别形成多个贯穿层间绝缘膜IL2的接触孔(开口部、贯穿孔)和贯穿层间绝缘膜IL1、IL2及绝缘膜IF7的接触孔。此外，外围电路区域1B的接触孔贯穿绝缘膜IF9。
在各接触孔的底部，露出半导体衬底SB的主面的一部分，例如扩散区域DF的表面上方的硅化物层S1的一部分、控制栅电极CG的表面上方的硅化物层S2的一部分、存储器栅电极MG的表面上方的硅化物层S2的一部分或者栅电极G1及G2的一部分等。此外，各栅电极上的接触孔形成于图20中未图示的区域。
接着，在各接触孔内，形成由钨(W)等构成的导电性的接触插头CP作为连接用的导电体。为了形成接触插头CP，例如在包含接触孔的内部在内的层间绝缘膜IL2上方形成屏蔽导体膜(例如钛膜、氮化钛膜或者它们的层叠膜)。因此，能够在以完全埋入各接触孔内的方式在该屏蔽导体膜上方形成由钨膜等构成的主导体膜之后，通过CMP法或者回蚀刻法等除去接触孔的外部的不需要的主导体膜及屏蔽导体膜，由此形成接触插头CP。此外，为了简化附图，在图20中一体化地示出构成接触插头CP的屏蔽导体膜及主导体膜(钨膜)。
埋入至接触孔的接触插头CP以与扩散区域DF、控制栅电极CG、存储器栅电极MG、栅电极G1或者栅电极G2各自的上部连接的方式形成。即，在存储单元MC、低耐压MISFET(Q1)及高耐压MISFET(Q2)各自的扩散区域DF的上表面，隔着硅化物层S1连接有接触插头CP。另外，在控制栅电极CG、存储器栅电极MG及栅电极G2各自的上表面，隔着硅化物层S2连接有接触插头CP。
此后，如图1所示，在埋入有接触插头CP的层间绝缘膜IL2上方形成含有第一层的布线的第一布线层M1。多个第一层的布线与图1所示的各接触插头CP的上表面连接。然后，在第一布线层上方依次形成第二布线层、第三布线层等来形成层叠布线层之后，通过切片工序将半导体晶圆分割成单片，得到多个半导体芯片。如以上这样，制造本实施方式的半导体器件。
<针对本实施方式的半导体器件的制造方法的特征和效果>
例如，在具有MISFET(Q2)的半导体器件的制造方法中，以夹着栅电极G2的方式形成扩散区域DF，该扩散区域DF构成源极区域及漏极区域，以下，以由绝缘膜IF2覆盖着栅电极G2的状态来在扩散区域DF的表面形成硅化物层S1。然后，除去栅电极G2上方的绝缘膜IF2，在露出的栅电极G2的表面(上表面)形成硅化物层S2。硅化物层S1和S2是由第一金属(例如镍)和硅形成的，但含有第二金属(例如铂金)作为添加剂。
若采用上述制造方法，则由于通过不同的工序形成硅化物层S1和硅化物层S2，所以能够使硅化物层2的添加剂浓度低于硅化物层S1的添加剂浓度。即，能够减小MISFET(Q2)的源极区域或者漏极区域的漏电流，且减小栅电极G2上方的硅化物层S2的薄层电阻。
在上述硅化物层S1及S2的形成过程中，能够将用于形成硅化物层S2的第四次热处理温度设置为比用于形成硅化物层S1的第二次热处理温度低的温度，由此能够减小硅化物层S2内在的拉伸应力，能够防止栅电极G2的断裂及实现降低电阻。
另外，上述半导体器件还具有MISFET(Q1)，该MISFET(Q1)具有金属栅电极G1，MISFET(Q2)在虚设栅电极DG的两端形成扩散区域DF，该扩散区域DF构成源极区域及漏极区域，以下，以由绝缘膜IF5覆盖虚设栅电极DG的状态来在扩散区域DF的表面形成硅化物层S1。进一步地，在除去了虚设栅电极DG上方的绝缘膜IF5之后，除去虚设栅电极DG来形成金属栅电极G1。上述MISFET(Q2)的硅化物层S1形成工序是通过与MISFET(Q1)的硅化物层S1形成工序相同的工序来实施的。进一步地，在除去MISFET(Q2)的栅电极G2上方的绝缘膜IF2的工序是通过与除去虚设栅电极DG上方的绝缘膜IF5的工序相同的工序来实施的。即，利用(兼用)具有金属栅电极G1的MISFET(Q1)的形成工序，通过不同的工序形成MISFET(Q2)的硅化物层S1及S2。
例如，在具有非易失性存储单元MC的半导体器件的制造方法中，以夹着控制栅电极CG及存储器栅极MG的方式形成扩散区域DF，该扩散区域DF构成源极区域及漏极区域，以下，以由绝缘膜IF2覆盖着控制栅电极CG的状态来在存储器栅电极MG及扩散层DF的表面形成硅化物层S1。然后，除去控制栅电极CG上方的绝缘膜IF2及存储器栅电极MG上方的硅化物层S1，在露出的控制栅电极CG及存储器栅电极MG的表面(上表面)形成硅化物层S2。硅化物层S1及S2由第一金属(例如镍)和硅形成，但含有第二金属(例如铂金)作为添加剂。
若采用上述制造方法，则由于通过不同的工序形成硅化物层S1和硅化物层S2，所以能够使硅化物层S2的添加剂浓度低于硅化物层S1的添加剂浓度。即，能够减小非易失性存储单元的源极区域或者漏极区域的漏电流，且能够减小控制栅电极CG上方及存储器栅电极MG上方的硅化物层S2的薄层电阻，能够实现具有非易失性存储单元MC的半导体器件的高速动作。
在上述硅化物层S1及S2的形成过程中，使硅化物层S2形成用的第四次热处理温度低于硅化物层S1形成用的第二次热处理温度，由此能够减小硅化物层S2内在的拉伸应力，能够防止控制栅电极CG及存储器栅电极MG的断裂及实现降低电阻。
另外，在上述硅化物层S2的形成过程中，使用了含有铂金的镍膜，由此与使用不含有铂金的镍膜的情况相比，能够将第三次热处理温度设置得较低，能够防止控制栅电极CG上方的硅化物层S2和存储器栅电极MG上方的硅化物层S2短路(short)。
以下，针对本实施方式的变形例进行说明。
<变形例1>
在上述实施方式中，如使用图13说明了的那样，在通过使用了在镍(Ni)之中添加有铂金(Pt)的合金靶的溅射法来形成了金属膜MF1之后，对半导体衬底SB实施上述第一次及上述第二次热处理来形成硅化物层S1。
在变形例1中，在通过使用了不含有铂金(Pt)的镍(Ni)靶的溅射法或者CVD法来形成金属膜MF3之后，使用离子注入法将铂金(Pt)导入金属膜MF3中。而且，能够对导入有铂金(Pt)的金属膜MF3实施上述第一次及上述第二次热处理来形成硅化物层S1。当然，将硅化物层S1中含有的铂金(Pt)的含量(浓度)设置为5％以上(更加优选地，设置为5％以上且10％以下)。
进一步地，硅化物层S2的形成过程也与上述同样，也可以是在通过使用了不含有铂金(Pt)的镍(Ni)靶的溅射法或者CVD法来形成了金属膜MF4之后，使用离子注入法向金属膜MF4中导入铂金(Pt)。而且，能够对导入了铂金(Pt)的金属膜MF4实施上述第三次及上述第四次热处理，由此形成硅化物层S2。当然，硅化物层S2中含有的铂金(Pt)的含量(浓度)不足5％。
此外，硅化物层S1和硅化物层S2两者也可以不都通过变形例1的方法形成。例如，也可以是一者通过变形例1的方法形成，另一者通过实施方式1的方法形成。
<变形例2>
针对相对于变形例1的变形例2进行说明。
在变形例1中，在使用离子注入法向金属膜MF3中导入了铂金(Pt)之后，实施上述第一次及上述第二次热处理，由此形成了硅化物层S1，但在变形例2中，在上述第一次及上述第二次热处理之后，使用离子注入法向含有铂金(Pt)的硅化物层S1中进行导入。即，通过上述第一次及上述第二次热处理，形成不含有铂金(Pt)的硅化物层(称为副硅化物层)，以离子注入的方式向副硅化物层注入铂金(Pt)，形成含有铂金(Pt)的硅化物层S1。当然，将硅化物层S1中含有的铂金(Pt)的含量(浓度)设置为5％以上(更加优选地在5％以上且10％以下)。
进一步地，硅化物层S2的形成过程也与上述同样，在上述第三次及上述第四次热处理之后，使用离子注入法向含有铂金(Pt)的硅化物层S2中进行导入。即，通过上述第三次及上述第四次热处理，形成不含有铂金(Pt)的副硅化物层，以离子注入的方式向副硅化物层注入铂金(Pt)，由此形成含有铂金(Pt)的硅化物层S2。当然，将硅化物层S2中含有的铂金(Pt)的含量(浓度)设置为不足5％。
若采用变形例2，则对于形成硅化物层S1后的热负荷，能够抑制硅化物层的异常生长，能够减小源极区域及漏极区域的漏电流。
此外，硅化物层S1和硅化物层S2两者也可以不都通过变形例2的方法形成。例如，也可以一者通过变形例2的方法形成，另一者通过实施方式1或者变形例1的方法形成。
在上述实施方式及变形例中，以具有被源极区域和漏极区域夹着的控制栅电极和存储器栅电极的分栅型单元MONOS构造的存储单元为例，说明了非易失性存储单元，但非易失性存储单元也可以是单栅极型的MONOS构造的存储单元。在这种情况下的存储单元具有形成于半导体衬底内的源极区域及漏极区域、栅电极、形成于半导体衬底与栅电极之间的层叠膜，该层叠膜包括氧化硅膜OX1、形成于氧化硅膜OX1上方的氮化硅膜NT、氮化硅膜NT上方的氧化硅膜OX2。进一步地，在源极区域及漏极区域的表面形成上述的硅化物层S1，在栅电极上方形成上述硅化物层S2，硅化物层S2中含有的添加剂(例如铂金)的含量(浓度)低于硅化物层S1中含有的添加剂(例如铂金)的含量(浓度)。
以上，基于本发明的实施方式，具体地说明了由本发明的发明人提出的发明，但本发明当然不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种各样的变更。
例如，在本实施方式中，虽然举例示出镍(Ni)作为第一金属，但也可以取代镍(Ni)而使用钛(Ti)或者钴。另外，虽然举例示出了铂(Pt)作为第二金属，但也可以取代铂(Pt)而使用钽(Ta)、钯(Pd)、铝(Al)、锰(Mn)或者钨(W)。
另外，以下记载了上述实施方式中的内容的一部分。
[附注1]
一种半导体器件，其在半导体衬底的第一区域具有第一MISFET，其中，
所述第一MISFET具有：
第一栅极绝缘膜，其在所述第一区域中设于所述半导体衬底上方；
第一栅电极，其设于所述第一栅极绝缘膜上方；
第一杂质区域，其在所述第一区域中构成以夹着所述第一栅电极的方式设于所述半导体衬底中的第一源极区域的一部分和第一漏极区域的一部分；
第一硅化物层，其形成于所述第一杂质区域上方且含有第一金属和硅；以及
第二硅化物层，其形成于所述第一栅电极的上部且含有所述第一金属和硅，
在所述第一硅化物层之中添加有与所述第一金属不同的第二金属，
所述第二硅化物层中的所述第二金属的浓度低于所述第一硅化物层中的所述第二金属的浓度。
附图标记说明
1A 存储单元区域
1B、1C 外围电路区域
CG 控制栅电极
CP 接触插头
DF 扩散区域
DG 虚设栅电极
EX 扩展区域
G1、G2 栅电极
GIm、GIt、GIH、GIL 栅极绝缘膜
HK 绝缘膜
IF1～IF9 绝缘膜
IL1、IL2 层间绝缘膜
M1 布线层
MC 存储单元
MF1、MF2、MF3、MF4 金属膜
MG 存储器栅电极
ON 绝缘膜
PS1、PS2、PS3 硅层
PW1、PW2、PW3p 型阱
Q1、Q2 MISFET
SB 半导体衬底
S1、S2 硅化物层
ST 元件隔离区域
SW 侧壁
TN 金属膜

Claims (20)

1.一种半导体器件，其在半导体衬底的第一区域具有第一MISFET，其中，
所述第一MISFET具有：
第一栅极绝缘膜，其在所述第一区域中设于所述半导体衬底上方；
第一栅电极，其设于所述第一栅极绝缘膜上方；
第一杂质区域，其在所述第一区域中构成以夹着所述第一栅电极的方式设于所述半导体衬底中的第一源极区域的一部分及第一漏极区域的一部分；
第一硅化物层，其形成于所述第一杂质区域上方且含有第一金属和硅；以及
第二硅化物层，其形成于所述第一栅电极的上部且含有所述第一金属和硅，
在所述第一硅化物层及所述第二硅化物层添加有与所述第一金属不同的第二金属，
所述第二硅化物层中的所述第二金属的浓度低于所述第一硅化物层中的所述第二金属的浓度。
2.如权利要求1所述的半导体器件，其中，
在所述半导体衬底的与所述第一区域不同的第二区域还具有第二MISFET，
所述第二MISFET具有：
第二栅极绝缘膜，其在所述第二区域中设于所述半导体衬底上方；
第二栅电极，其设于所述第二绝缘膜上方且由金属膜构成；
第二杂质区域，其在所述第二区域构成以夹着所述第二栅电极的方式设于所述半导体衬底中的第二源极区域的一部分及第二漏极区域的一部分；以及
第三硅化物层，其形成于所述第二杂质区域上方且含有所述第一金属和硅，
在所述第三硅化物层之中添加有所述第二金属，
所述第二硅化物层中的所述第二金属的浓度低于所述第三硅化物层中的所述第二金属的浓度。
3.如权利要求2所述的半导体器件，其中，
所述第二栅极绝缘膜含有Hf和O。
4.如权利要求2所述的半导体器件，其中，
在所述半导体衬底的与所述第一区域及所述第二区域不同的第三区域还具有多个非易失性存储单元，
所述多个非易失性存储单元分别具有：
第三栅极绝缘膜，其在所述第三区域中设于所述半导体衬底上方；
第三栅电极，其设于所述第三绝缘膜上方；
第四栅极绝缘膜，其在所述第三区域设于所述半导体衬底上方且具有电荷积累膜；
第四栅电极，其设于所述第四栅极绝缘膜上方；
第三杂质区域，其在所述第三区域构成以夹着所述第三栅电极及所述第四栅电极的方式设于所述半导体衬底中的第三源极区域的一部分及第三漏极区域的一部分；
第四硅化物层，其形成于所述第三杂质区域上方且含有所述第一金属和硅；
第五硅化物层，其形成于所述第三栅电极的上部且含有所述第一金属和硅；以及
第六硅化物层，其形成于所述第四栅电极的上部且含有所述第一金属和硅，
在所述第四硅化物层、所述第五硅化物层及所述第六硅化物层之中添加有所述第二金属，
所述第五硅化物层中及所述第六硅化物层中的所述第二金属的浓度低于所述第四硅化物层中的所述第二金属的浓度。
5.如权利要求1所述的半导体器件，其中，
所述第一金属是镍，所述第二金属是铂。
6.如权利要求5所述的半导体器件，其中，
所述第一MISFET是n沟道型MISFET，
连结所述第一MISFET的所述第一源极区域与所述第一漏极区域的方向是晶向指数为<110>或者<100>的方向。
7.如权利要求1所述的半导体器件，其中，
所述第一硅化物层的晶粒直径小于所述第二硅化物层的晶粒直径。
8.一种半导体器件的制造方法，所述半导体器件在半导体衬底的第一区域具有第一MISFET，其中，所述制造方法包括：
(a)工序，在所述第一区域中，在所述半导体衬底上方形成第一栅极绝缘膜；
(b)工序，在所述第一栅极绝缘膜的上方形成含有硅的第一栅电极；
(c)工序，在所述第一区域中形成第一杂质区域，所述第一杂质区域以夹着所述第一栅电极的方式在所述半导体衬底中构成第一源极的一部分及第一漏极区域的一部分；
(d)工序，在所述第一杂质区域上方形成第一硅化物层；
(e)工序，在所述半导体衬底上方以覆盖所述第一栅电极和所述第一硅化物层的方式形成第一绝缘膜；
(f)工序，对所述第一绝缘膜进行研磨，使所述第一栅电极露出；以及
(g)工序，在所述第一栅电极上方形成第二硅化物层，
所述第一硅化物层及所述第二硅化物层分别含有第一金属和硅，且含有由与所述第一金属不同的第二金属构成的添加剂，
所述第二硅化物层中的所述第二金属的浓度低于所述第一硅化物层中的所述第二金属的浓度。
9.如权利要求8所述的半导体器件的制造方法，其中，
所述(d)工序包括：
(d1)工序，在所述第一杂质区域上方形成由添加了所述第二金属的所述第一金属构成的第一膜；
(d2)工序，对形成有所述第一膜的所述半导体衬底实施第一热处理；以及
(d3)工序，在所述(d2)工序之后，对所述半导体衬底实施温度高于所述第一热处理的第二热处理，
所述(g)工序包括：
(g1)工序，在所述第一栅电极上方形成由添加了所述第二金属的所述第一金属构成的第二膜；
(g2)工序，对形成有所述第二膜的所述半导体衬底实施第三热处理；以及
(g3)工序，在所述(g2)工序之后，对所述半导体衬底实施温度高于所述第三热处理的第四热处理，
所述第四热处理的温度低于所述第二热处理。
10.如权利要求8所述的半导体器件的制造方法，其中，
所述(d)工序包括：
(d4)工序，在所述第一杂质区域上方形成由所述第一金属构成的第三膜；
(d5)工序，以离子注入的方式向所述第三膜中注入所述第二金属；
(d6)工序，在所述(d5)工序之后，对所述半导体衬底实施第五热处理；以及
(d7)工序，在所述(d6)工序之后，对所述半导体衬底实施温度高于所述第五热处理的第六热处理，
所述(g)工序包括：
(g4)工序，在所述第一栅电极上方形成由所述第一金属构成的第四膜；
(g5)工序，以离子注入的方式向所述第四膜中注入所述第二金属；
(g6)工序，在所述(g5)工序之后，对所述半导体衬底实施第七热处理；以及
(g7)工序，在所述(g6)工序之后，对所述半导体衬底实施温度高于所述第七热处理的第八热处理，
所述第八热处理的温度低于所述第六热处理。
11.如权利要求8所述的半导体器件的制造方法，其中，
所述(d)工序包括：
(d8)工序，在所述第一杂质区域上方形成由所述第一金属构成的第五膜；
(d9)工序，对形成有所述第五膜的所述半导体衬底实施第九热处理，在所述第五膜与所述半导体衬底的界面形成第一副硅化物层；
(d10)工序，对所述第一副硅化物层实施温度高于所述第九热处理的第十热处理，以形成第二副硅化物层；以及
(d11)工序，以离子注入的方式向所述第二副硅化物层中注入所述第二金属，
所述(g)工序包括：
(g8)工序，在所述第一栅电极上方形成由所述第一金属构成的第六膜；
(g9)工序，对形成有所述第六膜的所述半导体衬底实施第十一热处理，在所述第六膜与所述第一栅电极的界面形成第三副硅化物层；
(g10)工序，对所述第三副硅化物层实施温度高于所述第十一热处理的第十二热处理，以形成第四副硅化物层，
(g11)工序，以离子注入的方式向所述第四副硅化物层中注入所述第二金属；
所述第十二热处理的温度低于所述第十热处理。
12.如权利要求9所述的半导体器件的制造方法，其中，
所述第二热处理以400度以上的温度进行，
所述第四热处理以低于400度的温度进行，
进行所述第四热处理的时间比进行所述第二热处理的时间更长。
13.如权利要求8所述的半导体器件的制造方法，其中，
所述半导体器件具有第二MISFET，所述第二MISFET形成于所述半导体衬底的与所述第一区域不同的第二区域，
所述制造方法还包括：
(h)工序，在所述(b)工序之前，在所述第二区域，在所述半导体衬底上方形成第二栅极绝缘膜；
(i)工序，在所述(b)工序，在所述第二区域，在所述第二栅极绝缘膜的上方形成虚设栅电极；
(j)工序，在所述第二区域形成第二杂质区域，所述第二杂质区域以夹着所述虚设栅电极的方式在所述半导体衬底中构成第二源极区域的一部分及第二漏极区域的一部分；
(k)工序，在所述(d)工序中，在所述第二区域，在所述第二杂质区域上方形成第三硅化物层；
(l)工序，在所述(e)工序中，在所述第二区域，在所述半导体衬底上方以覆盖所述虚设栅电极和所述第三硅化物层的方式形成所述第一绝缘膜；
(m)工序，在所述(f)工序中，在所述第二区域，对所述第一绝缘膜的上表面进行研磨，使所述虚设栅电极露出；
(n)工序，在所述(f)工序与所述(g)工序之间的工序中，在所述第二区域，去除所述虚设栅电极；
(o)工序，在所述(n)工序之后，在所述第二区域，在去除了所述虚设栅电极的区域埋入金属膜；以及
(p)工序，在所述(o)工序之后，在所述第二区域，对所述金属膜进行研磨，使所述第一绝缘膜露出，
所述第三硅化物层含有所述第一金属和硅，且含有由所述第二金属构成的添加剂，
所述第二硅化物层中的所述第二金属的浓度低于所述第三硅化物层中的所述第二金属的浓度。
14.一种半导体器件的制造方法，所述半导体器件具有形成于半导体衬底的第一区域的多个非易失性存储单元，其中，所述制造方法包括：
(a)工序，在所述第一区域，在所述半导体衬底上方形成第一栅极绝缘膜；
(b)工序，在所述第一栅极绝缘膜的上方形成第一栅电极；
(c)工序，在所述第一区域，在所述半导体衬底上方形成具有电荷积累膜的第二栅极绝缘膜；
(d)工序，在所述第二栅极绝缘膜的上方形成第二栅电极；
(e)工序，在所述(d)工序之后，在所述第一区域形成第一杂质区域，所述第一杂质区域以夹着所述第一栅电极及所述第二栅电极的方式在所述半导体衬底中构成第一源极区域的一部分及第一漏极区域的一部分；
(f)工序，在所述第一杂质区域上方形成第一硅化物层；
(g)工序，在所述半导体衬底上方，以覆盖所述第一栅电极、所述第二栅电极及所述第一硅化物层的方式形成第一绝缘膜；
(h)工序，对所述第一绝缘膜进行研磨，使所述第一栅电极及所述第二栅电极露出；以及
(i)工序，在所述第一栅电极及所述第二栅电极上方分别形成第二硅化物层及第三硅化物层，
所述第一硅化物层、所述第二硅化物层及第三硅化物层分别含有第一金属及硅，
在所述第一硅化物层中、所述第二硅化物层中及第三硅化物层中，添加了与所述第一金属不同的第二金属，
所述第二硅化物层中的所述第二金属的浓度及所述第三硅化物层中的所述第二金属的浓度低于所述第一硅化物层中的所述第二金属的浓度。
15.如权利要求14所述的半导体器件的制造方法，其中，
所述(f)工序包括：
(f1)工序，在所述第一杂质区域上方形成由添加了所述第二金属的所述第一金属构成的第一膜；
(f2)工序，对形成有所述第一膜的所述半导体衬底实施第一热处理；以及
(f3)工序，在所述(f2)工序之后，对所述半导体衬底实施温度高于所述第一热处理的第二热处理，
所述(i)工序包括：
(i1)工序，在所述第一栅电极及所述第二栅电极上方形成由添加了所述第二金属的所述第一金属构成的第二膜；
(i2)工序，对形成有所述第二膜的所述半导体衬底实施第三热处理；以及
(i3)工序，在所述(i2)工序之后，对所述半导体衬底实施温度高于所述第三热处理的第四热处理，
所述第四热处理的温度低于所述第二热处理。
16.如权利要求14所述的半导体器件的制造方法，其中，
所述(f)工序包括：
(f4)工序，在所述第一杂质区域上方形成由所述第一金属构成的第三膜；
(f5)工序，以离子注入的方式向所述第三膜中注入所述第二金属；
(f6)工序，在所述(f5)工序之后，对所述半导体衬底实施第五热处理；以及
(f7)工序，在所述(f6)工序之后，对所述半导体衬底实施温度高于所述第五热处理的第六热处理，
所述(i)工序包括：
(i4)工序，在所述第一栅电极及所述第二栅电极上方形成由所述第一金属构成的第四膜；
(i5)工序，以离子注入的方式向所述第四膜中注入所述第二金属；
(i6)工序，在所述(i5)工序之后，对所述半导体衬底实施第七热处理；以及
(i7)工序，在所述(i6)工序之后，对所述半导体衬底实施温度高于所述第七热处理的第八热处理，
所述第八热处理的温度低于所述第六热处理。
17.如权利要求14所述的半导体器件的制造方法，其中，
所述(f)工序包括：
(f8)工序，在所述第一杂质区域上方形成由所述第一金属构成的第五膜；
(f9)工序，对形成有所述第五膜的所述半导体衬底实施第九热处理，在所述第五膜与所述半导体衬底的界面形成第一副硅化物层；
(f10)工序，对所述第一副硅化物层实施温度高于所述第九热处理的第十热处理，以形成第二副硅化物层；以及
(f11)工序，以离子注入的方式向所述第二副硅化物层中注入所述第二金属，
所述(i)工序包括：
(i8)工序，在所述第一栅电极上方形成由所述第一金属构成的第六膜；
(i9)工序，对形成有所述第六膜的所述半导体衬底实施第十一热处理，在所述第六膜与所述第一栅电极的界面形成第三副硅化物层；
(i10)工序，对所述第三副硅化物层实施温度高于所述第十一热处理的第十二热处理，以形成第四副硅化物层；以及
(i11)工序，以所述离子注入的方式向所述第四副硅化物层中注入所述第二金属，
所述第十二热处理的温度低于所述第十热处理。
18.如权利要求15所述的半导体器件的制造方法，其中，
所述第二热处理以400度以上且600度以下的温度进行，
所述第四热处理以低于400度的温度进行，
进行所述第四热处理的时间比进行所述第二热处理的时间更长。
19.如权利要求14所述的半导体器件的制造方法，其中，
所述半导体器件具有形成于与所述半导体衬底的所述第一区域不同的第二区域的第二MISFET，
所述制造方法还包括：
(j)工序，在所述(b)工序之前，在所述第二区域，在所述半导体衬底上方形成第二栅极绝缘膜；
(k)工序，在所述(b)工序中，在所述第二区域，在所述第二栅极绝缘膜的上方形成虚设栅电极；
(l)工序，在所述第二区域形成第二杂质区域，所述第二杂质区域以夹着所述虚设栅电极的方式在所述半导体衬底中构成第二源极区域的一部分及第二漏极区域的一部分；
(m)工序，在所述(f)工序中，在所述第二区域，在所述第二杂质区域上方形成第三硅化物层；
(n)工序，在所述(g)工序中，在所述第二区域，在所述半导体衬底上方以覆盖所述虚设栅电极和所述第三硅化物层方式形成所述第一绝缘膜；
(o)工序，在所述(h)工序中，在所述第二区域，对所述第一绝缘膜的上表面进行研磨，使所述虚设栅电极露出；
(n)工序，在所述(h)工序与所述(i)工序之间的工序中，在所述第二区域，去除所述虚设栅电极；
(o)工序，在所述(n)工序之后，在所述第二区域，在去除了所述虚设栅电极的区域埋入金属膜；以及
(p)工序，在所述(o)工序之后，在所述第二区域，对所述金属膜进行研磨，使所述第一绝缘膜露出，
所述第三硅化物层含有所述第一金属和硅，且含有由所述第二金属构成的添加剂，
所述第二硅化物层中的所述第二金属的浓度低于所述第三硅化物层中的所述第二金属的浓度。
20.如权利要求8所述的半导体器件的制造方法，其中，
所述第一金属是镍，
所述第二金属是铂。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI704675B (zh) * 2016-10-31 2020-09-11 新加坡商馬維爾亞洲私人有限公司 製造具有優化的柵極氧化物厚度的記憶體器件
JP6778607B2 (ja) * 2016-12-22 2020-11-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10062705B1 (en) * 2017-04-13 2018-08-28 United Microelectronics Corp. Method of manufacturing a flash memory
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10242996B2 (en) 2017-07-19 2019-03-26 Cypress Semiconductor Corporation Method of forming high-voltage transistor with thin gate poly
US11637046B2 (en) 2021-02-23 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor memory device having composite dielectric film structure and methods of forming the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006129637A1 (ja) * 2005-06-01 2009-01-08 日本電気株式会社 半導体装置
JP2007335834A (ja) 2006-05-15 2007-12-27 Toshiba Corp 半導体装置およびその製造方法
US7598147B2 (en) * 2007-09-24 2009-10-06 International Business Machines Corporation Method of forming CMOS with Si:C source/drain by laser melting and recrystallization
JP4635070B2 (ja) 2008-03-28 2011-02-16 株式会社東芝 半導体装置
US20100075481A1 (en) * 2008-07-08 2010-03-25 Xiao (Charles) Yang Method and structure of monolithically integrated ic-mems oscillator using ic foundry-compatible processes
JP5420345B2 (ja) * 2009-08-14 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
RU2013148612A (ru) * 2011-04-04 2015-05-10 Керамтек Гмбх Светодиодный светильник со светодиодом в качестве средства свечения и с абажуром из стекла или пластмассы
US20120292708A1 (en) * 2011-05-20 2012-11-22 Broadcom Corporation Combined Substrate High-K Metal Gate Device and Oxide-Polysilicon Gate Device, and Process of Fabricating Same
JP5847537B2 (ja) 2011-10-28 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8466058B2 (en) * 2011-11-14 2013-06-18 Intermolecular, Inc. Process to remove Ni and Pt residues for NiPtSi applications using chlorine gas
US9059096B2 (en) * 2012-01-23 2015-06-16 International Business Machines Corporation Method to form silicide contact in trenches
JP2014093422A (ja) * 2012-11-02 2014-05-19 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
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