CN107564911A - 半导体器件及其制造方法 - Google Patents

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Abstract

在具有非易失性存储器的半导体器件的性能方面实现了改进。第一存储单元包括在半导体衬底之上形成为彼此相邻的第一控制栅极电极和第一存储栅极电极。第二存储单元包括在半导体衬底之上形成为彼此相邻的第二控制栅极电极和第二存储栅极电极。形成在第二存储栅极电极的与第二存储栅极电极的其中第二存储栅极电极与第二控制栅极电极相邻的侧相对的侧上的侧壁间隔件的宽度小于形成在第一存储栅极电极的与第一存储栅极电极的其中第一存储栅极电极与第一控制栅极电极相邻的侧相对的侧上的另侧面壁间隔件的宽度。包括处于中性状态下的第一存储器栅极电极的第一存储晶体管的阈值电压不同于包括处于中性状态下的第二存储栅极电极的第二存储晶体管的阈值电压。

Description

半导体器件及其制造方法
相关申请的交叉引用
通过引证将在2016年6月6日提交的日本专利申请No.2006-112601的包括说明书、附图和摘要的公开内容整体并入本文中。
技术领域
本发明涉及半导体器件及其制造方法，并且特别地涉及具有非易失性存储器的半导体器件及其制造方法。
背景技术
作为电可写入/可擦除非易失性半导体存储器件，EEPROM(电可擦除和可编程只读存储器)已得到广泛使用。以目前广泛使用的闪速存储器为代表的这样的存储器件具有由MISFET的栅极电极下方的氧化物膜包围的导电浮置栅极电极或捕获绝缘膜。浮置栅极或捕获绝缘膜中的电荷存储状态被用作存储信息，并作为晶体管的阈值读取。捕获绝缘膜是指能够在其中存储电荷的绝缘膜，其实例包括氮化硅膜。通过将电荷注入到这种电荷存储区域中/从这种电荷存储区域中释放，MISFET的阈值发生偏移以允许MISFET作为存储元件来操作。闪速存储器的实例包括使用MONOS(金属氧化物-氮化物-氧化物半导体)膜的分裂栅极单元。在这种存储器中，氮化硅膜用作电荷存储区域以提供相比于导电浮置栅极膜的优点，使得由于电荷的离散存储，数据保持的可靠性高，并且高的数据保持可靠性允许位于氮化硅膜之上和之下的氧化物膜被减薄，并允许降低用于写入/擦除操作的电压。
日本未审查专利公开No.2009-124106(专利文献1)和日本未审查专利公开No.24-75557(专利文献2)各自描述了与包括非易失性存储器的半导体器件相关的技术。另一方面，日本未审查专利公开No.2007-281091(专利文献3)描述了形成具有不同宽度的侧壁间隔件的技术。
[相关文献]
[专利文献]
专利文献1：日本未审查专利公开No.2009-124106
专利文献2：日本未审查专利公开No.2004-75557
专利文献3：日本未审查专利公开No.2007-281091
发明内容
期望的是提高具有非易失性存储器的半导体器件的性能。可替换地，期望的是抑制半导体器件的制造成本。可替换地，期望的是提高半导体器件的性能并且降低半导体器件的制造成本。
本发明的其他问题和新颖特征将从本说明书中的陈述以及附图变得显而易见。
根据实施例，在包括具有彼此相邻的控制电极和存储栅极电极的分离栅极非易失性存储单元的半导体器件中，邻近存储栅极电极形成的侧壁间隔件的宽度被调节，以控制处于中立状态的非易失性存储单元的存储晶体管的阈值电压。
此外，根据实施例，在包括具有彼此相邻的控制电极和存储栅极电极的分离栅极非易失性存储单元的半导体器件中，邻近存储栅极电极形成的侧壁间隔件的宽度被调节，以控制非易失性存储单元的控制晶体管的阈值电压。
根据实施例，可提高半导体器件的可靠性。
可替换地，可降低半导体器件的制造成本。
可替换地，可提高半导体器件的性能并降低半导体器件的制造成本。
附图说明
图1是实施例中的半导体器件的主要部分截面图；
图2是实施例中的半导体器件的主要部分截面图；
图3是实施例中的半导体器件的主要部分截面图；
图4是实施例中的半导体器件的主要部分截面图；
图5是实施例中的半导体器件的主要部分截面图；
图6是实施例中的半导体器件的主要部分截面图；
图7是存储单元的等效电路图；
图8是示出在“写入”、“擦除”和“读取”操作期间将电压施加到所选存储单元的各个部分的条件的实例的表；
图9是实施例的半导体器件在其制造过程中的主要部分截面图；
图10是与图9类似的半导体器件在其制造过程中的主要部分截面图；
图11是在图9之后的半导体器件在其制造过程中的主要部分截面图；
图12是与图11类似的半导体器件在其制造过程中的主要部分截面图；
图13是在图11之后的半导体器件在其制造过程中的主要部分截面图；
图14是与图13类似的半导体器件在其制造过程中的主要部分截面图；
图15是在图13之后的半导体器件在其制造过程中的主要部分截面图；
图16是与图15类似的半导体器件在其制造过程中的主要部分截面图；
图17是在图15之后的半导体器件在其制造过程中的主要部分截面图；
图18是与图17类似的半导体器件在其制造过程中的主要部分截面图；
图19是在图17之后的半导体器件在其制造过程中的主要部分截面图；
图20是与图19类似的半导体器件在其制造过程中的主要部分截面图；
图21是在图19之后的半导体器件在其制造过程中的主要部分截面图；
图22是与图21类似的半导体器件在其制造过程中的主要部分截面图；
图23是在图21之后的半导体器件在其制造过程中的主要部分截面图；
图24是与图23类似的半导体器件在其制造过程中的主要部分截面图；
图25是在图23之后的半导体器件在其制造过程中的主要部分截面图；
图26是与图25类似的半导体器件在其制造过程中的主要部分截面图；
图27是在图25之后的半导体器件在其制造过程中的主要部分截面图；
图28是与图27类似的半导体器件在其制造过程中的主要部分截面图；
图29是在图27之后的半导体器件在其制造过程中的主要部分截面图；
图30是与图29类似的半导体器件在其制造过程中的主要部分截面图；
图31是在图29之后的半导体器件在其制造过程中的主要部分截面图；
图32是与图31类似的半导体器件在其制造过程中的主要部分截面图；
图33是在图31之后的半导体器件在其制造过程中的主要部分截面图；
图34是与图33类似的半导体器件在其制造过程中的主要部分截面图；
图35是在图33之后的半导体器件在其制造过程中的主要部分截面图；
图36是与图35类似的半导体器件在其制造过程中的主要部分截面图；
图37是在图35之后的半导体器件在其制造过程中的主要部分截面图；
图38是与图37类似的半导体器件在其制造过程中的主要部分截面图；
图39是在图37之后的半导体器件在其制造过程中的主要部分截面图；
图40是与图39类似的半导体器件在其制造过程中的主要部分截面图；
图41是在图39之后的半导体器件在其制造过程中的主要部分截面图；
图42是与图41类似的半导体器件在其制造过程中的主要部分截面图；
图43是在图41之后的半导体器件在其制造过程中的主要部分截面图；
图44是与图43类似的半导体器件在其制造过程中的主要部分截面图；
图45是在图43之后的半导体器件在其制造过程中的主要部分截面图；
图46是与图45类似的半导体器件在其制造过程中的主要部分截面图；
图47是在图45之后的半导体器件在其制造过程中的主要部分截面图；
图48是与图47类似的半导体器件在其制造过程中的主要部分截面图；
图49是在图47之后的半导体器件在其制造过程中的主要部分截面图；
图50是与图49类似的半导体器件在其制造过程中的主要部分截面图；
图51是在图49之后的半导体器件在其制造过程中的主要部分截面图；
图52是与图51类似的半导体器件在其制造过程中的主要部分截面图；
图53是在图51之后的半导体器件在其制造过程中的主要部分截面图；
图54是与图53类似的半导体器件在其制造过程中的主要部分截面图；
图55是在图53之后的半导体器件在其制造过程中的主要部分截面图；
图56是与图55类似的半导体器件在其制造过程中的主要部分截面图；
图57是在图55之后的半导体器件在其制造过程中的主要部分截面图；
图58是与图57类似的半导体器件在其制造过程中的主要部分截面图；
图59是在图57之后的半导体器件在其制造过程中的主要部分截面图；
图60是与图59类似的半导体器件在其制造过程中的主要部分截面图；
图61是在图59之后的半导体器件在其制造过程中的主要部分截面图；
图62是与图61类似的半导体器件在其制造过程中的主要部分截面图；
图63是在图61之后的半导体器件在其制造过程中的主要部分截面图；
图64是与图63类似的半导体器件在其制造过程中的主要部分截面图；
图65是在图63之后的半导体器件在其制造过程中的主要部分截面图；
图66是与图65类似的半导体器件在其制造过程中的主要部分截面图；
图67是在图63之后的半导体器件在其制造过程中的主要部分截面图；
图68是与图67类似的半导体器件在其制造过程中的主要部分截面图；
图69是所研究实例中的半导体器件的主要部分截面图；
图70是所研究实例中的半导体器件的主要部分截面图；
图71是示出在中性状态下源极侧侧壁间隔件的宽度与存储晶体管的阈值电压之间的相关关系的曲线图；
图72是另一实施例中的半导体器件的主要部分截面图；
图73是其他实施例中的半导体器件的主要部分截面图；
图74是其他实施例中的半导体器件在其制造过程中的主要部分截面图；
图75与图74类似的相同半导体器件在其制造过程中的主要部分截面图；
图76是其他实施例中的半导体器件在其制造过程中的主要部分截面图；
图77是与图76类似的半导体器件在其制造过程中的主要部分截面图；
图78是在图76之后的半导体器件在其制造过程中的主要部分截面图；
图79是与图78类似的半导体器件在其制造过程中的主要部分截面图；并且
图80是示出漏极侧侧壁间隔件的宽度与控制晶体管的阈值电压之间的相关关系的曲线图。
具体实施方式
在以下实施例中，在必要时为了方便起见，将通过将实施例分割成多个部分或实施例对各实施例执行描述。然而，除非特别明确地另有说明，否则它们绝对不是彼此无关的，而是相关的，使得章节或实施例中的一个是其他章节或实施例部分或整体的修改、细节、补充说明等。此外，在以下实施例中，当提及元件的数量等(包括数量、数值、量、范围等)时，不限于特定数字，除非特别明确地另有说明，或者除非它们原则上明显限于具体数字。元件的数量等可不小于或不大于特定数量。此外，在以下各实施例中，实施例的组分(包括元件、步骤等)也不一定是必不可少的，除非特别明确地另有说明，或者除非这些组分原则上被认为是明显必不可少的。同样地，如果在以下各实施例中提及组分等的形状、位置关系等，则形状等应当被认为包括基本上接近或相似的形状等，除非特别明确地另有说明，或者除非它们能够被认为原则上明显并非如此。这也应当适用于上述数值和范围。
以下将基于附图详细描述实施例。应当注意的是，在用于说明实施例的所有附图中，具有相同功能的部件由相同的附图标记表示，并且省略其重复的描述。此外，在以下实施例中，除非特别需要，否则原则上不会重复相同或相似部分的描述。
在实施例中使用的附图中，即使在横截面中也可不画细线，以提高图示的清晰度，同时即使平面图也可画细线，以提高图示的清晰度。
(实施例1)
<关于半导体器件的结构>
下方所示的实施例1和实施例2每一者中的半导体器件包括非易失性存储器(非易失性存储元件、闪速存储器或非易失性半导体存储器件)。在下方所示的实施例1和实施例2每一者中，将基于基于n沟道MISFET(金属绝缘体半导体场效应晶体管)的存储单元来描述非易失性存储器。此外，在下方所示的实施例1和实施例2每一者中，极性旨在描述对基于n沟道MISFET的存储器单元的操作。对于基于p沟道MISFET的存储单元，原则上相同的操作可通过反转施加电位的所有极性、载流子的导电类型等来获得。
参照附图，将描述实施例1中的半导体器件。
图1-图6是实施例1中的半导体器件的主要部分截面图。图1示出了存储单元区域1A和存储单元区域1B的主要部分截面图。图2示出了较低击穿电压MIS区域1C和较高击穿电压MIS区域1D的主要部分截面图。图3是图1中的存储单元区域1A的局部放大截面图1。图4是图1中的存储单元区域1B的局部放大剖视图1。图5是图2中的较低击穿电压MIS区域1C的局部放大剖视图。图6是图2中的较高击穿电压MIS区域1D的局部放大剖视图。应当注意的是，在图3-图6中省略了示出图1和图2所示绝缘膜IL2和IL3的图示。图7是存储单元MC1和MC2的等效电路图。
这里提到的每个存储单元区域1A和1B是非易失性存储器中的存储单元形成于其中的半导体衬底SB的主表面的区域。较低击穿电压MIS区域1C是包括在外围电路中的较低击穿电压MISFET形成于其中的半导体衬底SB的主表面的区域。较高击穿电压MIS区域1D是包括在外围电路中的较高击穿电压MISFET形成于其中的半导体衬底SB的主表面的区域。存储单元区域1A和1B、较低击穿电压MIS区域1C以及较高击穿电压MIS区域1D对应于相同半导体衬底SB的主表面的不同二维区域。外围电路是除了非易失性存储器以外的电路。外围电路的实例包括诸如CPU的处理器、控制电路、感测放大器、列解码器、行解码器和输入/输出电路。
在由比电阻为例如约1～10Ωm等的p型单晶硅制成的半导体衬底(半导体晶片)SB中，形成用于隔离元件的隔离区域ST。在每个存储单元区域1A和1B中，在由隔离区域ST限定的有源区域中，形成p型阱PW1。
在每个存储单元区域1A和1B中，形成非易失性存储器中的存储单元MC。这里假定形成在存储单元区域1A中的存储单元MC称为存储单元MC1，而形成在存储单元区域1B中的存储单元MC称为存储单元MC2。在存储单元区域1A中，多个存储单元MC1实际上形成为阵列。此外，在存储单元区域1B中，多个存储单元MC2实际上形成为阵列。每个存储单元MC是分离栅极存储单元，其中两个MISFET(即具有控制栅极电极CG的控制晶体管以及具有存储栅极电极MG的存储晶体管)彼此耦合。
包括具有电荷存储部分(电荷存储层)的栅极绝缘膜和存储栅极电极MG的MISFET在本文中称为存储晶体管，并且包括栅极绝缘膜和控制栅极电极CG的MISFET在本文中称为控制晶体管。应当注意的是，由于控制晶体管是存储单元选择晶体管，因此控制晶体管也可被认为是选择晶体管。因此，控制栅极电极CG也可被认为是选择栅极电极。存储晶体管(memory transistor)是存储晶体管(storage transistor)。
以下将具体描述每个存储单元MC的基本结构。这里描述的存储单元MC的基本配置对于存储单元MC1和MC2是相同的。
如图1、图3和图4所示，非易失性存储器中的每个存储单元MC具有形成在半导体衬底SB的p型阱PW1中的源极和漏极n型半导体区域S1和D1、形成在半导体衬底SB(p型阱PW1)上的控制栅极电极CG、以及在半导体衬底SB(p型阱PW1)之上形成为与控制栅极电极CG相邻的存储栅极电极MG。非易失性存储器中的存储单元MC还具有形成在控制栅极CG与半导体衬底SB(p型阱PW1)之间的绝缘膜(栅极绝缘膜)GF1、形成在存储栅极电极MG与半导体衬底SB(p型阱PW1)之间以及存储栅极电极MG与控制栅极电极CG之间的绝缘膜MZ。非易失性存储器中的存储单元MC还具有形成在彼此不相邻的存储栅极电极MG和选择栅极电极SG的相应侧表面之上的侧壁间隔件SW。
控制栅极电极CG和存储栅极电极MG并排布置以沿着半导体衬底SB的主表面延伸，其中绝缘膜MZ介于它们相应的相对侧表面之间。控制栅极电极CG和存储栅极电极MG每一者沿着与图1、图3和图4的纸平面垂直的方向延伸。控制栅极电极CG和存储栅极电极MG每一者由导电膜(例如硅膜，诸如n型多晶硅膜)构成。
控制栅极电极CG和存储栅极电极MG形成在位于半导体区域D1与S1之间的半导体衬底SB(p型阱PW1)之上。存储栅极电极MG位于更靠近半导体区域S1的位置，而控制栅极电极CG位于更靠近半导体区域D1的位置。应当注意的是，控制栅极电极CG和存储栅极电极MG经由相应的绝缘膜GF1和MZ而形成在半导体衬底SB(p型阱PW1)之上。形成在控制栅极电极CG与半导体衬底SB(p型阱PW1)之间的绝缘膜GF1(即位于控制栅极电极CG下方的绝缘膜GF1)用作控制晶体管的栅极绝缘膜。绝缘膜GF1由例如二氧化硅膜等构成。
控制栅极电极CG和存储栅极电极MG经由绝缘膜MZ而彼此相邻。绝缘膜MZ在两个区域(也即存储栅极电极MG与半导体衬底SB(p型阱PW1)之间的区域以及存储栅极电极MG与控制栅极电极CG之间的区域)之上连续延伸。绝缘膜MZ可被认为是栅极绝缘膜。应当注意的是，存储栅极电极MG与半导体衬底SB(p型阱PW1)之间的绝缘膜MZ(也即位于存储栅极电极MG下方的绝缘膜MZ)用作存储晶体管的栅极绝缘膜，而存储栅极电极MG与控制栅极电极CG之间的绝缘膜MZ用作提供存储栅极电极MG与控制栅极电极CG之间绝缘的绝缘膜。
绝缘膜MZ是多层绝缘膜，并且由包括绝缘膜MZ1、位于绝缘膜MZ1之上的绝缘膜MZ2以及位于绝缘膜MZ2之上的绝缘膜MZ3的多层膜构成。这里，绝缘膜MZ1由二氧化硅膜(氧化膜)构成，绝缘膜MZ2由氮化硅膜(氮化膜)构成，并且绝缘膜MZ3由二氧化硅膜(氧化膜)构成。
应当注意的是，在图1中，为了提高图示的清晰度，包括绝缘膜MZ1、MZ2和MZ3的多层膜示出为单层绝缘膜MZ。然而，实际上，如图3和图4所示，绝缘膜MZ由包括绝缘膜MZ1、MZ2和MZ3的多层膜构成。
在绝缘膜MZ中，绝缘膜MZ2是具有电荷存储功能的绝缘膜(捕获绝缘膜)。也即，在绝缘膜MZ中，绝缘膜MZ2旨在存储电荷并且可用作电荷存储部分(电荷存储层)。因此，绝缘膜MZ可被认为是具有内部电荷存储部分(这里是绝缘膜MZ2)的绝缘膜。在绝缘膜MZ中，位于作为捕获绝缘膜的绝缘膜MZ2之上和之下的绝缘膜MZ3和MZ1可用作将电荷限制于捕获绝缘膜的电荷阻挡层。绝缘膜MZ1和MZ3的相应带隙比作为捕获绝缘膜的绝缘膜MZ2的带隙大。
半导体区域S1用作源极区域和漏极区域中的一者，而半导体区域D1用作源极区域和漏极区域中的另一者。这里，半导体区域S1用作源极区域，而半导体区域D1用作漏极区域。应当注意的是，存储单元MC中源极区域和漏极区域的相应名称对应于存储单元MC的读取操作过程中的源极区域和漏极区域。
半导体区域S1和D1每一者由其中引入n型杂质的n型半导体区域构成并且具有LDD(轻掺杂漏极)结构。也即，源极半导体区域S1具有n-型半导体区域E1和n+型半导体区域H1，n+型半导体区域H1的杂质浓度高于n-型半导体区域E1。漏极半导体区域D1具有n-型半导体区域E2和n+型半导体区域H2，n+型半导体区域H2的杂质浓度高于n-型半导体区域E2。n+型半导体区域H1具有比n-型半导体区域E1深的结深度以及比n-型半导体区域E1高的杂质浓度。n+型半导体区域H2具有比n-型半导体区域E2深的结深度以及比n-型半导体区域E2高的杂质浓度。
在彼此不相邻的存储栅极电极MG和控制栅极电极CG的相应侧表面(侧壁)上，形成分别由绝缘体(绝缘膜)制成的侧壁间隔件(侧壁或侧壁绝缘膜)SW。也即，在存储栅极电极MG的与存储栅极电极MG的经由绝缘膜MZ与控制栅极电极CG相邻的侧表面相对的侧表面之上，并且在控制栅极电极CG的与控制栅极电极CG的经由绝缘膜MZ与存储栅极电极MG相邻的侧表面相对的侧表面之上，形成侧壁间隔件SW。每个侧壁间隔件SW由单层或多层绝缘膜构成。
这里假定形成在存储栅极电极MG的侧表面之上的侧壁间隔件SW被称为侧壁间隔件SW1，并且形成在控制栅极电极CG的侧表面之上的侧壁间隔件SW被称为侧壁间隔件SW2。侧壁间隔件SW1在存储栅极电极MG的侧表面之上形成为与其相邻，但是在侧壁间隔件SW1与存储栅极电极MG之间也可存在由绝缘膜制成的偏移间隔件(侧壁绝缘膜)OS1。此外，侧壁间隔件SW2在控制栅极电极CG的侧表面之上形成为与其相邻，但是在侧壁间隔件SW2与控制栅极电极CG之间也可存在由绝缘膜制成的偏移间隔件OS1。
n-型半导体区域E1通过与存储栅极电极MG的侧表面或侧表面之上的偏移间隔件OS1自对准而形成。n+型半导体区域H1通过与侧壁间隔件SW1的侧表面(侧壁间隔件SW1的与侧壁间隔件SW1与存储栅极电极MG接触的侧表面的相对的侧表面)自对准而形成。因此，较低浓度n-型半导体区域E1主要形成在侧壁间隔件SW1的下方，而较高浓度n+型半导体区域H1形成在较低浓度n-型半导体区域E1的外部。结果，较低浓度n-型半导体区域E1形成为与存储晶体管的沟道形成区域(CM1或CM2)相邻，而高浓度n+型半导体区域H1形成为与较低浓度n-型半导体区域E1相邻并且与存储晶体管的沟道形成区域(CM1或CM2)隔开与n-型半导体区域E1对应的距离。n-型半导体区域E1介于n+型半导体区域H1与存储晶体管的沟道形成区域(CM1或CM2)之间。
n-型半导体区域E2通过与控制栅极电极CG的侧表面或侧表面之上的偏移间隔件OS1自对准而形成。n+型半导体区域H2通过与侧壁间隔件SW2的侧表面(侧壁间隔件SW2的与侧壁间隔件SW2与控制栅极电极CG接触的侧表面相对的侧表面)自对准而形成。因此，较低浓度n-型半导体区域E2主要形成在侧壁间隔件SW2的下方，而较高浓度n+型半导体区域H2形成在较低浓度n-型半导体区域E2的外部。结果，较低浓度n-型半导体区域E2形成为与控制晶体管的沟道形成区域(CC1或CC2)相邻，而较高浓度n+型半导体区域H2形成为与较低浓度n-型半导体区域E2相邻并且与控制晶体管的沟道形成区域(CC1或CC2)隔开与n-型半导体区域E2对应的距离。n-型半导体区域E2介于n+型半导体区域H2与控制晶体管的沟道形成区域(CC1或CC2)之间。
位于存储栅极电极MG下方的绝缘膜MZ下方的p型阱PW1的区域对应于其中形成存储晶体管的沟道区域的沟道形成区域(CM1或CM2)。另一方面，位于控制栅极电极CG下方的绝缘膜GF1下方的p型阱PW1的区域对应于其中形成控制晶体管的沟道区域的沟道形成区域(CC1或CC2)。调节控制晶体管的沟道形成区域(CC1或CC2)的杂质浓度，以控制控制晶体管的阈值电压。此外，调节存储晶体管的沟道形成区域(CM1或CM2)的杂质浓度以控制存储晶体管的阈值电压。
上述是存储单元MC的基本配置。具有这种结构的存储单元MC形成在每个存储单元区域1A和1B中。
这里假定用于形成在存储单元区域1A中的存储单元MC1的侧壁间隔件SW1被称为侧壁间隔件SW1a，而用于形成在存储单元区域1A中的存储单元MC1的侧壁间隔件SW2被称为侧壁间隔件SW2a。这里还假定各自用于形成在存储单元区域1A中的存储单元MC1的存储栅极电极MG和控制栅极电极CG分别被称为存储栅极电极MG1和控制栅极电极CG1。这里还假定用于形成在存储单元区域1B中的存储单元MC2的侧壁间隔件SW1被称为侧壁间隔件SW1b，而用于形成在存储单元区域1B中的存储单元MC2的侧壁间隔件SW2称为作为侧壁间隔件SW2b。这里还假定各自用于形成在存储单元区域1B中的存储单元MC2的存储栅极电极MG和控制栅极电极CG分别被称为存储栅极电极MG2和控制栅极电极CG2。
假定形成在存储单元区域1A中的p型阱PW1被称为p型阱PW1a，而用于形成在存储单元区域1A中的存储单元MC1的半导体区域S1和D1分别被称为作为半导体区域S1a和D1a。还假定各自用于形成在存储单元区域1A中的存储单元MC1的n-型半导体区域E1和n+型半导体区域H1分别被称为n-型半导体区域E1a和n+型半导体区域H1a，而各自用于形成在存储单元区域1A中的存储单元MC1的n-型半导体区域E2和n+型半导体区域H2分别被称为n-型半导体区域E2a和n+型半导体区域H2a。
假定形成在存储单元区域1B中的p型阱PW1被称为p型阱PW1b，而用于形成在存储单元区域1B中的存储单元MC2的半导体区域S1和D1分别被称为半导体区域S1b和D1b。还假定各自用于形成在存储单元区域1B中的存储单元MC2的n-型半导体区域E1和n+型半导体区域H1分别被称为n-型半导体区域E1b和n+型半导体区域H1b，而各自用于形成在存储单元区域1B中的存储单元MC2的n-型半导体区域E2和n+型半导体区域H2分别被称为n-型半导体区域E2b和n+型半导体区域H2b。
接着，将具体描述形成在较低击穿电压MIS区域1C和较高击穿电压MIS区域中的每个相应MISFET 2的基本配置。应当注意的是，这里将描述其中MISFET 2是n沟道MISFET的情况，然而MISFET 2也可为p沟道MISFET。
如图2、图5和图6所示，在半导体衬底SB的位于较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中的区域中，在由隔离区域ST限定的有源区域中，形成p型阱PW2。在每个较低击穿电压MIS区域1C和较高击穿电压MISFET区域1D中，MISFET 2包括形成在半导体衬底SB的p型阱PW2中的n型源极和漏极半导体区域S2和D2以及经由相应绝缘膜GF2和HK而形成在半导体衬底SB(p型阱PW2)之上的栅极电极GE。
每个栅极电极GE经由绝缘膜GF2和HK形成在半导体衬底SB(p型阱PW2)的位于半导体区域D2和S2之间的区域之上。每个半导体区域S2用作源极区域和漏极区域中的一者，而每个半导体区域D2用作源极区域和漏极区域中的另一者。这里，半导体区域S2用作源极区域，而半导体区域D2用作漏极区域。
在每个栅极电极GE的侧表面(侧壁)之上，形成由绝缘体(绝缘膜)制成的侧壁间隔件SW。每个侧壁间隔件SW由单层或多层绝缘膜制成。
这里假定形成在每个栅极电极GE的源极侧侧表面之上(更靠近半导体区域S2)的侧壁间隔件SW被称为侧壁间隔件SW3。这里还假定形成在栅极电极GE的漏极侧侧表面之上(更靠近半导体区域D2)的侧壁间隔件SW被称为侧壁间隔件SW4。
在每个栅极电极GE与半导体衬底SB(p型阱P2)之间存在包括绝缘膜GF2和HK的多层膜。绝缘膜GF2处于下层中(更靠近半导体衬底SB)，而绝缘膜HK处于上层中(更靠近栅极电极GE)。介于栅极电极GE与半导体衬底(p型阱PW2)之间的包括绝缘膜GF2和HK的多层膜用作MISFET 2的栅极绝缘膜。
绝缘膜G2由例如二氧化硅膜构成，而绝缘膜HK由高介电常数的绝缘膜构成。本文所述的高介电常数绝缘膜表示介电常数高于氮化硅膜的绝缘膜。高介电常数膜的实例包括氧化铪膜、氧化铝膜和氧化钽膜。
栅极电极由导电膜制成，导电膜在本文中为金属膜。因此，栅极电极GE为所谓的金属栅极电极。
假定在本申请中，当提及包括在栅极电极中的金属膜时，金属膜表示显示出金属导电性的导电膜，并且不仅包括单元素金属膜(纯金属膜)和合金膜，而且还包括显示出金属导电性的金属化合物膜(诸如金属氮化物膜或金属碳化物膜)。因此，栅极电极GE由显示出金属导电性的导电膜制成，并且具有与金属一样低的电阻率。
在去除后述的虚拟栅极电极DG1和DG2之后，将栅极电极GE和绝缘膜HK嵌入在已从中去除虚拟栅极电极DG1和DG2的区域中，其细节将在后述。因此，绝缘膜GF2形成在介于每个栅极电极GE与半导体衬底(p型阱PW)之间的区域中，而绝缘膜HK不仅形成在介于栅极电极GE与半导体衬底SB(p型阱PW2)之间的区域中，而且还形成在介于栅极电极GE与侧壁间隔件SW3之间的每个区域中以及介于栅极电极GE与侧壁间隔件SW4之间的区域中。也即，绝缘膜HK在栅极电极GE和侧壁间隔件SW3之间以及栅极电极GE与侧壁间隔件SW4之间连续延伸。
还可存在这样的情况，其中在每个侧壁间隔件SW3和SW4与每个栅极电极GE之间，不仅存在绝缘膜HK，还存在由绝缘膜制成的偏移间隔件(侧壁绝缘膜)OS1。在这种情况下，每个侧壁间隔件SW3和SW4与偏移间隔件OS1接触，而栅极电极GE与绝缘膜HK接触。
每个半导体区域S2和D2由其中引入n型杂质的n型半导体区域制成并且包括LDD结构。也即，源极半导体区域S2具有n-型半导体区域E3和n+型半导体区域H3，n+型半导体区域H3的杂质浓度高于n-型半导体区域E3。漏极半导体区域D2具有n-型半导体区域E4和n+型半导体区域H4，n+型半导体区域H4的杂质浓度高于n-型半导体区域E4。n+型半导体区域H3具有比n-型半导体区域E3深的结深度以及比n-型半导体区域E3高的杂质浓度。n+型半导体区域H4具有比n-型半导体区域E4深的结深度以及比n-型半导体区域E4高的杂质浓度。
在p型阱PW2中，较低浓度n-型半导体区域E3主要形成在侧壁间隔件SW3的下方，而较高浓度n+型半导体区域H3形成在n-型半导体区域E3的外部。此外，在p型阱PW2中，较低浓度n-型半导体区域E4主要形成在侧壁间隔件SW4的下方，而较高浓度n+型半导体区域H4形成在n-型半导体区域E4的外部。因此，n-型半导体区域E3和E4形成为与MISFET 2的沟道形成区域相邻，使得沟道形成区域在沟道长度方向上介于它们之间。n+型半导体区域H3形成为与n-型半导体区域E3相邻并且与MISFET 2的沟道形成区域隔开与n-型半导体区域E3对应的距离。n+型半导体区域H4形成为与n-型半导体区域E4相邻并且与MISFET 2的沟道形成区域隔开与n-型半导体区域E4对应的距离。因此，n-型半导体区域E3介于n+型半导体区域H3与MISFET 2的沟道形成区域之间，而n-型半导体区域E4介于n+型半导体区域H4与MISFET 2的沟道形成区域之间。
在每个p型阱PW2中，位于栅极电极GE下方的绝缘膜HK和GF2下方的区域对应于其中形成MISFET 2的沟道区域的沟道形成区域。为了控制MISFET 2的阈值电压，调节MISFET2的沟道形成区域的杂质浓度。MISFET 2的沟道形成区域未以附图标记示出。
上述是MISFET 2的基本结构。具有这种结构的MISFET 2形成在每个较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中。
假定形成在较低击穿电压MIS区域1C中的MISFET 2被称为MISFET 2a，而形成在较高击穿电压MIS区域1D中的MISFET 2被称为MISFET 2b。还假定形成在较低击穿电压MIS区域1C中的p型阱PW2被称为p型阱PW2a，而形成在较高击穿电压MIS区域1D中的p型阱PW2被称为p型阱PW2b。还假定用于形成在较低击穿电压MIS区域1C中的MISFET 2a的侧壁间隔件SW3被称为侧壁间隔件SW3a，而用于形成在较低击穿电压MIS区域1C中的MISFET 2a的侧壁间隔件SW4被称为侧壁间隔件SW4a。还假定用于形成在较高击穿电压MIS区域1D中的MISFET 2b的侧壁间隔件SW3被称为侧壁间隔件SW3b，而用于形成在较高击穿电压MIS区域1D中的MISFET 2b的侧壁间隔件SW4被称为侧壁间隔件SW4b。
假定用于形成在较低击穿电压MIS区域1C中的MISFET 2a的栅极电极GE被称为栅极电极GE1，而用于形成在较高击穿电压MIS区域1D中的MISFET 2b的栅极电极GE被称为栅极电极GE2。还假定用于形成在较低击穿电压MIS区域1C中的MISFET 2a的绝缘膜GF2被称为绝缘膜GF2a，而用于形成在较高击穿电压MIS区域1D中的MISFET 2b的绝缘膜GF2被称为绝缘膜GF2b。还假定用于形成在较低击穿电压MIS区域1C中的MISFET 2a的绝缘膜HK被称为绝缘膜HK1，而用于形成在较高击穿电压MIS区域1D中的MISFET 2b的绝缘膜HK被称为绝缘膜HK2。
假定形成在较低击穿电压MIS区域1C中的MISFET 2a的n-型半导体区域E3和MISFET 2a的n+型半导体区域H3被称为n-型半导体区域E3a和n+型半导体区域H3a。还假定形成在较低击穿电压MIS区域1C中的MISFET 2a的n-型半导体区域E4和MISFET 2a的n+型半导体区域H4被称为n-型半导体区域E4a和n+型半导体区域H4a。还假定形成在较高击穿电压MIS区域1D中的MISFET 2b的n-型半导体区域E3和MISFET 2b的n+型半导体区域H3称为n-型半导体区域，型半导体区域E3b和n+型半导体区域H3b。还假定形成在较高击穿电压MIS区域1D中的MISFET 2b的n-型半导体区域E4和MISFET 2b的n+型半导体区域H4被称为n-型半导体区域E4b和n+型半导体区域H4b。
在n+型半导体区域H1、H2、H3和H4的相应上部(上表面)中，形成金属硅化物层SL。在存储栅极电极MG和控制栅极电极CG的相应上部(上表面)中，形成金属硅化物层SL2。金属硅化物层SL和SL2均由例如钴硅化物层、硅化镍层、添加铂的硅化镍层等制成。通过形成金属硅化物层SL，可减小扩散电阻和接触电阻。还可能存在这样的情况，其中就最大限度地防止存储栅极电极MG与控制栅极电极CG之间的短路方面而言，金属硅化物层SL2不形成在存储器栅极MG和控制栅极电极CG的任一个或每个上部电极中。
在半导体衬底SB之上，层间绝缘膜IL1形成为绝缘膜，以便覆盖控制栅极电极CG1和CG2，存储栅极电极MG1和MG2，栅极电极GE1和GE2以及侧壁间隔件SW1a、SW1b、SW2a、SW2b、SW3a、SW3b、SW4a和SW4b。本文所述的层间绝缘膜IL1包括绝缘膜IL2和位于绝缘膜IL2之上的绝缘膜IL3。层间绝缘膜IL1具有平坦化的上表面。
在层间绝缘膜IL1中，形成后述的接触孔。在接触孔中形成后述的插头PG。在插头PG嵌入其中的层间绝缘膜IL1之上形成均在后文描述的绝缘膜IL6和导线M1。这里省略了接触孔、插头PG、绝缘膜IL6和线M1的图示和描述。
接着，将描述较高击穿电压MIS区域1D中的MISFET 2a中的以及较低击穿电压MIS区域1C和MISFET 2b中的的各个栅极绝缘膜的厚度。
形成在较高击穿电压MIS区域1D中的MISFET 2b的绝缘膜GF2b的厚度大于形成在较低击穿电压MIS区域1C中的MISFET 2a的绝缘膜GF2a的厚度。由共用绝缘膜形成的较高击穿电压MIS区域1D中的绝缘膜HK2和较低击穿电压MIS区域1C中的绝缘膜HK1由相同的绝缘材料制成并具有相同的厚度。因此，介于较高击穿电压MIS区域1D中的栅极电极GE2与半导体衬底SB之间的绝缘膜GF2b和HK2的总厚度大于介于较低击穿电压MIS区域1C中的栅极电极GE1与的半导体衬底SB之间的绝缘膜GF2a和HK1的总厚度。也即，较高击穿电压MIS区域1D中的MISFET 2b的栅极绝缘膜的厚度大于较低击穿电压MISFET 1C中的MISFET 2a的栅极绝缘膜的厚度。此外，MISFET 2b的击穿电压高于MISFET 2a的击穿电压，并且MISFET 2b的工作电压高于MISFET 2a的工作电压。
接着，将描述侧壁间隔件SW的宽度(厚度)。在实施例1中，侧壁间隔件SW的宽度根据包括侧壁间隔件SW的元件的特性来设定。
首先，关注较低击穿电压MIS区域1C和较高击穿电压MIS区域1D。在较低击穿电压MIS区域1C中，侧壁间隔件SW3a的宽度W3a等于侧壁间隔件SW4a的宽度W4a(W3a＝W4a)。此外，在较高击穿电压MIS区域1D中，侧壁间隔件SW3b的宽度W3b等于侧壁间隔件SW4b的宽度W4b(W3b＝W4b)。较高击穿电压MIS区域1D中的侧壁间隔件SW3b和SW4b的相应宽度W3b和W4b大于较低击穿电压MIS区域1D中的侧壁间隔件SW3a和SW4a的相应宽度W3a和W4a(W4b＝W3b>W3a＝W4b)。这允许将较高击穿电压MIS区域1D中的MISFET 2b的击穿电压设定成高于较低击穿电压MIS区域1C中的MISFET 2a的击穿电压。
接着，关注存储单元区域1A和1B。存储单元区域1A中的侧壁间隔件SW2a的宽度W2a等于存储单元区域1B中的侧壁间隔件SW2b的宽度W2b(W2a＝W2b)。然而，存储单元区域1B中的侧壁间隔件SW1b的宽度W1b小于存储单元区域1A中的侧壁间隔件SW1a的宽度W1a(W1a>W1b)。存储单元区域1A中的侧壁间隔件SW1a的宽度W1a基本上等于侧壁间隔件SW2a和SW2b的宽度W2a和W2b中的每一个(W1a＝W2a＝W2b)。
以下是存储单元区域1A和1B、较低击穿电压MIS区域1C以及较高击穿电压MIS区域1D中的侧壁间隔件SW的相应宽度的比较结果。也即，存储单元区域1B中的侧壁间隔件SW1b的宽度W1b基本上等于较低击穿电压MIS区域1C中的侧壁间隔件SW3a和SW4b的宽度W3a和W4a(W1b＝W3a＝W4a)。存储单元区域1A和1B中的侧壁间隔件SW1a、SW2a和SW2b的相应宽度W1a、W2a和W2b基本上等于较高击穿电压MIS区域1D中的侧壁间隔件SW3b和SW4b的相应宽度W3b和W4b(W1a＝W2a＝W2b＝W3b＝W4b)。因此，满足W1b＝W3a＝W4a<W1a＝W2a＝W2b＝W3b＝W4b。
本文所述的每个侧壁间隔SW的宽度是在栅极长度方向上测量的宽度(尺寸)。也即，在存储单元区域1A中，侧壁间隔件SW1a的宽度W1a是侧壁间隔件SW1a在存储栅极电极MG1的栅极长度方向上的宽度(尺寸)，而侧壁间隔件SW2a的宽度W2a是侧壁间隔件SW2a在控制栅极电极CG1的栅极长度方向上的宽度(尺寸)。在存储单元区域1B中，侧壁间隔件SW1b的宽度W1b是侧壁间隔件SW1b在存储栅极电极MG2的栅极长度方向上的宽度(尺寸)，而侧壁间隔件SW2b的宽度W2b是侧壁间隔件SW2b在控制栅极电极CG2的栅极长度方向上的宽度(尺寸)。在较低击穿电压MIS区域1C中，侧壁间隔件SW3a和SW4a的相应宽度W3a和W4a是侧壁间隔件SW3a和SW4a在栅极电极G1的栅极长度方向上的相应宽度(尺寸)。在较高击穿电压MIS区域1D中，侧壁间隔件SW3b和SW4b的相应宽度W3b和W4b是侧壁间隔件SW3b和SW4b在栅极电极G2的栅极长度方向上的的相应宽度(尺寸)。
接着，关注n-型半导体区域E1a、E1b、E2a、E2b、E3a、E3b、E4a和E4b的相应尺寸(栅极长度方向上的尺寸)。n-型半导体区域E1a、E1b、E2a、E2b、E3a、E3b、E4a和E4b具有反映侧壁间隔件SW的宽度的尺寸。侧壁间隔件SW的宽度越大，其形成的n-型半导体区域E1a、E1b、E2a、E2b、E3a、E3b、E4a、E4b的尺寸越大。
因此，在较低击穿电压MIS区域1C中，反映由W3a＝W4a给出的侧壁间隔件SW3a与SW4a之间的关系，n-型半导体区域E3a的尺寸L3a基本上等于n-型半导体区域E4a的尺寸L4a(L3a＝L4a)。此外，在较高击穿电压MIS区域1D中，反映由W3b＝W4b给出的侧壁间隔件SW3b与SW4b之间的关系，n-型半导体区域E3b的尺寸L3b基本上等于n-型半导体区域E4b的尺寸L4b(L3b＝L4b)。此外，反映侧壁间隔件SW3a和SW4a与侧壁间隔件SW3b和SW4b之间的关系使得侧壁间隔件SW3a和SW4a的相应宽度W3a和W4a小于侧壁间隔件SW3b和SW4b的相应宽度W3b和W4b，n-型半导体区域E3a和E4a的相应尺寸L3a和L4a小于n-型半导体区域E3b和E4b的相应尺寸L3b和L4b(L3a＝L4a<L4b＝L3b)。
在存储单元区域1A和1B中，反映由W1a＝W2a＝W2b给出的侧壁间隔件SW1a、SW2a和SW2b之间的关系，n-型半导体区域E1a的尺寸L1a、n-型半导体区域E2a的尺寸L2a、和n-型半导体区域E2b的尺寸L2b基本上相等(L1a＝L2a＝L2b)。此外，反映侧壁间隔件SW1b与侧壁间隔件SW1a、SW2a、SW2a之间的关系使得侧壁间隔件SW1b的宽度W1b小于侧壁间隔件SW1a、SW2a和SW2b的宽度W1a、W2a和W2b(W1b<W1a＝W2a＝W2b)，n-型半导体区域E1b的尺寸L1b小于n-型半导体区域E1a、E2a和E2b的相应尺寸L1a、L2a和L2b(L1b<L1a＝L2a＝L2b)。
本文所述的n-型半导体区域E1a的尺寸L1a是n型半导体区域E1a在存储栅极电极MG1的栅极长度方向上的尺寸(长度)。本文所述的n-型半导体区域E2a的尺寸L2a是n-型半导体区域E2a在控制栅极电极CG1的栅极长度方向上的尺寸。本文所述的n-型半导体区域E1b的尺寸L1b是n-型半导体区域E1b在存储栅极电极MG2的栅极长度方向上的尺寸。本文所述的n-型半导体区域E2b的尺寸L2b是n型半导体区域E2b在控制栅极电极CG2的栅极长度方向上的尺寸。n-型半导体区域E3a和E4a的相应尺寸L3a和L4a是n-型半导体区域E3a和E4a在栅极电极GE1的栅极长度方向上的尺寸。n-型半导体区域E3b和E4b的相应尺寸L3b和L4b是n-型半导体区域E3b和E4b在栅极电极GE2的栅极长度方向上的尺寸。
由于由W1b<W1a给出的关系成立，因此沿着存储栅极电极MG2的栅极长度方向从侧壁间隔件SW1b的侧表面到存储栅极电极MG2(其侧表面)的距离小于沿着存储栅极电极MG1的栅极长度方向从侧壁间隔件SW1a的侧表面到存储栅极电极MG1(其侧表面)的距离。此外，由于满足由W2b＝W2a给出的关系，因此沿着控制栅极电极CG2的栅极长度方向从侧壁间隔件SW2b的侧表面到控制栅极电极CG2(其侧表面)的距离基本上等于沿着控制栅极电极CG1的栅极长度方向从侧壁间隔件SW2a的侧表面到控制栅极电极CG1(其侧表面)的距离。本文所述的侧壁间隔件SW1a和SW1b的相应侧表面对应于侧壁间隔件SW1a和SW1b的与侧壁间隔件SW1a和SW1b的与存储栅极电极(MG1和MG2)相邻的相应侧表面相对的侧表面。本文所述的侧壁间隔件SW2a和SW2b的相应侧表面对应于侧壁间隔件SW2a和SW2b的与侧壁间隔件SW2a和SW2b的与控制栅极电极(CG1和CG2)相邻的相应侧表面相对的侧表面。
应当注意的是，在没有形成偏移间隔件OS1的情况下，沿着存储栅极电极MG2的栅极长度方向从侧壁间隔件SW1b的侧表面到存储栅极电极MG2的距离等于上述宽度W1b。在形成偏移间隔件OS1的情况下，沿着存储栅极电极MG2的栅极长度方向从侧壁间隔件SW1b的侧表面到存储栅极电极MG2的距离具有通过将偏移间隔件OS1的(沿着存储栅极电极MG1的栅极长度方向的)宽度与上述宽度W1b相加获得的值。对于侧壁间隔件SW1a、SW2a和SW2b也是如此。
<关于非易失性存储器中的操作>
接着，将参考图8给出非易失性存储器中的操作的实例。
图8是表示在实施例1中的“写入”、“擦除”和“读取”操作期间向选择的存储单元的各个部分施加电压的条件的实例的表。在图8的表中，电压Vmg是施加到每个存储栅极电极MG的电压，电压Vs是施加到每个半导体区域S1的电压，电压Vcg是施加到每个控制栅极电极CG的电压，电压Vd是施加到每个半导体区域D1的电压，而基极电压Vb是施加到每个p型阱PW1的基极电压。图8的表表示电压施加条件的优选例，并且电压施加条件不限于此。在实施例1中，将电荷注入到每个存储晶体管的绝缘膜MZ中的电荷存储部分(这里是绝缘膜MZ2)被定义为“写入”操作，并且将空穴(正空穴)注入到存储晶体管的绝缘膜MZ中的电荷存储部分中被定义为“擦除”操作。应当注意的是，在图8的表中，行A对应于其中使用SSI方法作为写入方法并且使用BTBT方法作为擦除方法的情况。行B对应于其中使用SSI方法作为写入方法并且使用FN方法作为擦除方法的情况。行C对应于其中使用FN方法作为写入方法并且使用BTBT方法作为擦除方法的情况。行D对应于其中使用FN方法作为写入方法和擦除方法中的每一者的情况。
写入方法被细分为称为SSI(源极侧注入)方法的写入方法和称为FN(福勒-诺得海姆)的写入方法，SSI方法通过根据源极侧注入执行热电子注入来执行写入操作，FN方法使用FN隧道执行写入操作。
根据SSI方法的写入操作通过以下方式执行：将例如在图8的表中的行A或B中显示为“写入操作电压”的电压施加到待执行写入操作的所选存储单元的各个部分，并且将电子注入到所选存储单元的绝缘膜MZ中的绝缘膜MZ2中。此时，热电子在两个栅极电极(存储栅极电极MG与控制栅极电极CG)之间的空间下方的沟道区域(在源极区与漏极区之间)产生，并被注入到存储栅极电极MG下方的绝缘膜MZ中的电荷存储部分(绝缘膜MZ2)中。注入的热电子被绝缘膜MZ2中的陷阱电平捕获，导致存储晶体管的阈值电压的增加。也即，存储晶体管进入写入状态。
根据FN方法的写入操作通过以下方式执行：将例如在图8的表中的行C或D中显示为“写入操作电压”的电压施加到待执行写入操作的所选存储单元的各个部分，并且致使来自存储器栅极电极MG的电子的隧穿并将其注入到所选存储单元的绝缘膜MZ中的绝缘膜MZ2中。注入的电子被绝缘膜MZ2中的陷阱电平捕获，导致存储晶体管的阈值电压的增加。也即，存储晶体管进入写入状态。
擦除方法被细分为称为BTBT(带对带隧穿现象)的擦除方法和称为FN方法的擦除方法，BTBT方法通过使用BTBT的热空穴注入来执行擦除操作，FN方法使用FN隧穿执行擦除操作。
通过将由BTBT产生的空穴注入电荷存储部分(绝缘膜MZ中的绝缘膜MZ2)来执行根据BTBT方法的擦除操作。将例如在图8的表的行A或C中显示为“擦除操作电压”的电压施加到待执行擦除操作的所选存储单元的各个部分。因此，空穴通过使用BTBT现象而产生并且受到电场加速从而被注入到所选存储单元的绝缘膜MZ中的绝缘膜MZ2中，从而降低存储晶体管的阈值电压。也即，存储晶体管进入擦除状态。
根据FN方法的擦除操作通过以下方式执行：将例如在图8的表中的行B或D中显示为“擦除操作电压”的电压施加到待执行擦除操作的所选存储单元的各个部分，并且致使来自存储器栅极电极MG的电子的隧穿并将其注入到所选存储单元的绝缘膜MZ中的绝缘膜MZ2中。注入的电子被绝缘膜MZ2中的陷阱电平捕获，导致存储晶体管的阈值电压的减小。也即，存储晶体管进入擦除状态。
在读取操作期间，将例如在图8的表中的行A、B、C或D中显示为“读取操作电压”的电压施加到待执行读取操作的所选存储单元的各个部分。通过将在读取操作期间待施加到存储器栅极电极MG的电压Vmg设定成处于写入状态下的存储晶体管的阈值电压与处于擦除状态下的存储晶体管的阈值电压之间的值，可确定写入状态或擦除状态。
<关于半导体器件的制造工艺>
接着，将描述实施例1中的半导体器件的制造方法。
图9至图68示出了实施例1中的半导体器件在其制造工序中的主要部分剖视图。图9至图68示出了与上述图1对应的区域的截面图，或与上述图2对应的区域的截面图。
如图9和图10所示，首先，提供由比电阻为例如约1～10Ωcm等的p型单晶硅制成的半导体衬底(半导体晶片)SB。然后，在半导体衬底SB的主表面之上形成限定有源区的隔离区ST。隔离区域ST由诸如二氧化硅的绝缘体制成，并且可通过例如STI(浅沟槽隔离法)等形成。
接着，分别在位于存储单元区域1A的半导体衬底SB、位于存储单元区域1B中的半导体衬底SB、位于较低击穿电压MIS区域1C中的半导体衬底SB、以及位于较高击穿电压MIS区域1D中的半导体衬底SB上形成p型阱PW1a、PW1b、PW2a和PW2b。p型阱PW1a、PW1b、PW2a和PW2b中每一者可通过将诸如硼(B)的p型杂质离子注入到半导体衬底SB中而形成，并且形成在半导体衬底SB的主表面的预定深度之上。
接着，进入位于存储单元区域1A和1B、较低击穿电压MIS区域1C和较高击穿电压MIS区域1D各自的半导体衬底SB(p型阱PW1a、PW1b、PW2a和PW2b)的表层部分，通过执行沟道掺杂离子注入来注入诸如硼(B)的p型杂质。因此，如图11所示，在位于存储单元区域1A中的半导体衬底SB(p型阱PW1a)的表层部分中，形成浓度高于p型阱PW1a的p型半导体区域P1a，并且在位于存储单元区域1B中的半导体衬底SB(p型阱PW1b)的表层部分中，形成浓度高于p型阱PW1b的p型半导体区域P1b。另外如图12所示，在位于较低击穿电压MIS区域1C中的半导体衬底SB(p型阱PW2a)的表层部分中，形成浓度高于p型阱PW2a的p型半导体区域P2a，并且在位于较高击穿电压MIS区域1D中的半导体衬底SB(p型阱PW2b)的表层部分中，形成浓度高于p型阱PW2b的p型半导体区域P2b。
在存储单元区域1A中，控制晶体管的沟道形成区域(CC1)的杂质浓度主要由p型半导体区域P1a的杂质浓度决定。在存储单元区域1B中，控制晶体管的沟道形成区域(CC2)的杂质浓度主要由p型半导体区域P1b的杂质浓度决定。
在后述的实施例1和实施例2中，用于存储单元区域1A的沟道掺杂离子注入(用于形成p型半导体区域P1a的离子注入)和用于存储单元区域1B的沟道掺杂离子注入(用于形成p型半导体区域P1b的离子注入)可通过相同的离子注入步骤同时执行。也即，p型半导体区域P1a和P1b通过相同的离子注入步骤形成。因此，形成的p型半导体区域P1a和P1b具有基本相等的杂质浓度。
用于位于较低击穿电压MIS区域1C和/或较高击穿电压MIS区域1D中的半导体衬底SB的沟道掺杂离子注入以及用于位于存储单元区域1A中的半导体衬底SB的沟道掺杂离子注入和1B可通过相同的离子注入步骤执行，但是也可通过不同的离子注入步骤执行。因此，p型半导体区域P2a和/或p型半导体区域P2b的杂质浓度可与p型半导体区域P1a和P1b的杂质浓度相同或者与p型半导体区域P1a和P1b的杂质浓度不同。
接着，如图13和图14所示，形成绝缘膜GF1、GF2a和GF2b。绝缘膜GF1形成在位于存储单元区域1A和1B中的半导体衬底SB的顶表面之上。绝缘膜GF2a形成在位于较低击穿电压MIS区域1C中的半导体衬底SB的顶表面之上。绝缘膜GF2b形成在位于较高击穿电压MIS区域1D中的半导体衬底SB的顶表面之上。
每个绝缘膜GF1、GF2a和GF2b由例如二氧化硅膜或氮氧化硅膜制成，并且可使用基于热氧化法或CVD法的成膜技术、光刻技术以及湿法蚀刻技术而形成。较高击穿电压MIS区域1D中的绝缘膜GF2b的厚度大于每个存储单元区域1A和1B中的绝缘膜GF1的厚度以及较低击穿电压MIS区域1C中的绝缘膜GF2a的厚度，并且可为例如约3至20nm。存储单元区域1A中的绝缘膜GF1的厚度、存储单元区域1B中的绝缘膜GF1的厚度以及较低击穿电压MIS区域1C中的绝缘膜GF2a的厚度基本相等，并且可为例如约1至5nm。
可例如如下执行形成绝缘膜GF1、GF2a和GF2b的步骤。也即，首先通过稀释的氢氟酸清洗等来清洁半导体衬底SB的顶表面。然后，在半导体衬底SB的顶表面之上，使用热氧化法等形成用于绝缘膜GF2b的二氧化硅膜。然后，使用光刻技术和蚀刻技术，将用于绝缘膜GF2b的二氧化硅膜从存储单元区域1A和1B以及较低击穿电压MIS区域1C中去除，而在较高击穿电压MIS区域1D中保留用于绝缘膜的二氧化硅膜GF2b。然后，使用热氧化法，在位于存储单元区域1A和1B以及较低击穿电压MIS区域1C中的半导体衬底SB的顶表面之上形成用于绝缘膜GF1和GF2a各自的二氧化硅膜。因此，获得了这样的结构，在该结构中，在位于存储单元区域1A和1B中的半导体衬底SB的顶表面之上形成绝缘膜GF1，在位于较低击穿电压MIS区域1C中的半导体衬底SB的顶表面之上形成绝缘膜GF2a，并且在位于较高击穿电压MIS区域1D中的半导体衬底SB的顶表面之上形成绝缘膜GF2b。图14示出了其中绝缘膜GF2a和GF2b形成在隔离区域ST之上的情况，但是在其中使用热氧化法形成绝缘膜GF1、GF2a和GF2b的情况下，绝缘膜GF1、GF2a和GF2b不形成在隔离区域ST之上。
接着，在半导体衬底SB的整个主表面之上，即在绝缘膜GF1，GF2a和GF2b之上，使硅膜PS1形成为用于形成控制栅极电极CG的导电膜。
硅膜PS1由多晶硅膜制成，并且可使用CVD(化学气相沉积)法等形成。也可在其沉积期间将非晶硅膜形成为多晶硅膜PS1，然后通过随后的热处理将由非晶硅膜构成的多晶硅膜PS1改变为由多晶硅膜构成的硅膜PS1。通过在其沉积之后借助离子注入将n型杂质引入硅膜PS1中或者通过在其沉积之后使用膜沉积气体将n型杂质引入硅膜PS1，可将硅膜PS1改变为低电阻率掺杂多晶硅膜。在位于存储单元区域1A和1B中的硅膜PS1中引入n型杂质，但是在较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中的硅膜PS1也可为非掺杂硅膜。
接着，在硅膜PS1之上形成绝缘膜CPZ。绝缘膜CPZ由例如氮化硅膜制成，并且可使用CVD法等形成。
接着，如图15和图16所示，使用光刻技术和蚀刻技术对包含硅膜PS1和绝缘膜CPZ的多层膜执行图案化。结果，在存储单元区域1A中，形成包括由图案化硅膜PS1制成的控制栅极电极CG1和由图案化绝缘膜CPZ制成的帽绝缘膜CP1的多层体LM1。此外，在存储单元区域1B中，形成包括由图案化硅膜PS1制成的控制栅极电极CG2和由图案化绝缘膜CPZ制成的帽绝缘膜CP2的多层体LM2。此时，在较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中，包括硅膜PS1和绝缘膜CPZ的多层膜不被图案化并保持不变。假定在较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中保留的包含硅膜PS1和绝缘膜CPZ的多层膜被称为多层膜LM。
在存储单元区域1A和1B中，保留在每个多层体LM1和LM2之下的绝缘膜GF1用作每个控制晶体管的栅极绝缘膜。因此，在存储单元区域1A中通过作为栅极绝缘膜的绝缘膜GF1在半导体衬底SB(p型阱PW1a)之上形成控制栅极电极CG1，并且具有与控制栅极电极CG1基本相同形状的帽绝缘膜CP1形成在控制栅极电极CG1之上。在存储单元区域1B中通过作为栅极绝缘膜的绝缘膜GF1在半导体衬底SB(p型阱PW1b)之上形成控制栅极电极CG2，并且具有与控制栅极电极CG2基本相同形状的帽绝缘膜CP2形成在控制栅极电极CG2之上。在存储单元区域1A和1B中，绝缘膜GF1的除了被控制栅极电极CG1和CG2覆盖的部分之外的部分可通过在图案化步骤中执行的干法蚀刻或者通过在干法蚀刻之后执行的湿法蚀刻来去除。
接着，在位于每个存储单元区域1A、1B(p型阱PW1a、PW1b)的半导体衬底SB的表层部分中，通过使用多层体LM1和LM2作为掩模(离子注入抑制掩模)执行沟道掺杂离子注入而注入砷(As)的n型杂质。因此，如图17所示，在存储单元区域1A中，将n型杂质注入到半导体衬底SB(p型阱PW1a)的未由多层体LM1覆盖的部分的表面层中，以形成p型半导体区域P1c，该p型半导体区域P1c具有比p型半导体区域P1a低的有效p型杂质浓度。此外，在存储单元区域1B中，将n型杂质注入到半导体衬底SB(p型阱PW1b)的未由多层体LM2覆盖的部分的表面层中，以形成p型半导体区域P1d，该p型半导体区域P1d具有比p型半导体区域P1b低的有效p型杂质浓度。p型半导体区域P1c具有比p型半导体区域P1a低的有效p型杂质浓度，这是因为离子注入的n型杂质已经抵消了已经存在的p型杂质的一部分。此外，p型半导体区域P1d具有比p型半导体区域P1b低的有效p型杂质浓度，这是因为离子注入的n型杂质已经抵消了已经存在的p型杂质的一部分。
在仅包含p型杂质作为极性杂质的区域中的有效杂质浓度对应于p型杂质的浓度。在仅包含n型杂质作为极性杂质的区域中的有效杂质浓度对应于n型杂质的浓度。包含p型杂质和n型杂质两者的区域中的有效杂质浓度对应于已去除相互抵消的p型杂质和n型杂质之后的其余杂质(p型或n型杂质)的浓度。因此，在包含p型杂质和n型杂质两者的区域中，p型杂质和n型杂质的相应浓度之间的差异对应于有效杂质浓度。有效杂质浓度也可被认为是杂质的电荷密度。
在存储单元区域1A中，存储晶体管的沟道形成区域(CM1)的杂质浓度主要由p型半导体区域P1c中的杂质浓度决定。此外，存储晶体管的沟道形成区域(CM2)的杂质浓度主要由p型半导体区域P1d中的杂质浓度决定。
在实施例1中，用于存储单元区域1A的沟道掺杂离子注入(用于形成p型半导体区域P1c的离子注入)和用于存储单元区域1B的沟道掺杂离子注入(用于形成p型半导体区域P1d的离子注入)可通过相同的离子注入步骤同时执行。也即，在实施例1中，p型半导体区域P1c和P1d可通过相同的离子注入步骤形成。因此，在实施例1中，以相同的剂量向每个p型半导体区域P1c和P1d中注入杂质，使得所形成的p型半导体区域P1c和P1d具有基本相等的有效p型杂质浓度。
应当注意的是，在后述的实施例2的情况下，用于存储单元区域1A的沟道掺杂离子注入(用于形成p型半导体区域P1c的离子注入)和用于存储单元区域1B的沟道掺杂离子注入(用于形成p型半导体区域P1d)通过不同的离子注入步骤执行。也即，在后述的实施例2的情况下，p型半导体区域P1c和P1d通过不同的离子注入步骤形成。用于形成p型半导体区域P1c的离子注入中的剂量与用于形成p型半导体区域P1d的离子注入中的剂量不同。具体而言，用于形成p型半导体区域P1d的离子注入中的n型杂质的剂量高于用于形成p型半导体区域P1c的离子注入中的n型杂质的剂量。因此，在后述的实施例2的情况下，所形成的p型半导体区域P1d的有效p型杂质浓度低于所形成的p型半导体区域P1c的有效p型杂质浓度。
接着，执行清洁过程以清洁半导体衬底SB的主表面。然后，如图19和图20所示，在半导体衬底SB的整个主表面之上，即在半导体衬底SB的顶表面之上并且在多层体LM1和LM2的上表面和侧表面之上，形成用于存储晶体管的栅极绝缘膜的绝缘膜MZ。此时，也可在多层膜LM的上表面和侧表面之上形成绝缘膜MZ。因此，绝缘膜MZ形成在半导体衬底SB之上以覆盖多层体LM1和LM2以及多层膜LM。
绝缘膜MZ是用于存储晶体管的栅极绝缘膜的绝缘膜，并具有内部电荷存储部分。应当注意的是，为了提高图示的清晰度，在图19中，包括绝缘膜MZ1、MZ2和MZ3的绝缘膜MZ示出为单层绝缘膜MZ。然而，实际上，如图19中的虚线圆包围的区域的放大图所示，绝缘膜MZ由包括绝缘膜MZ1、位于绝缘膜MZ1之上的绝缘膜MZ2以及位于绝缘膜MZ2之上的绝缘膜MZ3的多层膜构成。
例如，为了形成绝缘膜MZ，首先通过热氧化形成由二氧化硅膜构成的绝缘膜MZ1，然后通过CVD法在绝缘膜MZ1之上沉积由氮化硅膜构成的绝缘膜MZ2。在绝缘膜MZ2之上，进一步通过CVD法、热氧化法或CVD法和热氧化法形成由二氧化硅膜构成的绝缘膜MZ3。作为二氧化硅膜的替代，也可形成氧氮化硅膜。
接着，在半导体衬底SB的整个主表面之上，即在绝缘膜MZ之上，硅膜PS2形成为用于形成存储栅极电极MG1和MG2的导电膜，以覆盖存储单元区域1A和1B中的多层体LM1和LM2，并且覆盖较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中的多层膜LM。
硅膜PS2由多晶硅膜构成，并且可使用CVD法等形成。也可在其沉积期间将非晶硅膜形成为硅膜PS2，然后通过随后的热处理将由非晶硅膜过程的硅膜PS2改变为由多晶硅膜过程的硅膜PS2。硅膜PS2具有低的电阻率，这是由于在其沉积期间或之后通过离子注入引入其中的n型杂质导致的。
接着，使用各向异性蚀刻技术，将硅膜PS2回蚀(通过蚀刻、干法蚀刻或各向异性蚀刻)。在硅膜PS2的蚀刻步骤中，根据待通过绝缘膜MZ而以侧壁间隔件的形式的形式保留在每个多层体LM1和LM2的两个侧表面之上而同时从其他区域移除的沉积的硅膜PS2的膜厚度，对硅膜PS2进行各向异性蚀刻。因此，如图21所示，在存储单元区域1A中，通过绝缘膜MZ而以侧壁间隔件的形式保留在多层体LM1的一个侧表面之上的硅膜PS2形成存储栅极电极MG1，而通过绝缘膜MZ而以侧壁间隔件的形式保留在多层体LM1的另侧面表面之上的硅膜PS2形成硅间隔件SS1。此外，在存储单元区域1B中，通过绝缘膜MZ而以侧壁间隔件的形式保留在多层体LM2的一个侧表面之上的硅膜PS2形成存储栅极电极MG2，而通过绝缘膜MZ而以侧壁间隔件的形式保留在多层体LM2的另侧面表面之上的硅膜PS2形成硅间隔件SS2。在存储单元区域1A中，通过绝缘膜MZ，存储栅极电极MG1在绝缘膜MZ之上形成为与多层体LM1相邻。在存储单元区域1B中，通过绝缘膜MZ，存储栅极电极MG2在绝缘膜MZ之上形成为与多层体LM2相邻。存储栅极电极MG1、MG2的未被覆盖的区域中的绝缘膜MZ以及硅间隔件SS1、SS2被暴露。
接着，使用光刻技术，在半导体衬底SB之上形成覆盖存储栅极电极MG1和MG2并暴露硅间隔件SS1和SS2的光致抗蚀剂图案(未示出)。然后，通过使用光致抗蚀剂图案作为蚀刻掩模的干法蚀刻，去除硅间隔件SS1和SS2。存储栅极电极MG1和MG2不被蚀刻而被保留。随后，去除光致抗蚀剂图案。图23和图24示出了这个过程阶段。
接着，如图25和图26所示，通过蚀刻(例如湿法蚀刻)来去除绝缘膜MZ的未被存储栅极电极MG1和MG2覆盖并暴露的部分。此时，在存储单元区域1A中，位于存储栅极电极MG1下方以及位于存储栅极电极MG1与多层体LM1之间的绝缘膜MZ不被去除。在存储单元区域1B中，位于存储栅极电极MG2下方以及存储栅极电极MG2与多层体LM2之间的绝缘膜MZ不被去除而被保留，而从其他区域去除绝缘膜MZ。
接着，如图27和28所示，使用光刻技术和蚀刻技术对多层膜LM进行图案化，以在较低击穿电压MIS区域1C中形成由图案化多层膜LM构成的多层体LM3，并在较高击穿电压MIS区域1D中形成由图案化的多层膜LM构成的多层体LM4。在图案化过程中，存储单元区域1A和1B被光致抗蚀剂图案(未示出)覆盖，使得存储栅极电极MG1和MG2以及多层体LM1和LM2未被蚀刻而被保留。
多层体LM3包括虚拟栅极电极(待被替换的栅极电极)DG1和位于其上的帽绝缘膜CP3。多层体LM4包括虚拟栅极电极(待被替换的栅极电极)DG2和位于其上的帽绝缘膜CP4。虚拟栅极电极DG1和DG2中每一者由图案化硅膜PS1制成。帽绝缘膜CP3和CP4中每一者由图案化绝缘膜CPZ制成。
在较低击穿电压MIS区域1C中，绝缘膜GF2a保持在多层体LM3的下方。在较高击穿电压MIS区域1D中，绝缘膜GF2b保持在多层体LM4的下方。在较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中，绝缘膜GF2a和GF2b的除了被虚拟栅极电极DG1和DG2覆盖的部分之外的部分可通过在图案化步骤中执行的干法蚀刻或通过在干法蚀刻之后执行的湿法蚀刻来去除。结果，在较低击穿电压MIS区域1C中，通过绝缘膜GF2a在半导体衬底SB之上形成虚拟栅极电极DG1，并且在虚拟栅极电极DG1之上形成具有与虚拟栅极电极DG1基本相同的二维形状的帽绝缘膜CP2。此外，在较高击穿电压MIS区域1D中，通过绝缘膜GF2b在半导体衬底SB之上形成虚拟栅极电极DG2，并且在虚拟栅极电极DG2之上形成具有与虚拟栅极电极DG2基本相同的二维形状的帽绝缘膜CP4。
接着，如图29和图30所示，形成偏移间隔件(侧壁绝缘膜)OS1和偏移间隔件(侧壁绝缘膜)OS2。
每个偏移间隔件OS1由包括例如二氧化硅膜和氮化硅膜的多层膜制成。每个偏移间隔件OS2由例如单层氮化硅膜制成。在存储单元区域1A中，偏移间隔件OS1形成在多层体LM1和存储栅极电极MG1的相应侧表面(与通过绝缘膜MZ额彼此相邻的侧表面相对的侧表面)之上。此外，在存储单元区域1B中，偏移间隔件OS1形成在多层体LM2和存储栅极电极MG2的相应侧表面(与通过绝缘膜MZ而彼此相邻的侧表面相对的侧表面)之上。在较低击穿电压MIS区域1C中，在多层体LM3的两个侧表面之上形成偏移间隔件OS2。在较高击穿电压MIS区域1D中，在多层体LM4的两个侧表面之上形成偏移间隔件OS2。
例如，偏移间隔件OS1和OS2可如下形成。也即，首先，在半导体衬底SB的主表面之上，使用CVD法等形成二氧化硅膜，以覆盖存储栅极电极MG1和MG2以及多层体LM1、LM2、LM3和LM4。然后，使用光刻技术和蚀刻技术，通过湿法蚀刻等从较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中选择性地去除二氧化硅膜，同时二氧化硅膜不会从存储单元区域1A和1B中被去除而保留在其中。然后，在半导体衬底SB的主表面之上，使用CVD法等形成氮化硅膜。这提供了这样的状态，在该状态中，在存储单元区域1A和1B中在半导体衬底SB的主表面之上，包括二氧化硅膜和位于其上的氮化硅膜的多层膜形成为用于形成偏移间隔件的绝缘膜，以覆盖存储栅极电极MG1和MG2以及多层体LM1和LM2。这也提供了这样的状态，在该状态中，在半导体衬底SB的主表面之上的较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中，氮化硅膜形成为用于形成偏移间隔件的绝缘膜，以覆盖多层体LM3和LM4。然后，使用各向异性蚀刻技术，将用于形成偏移间隔件的绝缘膜回蚀。因此，在存储单元区域1A中的多层体LM1和存储栅极电极MG1的侧表面之上且在存储单元区域1B中的多层体LM2和存储栅极电极MG2的侧表面之上形成由包括二氧化硅膜和氮化硅膜的多层膜构成的偏移间隔件OS1。此外，在较低击穿电压MIS区域1C中的多层体LM3的两个侧表面之上且在较高击穿电压MIS区域1D中多的层体LM4的两个侧表面之上形成由氮化硅膜构成的偏移间隔件OS2。
应当注意的是，与每个偏移间隔件OS2类似，每个偏移间隔件OS1也可由单层氮化硅膜形成。然而，当偏移间隔件OS1由单层氮化硅膜形成时，介于每个存储栅极电极MG与半导体衬底SB之间的绝缘膜MZ因此与形成偏移间隔件OS1的氮化硅膜相邻。然而，在这种情况下，可能出现其中电荷被捕获到形成偏移间隔件OS1的氮化硅膜中的现象。为了防止这种情况，更优选使每个偏移间隔件OS1由包括二氧化硅膜和氮化硅膜的多层膜形成，而非使每个偏移间隔件OS1由单层氮化硅膜形成。当偏移间隔件OS1由包括二氧化硅膜和氮化硅膜的多层膜形成时，理想的是，二氧化硅膜而非氮化硅膜与存储栅极电极(MG)或控制栅极电极(CG)接触。
偏移间隔件OS1和OS2的相应宽度(在栅极长度方向上的宽度)小于稍后形成的每个侧壁间隔件SW的宽度。到目前为止已给出了其中形成偏移间隔件OS1和OS2的情况的描述，但是在另一种形式中，还可省略偏移间隔件OS1和OS2的形成。
接着，如图31和32所示，使用离子注入法形成n-型半导体区域E1a、E2a、E1b、E2b、E3a、E4a、E3b和E4b。
具体而言，通过将存储栅极电极MG1和MG2以及多层体LM1、LM2、LM3和LM4用作掩模(离子注入抑制掩模)，将诸如砷(As)或磷(P)的n-型杂质离子注入到半导体衬底SB(p型阱PW1a、PW1b、PW2b和PW2b)中。这允许形成n-型半导体区域E1a、E2a、E1b、E2b、E3a、E4a、E3b和E4b。
此时，在存储单元区域1A中，n-型半导体区域E1a通过与存储栅极电极MG1的侧表面之上的偏移间隔件OS1自对准而形成，并且n-型半导体区域E2a通过与多层体LM1的侧表面之上的偏移间隔件OS1自对准而形成。在存储单元区域1B中，n-型半导体区域E1b通过与存储栅极电极MG2的侧表面之上的偏移间隔件OS1自对准而形成，并且n-型半导体区域E2b通过与多层体LM2的侧表面之上的偏移间隔件OS1自对准而形成。在较低击穿电压MIS区域1C中，n-型半导体区域E3a通过与多层体LM3的源极侧侧表面之上的偏移间隔件OS2自对准而形成，并且n-型半导体区域E4a通过与多层体LM3的漏极侧侧表面之上的偏移间隔件OS2自对准而形成。在较高击穿电压MIS区域1D中，n-型半导体区域E3b通过与多层体LM4的源极侧侧表面之上的偏移间隔件OS2自对准而形成，并且n-型半导体区域E4b通过与多层体LM4的漏极侧侧表面之上的偏移间隔件OS2自对准而形成。
n-型半导体区域E1a、E2a、E1b、E2b、E3a、E4a、E3b和E4b可通过相同的离子注入步骤形成，但也可通过不同的离子注入步骤形成。
然而，存储单元区域1A中的n-型半导体区域E1a和存储单元区域1B中的n-型半导体区域E1b优选地通过相同的离子注入步骤形成，并且存储单元区域1A中的n-型半导体区域E2a和存储单元区域1B中的n-型半导体区域E2b也优选地通过相同的离子注入步骤形成。因此，所形成的n-型半导体区域E1a和E1b具有基本相等的杂质浓度，并且所形成的n-型半导体区域E2a和E2b具有基本相等的杂质浓度。
根据需要，也可通过束晕离子注入形成p型束晕区域。例如，在位于存储单元区域1A、1B和较低击穿电压MIS区域1C中的半导体衬底SB中，也可形成围绕n-型半导体区域E2a、E2b、E3a和E4a的相应p型束晕区域(未示出)。
接着，如图33和图34所示，在多层体LM1和存储栅极电极MG1的相应侧表面之上、在多层体LM2和存储栅极电极MG2的相应侧表面之上、在多层体LM3的两个侧表面之上并且在多层体LM4的两个侧表面之上，由形成各自由绝缘膜(绝缘体)构成的侧壁间隔件(SW1a、SW2a、SW1b、SW2b、SW3a、SW4a、SW3b、SW4b)。
在存储单元区域1A中，侧壁间隔件SW1a通过绝缘膜MZ形成在存储栅极电极MG1的与存储栅极电极MG1的与多层体LM1相邻的侧表面相对的侧表面之上。然而，在偏移间隔件OS1形成在存储栅极电极MG1的侧表面之上的情况下，在存储单元区域1A中，侧壁间隔件SW1a通过偏移间隔件OS1形成在存储栅极电极MG1的侧表面之上。
此外，在存储单元区域1A中，侧壁间隔件SW2a通过绝缘膜MZ形成在多层体LM1的与多层体LM1的与存储栅极电极MG1相邻的侧表面相对的侧表面之上。然而，在偏移间隔件OS1形成在多层体LM1的侧表面之上的情况下，在存储单元区域1A中，侧壁间隔件SW2a通过偏移间隔件OS1形成在多层体LM1的侧表面之上。
在存储单元区域1B中，侧壁间隔件SW1b通过绝缘膜MZ形成在存储栅极电极MG2的与存储栅极电极MG2的与多层体LM2相邻的侧表面相对的侧表面之上。然而，偏移间隔件OS1形成在存储器栅极电极MG2的侧表面之上的情况下，在存储单元区域1B中，侧壁间隔件SW1b通过偏移间隔件OS1形成在存储栅极电极MG2的侧表面之上。
此外，在存储单元区域1B中，侧壁间隔件SW2b通过绝缘膜MZ形成在存储栅极电极MG2的与存储栅极电极MG2的与多层体LM2相邻的侧表面的相对的侧表面之上。然而，偏移间隔件OS1形成在多层体LM2的侧表面之上的情况下，在存储单元区域1B中，侧壁间隔件SW2b通过偏移间隔件OS1形成在多层体LM2的侧表面之上。
在较低击穿电压MIS区域1C中，侧壁间隔件SW3a形成在多层体LM3的源极侧侧表面之上，而侧壁间隔件SW4a形成在多层体LM3的漏极侧侧表面之上。然而，偏移间隔件OS2形成在多层体LM3的侧表面之上的情况下，侧壁间隔件SW3a、SW4a通过偏移间隔件OS2形成在多层体LM3的侧表面之上。
在较高击穿电压MIS区域1D中，侧壁间隔件SW3b形成在多层体LM3的源极侧侧表面之上，而侧壁间隔件SW4b形成在多层体LM4的漏极侧侧表面之上。然而，偏移间隔件OS2形成在多层体LM4的侧表面之上的情况下，侧壁间隔件SW3b、SW4b通过偏移间隔件OS2形成在多层体LM4的侧表面之上。
本文提到的侧壁间隔件SW1a、SW2a、SW1b、SW2b、SW3a、SW4a、SW3b和SW4b的宽度W1a、W2a、W1b、W2b、W3a、W4a、W3b、W3b和W4b不一致，而是在它们之间建立在“关于半导体器件的结构”中参照图1至图5描述的关系。也即，建立由W1b＝W3a＝W4a<W1a＝W2a＝W2b＝W3b＝W4b给出的关系。
下面将参照图35至图44描述侧壁间隔件SW的形成步骤的实例。
也即，在获得上述图31和图32所示的结构之后，如图35和图36所示，在半导体衬底SB的主表面之上，使用CVD法等形成绝缘膜ZM1，以覆盖存储栅极电极MG1和MG2，多层体LM1、LM2、LM3和LM4，以及偏移间隔件OS1和OS2。然后，在绝缘膜ZM1之上，使用CVD法等形成绝缘膜ZM2。绝缘膜ZM1和ZM2由不同的材料制成。绝缘膜ZM1优选由氮化硅膜构成，而绝缘膜ZM2优选由二氧化硅膜构成。然后，使用各向异性蚀刻技术将绝缘膜ZM2回蚀，以形成由以间隔件的形式保留在绝缘膜ZM1的侧表面之上的绝缘膜ZM2构成的侧壁绝缘膜ZM2a，如图37和图38所示。此时，由于在绝缘膜ZM1比绝缘膜ZM2更不易被蚀刻的条件下对绝缘膜ZM2进行回蚀，因此绝缘膜ZM1即使在回蚀处理结束之后也保持为层的形式。绝缘膜ZM1的形成侧壁绝缘膜ZM2a的侧表面是绝缘膜ZM1的顶表面的与存储栅极电极MG1和MG2以及多层体LM1、LM2、LM3和LM4的相应侧表面对应的侧表面。
然后，如图39和图40所示，在绝缘膜ZM1之上，使用光刻技术形成光致抗蚀剂图案RP1。光致抗蚀剂图案RP1覆盖存储单元区域1A中的源极侧和漏极侧侧壁绝缘膜ZM2a、存储单元区域1B中的漏极侧侧壁绝缘膜ZM2a以及较高击穿电压MIS区域1D中的源极侧和漏极侧侧壁绝缘膜ZM2a。存储单元区域1B中的源极侧侧壁绝缘膜ZM2a和较低击穿电压MIS区域1C中的源极侧和漏极侧侧壁绝缘膜ZM2a未被光致抗蚀剂图案RP1覆盖而暴露。
然后，未被光致抗蚀剂图案RP1覆盖而暴露的侧壁绝缘膜ZM2被蚀刻去除。结果，存储单元区域1B中的源极侧壁绝缘膜ZM2a和较低击穿电压MIS区域1C中的源极侧和漏极侧侧壁绝缘膜ZM2a被去除。另一方面，被光致抗蚀剂图案RP1覆盖的存储单元区域1A中的源极侧和漏极侧侧壁绝缘膜ZM2a、存储单元区域1B中的漏极侧侧壁绝缘膜ZM2a以及较高击穿电压MIS区域1D中的源极侧和漏极侧侧壁绝缘膜ZM2a不被去除而保留。随后，去除光致抗蚀剂图案RP1。图41和图42示出了该过程阶段。
然后，使用各向异性蚀刻技术，将绝缘膜ZM1回蚀。此时，侧壁绝缘膜ZM2a可用作蚀刻掩模，但也可在侧壁绝缘膜ZM2a和绝缘膜ZM1各自被蚀刻的条件下执行回蚀处理。当执行回蚀处理时，如图43和图44所示，形成各自由绝缘膜ZM1和侧壁绝缘膜ZM2a制成的SW1a、SW2a、SW2b、SW3b和SW4b以及各自由绝缘膜ZM1制成的侧壁间隔件SW1b、SW3a和SW4a。
由于每个侧壁间隔件SW1a、SW2a、SW2b、SW3b和SW4b均由绝缘膜ZM1和侧壁绝缘膜ZM2a制成，因此侧壁间隔件SW1a、SW2a、SW2b、SW3b和SW4b具有基本相等的宽度。由于每个侧壁间隔件SW1b、SW3a和SW4a均由绝缘膜ZM1制成，因此侧壁间隔件SW1b、SW3a和SW4a具有相等的宽度。侧壁间隔件SW1a、SW2a、SW2b、SW3b、SW4b的相应宽度W1a、W2a、W2b、W3b和W4b比侧壁间隔件SW1b、SW3b、SW4a的相应宽度W1b、W3a和W4a大了侧壁绝缘膜ZM2a的厚度。也即，满足W1b＝W3a＝W4a<W1a＝W2a＝W2b＝W3b＝W4b。
应当注意的是，当侧壁间隔件SW以如图35至图44所示步骤形成时，每个侧壁间隔件SW1a，SW2a，SW2b，SW3b和SW4b具有包括绝缘膜ZM1和侧壁绝缘膜ZM2a的多层结构。然而，在稍后描述的图33和图34以及图45至图68中，为了更简单的说明，每个侧壁间隔件SW1a、SW2a、SW2b、SW3b和SW4b中的绝缘膜ZM1和侧壁绝缘膜ZM2a被整体示出而没有任何区别。
还可能的是，在获得了图41和图42所示结构之后，当绝缘膜ZM1被回蚀时，调节蚀刻条件，使得不仅发生各向异性蚀刻还发生侧蚀，并且在侧壁绝缘膜ZM2a和绝缘膜ZM1均被蚀刻的条件下执行回蚀处理。在这种情况下，在回蚀处理结束的处理阶段，侧壁绝缘膜ZM2a由于侧蚀而消失，并且每个侧壁间隔件SW1a、SW2a、SW1b、SW2b、SW3a、SW4a、SW3b和SW4b均由绝缘膜ZM1形成。在这种情况下，绝缘膜ZM1的被侧壁绝缘膜ZM2a覆盖的部分不被侧蚀，直到侧壁绝缘膜ZM2a由于侧蚀而消失。因此，侧壁间隔件SW1a、SW2a、SW2b、SW3b和SW4b的相应宽度W1a、W2a、W2b、W3b和W4b比侧壁间隔件SW1b、SW3a和SW4a的相应宽度W1b、W3a和W4a大了在绝缘膜ZM1的侧蚀量方面的差异。因此，在这种情况下，每个侧壁间隔件SW1a、SW2a、SW1b、SW2b、SW3a、SW4a、SW3b和SW4b均由绝缘膜ZM1形成，并且也满足W1b＝W3a＝W4a<W1a＝W2a＝W2b＝W3b＝W4b。
在实施例1中，侧壁间隔件SW1a、SW2a、SW1b、SW2b、SW3a、SW4a、SW3b和SW4b形成为满足W1b＝W3a＝W4a<W1a＝W2a＝W2b＝W3b＝W4b。作为其使用的技术，也可适当地使用除了用于图35至图44所示步骤的技术之外的技术。
在如此形成侧壁间隔件SW之后，如图45和图46所示，使用离子注入法形成n+型半导体区域H1a、H2a、H1b、H2b、H3a、H4a、H3b和H4b。
具体而言，通过将存储栅极电极MG1和MG2，多层体LM1、LM2、LM3和LM4以及位于它们相应侧表面之上的侧壁间隔件SW用作掩模(离子注入抑制掩模)，将诸如砷(As)或磷(P)的n-型杂质离子注入到半导体衬底SB(p型阱PW1a、PW1b、PW2b和PW2b)中。这允许形成n+型半导体区域H1a、H2a、H1b、H2b、H3a、H4a、H3b和H4b。
此时，在存储单元区域1A中，n+型半导体区域H1a通过与存储栅极电极MG1的侧表面之上的侧壁间隔件SW1a自对准而形成，并且n+型半导体区域H2a通过与多层体LM1的侧表面之上的侧壁间隔件SW2a自对准而形成。在存储单元区域1B中，n+型半导体区域H1b通过与存储栅极电极MG2的侧表面之上的侧壁间隔件SW1b自对准而形成，并且n+型半导体区域H2b通过与多层体LM2的侧表面之上的侧壁间隔件SW2b自对准而形成。在较低击穿电压MIS区域1C中，n+型半导体区域H3a通过与多层体LM3的源极侧侧表面之上的侧壁间隔件SW3a自对准而形成，并且n+型半导体区域H4a通过与多层体LM3的漏极侧侧表面之上的侧壁间隔件SW4a自对准而形成。在较高击穿电压MIS区域1D中，n+型半导体区域H3b通过与多层体LM4的源极侧侧表面之上的侧壁间隔件SW3b自对准而形成，并且n+型半导体区域H4b通过与多层体LM4的漏极侧侧表面之上的侧壁间隔件SW4b自对准而形成。因此，形成了LDD结构。
n+型半导体区域H1a、H2a、H1b、H2b、H3a、H4a、H3b和H4b可通过相同的离子注入步骤形成，但也可通过不同的离子注入步骤形成。
然而，存储单元区域1A中的n+型半导体区域H1a和存储单元区域1B中的n+型半导体区域H1b优选地通过相同的离子注入步骤形成，并且存储单元区域1A中的n+型半导体区域H2a和存储单元区域1B中的n+型半导体区域H2b也优选地通过相同的离子注入步骤形成。因此，所形成的n+型半导体区域H1a和H1b具有基本相等的杂质浓度，并且所形成的n+型半导体区域H2a和H2b具有基本相等的杂质浓度。
因此，在存储单元区域1A和1B、较低击穿电压MIS区域1C和较高击穿电压MIS区域1D中，形成了源极半导体区域(S1a、S1b和S2)和漏极半导体区域(D1a、D1b和D2)。
在存储单元区域1A中，源极较高浓度区域(n+型半导体区域H1a)与存储晶体管的沟道形成区域(CM1)之间的距离(间隔)由侧壁间隔件SW1a限定。此外，在存储单元区域1A中，漏极较高浓度区域(n+型半导体区域H2a)与控制晶体管的沟道形成区域(CM1)之间的距离(间隔)由侧壁间隔件SW2a限定。因此，源极或漏极较高浓度区域与沟道区域之间的距离由侧壁间隔件限定的理论不仅对于侧壁间隔件SW1a和SW2a是如此，而且对于侧壁间隔件SW1b、SW2b、SW3a、SW4a、SW3b和SW4b也是如此。
因此，n-型半导体区域E1b、E3a和E4a的相应尺寸L1b、L3a和L4a小于n-型半导体区域E1a、E2a、E2b、E3b和E4b的相应尺寸L1a、L2a、L2b、L3b和L4b。也即，L3a＝L4a＝L1b<L1a＝L2a＝L2b＝L3b＝L4b。尺寸L1a、L2a、L1b、L2b、L3a、L4a、L3b和L4b在上述图3至图6中示出。
接着，执行激活退火，作为用于激活引入源极和漏极半导体区域(n-型半导体区域E1a、E2a、E1b、E2b、E3a、E4a、E3b和E4b以及n+型半导体区域H1a、H2a、H1b、H2b、H3a、H4a、H3b和H4b)中的杂质的热处理。
接着，如图47和图48所示，在n+型半导体区域H1a、H2a、H1b、H2b、H3a、H4a、H3b和H4b以及存储栅极电极MG1和MG2的相应上部中，使用自对准硅化物(Salicide：SelfAligned Silicide)技术形成金属硅化物层SL。
具体而言，可如下形成金属硅化物层SL。也即，在半导体衬底SB的整个主表面之上，形成用于形成金属硅化物层SL的金属膜，以覆盖存储栅极电极MG1和MG2，多层体LM1、LM2、LM3和LM4以及侧壁间隔件SW。金属膜由例如钴(Co)膜、镍(Ni)膜、镍-铂合金膜等构成。然后，通过对半导体衬底SB执行热处理，使得n+型半导体区域H1a、H2a、H1b、H2b、H3a、H4a、H3b和H4b以及存储器栅极电极MG1和MG2的相应上部与上述金属膜反应并且因此形成金属硅化物层SL。然后，去除未反应的金属膜。图47和图48示出了在该处理阶段的截面图。
接着，如图49和图50所示，在半导体衬底SB的整个主表面之上，绝缘膜(层间绝缘膜)IL2形成为覆盖存储栅极电极MG1和MG2，多层体LM1、LM2、LM3、LM4以及侧壁间隔件SW。
绝缘膜IL2由单层二氧化硅膜、包括二氧化硅膜和在二氧化硅膜之上形成为比二氧化硅膜厚的氮化硅膜的多层膜等形成，并且可使用例如CVD法等形成。
接着，如图51和图52所示，使用CMP(化学机械抛光)法等对绝缘膜IL2的上表面进行抛光。通过抛光步骤，存储栅极电极MG1和MG2、控制栅极电极CG1和CG2以及虚拟栅极电极DG1和DG2的相应上表面被暴露。在抛光步骤中，帽绝缘膜CP1、CP2、CP3和CP4也被抛光而被去除。此外，侧壁间隔件SW1a、SW2a、SW1b、SW2b、SW3a、SW4a、SW3b和SW4b的相应上部也可被抛光。在金属硅化物层SL形成在存储栅极电极MG1和MG2的相应上部的情况下，在该研磨步骤中，存储栅极电极MG1和MG2的相应上部中的金属硅化物层SL也可被抛光而被去除。
接着，如图53和图54所示，在绝缘膜IL2之上，在绝缘膜IL2之上形成绝缘膜IL4，以覆盖存储单元区域1A和1B并且暴露较低击穿电压MIS区域1C和较高击穿电压MIS区域1D。绝缘膜IL4可通过使用CVD法的膜沉积以及通过使用光刻法和蚀刻方法进行图案化来形成。通过形成绝缘膜IL4，被绝缘膜IL4覆盖的控制栅极电极CG1和CG2以及存储栅极电极MG1和MG2不被暴露。另一方面，虚设栅极电极DG1、DG2的相应上表面未被绝缘膜IL4覆盖而暴露。
接着，虚拟栅极电极DG1和DG2被选择性地蚀刻而被去除。图53和图54示出了已经执行了蚀刻步骤的工艺阶段。在该蚀刻步骤中，优选在使绝缘膜IL2、IL4、GF2a、GF2b，偏移间隔件OS2以及侧壁间隔件SW3a、SW4a、SW3b、SW4b相比于虚拟栅极电极DG1和DG2而言不太可能被蚀刻的条件下执行蚀刻。由于虚拟栅极电极DG1和DG2由硅形成，因此在该蚀刻步骤中，容易确保每个虚拟栅极电极DG1和DG2的高蚀刻选择性。被绝缘膜IL4覆盖的控制栅极电极CG1和CG2以及存储栅极电极MG1和MG2不被蚀刻并保持不变。
由于去除了虚拟栅极电极DG1和DG2，因此形成了沟槽(凹入部分或凹陷部分)TR1和TR2。沟槽TR1对应于去除虚拟栅极电极DG1的区域，该区域是在虚拟栅极电极DG1被去除之前虚拟栅极电极DG1已经存在的区域。沟槽TR2对应于去除虚拟栅极电极DG2的区域，该区域是在虚拟栅极电极DG2被去除之前虚拟栅极电极DG2已经存在的区域。
沟槽TR1的底表面由绝缘膜GF2a的上表面形成。沟槽TR2的底表面由绝缘膜GF2b的上表面形成。沟槽TR1和TR2的相应侧表面由偏移间隔件OS2形成。在偏移间隔件OS2未形成在多层体LM3、LM4的相应侧表面之上的情况下，沟槽TR1、TR2的相应侧表面由侧壁间隔件SW形成。
接着，如图55和图56所示，在半导体衬底SB之上，即在包括沟槽TR1和TR2的内表面(底表面和侧表面)的绝缘膜IL2和IL4之上，绝缘膜HK形成为用于高介电常数栅极绝缘膜的绝缘膜。绝缘膜HK由高介电常数绝缘膜构成。然后，在半导体衬底SB之上，即在绝缘膜HK之上，使用溅射法等形成作为用于金属栅极电极的导电膜的金属膜ME，以嵌入在沟槽TR1和TR2中。
作为金属膜ME，例如可使用氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、钨化碳(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜、铝(Al)膜等。金属膜ME是显示出金属导电性的导电膜，并且不限于纯金属膜或合金膜。金属膜ME也可为显示出金属导电性的金属化合物膜。金属膜ME也可为多层膜，但是在这种情况下，多层膜的最下层由金属膜(显示出金属导电性的导电膜)构成。多层膜也可为包括多个金属膜的多层膜。
接着，如图57和图58所示，通过CMP方法等去除位于沟槽TR1和TR2外部的不需要的金属膜ME和不需要的绝缘膜HK，使得绝缘膜HK和金属膜ME嵌入沟槽TR1和TR2中。也即，去除位于沟槽TR1和TR2外部的金属膜ME和绝缘膜HK，而保留沟槽TR1和TR2中的绝缘膜HK和金属膜ME。结果，金属膜ME通过绝缘膜HK嵌入每个沟槽TR1和TR2中。
因此，在作为去除虚拟栅极电极DG1的区域的沟槽TR1中，通过作为高介电常数绝缘膜的绝缘膜HK形成作为金属栅极电极的栅极电极GE1。此外，在作为去除虚拟栅极电极DG1的区域的沟槽TR2中，通过作为高介电常数绝缘膜的绝缘膜HK形成作为金属栅极电极的栅极电极GE2。嵌入沟槽TR1中的金属膜ME用作较低击穿电压MISFET的栅极GE1，而嵌入沟槽TR1中的绝缘膜HK用作上述绝缘膜HK。另一方面，嵌入沟槽TR2中的金属膜ME用作较高击穿电压MISFET的栅极电极GE2，嵌入沟槽TR2中的绝缘膜HK用作上述绝缘膜HK2。
接着，如图59和图60所示，绝缘膜IL4被去除。然后，在绝缘膜IL2上形成绝缘膜IL5，以覆盖较低击穿电压MIS区域1C和较高击穿电压MIS区域1D并暴露存储单元区域1A和1B。可通过使用CVD法的膜沉积以及通过使用光刻法和蚀刻方法进行图案化来形成绝缘膜IL5。由于形成了绝缘膜IL5，因此栅极电极GE1和GE2被绝缘膜IL5覆盖而不被暴露，而控制栅极电极CG1和CG2以及存储栅极电极MG1和MG2的相应上表面未被绝缘膜IL5覆盖而暴露。
接着，如图61和图62所示，在控制栅极电极CG1、CG2以及存储栅极电极MG1、MG2的相应上部，利用自对准硅化物技术形成金属硅化物层SL2。
具体而言，金属硅化物层SL2可如下形成。也即，在包括控制栅极电极CG1和CG2以及存储栅极电极MG1和MG2的相应上表面的绝缘膜IL2和IL5之上，形成用于形成金属硅化物层SL2的金属膜。金属膜由例如钴(Co)膜、镍(Ni)膜、镍-铂合金膜等构成。然后，对半导体衬底SB执行热处理，使得控制栅极电极CG1、CG2以及存储栅极电极MG1、MG2的相应上部与上述金属膜反应并且形成金属硅化物层SL2。随后，去除未反应的金属膜。图61和图62示出了在该处理阶段的截面图。在实施例1中，给出了在控制栅极电极CG1和CG2以及存储栅极电极MG1和MG2的相应上表面中形成金属硅化物层SL2的情况。然而，在另一种形式中，也可能存在未形成金属硅化物层SL2的情况。
接着，如图63和图64所示，在半导体衬底SB的整个主表面之上形成绝缘膜(层间绝缘膜)IL3。
图63和图64示出了在通过蚀刻等去除绝缘膜IL5之后，在绝缘膜IL2之上形成绝缘膜IL3的情况。然而，在另一种形式中，也可在不去除绝缘膜IL5的情况下形成绝缘膜IL3。作为绝缘膜IL3，例如可使用含有二氧化硅作为主要成分的绝缘膜。在形成绝缘膜IL3之后，还可通过使用CMP方法等执行绝缘膜IL3的上表面的抛光来提高绝缘膜IL3的上表面的平坦度。绝缘膜IL2和IL3包括在层间绝缘膜IL1中。
接着，利用将形成在层间绝缘膜IL1之上的光致抗蚀剂图案(未示出)用作蚀刻掩模的光刻方法，层间绝缘膜IL1被干法蚀刻而形成为具有接触孔。然后，在接触孔中，如图65和图66所示，由钨(W)等制成的导电插塞PG形成为耦合导体部。插塞PG可通过例如以下步骤形成：在包括接触孔内部的层间绝缘膜IL1上依次形成阻挡导体膜和钨膜，然后使用CMP法、回蚀法等去除位于接触孔外部的不需要的主导体膜和不需要的阻挡导体膜。
接着，如图67和图68所示，在其中嵌入插头PG的层间绝缘膜IL1之上形成绝缘膜IL6。随后，在绝缘膜IL6的预定区域中形成导线沟槽，然后使用单镶嵌技术将导线M1嵌入导线沟槽中。导线M1例如为包含铜作为主要成分的铜线(嵌入铜线)。导线M1电耦合到n+型半导体区域H1a、H2a、H1b、H2b、H3a、H4a、H3b和H4b，控制栅极电极CG1和CG2，存储栅极电极MG1和MG2，栅极电极GE1和GE2等。
然后，使用双镶嵌方法等形成第二层和后续层中的导线，但是这里省略其说明和描述。导线M1和位于其上的层中的导线不限于镶嵌线，并且也可通过对用于导线的导体膜进行图案化而形成。导线M1和位于其上的层中的导线也可为例如钨丝、铝线等。
以这种方式，制造实施例1中的半导体器件。
在实施例1中，已经给出了对其中在控制栅极电极CG1、CG2以及虚拟栅极电极DG1、DG2之上形成帽绝缘膜CP1、CP2、CP3和CP4的情况的描述。然而，在另一种形式中，也可省略帽绝缘膜CP1、CP2、CP3和CP4的形成。
此外，在实施例1中，已经给出了对其中使用作为金属栅极电极的栅极电极GE1、GE2来替代虚拟栅极电极DG1、DG2的情况的描述。然而，在另一种形式中，也可使用虚拟栅极电极DG1和DG2作为MISFET的栅极电极，而无需使用金属栅极电极来替代虚拟栅极电极DG1和DG2。在这种情况下，较低击穿电压MISFET和较高击穿电压MISFET具有上述图48所示的结构。虚拟栅极电极DG1用作较低击穿电压MISFET的栅极电极(多晶硅栅极电极)，而虚栅极电极DG2用作较高击穿电压MISFET的栅极电极(多晶硅栅极电极)。在这种情况下，在获得了上述如图47和图48所示的结构之后，形成上述绝缘膜IL2，并且然后使用CMP方法等将绝缘膜IL2的上表面平坦化。绝缘膜IL2的抛光在多层体LM1、LM2和LM3暴露之前结束。然后，在绝缘膜IL2中形成接触孔，并且然后在接触孔中形成上述插头PG。随后，在绝缘膜IL2上形成上述绝缘膜IL6。然后，在绝缘膜IL6中形成导线沟槽，并且在导线沟槽中可适当地形成上述导线M1。在这种情况下，获得了其中帽绝缘膜CP1、CP2、CP3和CP4形成在控制栅极电极CG1和CG2以及虚拟栅极电极DG1和DG2之上的结构。然而，也可省略帽绝缘膜CP1、CP2、CP3和CP4的形成。
<关于学习背景>
本发明人已研究了这样的实例，在该实例中，在包括非易失性存储器的半导体器件中，其中存储晶体管在中性状态下具有不同阈值电压的存储单元以混合的关系布置。
在实施例1的半导体器件中，图3所示存储单元MC1和图4所示存储单元MC2形成在相同的半导体衬底SB中，并且处于中性状态下的存储单元MC1的存储晶体管的阈值电压Vth1与处于中性状态下的存储单元MC2的存储晶体管的阈值电压Vth2不同。具体而言，阈值电压Vth2低于阈值电压Vth1，以满足Vth1>Vth2。
应当注意的是，存储晶体管的中性状态对应于在存储晶体管的电荷存储部分(这里是绝缘膜MZ2)中没有电荷注入的状态。因此，处于中性状态下的存储单元MC1的存储晶体管的阈值电压Vth1对应于在存储单元的存储晶体管的栅极绝缘膜中没有电荷注入的状态下存储单元MC1的存储晶体管的阈值电压。此外，处于中性状态下的存储单元MC2的存储晶体管的阈值电压Vth2对应于在存储单元的存储晶体管的栅极绝缘膜中没有电荷注入的状态下存储单元MC2的存储晶体管的阈值电压。
图69和图70是本发明人研究的实施例中的半导体器件的主要部分截面图，并且对应于实施例1中的上述图3和图4。
在所研究的实例中的半导体器件中，如图69所示的存储单元MC101和如图70所示的存储单元MC102形成在相同半导体衬底SB中。图69所示处于中性状态下的存储单元MC101的存储晶体管的阈值电压Vth101与图70所示处于中性状态下的存储单元MC102的存储晶体管的阈值Vth102不同。具体而言，阈值电压Vth102低于阈值电压Vth101(Vth101>Vth102)。
其中处于中性状态下的存储晶体管具有高阈值电压(Vth1或Vth101)的存储单元(MC1或MC101)适用于其中需要高速操作但执行重写的次数小的应用，例如用于存储程序数据。另一方面，其中处于中性状态下的存储晶体管具有低阈值电压(Vth102或Vth2)的存储单元(MC102或MC2)适合于尽管执行重写的次数大但不需要高速操作的应用，例如用于存储经处理的数据。
也即，当执行重写的次数大时，处于中性状态下的存储晶体管的阈值电压优选地设定成相当低，以减少由于重写(特别是擦除操作)而导致的劣化的可能性。另一方面，当执行重写的次数小时，无需关心由于重复重写导致的劣化。因此，处于中性状态下的存储晶体管的阈值电压优选设定成高，以能够提高注入速度和操作速度。因此，通过形成其中处于中性状态下的存储晶体管在相同半导体衬底的不同存储区域中具有不同阈值电压的存储单元并且根据用途选择性地使用存储区域，可提高半导体器件的性能。
在所研究的实例的情况下，与实施例1不同，在图69中的存储单元MC101和图70中的存储单元MC102的每一者中，侧壁间隔件SW的宽度相等。也即，图69所示的存储单元MC101中的侧壁间隔件SW1的宽度W101a和侧壁间隔件SW2的宽度W102a等于图70所示的侧壁间隔件SW1的宽度W101b和侧壁间隔件SW2的宽度W102b，以满足W101a＝W102a＝W101b＝W102b。反映W101a＝W102a＝W101b＝W102b，图69所示的存储单元MC101的n-型半导体区域E1的尺寸L101a和n-型半导体区域E2的尺寸L102a等于图70所示的存储单元MC102的n-型半导体区域E1的尺寸L101b和n-型半导体区域E2的尺寸L102b，以满足L101a＝L102a＝L101b＝L102b。
作为用于控制存储晶体管的阈值电压的方法，调节存储晶体管的沟道形成区域的杂质浓度是有效的。在所研究的实例的情况下，图70中的存储单元MC102的存储晶体管的沟道形成区域CM102中的有效p型杂质浓度被设定成低于图69中的存储单元MC101的存储晶体管的沟道形成区域CM101中的有效p型杂质浓度。这允许图70中的存储单元MC102的存储晶体管的阈值电压Vth102低于图69的存储单元MC101的存储晶体管的阈值电压Vth101(Vth101>Vth102)。
存储晶体管的沟道形成区域的杂质浓度可通过在上述图17所示的步骤中执行的沟道掺杂离子注入来调节。在所研究的实例的情况下，假定图69中的存储单元MC101形成在上述存储单元区域1A中，而图70中的存储单元MC102形成在上述存储单元区域1B中。图69中的沟道形成区域CM101中的有效p型杂质浓度主要由上述p型半导体区域P1c中的有效p型杂质浓度限定。图70中的沟道形成区域CM102中的有效p型杂质浓度主要由上述p型半导体区域P1d中的有效p型杂质浓度限定。
因此，在所研究的实例的情况下，在上述图17所示的步骤中，分别执行用于上述存储单元区域1A的沟道掺杂离子注入和用于上述存储单元区域1B的沟道掺杂离子注入，并且用于上述存储单元区域1B的沟道掺杂离子注入中的n型杂质的剂量被设定成高于用于上述存储单元区域1A的沟道掺杂离子注入中的n型杂质的剂量。结果，上述存储单元区域1B的p型半导体区域P1d中的有效p型杂质浓度低于上述存储单元区域1A的p型半导体区域P1c中的有效p型杂质浓度。这允许图70中的沟道形成区域CM102中的有效p型杂质浓度低于图69中的沟道形成区域CM101中的有效p型杂质浓度。因此，图70中的存储单元MC102的存储晶体管的阈值电压Vth102可被设定成低于图69中的存储单元MC101的存储晶体管的阈值电压Vth101(Vth101>Vth102)。
然而，本发明人已经发现，在所研究的实施例的情况下，出现了要解决的以下问题。
也即，在所研究的实例的情况下，在上述图17所示的步骤中，需要分别执行用于上述存储单元区域1A的沟道掺杂离子注入和用于上述存储单元区域1B的沟道掺杂离子注入。这增加了半导体器件的制造工艺步骤的数量和制造成本。此外，需要额外的光掩模，从而同样增加了半导体器件的制造成本。这是第一个需要解决的问题。
控制晶体管的沟道形成区域中的杂质浓度可通过在上述图11所示的步骤中执行的沟道掺杂离子注入来调节。存储单元MG101的控制晶体管的沟道形成区域CC101中的有效p型杂质浓度主要由上述p型半导体区域P1a中的有效p型杂质浓度来限定。存储单元MG102的控制晶体管的沟道形成区域CC102中的有效p型杂质浓度主要由上述p型半导体区域P1b中的有效p型杂质浓度来限定。在上述图11所示的步骤中，如果通过相同的离子注入步骤执行用于上述存储单元区域1A的沟道掺杂离子注入和用于上述存储单元区域1B的沟道掺杂离子注入，则在上述图11所示的结构中，p型半导体区域P1c中的p型杂质浓度基本上等于p型半导体区域P1d中的p型杂质浓度。在这种情况下，图69中的沟道形成区域CC101中的有效p型杂质浓度基本上等于图70中的沟道形成区域CC102中的有效p型杂质浓度，并且存储单元MC101的控制晶体管的阈值电压应等于存储单元MC102的控制晶体管的阈值电压。
然而，在实际情况下，通过用于存储晶体管的沟道掺杂离子注入(用于形成上述p型半导体区P1c或P1d的离子注入)而注入的n型杂质还在激活退火中在横向方向上扩散，从而或多或少地甚至引入到控制晶体管的沟道形成区域(CC101或CC102)中。用于存储晶体管的沟道掺杂离子注入中的剂量越高，则引入的n型杂质的量越大。也即，增加用于存储晶体管的沟道掺杂离子注入中的n型杂质的剂量不仅降低存储晶体管的沟道形成区域中的有效p型杂质浓度，而且降低控制晶体管的沟道形成区域中的有效p型杂质浓度。
在所研究的实例的情况下，为了将通道形成区CM102中的有效p型杂质设定成低于沟道形成区域CM101中的有效p型杂质浓度，需要将用于形成上述p型半导体区域P1c的沟道掺杂离子注入中的n型杂质的剂量设定成高于用于形成上述p型半导体区域P1d的沟道掺杂离子注入中的n型杂质的剂量。然而，这用于将用于存储单元MC102的控制晶体管的沟道形成区域CC102中的有效p型杂质浓度降低成低于用于存储单元MC101的控制晶体管的沟道形成区域CC101中的有效p型杂质浓度。结果，甚至存储单元MC101和MC102的控制晶体管的相应阈值电压都彼此不同。具体而言，存储单元MC102的控制晶体管的阈值电压低于存储单元MC101的控制晶体管的阈值电压。这是第二个需要解决的问题。
在存储单元MC101和MC102中，处于中性状态下的存储晶体管具有不同的阈值电压。然而，当考虑到对每个存储单元的操作、对其提供操作电压的电路等时，理想的是，存储单元MC101的控制晶体管的阈值电压等于阈值存储单元MC102的控制晶体管的阈值电压。然而，在所研究的实例的情况下，当存储单元MC102的存储晶体管的阈值电压Vth102被设定成低于存储单元MC101的存储晶体管的阈值电压Vth101时，存储单元MC102的控制晶体管的阈值电压也低于存储单元MC101的控制晶体管的阈值电压。
因此，在所研究的实例的情况下，为了将存储单元MC101的控制晶体管的阈值电压设定成等于存储单元MC102的控制晶体管的阈值电压，可考虑增加存储单元MC101和MC102的每个控制栅极电极CG的栅极长度。当存储单元MC101和MC102的每个控制栅极电极CG的栅极长度增加时，即使用于存储晶体管的沟道掺杂离子注入中的n型杂质的剂量增加，控制晶体管的沟道形成区域也不太可能受到影响。这允许存储单元MC101的控制晶体管的阈值电压基本上等于存储单元MC102的控制晶体管的阈值电压。然而，增加存储单元MC101和MC102的每个控制栅极电极CG的栅极长度不理想地导致半导体器件的二维尺寸的增加。
此外，在所研究的实例的情况下，为了将存储单元MC101的控制晶体管的阈值电压设定成等于存储单元MC102的控制晶体管的阈值电压，可考虑使得围绕存储单元MC102的n-型半导体区域E2的p型束晕区域的浓度增加到高于围绕存储单元MC101的n-型半导体区域E2的p型束晕区域的浓度。然而，为了实现这一点，需要在不同的离子注入步骤中形成围绕存储单元MC102的n-型半导体区域E2的p型束晕区域和围绕存储单元MC101的n-型半导体区域E2的p型束晕区域，这导致半导体器件的制造成本的增加。
<关于主要特征和效果>
实施例1的一个主要特征是在相同半导体衬底SB中形成其中处于中性状态下的存储晶体管具有不同阈值电压的存储单元MC1和MC2。也即，形成在半导体衬底SB的存储单元区域1A中的处于中性状态下的存储单元MC1的存储晶体管的阈值电压Vth1与形成在半导体衬底SB的存储单元区域1B中的处于中性状态下的存储单元MC2的存储晶体管的阈值电压Vth2不同。具体而言，处于中性状态下的存储单元MC2的存储晶体管的阈值电压Vth2低于处于中性状态下的存储单元MC1的存储晶体管的阈值电压Vth1(Vth1>Vth2)。
实施例1的另一个主要特征是存储单元MC2中的侧壁间隔件SW1b的宽度W1b小于存储单元MC1中的侧壁间隔件SW1a的宽度W1a(W1a>W1b)。
在实施例1中，通过调节侧壁间隔件SW1的宽度(W1a、W1b)，控制处于中性状态下的存储单元(MC1、MC2)的存储晶体管的阈值电压(Vth1、Vth2)。也即，通过将存储单元MC2中的侧壁间隔件SW1b的宽度W1b设定成小于存储单元MC1中的侧壁间隔件SW1a的宽度W1a(W1a>W1b)，处于中性状态下的存储单元MC2的存储单元晶体管的阈值电压Vth2被控制为低于处于中性状态下的存储单元MC1的存储晶体管的阈值电压Vth1(Vth1>Vth2)。
将描述通过参考图71的曲线图给出能够通过调节侧壁间隔件SW1的宽度来控制处于中性状态下的存储单元的存储晶体管的阈值电压的原因。图71是示出源极侧壁间隔件SW1的宽度与处于中性状态下的存储晶体管的阈值电压之间的相关关系的曲线图。图71示出在三个条件(“离子注入条件A”，“离子注入条件B”和“离子注入条件C”)中选择作为用于形成n+型半导体区域H1的离子注入条件以及在在每个离子注入条件下执行模拟的结果。应当注意的是，n-型杂质的剂量在“离子注入条件C”下最高且在“离子注入条件A”下最低。
从图71的曲线图可看出，源极侧壁间隔件SW1的宽度越小，处于中性状态下的存储晶体管的阈值电压越低，并且用于形成n+型半导体区域H1的离子注入中的n型杂质的剂量越高，处于中性状态下的存储晶体管的阈值电压越低。这表明存储晶体管的每个沟道形成区域(CM1和CM2)中的有效p型杂质浓度受到通过用于形成n+型半导体区域H1的离子注入而注入的n型杂质的影响，并且侧壁间隔件SW1的宽度越小、用于形成n+型半导体区域H1的离子注入中的n型杂质的剂量越高，有效p型杂质浓度受到的影响越大。这是因为通过用于形成n+型半导体区域H1的离子注入而注入的n型杂质也通过激活退火等在横向方向上扩散，从而或多或少地被引入存储晶体管的每个沟道形成区域(CM1和CM2)中，并且侧壁间隔件SW1的宽度越小、用于形成n+型半导体区域H1的离子注入中的剂量越高，所引入的n型杂质的量越大。
也即，当侧壁间隔件SW1的宽度减小时，n+型半导体区域H1与存储晶体管的沟道形成区域之间的间隔(距离)减小。结果，为n+型半导体区域H1注入的n型杂质更可能还被引入到存储晶体管的沟道形成区域中，使得存储晶体管的沟道形成区域中的有效p型杂质浓度减小。此外，当用于形成n+型半导体区域H1的离子注入中的剂量增加时，为n+型半导体区域H1注入并被引入存储晶体管的沟道形成区域中的n型杂质的量也增加，从而减小存储晶体管的沟道形成区域中的有效p型杂质浓度。因此，减小侧壁间隔件SW1的宽度起到减小存储晶体管的沟道形成区域中的有效p型杂质浓度的作用，并且因此起到用于减小处于处于中性状态下的存储晶体管的阈值电压的作用。
因此，在实施例1中，存储单元MC2的侧壁间隔件SW1b的宽度W1b被设定成小于存储单元MC1的侧壁间隔件SW1a的宽度W1a(W1a>W1b)。结果，存储单元MC2中的n+型半导体区域H1b与存储栅极电极MG2(其侧表面)之间的间隔(沿着存储栅极电极MG2的栅极长度方向的间隔)小于存储单元MC1中的n+型半导体区域H1a与存储栅极电极MG1之间的间隔(沿着存储栅极电极MG1的栅极长度方向的间隔)。也即，存储单元MC2中的存储晶体管的n+型半导体区域H1b与沟道形成区域CM2之间的间隔可减小为小于存储单元MC1中的存储晶体管的n+型半导体区域H1a与沟道形成区域CM1之间的间隔。这允许为n+型半导体区域H1b注入并被引入到存储单元MC2中的存储晶体管的沟道形成区域CM2中的n型杂质的量大于为n+型半导体区域H1a注入并被引入到存储单元MC1中的存储晶体管的沟道形成区域CM1中n型杂质的量。因此，可将存储单元MC2的存储晶体管的沟道形成区域CM2中的有效p型杂质浓度设定成低于存储单元MC1的存储晶体管的沟道形成区域中的有效p型杂质浓度。因此，存储单元MC2的阈值电压Vth2可被设定成低于存储单元MC1的阈值电压Vth1(Vth1>Vth2)。
例如，假定其中存储单元MC2的阈值电压Vth2被设定成比存储单元MC1的阈值电压Vth1低0.5V的情况。图71示出当将“离子注入条件B”用作n+型半导体区域H1a和H1b的离子注入条件时，为了确保存储单元MC2和MC1的阈值电压Vth2和Vth1之间的0.5V的差异，确保侧壁间隔件SW1b和SW1a的宽度W1b和W1a之间的约20nm的差异是足够的。还存在这样的情况，其中侧壁间隔件SW1a的宽度W1a通过对较高击穿电压MISFET的限制来确定，而侧壁间隔件SW1b的宽度W1b通过对较低击穿电压MISFET的限制来确定。在这种情况下，通过基于侧壁间隔件SW1b和SW1a的宽度W1b和W1a的差异来适当选择用于n+型半导体区域H1a和H1b的离子注入条件，可确保存储单元MC2和MC1的阈值电压Vth2和Vth1之间的0.5V的差异。
因此，在实施例1中，通过调节侧壁间隔件SW1的宽度，控制处于中性状态下的存储单元的存储晶体管的阈值电压。也即，通过使侧壁间隔件SW1a和SW1b形成为满足W1a>W1b，建立由Vth1>Vth2给出的关系。因此，在实施例1的情况下，用于存储单元区域1A的沟道掺杂离子注入(用于形成p型半导体区域P1c的离子注入)和用于存储单元区域1B的沟道掺杂离子注入(用于形成的离子注入p型半导体区域P1d)可通过上述图17所示的相同离子注入步骤执行。也即，可在相同的离子注入步骤中形成存储单元区域1A中的p型半导体区域P1c和存储单元区域1B中的p型半导体区域P1d。这可减少半导体器件的制造工艺中的步骤数量并降低(抑制)半导体器件的制造成本。
在实施例1中，用于形成p型半导体区域P1c的离子注入和用于形成p型半导体区域P1d的离子注入可通过相同的离子注入步骤执行。因此，可将注入到p型半导体区域P1c中的n型杂质的剂量设定成基本上等于注入到p型半导体区域P1d中的n型杂质的剂量。这允许用于形成p型半导体区域P1d的离子注入对存储单元MC1的控制晶体管的沟道形成区域CC1和存储单元MC2的控制晶体管的沟道形成区域CC2中的每一者产生相同的影响。也即，可允许存储单元MC1的控制晶体管的沟道形成区域CC1和存储单元MC2的控制晶体管的沟道形成区域CC2具有基本相等的杂质分布(杂质分布)。换言之，可允许存储单元MC1的控制晶体管的沟道形成区域CC1和存储单元MC2的控制晶体管的沟道形成区域CC2具有基本相等的有效p型杂质浓度。这允许存储单元MC1的控制晶体管的阈值电压基本上等于存储单元MC2的控制晶体管的阈值电压。
也即，在实施例1中，通过使侧壁间隔件SW1a和SW1b形成为满足W1a>W1b，可建立由存储单元MC1和MC2的存储晶体管的阈值电压之间的Vth1>Vth2给出的关系，并且可允许存储单元MC1和MC2的相应控制晶体管具有基本相等的阈值电压。这可提高半导体器件的性能。
此外，在实施例1中，存储单元MC1中的侧壁间隔件SW2a的宽度W2a基本上等于存储单元MC2中的侧壁间隔件SW2b的宽度W2b(W2a＝W2b)。这允许为n+型半导体区域H2a注入并被引入到存储单元MC1的控制晶体管的沟道形成区域CC1中的n型杂质的量基本上等于为n+型半导体区域H2b注入并被引入到存储单元MC2的控制晶体管的沟道形成区域CC2中的n型杂质的量。这也起到允许存储单元MC1的控制晶体管的沟道形成区域CC1和存储单元MC2的控制晶体管的沟道形成区域CC2具有基本相等的杂质分布和基本相等的有效p型杂质浓度的作用。因此，通过使侧壁间隔件SW1a、SW1b、SW2a和SW2b形成为满足W1a>W1b和W2a＝W2b，可建立由存储单元MC1和MC2的相应阈值电压之间的Vth1>Vth2给出的关系，并且可以可靠且适当地允许存储单元MC1和MC2的相应控制晶体管具有基本相等的阈值电压。
在实施例1中，用于存储单元MC1的控制晶体管的沟道掺杂离子注入(用于形成p型半导体区域P1a的离子注入)和用于存储单元MC2的控制晶体管的沟道掺杂离子注入(用于形成p型半导体区域P1b的离子注入)可通过相同的离子注入步骤执行。此外，在实施例1中，存储单元MC1的存储晶体管的沟道掺杂离子注入(用于形成p型半导体区域P1c的离子注入)和存储单元MC2的存储晶体管的沟道掺杂离子注入(用于形成p型半导体区域P1d的离子注入)可通过相同的离子注入步骤执行。在这种情况下，如果存储单元MC1和MC2中的所有侧壁间隔件SW的宽度均相等(与实施例1不同)，则在存储单元MC1和MC2中，处于中性状态下的存储晶体管具有相等的阈值电压，并且控制晶体管也具有相等的阈值电压。然而，在实施例1中，通过将侧壁间隔件SW1b的宽度W1b设定成小于侧壁间隔件SW1a的宽度W1a，沟道形成区域CM2中的有效p型杂质浓度降低到低于沟道形成区域CM1中的有效p型杂质浓度，以便允许为存储单元MC1和MC2中的存储晶体管建立由Vth1>Vth2给出的关系。还通过将侧壁间隔件SW2b的宽度W2b设定成等于侧壁间隔件SW2a的宽度W2a，沟道形成区域CC2中的有效p型杂质浓度基本上等于沟道形成区域CC1中的有效p型杂质，以允许存储单元MC1和MC2的相应控制晶体管具有基本相等的阈值电压。
因此，在实施例1中，可通过调节侧壁间隔件SW的宽度(而非沟道掺杂离子注入)来控制存储单元MC1和MC2中的阈值电压。这允许增强半导体器件的性能，同时降低(抑制)半导体器件的制造成本。
此外，在实施例1中，存储单元MC1和MC2、具有宽度为W3a和W4a的侧壁间隔件SW3a和SW4a的MISFET 2a以及具有宽度为W3b和W4b(大于W3a和W4a)的侧壁间隔件SW3b和SW4b的MISFET 2b均形成为用于相同半导体衬底SB中外围电路的MISFET。为了满足W1a>W1b，用于存储单元MC1的侧壁间隔件SW1a的宽度W1a被设定成等于侧壁间隔件SW3b的宽度W3b(W1a＝W3b)，并且用于存储单元MC2的侧壁间隔件SW1b的宽度W1b被设定成等于侧壁间隔件SW3a的宽度W3a(W1b＝W3a)。也即，用于存储单元MC1的侧壁间隔件SW1a的宽度W1a根据侧壁间隔件SW3b的宽度W3b设定，并且侧壁间隔件SW1b的宽度W1b根据侧壁间隔件SW3a的宽度W3a设定。换言之，通过使用比用于较高击穿电压的MISFET的侧壁间隔件SW3b和SW4b的宽度W3b和W4b小的用于较低击穿电压MISFET的侧壁间隔件SW3a和SW4a的宽度W3a和W4a，用于存储单元MC2的侧壁间隔件SW1b的宽度W1b减小为小于用于存储单元MC1的侧壁间隔件SW1a的宽度W1a。由于可在不增加额外工艺步骤的情况下允许用于存储单元MC2的侧壁间隔件SW1b的宽度W1b小于用于存储单元MC1的侧壁间隔件SW1a的宽度W1a，因此可降低(抑制)半导体器件的制造成本。
(实施例2)
图72和图73是实施例2中的半导体器件的主要部分剖视图，分别对应于上述图3和图4。也即，图72示出了形成在存储区域1A中的存储单元MC1，图73示出了形成在存储单元区域1B中的存储单元MC2。注意，以与上述图3和图4相同的方式，在图72和73中也省略了上述图1和图2所示的绝缘膜IL2和IL3的图示。在实施例2中，较低击穿电压MIS区域1C和较高击穿电压MIS区域1D的结构与上述实施例1(图2、图5和图6)相同，因此省略其图示和描述。
下面将描述实施例2中的半导体器件与上述实施例1中的半导体器件不同的地方。
在实施例2中，侧壁间隔件SW1a的宽度W1a被设定成等于侧壁间隔件SW1b的宽度W1b(W1a＝W1b)，并且侧壁间隔件SW2a的宽度W2a被设定成小于侧壁间隔件SW2b的宽度W2b(W2a<W2b)。鉴于W1a＝W1b和W2a<W2b，在实施例2中，n型半导体区域E1a的尺寸L1a基本上等于n型半导体区域E1b的尺寸L1b(L1a＝L1b)，并且n型半导体区域E2a的尺寸L2a小于n型半导体区域E2b的尺寸L2b(L2a<L2b)。
具体地，在实施例2中，存储单元MC1、MC2的侧壁间隔件SW1a、SW1b和SW2b的相应宽度W1a、W1b和W2b被设定成等于较高击穿电压MISFET的侧壁间隔件SW3b和SW4b的相应宽度W3b和W4b(W1a＝W1b＝W2b＝W3b＝W4b)。另外，存储单元MC1的侧壁间隔件SW2a的宽度W2a被设定成与较低击穿电压MISFET的侧壁间隔件SW3a和SW4a的相应宽度W3a和W4a相等(W2a＝W3a＝W4a)。实施例2与上述实施例1共同的地方在于，较低击穿电压MISFET的侧壁间隔件SW3a和SW4a的相应宽度W3a和W4a小于较高击穿电压MISFET的侧壁间隔件SW3b和SW4b的相应宽度W3b和W4b。因此，在实施例2中，存储单元MC1的侧壁间隔件SW2a的宽度W2a可被设定成小于存储单元MC1和MC2的侧壁间隔件SW1a、SW1b和SW2b的相应宽度W1a、W1b和W2b(W2a<W1a＝W1b＝W2b)。鉴于W2a<W1a＝W1b＝W2b，n型半导体区域E2a的尺寸L2a小于n型半导体区域E1a、E1b和E2b的相应尺寸L1a、L1b和L2b(L2a<L1a＝L1b＝L2b)。
另外，在实施例2中，由于满足W2a<W2b，因此沿着控制栅极电极CG1的栅极长度方向的从侧壁间隔件SW2a的侧表面到控制栅极电极CG1(其侧表面)的距离小于沿着控制栅极电极CG2的栅极长度方向的从侧壁间隔件SW2b的侧表面到控制栅极电极CG2(其侧表面)的距离。另外，由于建立了由W1a＝W1b给出的关系，因此沿着存储栅极电极MG1的栅极长度方向的从侧壁间隔件SW1a的侧表面到存储栅极电极MG1(其侧表面)的距离基本上等于沿着存储栅极电极MG2的栅极长度方向的从侧表面SW1b到存储栅极电极MG2(其侧表面)的距离。侧壁间隔件SW1a和SW1b的相应侧表面对应于侧壁间隔件SW1a和SW1b的与邻近存储栅极电极(MG1和MG2)的其侧表面相对的侧表面。侧壁间隔件SW2a和SW2b的相应侧表面对应于侧壁间隔件SW2a和SW2b的与邻近控制栅极电极(CG1和CG2)的其侧表面相对的侧表面。
接下来，将参照图74至图79来描述实施例2中的半导体器件的制造工艺。
在通过执行与上述实施例1相同的工艺步骤而获得上述图31和图32中所示的结构之后，在实施例2中，同样地，侧壁间隔件SW形成在多层体LM1和存储栅极电极MG1的相应侧表面、多层体LM2和存储栅极电极MG2的相应侧表面、多层体LM3的两个侧表面以及多层体LM4的两个侧表面之上。图74和图75示出了在实施例2中形成有侧壁间隔件SW且侧壁间隔件SW对应于上述图33和34的状态。
在侧壁间隔件SW的宽度方面，图74和图75(实施例2)不同于上述图33和图34(上述实施例1)。也即，在实施例2中，如图74和图75所示，侧壁间隔件SW2a、SW3a和SW4a的相应宽度W2a、W3a和W4a小于侧壁间隔件SW1a、SW1b、SW2b、SW3b和SW4b的相应宽度W1a、W1b、W2b、W3b和W4b。注意，侧壁间隔件SW2a、SW3a和SW4a的相应宽度W2a、W3a和W4a基本上彼此相等。另外，侧壁间隔件SW1a、SW2b、SW2b、SW3b和SW4b的相应宽度W1a、W1b、W2b、W3b和W4b基本上彼此相等。也即，满足了W2a＝W3a＝W4a<W1a＝W1b＝W2b＝W3b＝W4b。
以下将参照图76至图79来描述形成侧壁间隔件SW的步骤的示例。
在通过执行与上述实施例1相同的工艺步骤而获得上述图37和图38中所示的结构之后，在实施例2中，同样地，使用光刻技术形成光刻胶图案RP1，如图76和图77所示。然而，在实施例2中形成了光刻胶图案RP1的区域与上述实施例1不同。也即，在实施例2中，光刻胶图案RP1覆盖存储单元区域1B中的源极和漏极侧侧壁绝缘膜ZM2a，覆盖存储单元区域1A中的源极侧侧壁绝缘膜ZM2a，并且覆盖较高击穿电压MIS区域1D中的源极和漏极侧侧壁绝缘膜ZM2a。在实施例2中，存储单元区域1A中的源极侧侧壁绝缘膜ZM2a和较低击穿电压MIS区域1C中的源极和漏极侧侧壁绝缘膜ZM2a未覆盖有光刻胶图案RP1并且是暴露的。
实施例2中的以下工艺步骤基本上与上述实施例1相同。也即，通过蚀刻去除未覆盖有光刻胶图案RP1并且暴露的侧壁绝缘膜ZM2a，然后去除光刻胶图案RP1。图78和图79示出了该工艺阶段，并且对应于上述图41和图42。因此，如图78和图79所示，存储单元区域1A中的漏极侧侧壁绝缘膜ZM2a和较低击穿电压MIS区域1C中的源极和漏极侧侧壁绝缘膜ZM2a被去除。另一方面，存储单元区域1A中的源极侧侧壁绝缘膜ZM2a，存储单元区域1B中的源极和漏极侧侧壁绝缘膜ZM2a，以及较高击穿电压MIS区域1D中的源极和漏极侧侧壁绝缘膜ZM2a(覆盖有光刻胶图案RP1)不被去除并且保留。
然后，以与上述实施例1相同的方式，在实施例2中，同样地，对绝缘膜ZM1执行回蚀刻的步骤，以便形成侧壁间隔件SW。侧壁间隔件SW的相应厚度满足上述图74和图75所示的关系，即由W2a＝W3a＝W4a<W1a＝W1b＝W2b＝W3b＝W4b给出的关系。实施例2中形成侧壁间隔件SW之后的工艺步骤与上述实施例1相同，因此在此省略其重复描述。
以与上述实施例1相同的方式，在实施例2中，同样地，处于中性状态下的存储单元MC1的存储晶体管的阈值电压Vth1与处于中性状态下的存储单元MC2的存储晶体管的阈值电压Vth2不同。具体地，阈值电压Vth2低于阈值电压Vth1(Vth1>Vth2)。
为了建立由Vth1>Vth2给出的关系，存储单元MC2的沟道形成区域CM2中的有效p型杂质浓度需要被设定成低于存储单元MC1的沟道形成区域CM1中的有效p型杂质浓度，这在上述实施例1和实施例2中是相同的。
然而，在实施例2中，存储单元MC1中的侧壁间隔件SW1a的宽度W1a等于存储单元MC2中的侧壁间隔件SW1b的宽度W1b(W1a＝W1b)。因此，在实施例2中，上述实施例1中所使用的这种方法(调整侧壁间隔件SW1的宽度W1a和W1b的方法)无法提供存储单元MC1和MC2的沟道形成区域CM1和CM2中的相应杂质浓度之间的差异。因此，在实施例2中，有必要对存储晶体管执行沟道掺杂离子注入，使得存储单元MC2的沟道形成区域CM2中的有效p型杂质浓度低于存储单元MC1的沟道形成区域CM1中的有效p型杂质浓度。
因此，在实施例2中，提供处于中性状态下的存储单元MC1和MC2的存储晶体管的相应阈值电压之间的差异的方法与上述研究实例的情况相同(图69和图70)。
也即，在实施例2的情况下，在上述图17所示的步骤中，存储单元区域1A的沟道掺杂离子注入(用于形成p型半导体区域P1c的离子注入)和存储单元区域1B的沟道掺杂离子注入(用于形成p型半导体区域P1d的离子注入)通过不同的步骤来进行。此外，存储单元区域1B的沟道掺杂离子注入中的n型杂质的剂量(用于形成p型半导体区域P1d的离子注入)被设定成高于存储单元区域1A的沟道掺杂离子注入中的n型杂质的剂量(用于形成p型半导体区域P1c的离子注入)。因此，存储单元区域1B的p型半导体区域P1d中的有效p型杂质浓度低于存储单元区域1A的p型半导体区域P1c中的有效p型杂质浓度。这使得图73中的沟道形成区域CM2中的有效p型杂质低于图72中的沟道形成区域CM1中的有效杂质浓度。因此，图73中处于中性状态下的存储单元MC2的存储晶体管的阈值电压Vth2可被设定成低于图72处于中性状态下的存储单元MC1的存储晶体管的阈值电压Vth1(Vth1>Vth2)。
然而，如上述研究实例所述，将用于形成p型半导体区域P1d的沟道掺杂离子注入中的剂量被设定成高于用于形成p型半导体区域P1c的沟道掺杂离子注入中的剂量也可起到降低存储单元MC2的控制晶体管的沟道形成区域CC2中的有效p型杂质浓度的作用。因此，除非采取适当的措施，否则存储单元MC2的控制晶体管的阈值电压变得低于存储单元MC1的控制晶体管的阈值电压，从而引起上述第二个问题，如在上述研究实例中的情况。
因此，在实施例2中，存储单元MC1的侧壁间隔件SW1a的宽度W1a等于存储单元MC2的侧壁间隔件SW1b的宽度W1b(W1a＝W1b)，但是存储单元MC1的侧壁间隔件SW2a的宽度W2a被设定成小于存储单元MC2的侧壁间隔件SW2b的宽度W2b(W2a<W2b)。
在实施例2中，通过调整侧壁间隔件SW2的宽度(W2a和W2b)来控制存储单元(MC1和MC2)的控制晶体管的阈值电压。将参照图80的曲线图给出关于这种控制可行的理由的描述。
图80是示出漏极侧侧壁间隔件SW2的宽度与控制晶体管的阈值电压之间的相关性的曲线图。图80示出了在三个条件(即“离子注入条件A”、“离子注入条件B”和“离子注入条件C”)中选择作为用于形成n+型半导体区域H2的离子注入条件并在每个离子注入条件下进行模拟的结果。注意，n型杂质的剂量在“离子注入条件C”下最高且在“离子注入条件A”下最低。
从图80的曲线图中可看出，侧壁间隔件SW2的宽度越小，控制晶体管的阈值电压越低，因为用于形成n+型半导体区域H2越高，控制晶体管的阈值电压越低。这表明，控制晶体管的每个沟道形成区域(CC1和CC2)中的有效p型杂质浓度受到通过用于形成n+型半导体区域H2的离子注入所注入的n型杂质的影响，并且侧壁间隔件SW2的宽度越小、用于形成n+型半导体区域H2的离子注入中的n型杂质的剂量越高，受到有效p型杂质浓度的影响越大。这是因为，在用于形成n+型半导体区域H2的离子注入中所注入的n型杂质还通过活化退火等在横向方向上扩散，从而或多或少地被引入到控制晶体管的每个沟道形成区域(CC1和CC2)内，并且侧壁间隔件SW2的宽度越小、用于形成n+型半导体区域H2的离子注入中的剂量越高，所引入的n型杂质的量越大。
也即，当漏极侧侧壁间隔件SW2的宽度减小时，n+型半导体区域H2与存储晶体管的沟道形成区域之间的间隔(距离)减小。因此，为n+型半导体区域H2注入的n型杂质也可能被引入到存储晶体管的沟道形成区域内，使得存储晶体管的沟道形成区域中的有效p型杂质浓度降低。因此，减小漏极侧侧壁间隔件SW2的宽度起到降低控制晶体管的沟道形成区域中的有效p型杂质浓度的作用，并且因此可起到降低控制晶体管的阈值电压的作用。
在实施例2中，存储单元MC1的侧壁间隔件SW2a的宽度W2a被设定成小于存储单元MC2的侧壁间隔件SW2b的宽度W2b(W2a<W2b)。因此，存储单元MC1中的控制栅极电极CG1与n+型半导体区域H2a之间的间隔(沿着控制栅极电极CG1的栅极长度方向的间隔)小于存储单元MC2中的控制栅极电极MG2与n+型半导体区域H2b之间的间隔(沿着控制栅极电极MG2的栅极长度方向的间隔)。也即，存储单元MC1中的n+型半导体区域H2a与控制晶体管的沟道形成区域CC1之间的间隔可减小到小于存储单元MC2中的n+型半导体区域H2b与控制晶体管的沟道形成区域CC2之间的间隔。这使得为n+型半导体区域H2a注入并被引入到存储单元MC1中的沟道形成区域CC1中的n型杂质的量大于为n+型半导体区域H2b注入并被引入到存储单元MC2中的沟道形成区域CC2中的n型杂质的量。这可相应地降低存储单元MC1的控制晶体管的阈值电压。
在实施例2中，如果存储单元MC1中的侧壁间隔件SW2a的宽度W2a被设定成等于存储单元MC2中的侧壁间隔件SW2b的宽度W2b(W2a＝W2b)，则与上述研究实例的情况相同，存储单元MC2的控制晶体管的阈值电压不利地低于存储单元MC1的控制晶体管的阈值电压。然而，在实施例2中，存储单元MC1的侧壁间隔件SW2a的宽度W2a被设定成小于存储单元MC2的侧壁间隔件SW2b的宽度W2b(W2a<W2b)。这可相应地降低存储单元MC1的控制晶体管的阈值电压。因此，可减小存储单元MC2的控制晶体管的阈值电压与存储单元MC1的控制晶体管的阈值电压之间的差异。优选地，存储单元MC2的控制晶体管的阈值电压被设定成基本上等于存储单元MC1的控制晶体管的阈值电压。
也即，在实施例2中，为了建立由存储单元MC1和MC2的相应存储晶体管的阈值电压之间Vth1>Vth2给出的关系，用于形成上述p型半导体区域P1d的沟道掺杂离子注入中的剂量需要被设定成高于用于形成上述p型半导体区域P1c的沟道掺杂离子注入中的剂量。这也不利地起到降低存储单元MC2的控制晶体管的沟道形成区域CC2中的有效p型杂质浓度的作用。然而，将存储单元MC1中的侧壁间隔件SW2a的宽度W2a被设定成小于存储单元MC2中的侧壁间隔件SW2b的宽度W2b(W2a<W2b)起到降低存储单元MC1的控制晶体管的沟道形成区域CC1中的有效p型杂质浓度的作用。这使得存储单元MC1的控制晶体管的沟道形成区域CC1中的有效p型杂质浓度基本上等于存储单元MC2的控制晶体管的沟道形成区域CC2中的有效p型杂质浓度。因此，可使存储单元MC2的控制晶体管的阈值电压基本上等于存储单元MC1的控制晶体管的阈值电压。
例如，假定了这样一种情况，其中，在上述研究实例的结构中，存储单元MC102的控制晶体管的阈值电压比存储单元MC101的控制晶体管的阈值电压低约0.05V。图80表明，当“离子注入条件B”将要用作n+型半导体区域H2a和H2b的离子注入条件时，为了使存储单元MC1的控制晶体管的阈值电压降低约0.05V，侧壁间隔件SW2a的宽度W2a被设定成比侧壁间隔件SW2b的宽度W2b小约20nm是足够的。还有一种情况，其中，通过对较低击穿电压MISFET的限制来确定侧壁间隔件SW2a的宽度W2a，并且通过对较高击穿电压MISFET的限制来确定侧壁间隔件SW2b的宽度W2b。在这种情况下，通过基于侧壁间隔件SW2a的宽度W2a与侧壁间隔件SW2b的宽度W2b之间的差异来适当地选择n+型半导体区域H2a和H2b的离子注入条件，可使存储单元MC1的控制晶体管的阈值电压降低约0.05V，从而允许存储单元MC1和MC2的相应控制晶体管具有相等的阈值电压。
上述研究实例中描述的第二个问题可通过上述实施例1和实施例2两者来解决。然而，上述研究实例中描述的第一个问题可通过上述实施例1来解决，但不能通过实施例2解决。因此，在减少制造工艺步骤的数量并且降低半导体器件的制造成本方面，上述实施例1比实施例2更有利。
在上述实施例1的情况下，根据由W1a>W1b给出的关系，存储单元MC2的二维尺寸可减小到小于存储单元MC1的二维尺寸。另一方面，在实施例2的情况下，根据由W2a<W2b给出的关系，存储单元MC1的二维尺寸可减小到小于存储单元MC2的二维尺寸。因此，当形成在半导体衬底SB中的存储单元MC2的总数大于形成在半导体衬底SB中的存储单元MC1的总数时，在减小半导体器件的尺寸(面积)方面，上述实施例1比实施例2更有利。另一方面，当存储单元MC1的总数大于存储单元MC2的总数时，在减小半导体器件的尺寸(面积)方面，实施例2比上述实施例1更有利。
在实施例2中，为了满足W2a<W2b，存储单元MC2的侧壁间隔件SW2b的宽度W2b被设定成等于侧壁间隔件SW4b的宽度W4b(W2b＝W4b)，并且存储单元MC1的侧壁间隔件SW2a的宽度W2a被设定成等于侧壁间隔件SW4a的宽度W4a(W2a＝W4a)。也即，存储单元MC2的侧壁间隔件SW2b的宽度W2b根据侧壁间隔件SW4b的宽度W4b来设定，存储单元MC1的侧壁间隔件SW2a的宽度W2a根据侧壁间隔件SW4a的宽度W4a来设定。换言之，通过使用较低击穿电压MISFET的侧壁间隔件SW3a和SW4a的宽度W3a和W4a(它们小于较高击穿电压MISFET的侧壁间隔件SW3b和SW4b的宽度W3b和W4b)，存储单元MC2的侧壁间隔件SW2a的宽度W2a减小到小于存储单元MC1的侧壁间隔件SW2b的宽度W2b。由于可允许存储单元MC1的侧壁间隔件SW2a的宽度W2a小于存储单元MC2的侧壁间隔件SW2b的宽度W2b而不需要额外的工艺步骤，因此可降低(抑制)半导体器件的制造成本。
尽管已经在本发明实施例的基础上具体地描述了由本发明人实现的本发明，但是本发明不限于上述实施例。应当理解的是，在不脱离本发明要旨的范围内，可对本发明做出各种改变和修改。
以下内容作为对上述实施例的描述内容的部分的附加描述来提供。
(附注1)
提供了一种制造半导体器件的方法，该半导体器件包括：形成在半导体衬底的第一区域的非易失性存储器中的第一存储单元，和形成在半导体衬底的第二区中的非易失性存储器中的第二存储单元；第一存储单元包括第一和第二半导体区域，每个半导体区域具有第一导电类型并且形成在半导体衬底中，第一和第二栅极电极在位于第一和第二半导体区域之间的半导体衬底之上形成为彼此相邻，第一栅极绝缘膜形成在第一栅极电极和半导体衬底之间，第二栅极绝缘膜形成在第二栅极电极和半导体衬底之间并且具有内部电荷存储部分；第二存储单元包括第三和第四半导体区域，每个半导体区域具有第一导电类型并且形成在半导体衬底中，第三和第四栅极电极在位于第三和第四半导体区域之间的半导体衬底之上形成为彼此相邻，第三栅极绝缘膜形成在第三栅极电极和半导体衬底之间，第四栅极绝缘膜形成在第四栅极电极和半导体衬底之间并且具有内部电荷存储部分；第一半导体区域具有第一较低浓度半导体区域和第一较高浓度半导体区域，第一较高浓度半导体区域具有高于第一较低浓度半导体区域的杂质浓度的杂质浓度；第二半导体区域具有第二较低浓度半导体区域和第二较高浓度半导体区域，第二较高浓度半导体区域具有高于第二较低浓度半导体区域的杂质浓度的杂质浓度；第三半导体区域具有第三低浓度半导体区域和第三高浓度半导体区域，第三高浓度半导体区域具有高于第三低浓度半导体区域的杂质浓度；以及第四半导体区域具有第四低浓度半导体区域和第四高浓度半导体区域，第四高浓度半导体区域具有高于第四低浓度半导体区域的杂质浓度的杂质浓度，所述方法包括以下步骤：
(a)提供半导体衬底；
(b)经由第一栅极绝缘膜在位于第一区域的半导体衬底之上形成第一栅极电极，并且经由第三栅极绝缘膜在位于第二区域的半导体衬底之上形成第三栅极电极；
(c)在步骤(b)之后，经由第二栅极绝缘膜在位于第一区域的半导体衬底之上形成第二栅极电极，并且经由第四栅极绝缘膜在位于第二区域的半导体衬底之上形成第四栅极电极；
(d)在步骤(c)之后，使用离子注入法在位于第一区域的半导体衬底中形成第一和第二较低浓度半导体区域，并且使用离子注入法在位于第二区域的半导体衬底中形成第三和第四低浓度半导体区域；
(e)在步骤(d)之后，在第一栅极电极的与第一栅极的相邻于第二栅极电极的侧面相对的侧面上形成第一侧壁间隔件，在第二栅极电极的与第二栅极电极的相邻于第一栅极的侧面相对的侧面上形成第二侧壁间隔件，在第三栅极电极的与第三栅极的相邻于第四栅极电极的侧面相对的侧面上形成第三侧壁间隔件，以及在第四栅极电极的与第四栅极的相邻于第三栅极电极的侧面相对的侧面上形成第四侧壁间隔件；以及
(f)在步骤(e)之后，使用离子注入法在位于第一区域的半导体衬底中形成第一和第二较高浓度半导体区域，并且使用离子注入方法在位于第二区域的半导体衬底中形成第三和第四高浓度半导体区域，
其中第二侧壁间隔件在第二栅极电极的栅极长度方向上的第一宽度等于第四侧壁间隔件在第四栅极电极的栅极长度方向上的第二宽度，
其中第一侧壁间隔件在第一栅极电极的栅极长度方向上的第三宽度小于第三侧壁间隔件在第三栅极电极的栅极长度方向上的第四宽度，并且
其中具有第二栅极电极和第二栅极绝缘膜并处于中性状态下的第一存储晶体管的第一阈值电压与具有第四栅极电极和第四栅极绝缘膜并处于中性状态下的第二存储晶体管的第二阈值电压不同。
(附注2)
在根据附注1所述的半导体器件的制造方法中，
其中第二阈值电压低于第一阈值电压。
(附注3)
根据附注2所述的制造半导体器件的方法，在步骤(a)之后及步骤(b)之前还包括以下步骤：
(a1)对位于第一区域的半导体衬底和位于第二区域的半导体衬底进行第一沟道掺杂离子注入，
所述方法在步骤(b)之后及步骤(c)之前还包括以下步骤：
(b1)对位于第一区域的半导体衬底进行第二沟道掺杂离子注入，并且对位于第二区域的半导体衬底进行第三沟道掺杂离子注入，
其中第二通道掺杂离子注入中的剂量与第三通道掺杂离子注入中的剂量不同。
(附注4)
在根据附注3所述的半导体器件的制造方法中，其中包括第一栅极电极和第一栅极绝缘膜的第一控制晶体管的第三阈值电压等于包括第三栅极电极和第三栅极绝缘膜的第二控制晶体管的第四阈值电压。

Claims (20)

1.一种半导体器件，所述半导体器件包括非易失性存储器中的第一存储单元和第二存储单元，所述半导体器件包括：
半导体衬底；
用于所述第一存储单元的第一半导体区域和第二半导体区域，所述第一半导体区域和所述第二半导体区域中的每一者具有第一导电类型并且被形成在所述半导体衬底中；
用于所述第一存储单元的第一栅极电极，经由第一栅极绝缘膜被形成在位于所述第一导体区域与所述第二半导体区域之间的所述半导体衬底之上；
用于所述第一存储单元的第二栅极电极，经由第二栅极绝缘膜被形成在位于所述第一导体区域与所述第二半导体区域之间的所述半导体衬底之上；
第一侧壁间隔件，被形成在所述第一栅极电极的与所述第一栅极相邻于所述第二栅极电极的侧面相对的侧面上；
第二侧壁间隔件，被形成在所述第二栅极电极的与所述第二栅极相邻于所述第一栅极电极的侧面相对的侧面上；
用于所述非易失性存储器中的所述第二存储单元的第三半导体区域和第四半导体区域，所述第三半导体区域和所述第四半导体区域中每一者具有所述第一导电类型并且被形成在所述半导体衬底中；
用于所述第二存储单元的第三栅极电极，经由第三栅极绝缘膜被形成在位于所述第三导体区域与所述第四半导体区域之间的所述半导体衬底之上；
用于所述第二存储单元的第四栅极电极，经由第四栅极绝缘膜被形成在位于所述第三导体区域与所述第四半导体区域之间的所述半导体衬底之上；
第三侧壁间隔件，被形成在所述第三栅极电极的与所述第三栅极相邻于所述第四栅极电极的侧面相对的侧面上；以及
第四侧壁间隔件，被形成在所述第四栅极电极的与所述第四栅极相邻于所述第三栅极电极的侧面相对的侧面上，
其中所述第一栅极电极被布置成更靠近所述第一半导体区域，而所述第二栅极电极布置成更靠近所述第二半导体区域，
其中所述第三栅极电极布置成更靠近所述第三半导体区域，而所述第四栅极电极被布置成更靠近所述第四半导体区域，
其中所述第二栅极绝缘膜和所述第四栅极绝缘膜中的每一者具有电荷存储部分，
其中所述第四侧壁间隔件在所述第四栅极电极的栅极长度方向上的第二宽度小于所述第二侧壁间隔件在所述第二栅极电极的栅极长度方向上的第一宽度，以及
其中具有所述第二栅极电极和所述第二栅极绝缘膜并处于中性状态下的第一存储晶体管的第一阈值电压不同于具有所述第四栅极电极和所述第四栅极绝缘膜并处于中性状态下的第二存储晶体管的第二阈值电压。
2.根据权利要求1所述的半导体器件，
其中所述第二阈值电压低于所述第一阈值电压。
3.根据权利要求2所述的半导体器件，
其中所述第一半导体区域具有第一较低浓度半导体区域和第一较高浓度半导体区域，所述第一较高浓度半导体区域具有高于所述第一较低浓度半导体区域的杂质浓度的杂质浓度，
其中所述第二半导体区域具有第二较低浓度半导体区域和第二较高浓度半导体区域，所述第二较高浓度半导体区域具有高于所述第二较低浓度半导体区域的杂质浓度的杂质浓度，
其中所述第三半导体区域具有第三较低浓度半导体区域和第三较高浓度半导体区域，所述第三较高浓度半导体区域具有高于所述第三较低浓度半导体区域的杂质浓度的杂质浓度，
其中所述第四半导体区域具有第四较低浓度半导体区域和第四较高浓度半导体区域，所述第四较高浓度半导体区域具有高于所述第四较低浓度半导体区域的杂质浓度的杂质浓度，
其中，所述第一较低浓度半导体区域被形成在所述第一侧壁间隔件的下方，
其中所述第二较低浓度半导体区域被形成在所述第二侧壁间隔件的下方，
其中所述第三较低浓度半导体区域被形成在所述第三侧壁间隔件的下方，并且
其中所述第四较低浓度半导体区域形成在所述第四侧壁间隔件的下方。
4.根据权利要求3所述的半导体器件，其中，所述第四较低浓度半导体区域在所述第四栅极电极的栅极长度方向上的第二尺寸小于所述第二较低浓度半导体区域在所述第二栅极电极的栅极长度方向上的第一尺寸。
5.根据权利要求1所述的半导体器件，
其中所述第一栅极电极和所述第二栅极电极经由所述第二栅极绝缘膜而彼此相邻，并且
其中所述第三栅极电极和所述第四栅极电极经由所述第四栅极绝缘膜而彼此相邻。
6.根据权利要求1所述的半导体器件，
其中所述第一侧壁间隔件在所述第一栅极电极的栅极长度方向上的第三宽度等于所述第三侧壁间隔件在所述第三栅极电极的栅极长度方向上的第四宽度。
7.根据权利要求6所述的半导体器件，
其中包括所述第一栅极电极和所述第一栅极绝缘膜的第一控制晶体管的第三阈值电压等于包括所述第三栅极电极和所述第三栅极绝缘膜的第二控制晶体管的第四阈值电压。
8.根据权利要求1所述的半导体器件，还包括：
第一MISFET和第二MISFET，
其中所述第一MISFET包括：
第五半导体区域和第六半导体区域，所述第五半导体区域和所述第六半导体区域中的每一者被形成在所述半导体衬底中用于源极区域或漏极区域；
第五栅极电极，经由第五栅绝缘膜被形成在位于所述第五半导体区域与所述第六半导体区域之间的所述半导体衬底之上；
第五侧壁间隔件，被形成在所述第五栅极电极的形成所述第五半导体区域的侧面上；以及
第六侧壁间隔件，被形成在所述第五栅极电极的形成所述第六半导体区域的侧面上，
其中所述第二MISFET包括：
第七半导体区域和第八半导体区域，所述第七半导体区域和所述第八半导体区域中的每一者被形成在所述半导体衬底中用于源极区域或漏极区域；
第六栅极电极，经由第六栅绝缘膜被形成在位于所述第七半导体区域与所述第八半导体区域之间的所述半导体衬底之上；
第七侧壁间隔件，被形成在所述第六栅极电极的形成所述第七半导体区域的侧面上；以及
第八侧壁间隔件，被形成在所述第六栅极电极的形成所述第八半导体区域的侧面上，
其中所述第六栅极绝缘膜比所述第五栅极绝缘膜厚，
其中所述第五侧壁间隔件在所述第五栅极电极的栅极长度方向上的第五宽度小于所述第七侧壁间隔件在所述第六栅极电极的栅极长度方向上的第六宽度，
其中所述第一宽度等于所述第六宽度，以及
其中所述第二宽度等于所述第五宽度。
9.一种半导体器件，所述半导体器件包括非易失性存储器中的第一存储单元和第二存储单元，包括：
半导体衬底；
用于所述第一存储单元的第一半导体区域和第二半导体区域，所述第一半导体区域和所述第二半导体区域中的每一者具有第一导电类型并且被形成在所述半导体衬底中；
用于所述第一存储单元的第一栅极电极，经由第一栅极绝缘膜被形成在位于所述第一导体区域与所述第二半导体区域之间的所述半导体衬底之上；
用于所述第一存储单元的第二栅极电极，经由第二栅极绝缘膜被形成在位于所述第一导体区域与所述第二半导体区域之间的所述半导体衬底之上；
第一侧壁间隔件，被形成在所述第一栅极电极的与所述第一栅极相邻于所述第二栅极电极的侧面相对的侧面上；
第二侧壁间隔件，被形成在所述第二栅极电极的与所述第二栅极相邻于所述第一栅极电极的侧面相对的侧面上；
用于所述非易失性存储器中的所述第二存储单元的第三半导体区域和第四半导体区域，所述第三半导体区域和所述第四半导体区域中的每一者具有所述第一导电类型并且被形成在所述半导体衬底中；
用于所述第二存储单元的第三栅极电极，经由第三栅极绝缘膜被形成在位于所述第三导体区域与所述第四半导体区域之间的所述半导体衬底之上；
用于所述第二存储单元的第四栅极电极，经由第四栅极绝缘膜被形成在位于所述第三导体区域与所述第四半导体区域之间的所述半导体衬底之上；
第三侧壁间隔件，被形成在所述第三栅极电极的与所述第三栅极的相邻于所述第四栅极电极的侧面相对的侧面上；以及
第四侧壁间隔件，被形成在所述第四栅极电极的与所述第四栅极的相邻于所述第三栅极电极的侧面相对的侧面上，
其中所述第一栅极电极被布置成更靠近所述第一半导体区域，而所述第二栅极电极被布置成更靠近所述第二半导体区域，
其中所述第三栅极电极被布置成更靠近所述第三半导体区域，而所述第四栅极电极被布置成更靠近所述第四半导体区域，
其中所述第二栅极绝缘膜和所述第四栅极绝缘膜中的每一者具有电荷存储部分，
其中所述第二侧壁间隔件在所述第二栅极电极的栅极长度方向上的第一宽度等于所述第四侧壁间隔件在所述第四栅极电极的栅极长度方向上的第二宽度，以及
其中具有所述第二栅极电极和所述第二栅极绝缘膜并处于中性状态下的第一存储晶体管的第一阈值电压不同于具有所述第四栅极电极和所述第四栅极绝缘膜并处于中性状态下的第二存储晶体管的第二阈值电压，
其中所述第一侧壁间隔件在所述第一栅极电极的栅极长度方向上的第三宽度小于所述第三侧壁间隔件在所述第三栅极电极的栅极长度方向上的第四宽度。
10.根据权利要求9所述的半导体器件，
其中所述第二阈值电压低于所述第一阈值电压。
11.根据权利要求10所述的半导体器件，
其中所述第一半导体区域具有第一较低浓度半导体区域和第一较高浓度半导体区域，所述第一较高浓度半导体区域具有高于所述第一较低浓度半导体区域的杂质浓度的杂质浓度，
其中所述第二半导体区域具有第二较低浓度半导体区域和第二较高浓度半导体区域，所述第二较高浓度半导体区域具有高于所述第二较低浓度半导体区域的杂质浓度的杂质浓度，
其中所述第三半导体区域具有第三较低浓度半导体区域和第三较高浓度半导体区域，所述第三较高浓度半导体区域具有高于所述第三较低浓度半导体区域的杂质浓度的杂质浓度，
其中所述第四半导体区域具有第四较低浓度半导体区域和第四较高浓度半导体区域，所述第四较高浓度半导体区域具有高于所述第四较低浓度半导体区域的杂质浓度的杂质浓度，
其中，所述第一较低浓度半导体区域被形成在所述第一侧壁间隔件的下方，
其中所述第二较低浓度半导体区域被形成在所述第二侧壁间隔件的下方，
其中所述第三较低浓度半导体区域被形成在所述第三侧壁间隔件的下方，以及
其中所述第四较低浓度半导体区域被形成在所述第四侧壁间隔件的下方。
12.根据权利要求11所述的半导体器件，
其中所述第一较低浓度半导体区域在所述第一栅极电极的栅极长度方向上的第一尺寸小于所述第三较低浓度半导体区域在所述第三栅极电极的栅极长度方向上的第二尺寸。
13.根据权利要求9所述的半导体器件，
其中所述第一栅极电极和所述第二栅极电极经由所述第二栅极绝缘膜而彼此相邻，并且
其中所述第三栅极电极和所述第四栅极电极经由所述第四栅极绝缘膜而彼此相邻。
14.根据权利要求9所述的半导体器件，
其中包括所述第一栅极电极和所述第一栅极绝缘膜的第一控制晶体管的第三阈值电压等于包括所述第三栅极电极和所述第三栅极绝缘膜的第二控制晶体管的第四阈值电压。
15.根据权利要求9所述的半导体器件，还包括：
第一MISFET和第二MISFET，
其中所述第一MISFET包括：
第五半导体区域和第六半导体区域，所述第五半导体区域和所述第六半导体区域中的每一者被形成在所述半导体衬底中用于源极区域或漏极区域；
第五栅极电极，经由第五栅绝缘膜被形成在位于所述第五半导体区域与所述第六半导体区域之间的所述半导体衬底之上；
第五侧壁间隔件，被形成在所述第五栅极电极的形成所述第五半导体区域的侧面上；以及
第六侧壁间隔件，被形成在所述第五栅极电极的形成所述第六半导体区域的侧面上，
其中所述第二MISFET包括：
第七半导体区域和第八半导体区域，所述第七半导体区域和所述第八半导体区域中的每一者被形成在所述半导体衬底中用于源极区域或漏极区域；
第六栅极电极，经由第六栅绝缘膜被形成在位于所述第七半导体区域与所述第八半导体区域之间的所述半导体衬底之上；
第七侧壁间隔件，被形成在所述第六栅极电极的形成所述第七半导体区域的侧面上；以及
第八侧壁间隔件，被形成在所述第六栅极电极的形成所述第八半导体区域的侧面上，
其中所述第六栅极绝缘膜比所述第五栅极绝缘膜厚，
其中所述第五侧壁间隔件在所述第五栅极电极的栅极长度方向上的第五宽度小于所述第七侧壁间隔件在所述第六栅极电极的栅极长度方向上的第六宽度，
其中所述第一宽度等于所述第六宽度，以及
其中所述第二宽度等于所述第五宽度。
16.一种制造半导体器件的方法，所述半导体器件包括形成在半导体衬底的第一区域中的非易失性存储器中的第一存储单元以及形成在半导体衬底的第二区域中的所述非易失性存储器中的第二存储单元，所述第一存储单元包括：第一半导体区域和第二半导体区域，所述第一半导体区域和所述第二半导体区域中的每一者具有第一导电类型并且被形成在所述半导体衬底中；第一栅极电极和第二栅极电极，被形成在位于所述第一半导体区域与所述第二半导体区域之间的所述半导体衬底之上且彼此相邻；第一栅极绝缘膜，被形成在所述第一栅极电极与所述半导体衬底之间；以及第二栅极绝缘膜，被形成在所述第二栅极电极与所述半导体衬底之间并具有内部电荷存储部分，所述第二存储单元包括：第三半导体区域和第四半导体区域，所述第三半导体区域和所述第四半导体区域中的每一者具有所述第一导电类型并且被形成在所述半导体衬底中；第三栅极电极和第四栅极电极，被形成在位于所述第三半导体区域与所述第四半导体区域之间的所述半导体衬底之上且彼此相邻；第三栅极绝缘膜，被形成在所述第三栅极电极与所述半导体衬底之间；以及第四栅极绝缘膜，形成在所述第四栅极电极与所述半导体衬底之间并具有内部电荷存储部分，其中所述第一半导体区域具有第一较低浓度半导体区域和第一较高浓度半导体区域，所述第一较高浓度半导体区域具有高于所述第一较低浓度半导体区域的杂质浓度的杂质浓度，所述第二半导体区域具有第二较低浓度半导体区域和第二较高浓度半导体区域，所述第二较高浓度半导体区域具有高于所述第二较低浓度半导体区域的杂质浓度的杂质浓度，所述第三半导体区域具有第三较低浓度半导体区域和第三较高浓度半导体区域，所述第三较高浓度半导体区域具有高于所述第三较低浓度半导体区域的杂质浓度的杂质浓度，所述第四半导体区域具有第四较低浓度半导体区域和第四较高浓度半导体区域，所述第四较高浓度半导体区域具有高于所述第四较低浓度半导体区域的杂质浓度的杂质浓度，所述方法包括以下步骤：
(a)提供所述半导体衬底；
(b)经由第一栅极绝缘膜在位于所述第一区域中的所述半导体衬底之上形成第一栅极电极，并且经由第三栅极绝缘膜在位于所述第二区域中的所述半导体衬底之上形成第三栅极电极；
(c)在步骤(b)之后，经由第二栅极绝缘膜在位于所述第一区域中的所述半导体衬底之上形成第二栅极电极，并且经由第四栅极绝缘膜在位于所述第二区域中的所述半导体衬底之上形成第四栅极电极；
(d)在步骤(c)之后，使用离子注入法在位于所述第一区域中的所述半导体衬底中形成所述第一较低浓度半导体区域和所述第二较低浓度半导体区域，并且使用所述离子注入法在位于所述第二区域中的所述半导体衬底中形成所述第三较低浓度半导体区域和所述第四较低浓度半导体区域；
(e)在步骤(d)之后，在所述第一栅极电极的与所述第一栅极电极的相邻于所述第二栅极电极的侧面相对的侧面上形成第一侧壁间隔件，在所述第二栅极电极的与所述第二栅极电极的相邻于所述第一栅极电极的侧面相对的侧面上形成第二侧壁间隔件，在所述第三栅极电极的与所述第三栅极电极的相邻于所述第四栅极电极相邻的侧面相对的侧面上形成第三侧壁间隔件，在所述第四栅极电极的与所述第四栅极电极的相邻于所述第三栅极电极的侧面相对的侧面上形成第四侧壁间隔件；以及
(f)在步骤(e)之后，使用离子注入法在位于所述第一区域中的所述半导体衬底中形成所述第一较高浓度半导体区域和所述第二较高浓度半导体区域，并且使用所述离子注入法在位于所述第二区域中的所述半导体衬底中形成所述第三较高浓度半导体区域和所述第四较高浓度半导体区域，
其中所述第四侧壁间隔件在所述第四栅极电极的栅极长度方向上的第二宽度小于所述第二侧壁间隔件在所述第二栅极电极的栅极长度方向上的第一宽度，以及
其中具有所述第二栅极电极和所述第二栅极绝缘膜并处于处于中性状态下的第一存储晶体管的第一阈值电压不同于具有所述第四栅极电极和所述第四栅极绝缘膜并处于中性状态下的第二存储晶体管的第二阈值电压。
17.根据权利要求16所述的制造半导体器件的方法，
其中所述第二阈值电压低于所述第一阈值电压。
18.根据权利要求17所述的制造半导体器件的方法，还包括在步骤(a)之后和步骤(b)之前的步骤：
(a1)对位于所述第一区域中的所述半导体衬底和位于所述第二区域的所述半导体衬底执行第一沟道掺杂离子注入，
该方法还包括步骤(b)之后和步骤(c)之前的步骤：
(b1)对位于所述第一区域的所述半导体衬底和位于所述第二区域中的所述半导体衬底执行第二沟道掺杂离子注入。
19.根据权利要求18所述的制造半导体器件的方法，
其中所述第一侧壁间隔件在所述第一栅极电极的栅极长度方向上的第三宽度等于所述第三侧壁间隔件在所述第三栅极电极的栅极长度方向上的第四宽度，以及
其中包括所述第一栅极电极和所述第一栅极绝缘膜的第一控制晶体管的第三阈值电压等于包括所述第三栅极电极和所述第三栅极绝缘膜的第二控制晶体管的第四阈值电压。
20.根据权利要求16所述的制造半导体器件的方法，
其中所述第一栅极电极和所述第二栅极电极经由所述第二栅极绝缘膜而彼此相邻，并且
其中所述第三栅极电极和所述第四栅极经由所述第四栅极绝缘膜而彼此相邻。
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