CN110061009B - 一种分离栅闪存单元的半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种分离栅闪存单元的半导体结构及其制造方法。本发明所提供的分离栅闪存单元至少包括形成在衬底上的选择栅极和浮栅极，上述选择栅极的一侧形成有隔离墙，上述隔离墙的另一侧为上述浮栅极，上述隔离墙下方的衬底上部形成有离子注入区，其中上述离子注入区的离子注入类型不同于上述衬底的离子注入类型。本发明还提供了一种用以制造上述分离栅闪存单元的制造方法，本发明提供的制造方法能够兼容现有的分离栅闪存单元的制造工艺，在不增加工艺成本、工艺复杂度的情况下所制造出的分离栅闪存单元能够降低沟道反型空乏区域对沟道电流的影响，从而改善闪存单元沟道电流的特性，优化器件性能。

Description

一种分离栅闪存单元的半导体结构及其制造方法
技术领域
本发明涉及半导体结构及其制造领域，尤其涉及一种分离栅闪存单元的结构及其制造。
背景技术
快闪存储器(Flash Memory)由于具有非易失性，易于编程、擦除，使用寿命长，低成本等优点，被广泛应用于各个领域，包括消费电子、网络通信设备、工业仪器仪表嵌入式系统、汽车器件等。基于浮栅结构的分离栅闪存作为快闪存储器的一种，采用源端沟道电子注入(Source-Side Hot Electron injection)机制进行编程操作，采用浮栅和擦除栅两层多晶硅建电场增强型隧穿(Poly-to-Poly Enhance Tunneling)进行擦除操作，具有更高的编程/擦除效率，因此可以采用较厚的隧道电介质层而获得卓越的可靠性。同时，独立选择栅的采用使得其不存在过擦除问题，大幅简化了产品设计。目前基于浮栅结构的典型的分离栅flash有SST ESF3和Silvo-Flash(ZL201520483612.0)等，均采用独立四栅结构。
分离栅闪存单元的选择栅与浮栅之间需要使用较厚的隔离膜层(>165A)进行隔离，防止高电压编程时发生反向隧穿(reverse tunneling)问题。对于CMOS分离栅闪存单元，现有工艺中选择栅与浮栅之间的隔离膜层下方为纯P型掺杂区域，该区域在沟道反型时会成为一个空乏区，从而在电流读取时，相当于在选择栅沟道与浮栅沟道之间串联了一个较大的电阻，导致电流偏低。
随着闪存技术往高集成度趋势发展，闪存单元尺寸与操作电压不断缩小，沟道电流水平不断下降，选择栅与浮栅之间的隔离膜层下方沟道反型空乏区对沟道整体电流的影响显著增大，造成闪存单元擦除窗口缩减，最终导致良率与可靠性测试中与擦除相关的失效数量增加。
因此，亟需一种分离栅闪存单元的半导体结构及其制造方法，能够降低上述沟道反型空乏区域对沟道电流的影响，从而改善闪存单元沟道电流的特性，优化器件性能。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
如上所述，为了降低分离栅闪存单元沟道反型空乏区域对沟道电流的影响，本发明提供了一种分离栅闪存单元的半导体结构，上述分离栅闪存单元至少包括形成在衬底上的选择栅极和浮栅极，上述选择栅极的一侧形成有隔离墙，上述隔离墙的另一侧为上述浮栅极，上述隔离墙下方的衬底上部形成有离子注入区，其中上述离子注入区的离子注入类型不同于上述衬底的离子注入类型。
在上述半导体结构的一实施例中，可选的，上述离子注入区的离子注入类型为N型，上述衬底的离子注入类型为P型，其中
上述离子注入区采用的N型离子为砷。
在上述半导体结构的一实施例中，可选的，上述选择栅极另一侧的衬底上部与上述浮栅极另一侧的衬底上部分别形成有上述分离栅闪存单元的源/漏极离子注入区，其中
上述离子注入区的深度小于上述源/漏极离子注入区的深度。
在上述半导体结构的一实施例中，可选的，上述源/漏极离子注入区的离子注入类型与上述离子注入区的离子注入类型相同，以及
上述离子注入区的离子浓度低于上述源/漏极离子注入区的浓度。
在上述半导体结构的一实施例中，可选的，上述离子注入区的宽度关联于上述隔离墙的厚度。
在上述半导体结构的一实施例中，可选的，上述离子注入区的宽为165-185埃。
本发明还提供了一种分离栅闪存单元的制造方法，上述分离栅闪存单元至少包括选择栅极和浮栅极，上述制造方法包括：
提供第一类型的衬底；
在上述衬底上形成上述选择栅极；
在形成于上述选择栅极一侧的隔离墙下方的衬底上部形成第二类型的离子注入区，上述第一类型不同于上述第二类型；以及
在上述隔离墙的另一侧形成上述浮栅极。
在上述制造方法的一实施例中，可选的，上述形成离子注入区进一步包括：
对形成上述选择栅极之后的衬底执行上述第二类型的离子注入；
在上述选择栅极的一侧形成上述隔离墙；以及
对形成上述隔离墙之后的衬底执行上述第一类型的离子注入，以仅在上述隔离墙下方的衬底上部形成上述离子注入区。
在上述制造方法的一实施例中，可选的，上述第一类型的离子注入的深度略大于上述第二类型的离子注入的深度，以中和上述第二类型的离子注入。
在上述制造方法的一实施例中，可选的，上述第一类型的离子注入的注入浓度与上述第二类型的离子注入的注入浓度相当，以中和上述第二类型的离子注入。
在上述制造方法的一实施例中，可选的，上述第一类型为P型，上述第二类型为N型，以及
形成上述离子注入区所采用的N型离子为砷。
在上述制造方法的一实施例中，可选的，注入上述砷采用的能量为10-15KeV，注入上述砷采用的剂量为5E12-5E13atom/cm2，以及
采用硼执行上述第一类型的离子注入；其中
注入上述硼采用的能量为5-8KeV，注入上述硼采用的剂量为1E12-1E13atom/cm2。
在上述制造方法的一实施例中，可选的，上述方法还包括：在上述选择栅极另一侧的衬底上部与上述浮栅极另一侧的衬底上部分别形成上述分离栅闪存单元的源/漏极离子注入区，其中
上述源/漏极离子注入区的深度大于上述第一类型的离子注入的深度。
在上述制造方法的一实施例中，可选的，上述源/漏极离子注入区为上述第二类型，以及
上述离子注入区的离子浓度低于上述源/漏极离子注入区的离子浓度。
在上述制造方法的一实施例中，可选的，上述形成离子注入区还包括：
在执行第二类型的离子注入后，采用快速热氧化工艺对上述选择栅极进行预氧化。
在上述制造方法的一实施例中，可选的，进行上述预氧化进一步包括：在950-1050摄氏度的温度下执行上述快速热氧化工艺在上述选择栅极的表面形成60-70埃的预氧化层。
在上述制造方法的一实施例中，可选的，上述离子注入区的宽度关联于上述隔离墙的厚度。
在上述制造方法的一实施例中，可选的，上述离子注入区的宽为165-185埃。
根据本发明所提供的分离栅闪存单元的制造方法所制造得到的半导体结构，在选择栅极和浮栅极之间的隔离墙下方设置了与衬底注入类型不同的离子注入区，上述离子注入区能够在沟道反型时有效连接选择栅与浮栅沟道反型层，从而保证整体沟道的连续性，显著改善闪存单元擦除态的沟道电流，提高擦除相关的器件良率与可靠性水平。
本发明所提供的制造方法工艺简单，能够兼容现有的分离栅闪存单元的制造工艺，不会造成额外的制造成本，不会增加工艺复杂度，符合量产工艺技术要求，具有普适性。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1示出了根据现有技术所制造的分离栅闪存单元的结构示意图。
图2示出了本发明提供的分离栅闪存单元的结构示意图。
图3示出了本发明提供的制造方法一实施例的流程示意图。
图4-7示出了根据本发明提供的制造方法一实施例制造过程中的分离栅闪存单元的结构示意图。
附图标记
100、200 衬底
110、210 选择栅极
212 隔离墙
120、220 浮栅极
130、230 擦除栅极
140、240 控制栅极
150、250 源极离子注入区
160、260 漏极离子注入区
170 沟道反型空乏区
280 第二类型的浅层离子注入区
281、282 离子注入区
290 第一类型的浅层离子注入区
具体实施方式
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
本发明涉及半导体工艺与器件。更具体的，本发明的实施例提供一种半导体器件，该半导体器件为分离栅闪存单元，每个分离栅闪存单元至少包括形成在衬底上的选择栅极和浮栅极，在选择栅极与浮栅极之间具有隔离墙，在隔离墙下方的衬底上部形成有不同于衬底类型的离子注入区。通过额外形成与衬底类型不同的离子注入区，能够在沟道反型时有效连接选择栅与浮栅沟道反型层，从而能够保证沟道的连续性，显著改善闪存单元擦除态的沟道电流。本发明还提供了其他实施例。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
请参考图1，图1示出了现有技术所制造的分离栅闪存单元的结构示意图。图1示出了两个以虚线轴对称的传统的CMOS分离栅闪存单元。每个CMOS分离栅闪存单元通常包括P型的衬底100，形成在衬底100上的选择栅极110、浮栅极120，选择栅极110与浮栅极120之间具有隔离墙，选择栅极110与衬底100之间为栅氧层，浮栅极120与衬底100之间为隧穿介质层。选择栅极110外侧的衬底100的上部为CMOS分离栅闪存单元的漏极离子注入区160，浮栅极120外侧的衬底100的上部为CMOS分离栅闪存单元的源极离子注入区150。在如图1所示出的结构中，两个CMOS分离栅闪存单元共享源极离子注入区150，从而使得分离栅闪存器件的结构更为精简。CMOS分离栅闪存单元的擦除栅极130覆盖上述选择栅极110和浮栅极120。CMOS分离栅闪存单元的控制栅极140覆盖上述共享的源极离子注入区150与浮栅极120。
从图1中可以看出，现有的结构中，由于选择栅极110和浮栅极120之间的隔离墙的厚度需要使用较厚的膜层进行隔离，以防止高电压编程时发生反向隧穿的问题。在电流读取时，选择栅极110和浮栅极120均加电压开启，能够在P型衬底100的上部形成N型反型导电沟道(如图1中所示出的三角形)。但是，在隔离墙下方的衬底上部不受栅极控制，无法有效形成反型层，不利于沟道连续。虽然较厚的隔离墙能够起到有效隔离、防止反向隧穿问题的发生，但较厚的隔离墙会导致隔离墙下方的衬底上部在电流读取时存在的沟道反型空乏区170范围较大。尤其在目前半导体器件结构的特征尺寸日益缩小的情况下，沟道反型空乏区170的存在对于擦除态沟道电流的影响显著增大，造成闪存单元擦除窗口缩减，最终导致良率与可靠性测试中与擦除相关的失效数量增加。这是本领域技术人员所不愿意看到的，也是本领域技术人员亟需要克服的技术问题。
为此，本发明提供了一种改进后的分离栅闪存单元的半导体结构，请参考图2。图2示出了本发明所提供的两个以虚线轴对称的CMOS分离栅闪存单元。每个CMOS分离栅闪存单元包括P型的衬底200，形成在衬底200上的选择栅极210、浮栅极220，选择栅极210的一侧为隔离墙212，隔离墙212的另一侧为上述浮栅极220。隔离墙212能够有效地隔离选择栅极210与浮栅极220。进一步的，在隔离墙212下方的衬底200的上部额外地形成有离子注入区282。上述离子注入区282的离子注入类型不同于衬底200的离子注入类型，为N型离子注入区。
本领域技术人员应当知道，在另一实施例中，本发明所提供的可以为PMOS分离栅闪存单元，相对应的，PMOS分离栅闪存单元包括N型的衬底，选择栅极与浮栅极形成在衬底上，选择栅极的一侧为隔离墙，隔离墙的另一侧为浮栅极，上述隔离墙下方的N型衬底的上部形成有与衬底不同类型的离子注入区，即P型离子注入区。
通过在隔离墙的下方形成与衬底不同类型的离子注入区，从而能够使得在电流读取时，选择栅极和浮栅极下方的衬底上部在栅极的控制下沟道反型，并且上述与衬底不同类型的离子注入区能够有效地连接选择栅极与浮栅沟道反型层，从而能够保证整体的沟道的连续性，显著改善闪存单元擦除态沟道电流，提高擦除相关的良率与可靠性水平。
如图2所示，本发明所提供的分离栅闪存单元的半导体结构还包括形成在选择栅极210另一侧的衬底上部的漏极离子注入区260，以及形成在浮栅极220另一侧的衬底上部的源极离子注入区250。
本领域技术人员应当知道，虽然在上述的实施例中，漏极离子注入区260形成在选择栅极210的外侧，源极离子注入区250形成在浮栅极的另一侧，但根据不同器件设计和要求，可以将上述源/漏极离子注入区的位置交换，即选择栅极另一侧的衬底上部为源极离子注入区，浮栅极另一侧的衬底上部的漏极离子注入区，并不以上述实施例为限定。
进一步的，对于本发明所提供的分离栅闪存单元所额外设置的离子注入区282，为了使上述离子注入区282的存在不对分离栅闪存单元的原有电特性有所改变，上述离子注入区282的注入深度不能太深，即不能扩散太多，从而不会降低沟道的击穿电压，不影响器件原本的电特性能。
上述离子注入区282的注入深度要低于闪存单元浅沟道离子注入的深度。在一实施例中，离子注入区282的注入深度低于上述源/漏极离子注入区的注入深度。
较优地，为了更好地控制上述离子注入区282的注入深度，在上述离子注入区为N型离子注入区时优选地使用砷(As)注入。由于砷在离子注入时较难注入，扩散速度较慢，容易控制砷的注入深度，有利于本发明中离子注入区282注入深度的精准控制。
源极离子注入区250和漏极离子注入区260与衬底的离子注入类型不同。因此，在本发明所提供的实施例中，源极离子注入区250和漏极离子注入区260与离子注入区282为相同的离子注入类型。进一步地，为了控制离子注入区282的存在不会对分离栅闪存单元原本的电特性有所改变，因此控制离子注入区282的离子注入浓度低于源/漏极离子注入区的离子注入浓度。
更进一步地，为了控制离子注入区282的存在不会对分离栅闪存单元原本的电特性有所改变，控制离子注入区282仅形成在隔离墙212下方的衬底上部，控制离子注入区282不向选择栅极210和浮栅极220下方的衬底上部扩散。如上所述，由于选择栅极210和浮栅极220下方的衬底上部在电流读取时能够受控于选择栅极210和浮栅极220形成沟道反型，因此，不希望离子注入区282向选择栅极210和浮栅极220下方的衬底上部扩散。
在上述的实施例中，控制离子注入区282的宽度关联于隔离墙212的厚度，从而能够控制离子注入区282仅形成在隔离墙212下方的衬底上部。进一步的，为了保证隔离墙212能够在选择栅极210和浮栅极220之间形成有效隔离、避免发生反向隧穿，隔离墙212的厚度在165-185埃的区间范围内。因此，控制所形成的离子注入区282的宽度在165-185埃的区间范围内，从而能够使得离子注入区282的存在既能够连接选择栅与浮栅沟道反型层，从而保证整体沟道的连续性，显著改善闪存单元擦除态沟道电流，提高擦除相关的良率与可靠性水平，又不会对分离栅闪存单元的既有电特性能有所负面影响。
在上述的实施例中，隔离墙212优选地为ONO材质。采用ONO(Oxide/SiN/Oxide，氧化硅/氮化硅/氧化硅)材质的侧墙的主要原因有两个方面：1)电学上中间氮化硅层的介电常数较高，抗电学击穿性能更好；2)工艺上，ONO的膜层组合可以利用氧化硅和氮化硅的刻蚀选择比，在刻蚀时容易控制刻蚀停止在底层氧化硅上，可控性较好，同时形成的侧墙形貌较好。
本领域技术人员应当知道，在本发明所提供的分离栅闪存单元中，选择栅极210与衬底200之间为栅氧层，浮栅极220与衬底200之间为隧穿介质层。
在另一实施例中，本发明所提供的分离栅闪存单元可以如图2所示出的沿虚线轴对称式地排列，两个分离栅闪存单元共享源极离子注入区250，从而使得分离栅闪存器件的结构更为精简。
更进一步的，在上述实施例中，本发明所提供的分离栅闪存单元还可以包括擦除栅极230以及控制栅极240，其中，擦除栅极230覆盖上述选择栅极210和浮栅极220，控制栅极240覆盖上述共享的源极离子注入区250与浮栅极220。
基于此，已经描述了本发明所提供的分离栅闪存单元的半导体结构。通过在选择栅极与浮栅极之间的隔离墙下方的衬底上部形成与衬底类型不同的离子注入区，能够在沟道反型时有效连接选择栅与浮栅沟道反型层，从而保证整体沟道的连续性，显著改善闪存单元擦除态的沟道电流，提高擦除相关的器件良率与可靠性水平，并且所形成的离子注入区不会对分离栅闪存单元的现有电特性造成负面影响。
本发明还提供了一种半导体工艺，用以制造上述本发明所提供的分离栅闪存单元的半导体结构。具体包括：提供第一类型的衬底；在衬底上形成选择栅极；在形成于选择栅极一侧的隔离墙下方的衬底上部形成第二类型的离子注入区，第一类型不同于第二类型；以及在隔离墙的另一侧形成浮栅极。
更具体的，请参考图3并结合图4-7来理解本发明提供的半导体工艺的一具体实施例。图3示出了本发明提供的制造方法一实施例的流程示意图，图4-7示出了根据本发明提供的制造方法一实施例制造过程中的分离栅闪存单元的结构示意图。
请参考图4，图4示出了执行图3中的步骤310：在第一类型的衬底200上形成闪存单元的选择栅极210；以及步骤320：对衬底200执行第二类型的浅层离子注入后的半导体结构，从而在除了选择栅极210以外的衬底上部形成了第二类型的浅层离子注入区280。
在一实施例中，上述衬底200为P型衬底，所形成的分离栅闪存单元为CMOS，因此，上述第二类型的浅层离子注入为N型的浅层离子注入。本领域技术人员应当知道，上述对衬底、闪存单元以及浅层离子注入类型的描述仅为示意，本领域技术人员可以通过本发明所公开的内容，根据实际的需要进行变换，而不以上述描述为限。
本领域技术人员应当知道，在上述步骤310中，形成选择栅极210的步骤还可以包括在衬底的上表面形成选择栅极210的栅氧层，在栅氧层上面沉积多晶硅，并对栅氧层和多晶硅进行刻蚀。具体的，可以采用现有或将有的技术形成选择栅极210，在此不再赘述。
在上述步骤320中，所执行的离子注入为浅层离子注入，从而仅使注入的离子形成在衬底的上部。并且，通过控制离子注入的能量，使得上述离子注入的深度低于闪存单元浅沟道离子注入的深度，同时控制上述离子注入不会过度扩散，避免引起沟道击穿电压的降低。
在一实施例中，上述第一类型的衬底为P型衬底，上述第二类型的离子注入为N型离子注入。为了控制上述N型离子注入区280的深度和扩散程度，较优地，可以选用砷(As)注入，能量在10～15KeV，剂量在5E12～5E13atom/cm2。由于砷在离子注入时较难注入，扩散速度较慢，容易控制砷的注入深度，有利于本发明中离子注入区282注入深度的精准控制。
较优地，在上述的实施例中，为了控制注入的N型离子，使其不能过度扩散，在上述步骤320之后，还可以优选地执行步骤330：对选择栅极210进行预氧化。进一步的，上述预氧化采用快速热氧化工艺(RTO，Rapid temperature oxidation)，在950-1050摄氏度的温度下在选择栅极210表面形成60-70埃的预氧化层。
在上述N型离子为砷的实施例中，快速热氧化工艺能够配合砷的快速激活并且能够用以固定砷，从而保证砷不会扩散太多，不会引起沟道击穿电压的降低。同时，所形成的预氧化层可以作为选择栅极210的保护层，并不会对器件的最终结构造成影响。
请进一步参考图5，图5示出了执行图3中的步骤340：在选择栅极210的一侧形成隔离墙212；以及步骤350：对衬底200执行第一类型的浅层离子注入后的半导体结构，从而在选择栅极210以及隔离墙212以外的衬底200的上部形成了第一类型的离子注入区290，以中和这些区域在步骤320中所注入的第二类型的离子，仅保留隔离墙212下方的衬底上部形成离子注入区281、282。因此，在图5示出的结构中，上述第一类型的离子注入区290为虚线框，以表示这些区域在经过步骤320和步骤350后的结构与衬底200的原始状态相同。
具体的，在上述步骤340中，所形成的隔离墙212为ONO材质(Oxide/SiN/Oxide，氧化硅/氮化硅/氧化硅)。并且，在上述步骤340中，还可以进一步包括对已经执行第二类型浅层离子注入的器件依次沉积氧化硅/氮化硅/氧化硅以覆盖选择栅极210与衬底200的表面，随后对上述ONO层进行刻蚀，以在选择栅极210两侧形成隔离墙212。
进一步的，在一实施例中，上述沉积的ONO层在刻蚀前可以具有205-235埃的厚度，并且保证在刻蚀后，形成的隔离墙212的厚度在165-185埃区间范围内。由于隔离墙212是为了能够在选择栅极210和浮栅极220之间形成有效隔离、避免发生反向隧穿，因此隔离墙212需要具有一定的厚度。
在一实施例中，对上述ONO层进行刻蚀，除了在选择栅极210两侧形成隔离墙212，还包括保留底层的氧化硅层，较优地，选择保留的剩余氧化硅层的厚度在40-50埃。所保留下来的氧化硅层能够在后续的步骤350中起到保护层的作用，降低第一类型的离子注入对沟道表面造成的损伤。
本领域技术人员应当知道，上述隔离墙212还可以为其他材质，而不仅以ONO材质为限。ONO材质的侧墙仅为优选的实施例。侧墙材质优选ONO材质主要原因有两个方面：1)电学上中间氮化硅层的介电常数较高，抗电学击穿性能更好；2)工艺上，ONO的膜层组合可以利用氧化硅和氮化硅的刻蚀选择比，在刻蚀时容易控制刻蚀停止在底层氧化硅上，可控性较好，同时形成的侧墙形貌较好。进一步的，本领域技术人员还应当知道，上述形成隔离墙的步骤可以通过现有或将有的半导体技术实现，并不为限，在此不再赘述。
具体的，在步骤350中所执行的第一类型的离子注入用以中和在步骤320中所执行的第二类型的离子注入，因此，在步骤350中所执行的第一类型的离子注入的深度略大于步骤320中所执行的第二类型的离子注入，同时，在步骤350中所执行的第一类型的离子注入的离子浓度与320所执行的第二类型的离子注入的离子浓度相当，从而保证步骤320所执行的第二类型的离子注入能够被完全中和。
在第一类型为P型，第二类型为N型的实施例中，步骤350中的第一类型的离子注入选用硼(B)，能量在5～8KeV，剂量在1E12～1E13atom/cm2。较优地，在上述一实施例中，上述P型的补偿离子注入需要穿透选择栅极ONO侧墙刻蚀后剩余氧化硅层，降低对沟道表面损伤，且最终注入深度略深于N型离子注入层。
本领域技术人员应当知道，在上述具体的实施例中，虽然注入硼的能量与剂量均小于注入砷的能量与剂量，但由于硼的注入易于砷的注入，因此，采用上述的能量与剂量能够保证最终形成的离子注入区281、282的深度略小于第一类型的浅层离子注入区290的深度，并且离子注入区281、282的浓度与第一类型的浅层离子注入区290的浓度相当，通过在步骤350中的离子注入补偿、中和在步骤320中的离子注入。
更进一步的，由于步骤350中执行的第一类型的离子注入在形成了隔离墙212之后，因此，在步骤350中执行的第一类型的离子注入并不会补偿、中和在步骤320中形成的位于隔离墙212下方的第二类型的浅层离子注入区281、282。通过先执行第二类型的离子注入，随后形成隔离墙，以隔离墙为遮挡执行第一类型的离子注入，不需要额外的光罩、光掩膜版或者硬掩膜等，就能仅在隔离墙的下方形成与衬底类型相反的离子注入区，与现有的工艺兼容，具有普适性。
不仅如此，由于选择栅极210和浮栅极220下方的衬底上部在电流读取时能够受控于选择栅极210和浮栅极220形成沟道反型，因此，不希望离子注入区282向选择栅极210和浮栅极220下方的衬底上部扩散，避免对分离栅闪存单元原本的电特性有所负面影响。通过上述方法所形成的上述离子注入区281、282的宽度关联于隔离墙212的厚度，从而能够控制离子注入区282仅形成在隔离墙212下方的衬底上部，有效地避免离子注入区281、282向选择栅极210和浮栅极220下方的衬底上部扩散。
在上述一实施例中，隔离墙212的厚度在165-185埃的区间范围内，因此，所形成的离子注入区281、282的宽度在165-185埃的区间范围内。
请进一步参考图6，图6示出了执行图3中的步骤360：形成闪存单元的浮栅极并执行源极离子注入后的半导体结构。
本领域技术人员应当知道，上述形成浮栅极220的步骤还可以进一步包括：去除前序步骤残留的氧化硅层，在衬底200表面形成隧穿介质层以及在隧穿介质层上沉积浮栅介质并进行刻蚀的步骤。具体的浮栅极220的制造工艺可以采用现有或将有的半导体工艺实现，并不为限，在此不再赘述。
进一步的，本发明所提供的分离栅闪存单元可以如图6所示出的轴对称式地排列，因此，可以在两个分离栅闪存单元的浮栅极220之间的衬底上部形成共享的源极离子注入区250，从而使得分离栅闪存器件的结构更为精简。
具体的，源极离子注入区250的离子注入类型不同于衬底，因此，在本发明中，源极离子注入区250的离子注入类型与离子注入区281、282的相同。同时，为了控制离子注入区282的存在不会对分离栅闪存单元原本的电特性有所改变，因此控制离子注入区282的离子注入浓度以及在步骤350中执行的第二类型的浅层离子注入的浓度均低于源极离子注入区250的离子注入浓度。
并且，如前所述，离子注入区281、282的注入深度不能太深，并且不能扩散太多，从而不会降低沟道的击穿电压，不影响器件原本的电特性能，因此，在一实施例中，离子注入区281、282的注入深度以及在步骤350中执行的第二类型的浅层离子注入的深度均低于上述源极离子注入区250的注入深度。
请进一步参考图7，图7示出了执行图3中的步骤370：形成闪存单元的擦除栅极230和控制栅极240，并执行漏极极离子注入后的半导体结构。
本领域技术人员应当知道，具体的擦除栅极230和控制栅极240的制造工艺可以采用现有或将有的半导体工艺实现，并不为限，在此不再赘述。
并且，在执行漏极离子注入前，步骤370还可以包括去除选择栅极210外侧的隔离墙的步骤，以使漏极离子注入区260形成在选择栅极210外侧的衬底上部。具体的选择栅极210外侧隔离墙的去除手段可以采用现有或将有的半导体工艺实现，并不为限，在此不再赘述。
具体的，漏极离子注入区260的离子注入类型不同于衬底，因此，在本发明中，漏极离子注入区260的离子注入类型与离子注入区281、282的相同。同时，为了控制离子注入区282的存在不会对分离栅闪存单元原本的电特性有所改变，因此控制离子注入区282的离子注入浓度以及在步骤350中执行的第二类型的浅层离子注入的浓度均低于漏极离子注入区260的离子注入浓度。
并且，如前所述，离子注入区281、282的注入深度不能太深，并且不能扩散太多，从而不会降低沟道的击穿电压，不影响器件原本的电特性能，因此，在一实施例中，离子注入区281、282的注入深度以及在步骤350中执行的第二类型的浅层离子注入的深度均低于上述漏极离子注入区260的注入深度。
因此，虽然在前序的步骤中形成有离子注入区281，经过形成注入深度、注入浓度均大于离子注入区281的漏极离子注入区260，能够忽略离子注入区281对器件所造成的影响，从而不需要额外地步骤去除离子注入区281，能够简化在刻蚀隔离墙212时的步骤。
本领域技术人员应当知道，虽然在上述的实施例中，漏极离子注入区260形成在选择栅极210的外侧，源极离子注入区250形成在浮栅极的另一侧，但根据不同器件设计和要求，可以将上述源/漏极离子注入区的位置交换，即选择栅极另一侧的衬底上部为源极离子注入区，浮栅极另一侧的衬底上部的漏极离子注入区，并不以上述实施例为限定。
基于此，已经描述了制造分离栅闪存单元的方法的一具体实施例。本领域技术人员应当知道，还可以通过不同的手段在选择栅极210和浮栅极220之间的隔离墙212下方的衬底上部形成离子注入区282。比如，可以在形成了选择栅极后，通过形成硬掩膜层、对硬掩膜层进行图案化、执行离子注入、去除硬掩膜版等一系列工艺形成离子注入区282。虽然其他的手段亦能够与现有的工艺向兼容，但可能会需要额外的硬掩膜层、光罩、光掩膜版等，造成额外的制造成本，并且，由于工艺制程的叠加，可能无法精确地控制离子注入区282仅形成在隔离墙212的下方，或者可能无法精确地控制离子注入区282的注入深度。
而如本发明图3所示出的制造方法的实施例中，所采用的制造工艺简单，能够兼容现有的分离栅闪存单元的制造工艺，并且不会造成额外的制造成本，不会增加工艺复杂度，符合量产工艺技术要求，具有普适性。并且，在如图3所示出的制造方法的实施例中，能够有效地控制离子注入区282的相关参数，从而能够保证分离栅闪存单元借助离子注入区能够在沟道反型时有效连接选择栅与浮栅沟道反型层，从而保证整体沟道的连续性，显著改善闪存单元擦除态的沟道电流，提高擦除相关的器件良率与可靠性水平，并且所形成的离子注入区不会对分离栅闪存单元的现有电特性造成负面影响。
因此，已经描述了用于制造分离栅闪存单元的方法及其结构的实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (12)

1.一种分离栅闪存单元的制造方法，所述分离栅闪存单元至少包括选择栅极和浮栅极，其特征在于，所述制造方法包括：
提供第一类型的衬底；
在所述衬底上形成所述选择栅极；
对形成所述选择栅极之后的衬底执行第二类型的离子注入；
在所述选择栅极的一侧形成隔离墙；
对形成所述隔离墙之后的衬底执行所述第一类型的离子注入，以仅在所述隔离墙下方的衬底上部形成所述第二类型的离子注入区，所述第一类型不同于所述第二类型；以及
在所述隔离墙的另一侧形成所述浮栅极。
2.如权利要求1所述的制造方法，其特征在于，所述第一类型的离子注入的深度略大于所述第二类型的离子注入的深度，以中和所述第二类型的离子注入。
3.如权利要求1所述的制造方法，其特征在于，所述第一类型的离子注入的注入浓度使所述第一类型的离子注入中和所述第二类型的离子注入。
4.如权利要求1所述的制造方法，其特征在于，所述第一类型为P型，所述第二类型为N型，以及
形成所述离子注入区所采用的N型离子为砷。
5.如权利要求4所述的制造方法，其特征在于，注入所述砷采用的能量为10-15KeV，注入所述砷采用的剂量为5E12-5E13 atom/cm2，以及
采用硼执行所述第一类型的离子注入；其中
注入所述硼采用的能量为5-8KeV，注入所述硼采用的剂量为1E12-1E13 atom/cm2。
6.如权利要求1所述的制造方法，其特征在于，所述方法还包括：在所述选择栅极另一侧的衬底上部与所述浮栅极另一侧的衬底上部分别形成所述分离栅闪存单元的源/漏极离子注入区，其中
所述源/漏极离子注入区的深度大于所述第一类型的离子注入的深度。
7.如权利要求6所述的制造方法，其特征在于，所述源/漏极离子注入区为所述第二类型，以及
所述离子注入区的离子浓度低于所述源/漏极离子注入区的离子浓度。
8.如权利要求1所述的制造方法，其特征在于，形成所述第二类型的离子注入区还包括：
在执行第二类型的离子注入后，采用快速热氧化工艺对所述选择栅极进行预氧化。
9.如权利要求8所述的制造方法，其特征在于，进行所述预氧化进一步包括：在950-1050摄氏度的温度下执行所述快速热氧化工艺在所述选择栅极的表面形成60-70埃的预氧化层。
10.如权利要求1所述的制造方法，其特征在于，所述离子注入区的宽度关联于所述隔离墙的厚度。
11.如权利要求10所述的制造方法，其特征在于，所述离子注入区的宽为165-185埃。
12.一种分离栅闪存单元的半导体结构，所述分离栅闪存单元至少包括形成在衬底上的选择栅极和浮栅极，其特征在于，所述半导体结构采用如权利要求1-11中任意一项所述的制造方法形成。
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