TWI534958B - 藉由減少摻雜劑於閘極下的擴散來形成記憶體胞元之方法 - Google Patents
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Description
本發明係有關於非依電性快閃記憶體胞元，其具有一選擇閘極、一浮動閘極、一控制閘極及於選擇閘極下方在基體中具有一特定摻雜之抹除閘極。本發明亦有關於此種快閃記憶體胞元之陣列及製造此胞元與陣列之方法。
具有一選擇閘極、一浮動閘極、一控制閘極及一抹除閘極之分裂閘極非依電性快閃記憶體胞元在業界中已為人熟知。參見例如美國專利第6,747,310、7,868,375及7,927,994號、及公開申請號2011/0127599，此四案在此針對所有目的以全文引用併入。此等分裂閘極記憶體胞元包括基體中於源極與汲極間延伸之通道區域。此通道區域具有位於浮動閘極下方之一第一部分(下文中稱為FG通道，其傳導性由浮動閘極控制)，及位於選擇閘極下方之一第二部分(下文中稱為WL通道，其傳導性由選擇閘極控制)。
為提高讀取性能，選擇閘極下方之氧化層的厚度被最小化。然而，減少此氧化層厚度需伴隨在選擇閘極通道區域中P型摻雜的增加，以維持期望的目標字元線臨界電
壓。一解決方法可為於通道區域(選擇閘極下方)之WL通道部分中植入P型摻雜劑。此可藉由浮動閘極與控制閘極已形成後，但在選擇閘極形成前，施行一P型植入步驟，因此僅通道區域之WL通道部分將受到由植入步驟施予之提高的摻雜量。
然而，在而後的熱循環中，植入WL通道的摻雜劑必然橫向地擴散進入FG通道，於最靠近選擇閘極之側邊上造成FG電晶體臨界的局部增加。圖1繪示一分裂閘極胞元內P型摻雜劑分佈之一範例。如圖1中所見，FG通道中(浮動閘極下方)的摻雜劑分佈不均勻，其係吾人不想要的，因為它可能造成欲使FG通道之重摻雜部分導通及欲使FG通道之輕摻雜部分截止更為困難。
形成解決上述問題之記憶體胞元的方法，包括提供第一傳導性類型之半導體材料的基體；形成該基體中屬於第二傳導性類型之第一及第二隔開區域，有一通道區域位於兩區域間；形成在基體上方且與其絕緣之一傳導浮動閘極；形成在浮動閘極上方且與其絕緣之一傳導控制閘極；形成在浮動閘極之一側邊旁邊且與其絕緣之一傳導抹除閘極；形成在浮動閘極之該一側邊的相反側邊旁邊且與其絕緣之一傳導選擇閘極；及在形成浮動閘極與選擇閘極後，使用以相對於基體一表面小於90度且大於0度之角度注入摻雜劑的植入製程，將摻雜劑植入通道區域位於選擇閘極下方的一部分。
本發明其他目的及特徵將藉由審視說明書、申請專利範圍及附圖而明顯看出。
10‧‧‧非依電性記憶體胞元
12‧‧‧基體
14、16‧‧‧區域
18‧‧‧通道區域
18a‧‧‧WL通道部分
18b‧‧‧FG通道部分
20‧‧‧選擇閘極/字元線
22‧‧‧浮動閘極
24‧‧‧抹除閘極
26‧‧‧控制閘極
40、56‧‧‧二氧化矽層/氧化層
42‧‧‧第一多晶矽層
44‧‧‧絕緣層
46‧‧‧第二多晶矽層
48‧‧‧絕緣層/複合層
48a、48c‧‧‧氮化矽
48b、49‧‧‧二氧化矽
50‧‧‧氮化矽層
51‧‧‧間隔物
52‧‧‧氧化層/間隔物
54‧‧‧二氧化矽層/間隔物
60‧‧‧多晶矽層
62‧‧‧絕緣層/間隔物
70‧‧‧位元線
72‧‧‧位元線接點
S1、S2‧‧‧堆疊
圖1為一記憶體胞元之側視橫截面圖，其繪示於該胞元下方基體中的P型摻雜劑分佈。
圖2為可受益於本發明技術之型態之一記憶體胞元的側視橫截面圖。
圖3A-3M為繪示根據本發明製作非依電性記憶體胞元過程中的多個步驟之多個側視橫截面圖。
本發明藉由在形成選擇閘極後使用一角度式植入製程，將摻雜劑植入WL通道區域，解決前述問題，因此更有效地提供WL通道區域中提升的摻雜劑準位，且有進入FG通道區域的最小擴散量。
圖2繪示本發明之技術形成之一非依電性記憶體胞元10的一橫截面圖。雖然圖2之記憶體胞元例示了可受益於本發明技術之型態，但其僅為一範例且不應視為有限制性。記憶體胞元10製成於諸如單一結晶矽之P型傳導性類型的實質單一結晶基體12中。基體12內有一第二傳導性類型之一區域14。若第一傳導性類型為P型，則第二傳導性類型為N型。與區域14隔開地，有為第二傳導性類型之另一區域16。位於區域14及16間為一通道區域18，其提供區域14及區域16間的電荷傳導。
配置於基體12上方、與其隔開且絕緣者，為一選
擇閘極20，亦稱為字元線20。該選擇閘極20配置於通道區域18之一第一部分(亦即WL通道部分18a)上方。通道區域18之WL通道部分18a緊鄰區域14。因此，選擇閘極20與區域14有少量或無重疊。一浮動閘極22亦配置於基體12上方且與基體12隔開且絕緣。該浮動閘極22配置於通道區域18之一第二部分(亦即FG通道部分18b)及區域16之一部分的上方。通道區域18之FG通道部分18b不同於通道區域18之WL通道部分18a。因此，該浮動閘極22與選擇閘極20橫向地隔開，且與選擇閘極20絕緣且相鄰。一抹除閘極24配置於區域16上方且與其隔開，且與基體12絕緣。該抹除閘極24橫向地與浮動閘極22絕緣且隔開。選擇閘極20在浮動閘極22之一側邊，而抹除閘極24在浮動閘極22之另一側邊。最後，配置於浮動閘極22上方且與其絕緣且隔開的是控制閘極26。該控制閘極26配置於抹除閘極24與選擇閘極20間，且與抹除閘極24及選擇閘極20絕緣。
圖3A-3M繪示製作非依電性記憶體胞元10的過程中之步驟的橫截面圖。從圖3A開始，其顯示二氧化矽層40形成於P型單一結晶矽之基體12上。該二氧化矽層40可在80-110埃的等級。其後，一第一多晶矽(或非晶矽)層42積設或形成於二氧化矽層40上。第一多晶矽層42可在300-800埃的等級。第一多晶矽層42而後以垂直於選擇閘極20的方向圖案化。
參照圖3B，諸如二氧化矽(或甚至諸如ONO的一複合層)的另一絕緣層44積設或形成於第一多晶矽層42
上。依據材料為二氧化矽或ONO，該層44可在100-200埃的等級。一第二多晶矽層46接著積設或形成於該層44上。第二多晶矽層46可在厚500-4000埃的等級。另一絕緣層48積設或形成於第二多晶矽層46上，且在後續乾式蝕刻中使用做為一硬罩。在一較佳實施例中，該層48為一複合層，包含氮化矽48a、二氧化矽48b、及氮化矽48c，其中就尺寸而言，層48a可為200-600埃，層48b可為200-600埃，且層48c可為500-3000埃。
參照圖3C，光阻材料(圖上未顯示)積設於圖3B中所示之結構上，且一遮罩步驟形成使光阻材料之選定部分暴露。光阻被顯影且使用該光阻作為一遮罩，讓該結構被蝕刻。複合層48、第二多晶矽層46、絕緣層44接著被非等向性蝕刻，直到第一多晶矽層42暴露出來。至此所得結構顯示在圖3C中。雖圖中僅顯示兩個「堆疊」：S1及S2，但應為清楚的是可以有數個互相分開的此種「堆疊」。
參照圖3D，二氧化矽49積設或形成於該結構上。此後接續積設氮化矽層50。二氧化矽49及氮化矽層50被非等向性蝕刻，留下間隔物51(其為二氧化矽49及氮化矽層50的組合)於各堆疊S1及S2周圍。至此所得結構顯示在圖3D中。
參照圖3E，一光阻遮罩形成於堆疊S1與S2與其他交錯的成對堆疊間之區域上方。為便於此處論述之用，堆疊S1及S2間之此區域將稱為「內部區域」，而未被光阻覆蓋之區域將稱為「外部區域」。外部區域中暴露的第一多晶
矽層42受非等向性蝕刻。氧化層40可保持原狀，或可部分地或全部受非等向性蝕刻。至此所得結構顯示在圖3E中。
參照圖3F，光阻材料自圖3E所示之結構移除。一氧化層52接著積設或形成。該氧化層52接著受非等向性蝕刻留下鄰近堆疊S1及S2之間隔物52。至此所得結構顯示在圖3F中。
參照圖3G，光阻材料接著積設且被遮罩，留下在堆疊S1與S2間之內部區域中的開口。再次地，類似於圖3E所示之圖式，光阻位於其他交錯的成對堆疊之間。堆疊S1與S2(及其他交錯的成對堆疊)間之內部區域中的多晶矽層42被非等向性蝕刻。多晶矽層42下方之二氧化矽層40可保持原狀，或可部分地或全部被非等向性蝕刻。至此所得結構受一高電壓離子植入而形成區域16。該至此所得結構顯示在圖3G中。
參照圖3H，內部區域中鄰近堆疊S1及S2之氧化間隔物52藉由例如濕式蝕刻或乾式等向性蝕刻移除。參照圖3I，堆疊S1及S2之外部區域中的光阻材料被移除。100-200埃等級的二氧化矽層54積設或形成於各處。至此所得結構顯示在圖3I中。
參照圖3J，此結構再一次被覆蓋光阻材料且一遮罩步驟被實行以使堆疊S1及S2的外部區域暴露，且留下覆蓋堆疊S1及S2間的內部區域之光阻材料。實行一氧化物非等向性蝕刻以縮減堆疊S1及S2之外部區域中的間隔物54之厚度，且自外部區域中暴露的矽基體12將二氧化矽全部移
除。至此所得結構顯示在圖3J中。
參照圖3K，10-100埃等級的薄二氧化矽層56形成於該結構上。此氧化層56為位於選擇閘極及基體12間的閘極氧化層，且減少其厚度以提升讀取性能構成本發明的發現。至此所得結構顯示在圖3K中。
參照圖3L，多晶矽層60積設於各處。多晶矽層60接著受一非等向性蝕刻，在堆疊S1及S2之外部區域中形成間隔物，其形成互相鄰近且共用一共同區域16之兩個記憶體胞元10的選擇閘極20。此外，堆疊S1及S2之內部區域內的間隔物一起合併形成兩個相鄰記憶體胞元10共用的單一抹除閘極24。一角度式P型植入接著實行(亦即以相對於基體小於90度之角度實行植入)，其將摻雜劑注入基體且因此注入到選擇閘極20下方，而沒有摻雜劑到達位於浮動閘極22下方的基體。植入的角度及能量係選定為使摻雜劑原子注入通道之WL通道區域(18b)，而不致不利地影響FG的Vt(使浮動閘極下方通道之FG通道區域導通所需之電壓)。植入參數的範例包括B11、以總劑量4E13在15KeV下植入、相對於基體一表面之法線N大致30度之一角度α(亦即，法線N為垂直於基體之表面的一條線)。此角度式植入可於數個晶圓旋轉角度間分段，以確保所有WL通道部分均適度植入。例如，此角度式植入以相對於基體90度旋轉的植入實行四次，以涵蓋朝左邊及右邊的記憶體胞元。至此所得結構顯示在圖3L中。
參照圖3M，一絕緣層62積設於該結構上，且受
非等向性蝕刻以在選擇閘極20旁形成間隔物62。絕緣層62可為包含二氧化矽及氮化矽之複合層。接著，一離子植入步驟被實行以形成區域14。這些在另一側的各記憶體胞元共用一共同區域14。絕緣層及金屬化層而後積設且圖案化以形成位元線70及位元線接點72。規劃、讀取及抹除的運作及特別是施加的電壓可與USP 6,747,310中闡述者相同，該案之揭露內容在此以全文引用併入。至此所得之記憶體胞元10繪示在圖3M中。
在所有閘極形成後(且特別是選擇閘極形成後)，使用一角度式植入程序積設摻雜劑進入WL通道部分，提供了許多優點。第一，植入的摻雜劑最初位於遠離FG通道處，使摻雜劑橫向擴散進入FG通道部分的可能性最小化。第二，使植入後所實行的熱循環最小化，更減少摻雜劑朝向FG通道部分橫向擴散的現象。藉維持FG通道部分中的低摻雜程度，可得一較低且更均一的FG之Vt(通道導通電壓)，其提供一較好的開/關讀取電流窗段、更好的耐久性、簡化的保持性篩選測試(retention screen testing)、及更低的製造成本。
應了解的是本發明並不限制於上述及本文所說明之諸實施例，而是包含落在後附申請專利範圍之範圍內的任何及所有變化。例如，在此本發明之參考敘述並不欲限制任何請求項或請求項用語的範圍，而是只是要論述可為一或多個請求項涵蓋的一或多個特徵。上述所提之材料、製程及數值實例僅為範例，且不應視為限制申請專利
範圍。此外，如同從申請專利範圍及說明書顯而易見的，不是所有方法步驟均需按所述或請求之精確順序實行，而是可按允許適當形成本發明記憶體胞元之任何順序來實行。最後，單一的材料層可當作此種或相似材料的多重層來形成，且反之亦然。
應注意的是，如同本文所使用地，「在……上方」及「在……上」等用語，均包括「直接在……上」(無中間材料、元件或空間配置於其間)及「間接在……上」(有中間材料、元件或空間配置於其間)。同樣地，「鄰近」一詞包括「緊鄰」(無中間材料、元件或空間配置於其間)及「間接相鄰」(有中間材料、元件或空間配置於其間)；「安裝在」一詞包括「直接安裝在」(無中間材料、元件或空間配置於其間)及「間接安裝在」(有中間材料、元件或空間配置於其間)；及「電氣耦合」一詞包括「直接電氣耦合至」(其間沒有將構件電氣連接在一起的中間材料或元件)及「間接電氣耦合至」(其間有將構件電氣連接在一起的中間材料或元件)。例如，形成一元件「於一基體上方」可包括形成該元件直接於該基體上，而無中間材料/元件位於其間；以及形成該元件間接於該基體上，而有一或多個中間材料/元件位於其間。
14、16‧‧‧區域
20‧‧‧選擇閘極/字元線
24‧‧‧抹除閘極
62‧‧‧絕緣層/間隔物
70‧‧‧位元線
72‧‧‧位元線接點
Claims (10)
- 一種形成記憶體胞元的方法，包含：提供一第一傳導性類型之半導體材料的一基體；在該基體中形成屬於一第二傳導性類型之第一及第二隔開區域，有一通道區域位於其間；形成在該基體上方且與其絕緣之一傳導浮動閘極；形成在該浮動閘極上方且與其絕緣之一傳導控制閘極；形成在該浮動閘極之一側邊旁邊且與其絕緣之一傳導抹除閘極；形成在該浮動閘極之該一側邊的相反側邊旁邊且與其絕緣之一傳導選擇閘極；及在形成該浮動閘極與該選擇閘極後，使用以相對於該基體之一表面小於90度且大於0度之一角度注入一摻雜劑的一植入製程，將該摻雜劑植入該通道區域位於該選擇閘極下方的一部分。
- 如請求項1之方法，其中該摻雜劑未被植入該通道區域位於該浮動閘極下方的一部分。
- 如請求項1之方法，其中該摻雜劑為該第一傳導性類型。
- 如請求項1之方法，其中該摻雜劑包括硼。
- 如請求項1之方法，其中該角度相對於該基體之該表面的一法線N大致為30度。
- 如請求項1之方法，其中該摻雜劑以15KeV的一植入能 量注入。
- 如請求項1之方法，其中該摻雜劑以4E13的一總劑量注入。
- 如請求項1之方法，更包含：水平旋轉該基體90度；及重複該植入第二次。
- 如請求項8之方法，更包含：第二次植入後，水平旋轉該基體另一90度；及重複該植入第三次。
- 如請求項9之方法，更包含：第三次植入後，水平旋轉該基體另一90度；及重複該植入第四次。
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