KR101538294B1 - 게이트 아래에서의 도펀트 확산을 감소시킴으로써 메모리 셀을 형성하는 방법 - Google Patents
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Abstract
메모리 셀을 형성하는 방법은 기판 위에 도전성 플로팅 게이트를 형성하는 단계, 플로팅 게이트 위에 도전성 제어 게이트를 형성하는 단계, 플로팅 게이트의 일측에 측방향으로 도전성 소거 게이트를 형성하는 단계, 및 플로팅 게이트의 일측의 대향 측에 측방향으로 도전성 선택 게이트를 형성하는 단계를 포함한다. 플로팅 게이트 및 선택 게이트의 형성 후, 상기 방법은 기판의 표면에 대해 90도 미만이고 0도 초과인 각도로 도펀트를 주입하는 주입 공정을 이용하여 채널 영역 중 선택 게이트 아래에 있는 부분 내로 도펀트를 주입하는 단계를 포함한다.
Description
본 발명은 선택 게이트, 플로팅 게이트, 제어 게이트, 선택 게이트 및 소거 게이트를 가지고, 기판에서 선택 게이트 아래에 특정 도핑을 갖는 비휘발성 플래시 메모리 셀에 관한 것이다. 본 발명은 또한 이러한 플래시 메모리 셀들의 어레이, 및 이러한 셀 및 어레이를 제조하는 방법들에 관한 것이다.
선택 게이트, 플로팅 게이트, 제어 게이트 및 소거 게이트를 갖는 분할 게이트 비휘발성 플래시 메모리 셀들은 본 기술 분야에 주지되어 있다. 예를 들어, 미국 특허 제6,747,310호, 제7,868,375호, 및 제7,927,994호와 미국 특허 공개 공보 제2011/0127599호는 모든 목적들을 위해 그 전부가 본 명세서에 참조로서 모두 포함된다. 이러한 분할 게이트 메모리 셀들은 기판 내에 소스와 드레인 사이에 연장되는 채널 영역을 포함한다. 채널 영역은 플로팅 게이트 아래에 제1 부분(이하, FG 채널로 지칭되고, 그 도전성이 플로팅 게이트에 의해 제어됨)을 갖고, 선택 게이트 아래에 제2 부분(이하, WL 채널로 지칭되고, 그 도전성이 선택 게이트에 의해 제어됨)을 갖는다.
판독 성능을 증가시키기 위해, 선택 게이트 아래의 산화물 층의 두께가 최소화된다. 그러나 이 산화물 층 두께를 감소시키는 것은 원하는 목표 워드라인 임계 전압을 유지하기 위해 선택 게이트 채널 영역 내의 P형 도핑 증가에 의해 달성될 필요가 있다. 한 가지 해법은 (선택 게이트 아래의) 채널 영역의 WL 채널 부분 내로 P형 도펀트(dopant)를 주입하는 것일 수 있다. 이것은 플로팅 게이트 및 제어 게이트가 형성된 후로서 선택 게이트가 형성되기 전에 P형 주입 단계를 수행하여 이루어지며, 채널 영역의 WL 채널 부분만이 주입 단계에 의해 증가된 도핑을 수용하게 된다.
그러나 후속하는 열 사이클(thermal cycles) 동안, WL 채널 내로 주입되는 도펀트는 불가피하게 FG 채널 내로 측방향으로 확산되어, 선택 게이트에 가장 가까운 측에서 FG 트랜지스터 임계치의 국부적(local) 증가를 야기한다. 도 1은 분할 게이트 셀 내에서의 P형 도펀트 분포의 일례를 도시한다. 도 1에서 알 수 있는 바와 같이, (플로팅 게이트 아래의) FG 채널 내에서의 도펀트 분포는 균일하지 않은데, 이는 그것이 FG 채널의 강 도핑 부분(heavily doped portion)을 턴 온시키는 것 및 FG 채널의 약 도핑 부분(lightly doped portion)을 턴 오프시키는 것을 더 어렵게 만들 수 있기 때문에 바람직하지 않다.
전술된 문제들을 해결하는 메모리 셀 형성 방법은 제1 도전형의 반도체 물질의 기판을 제공하는 단계, 기판 내의 제2 도전형의 제1 및 제2 이격 영역 - 이들 사이에 채널 영역이 있음 - 을 형성하는 단계, 기판 위에 있으면서 그로부터 절연되는 도전성 플로팅 게이트를 형성하는 단계, 플로팅 게이트 위에 있으면서 그로부터 절연되는 도전성 제어 게이트를 형성하는 단계, 플로팅 게이트의 일측에 측방향(laterally)으로 있으면서 그로부터 절연되는 도전성 소거 게이트를 형성하는 단계, 플로팅 게이트의 일측의 대향 측(oppsite side)에 측방향으로 있으면서 그로부터 절연되는 도전성 선택 게이트를 형성하는 단계; 및 플로팅 게이트 및 선택 게이트의 형성 후, 기판의 표면에 대해 90도 미만이고 0도 초과인 각도로 도펀트를 주입하는 주입 공정을 이용하여 채널 영역 중 선택 게이트 아래에 있는 부분 내로 도펀트를 주입하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 특허청구범위, 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 셀 아래의 기판에서 P형 도펀트 분포를 도시하는 메모리 셀의 측단면도이다.
도 2는 본 발명의 기술들로부터 이익을 얻을 수 있는 유형의 메모리 셀의 측단면도이다.
도 3a 내지 도 3m은 본 발명에 따른 비휘발성 메모리 셀을 제조하는 공정에서의 단계들을 도시하는 측단면도들이다.
도 2는 본 발명의 기술들로부터 이익을 얻을 수 있는 유형의 메모리 셀의 측단면도이다.
도 3a 내지 도 3m은 본 발명에 따른 비휘발성 메모리 셀을 제조하는 공정에서의 단계들을 도시하는 측단면도들이다.
본 발명은 경사 주입 공정(angled implant process)을 이용하여 선택 게이트의 형성 후에 WL 채널 영역 내로 도펀트를 주입하고, 이로써 FG 채널 영역 내로의 확산을 최소화하면서 WL 채널 영역에 증가된 도펀트 레벨을 보다 효과적으로 제공함으로써 전술된 문제들을 해결한다.
도 2는 본 발명의 기술들에 의해 형성되는 비휘발성 메모리 셀(10)의 단면도를 도시한다. 도 2의 메모리 셀이 본 발명의 기술들로부터 이득을 얻을 수 있는 유형을 예시하지만, 이것은 단지 하나의 예에 불과하며 제한하는 것으로 간주되어서는 안 된다. 메모리 셀(10)은 단결정 실리콘과 같은 실질적으로 단결정인 기판(12)에 제조되는데, 이는 P 도전형이다. 기판(12) 내에는 제2 도전형의 영역(14)이 있다. 제1 도전형이 P이면, 제2 도전형은 N이다. 영역(14)으로부터 제2 도전형의 다른 영역(16)이 이격되어 있다. 영역(14)과 영역(16) 사이에는, 영역(14)과 영역(16) 사이에 전하들의 전도(conduction)를 제공하는 채널 영역(18)이 있다.
워드라인(20)으로도 알려진 선택 게이트(20)가 기판(12) 위에 위치되면서 그로부터 이격되고 절연된다. 선택 게이트(20)는 채널 영역(18)의 제1 부분(즉, WL 채널 부분(18a)) 위에 위치된다. 채널 영역(18)의 WL 채널 부분(18a)은 영역(14)에 바로 인접해 있다. 이에 따라, 선택 게이트(20)는 영역(14)과는 거의 또는 전혀 중첩하지 않는다. 플로팅 게이트(22)도 또한 기판(12) 위에 위치되면서 그로부터 이격되고 절연된다. 플로팅 게이트(22)는 채널 영역(18)의 제2 부분(즉, FG 채널 부분(18b)) 및 영역(16)의 일부분 위에 위치된다. 채널 영역(18)의 FG 채널 부분(18b)은 채널 영역(18)의 WL 채널 부분(18a)과는 구별된다. 이에 따라, 플로팅 게이트(22)는 선택 게이트(20)로부터 측방향으로 이격되고 그로부터 절연되면서 인접한다. 소거 게이트(24)는 영역(16) 위에 위치되면서 그로부터 이격되고, 기판(12)으로부터 절연된다. 소거 게이트(24)는 플로팅 게이트(22)로부터 측방향으로 절연되면서 그로부터 이격된다. 선택 게이트(20)는 플로팅 게이트(22)의 일측에 있고, 소거 게이트(24)는 플로팅 게이트(22)의 타측에 있다. 마지막으로, 제어 게이트(26)가 플로팅 게이트(22) 위에 위치되고 그로부터 절연되면서 이격된다. 제어 게이트(26)는 소거 게이트(24)와 선택 게이트(20) 사이에 위치되면서 이들로부터 절연된다.
도 3a 내지 도 3m은 비휘발성 메모리 셀(10)을 제조하는 공정에서의 단계들의 단면도들을 도시한다. 도 3a로 시작하면, P형 단결정 실리콘의 기판(12) 상에서의 이산화규소(silicon dioxide)의 층(40)의 형성이 도시된다. 이산화규소의 층(40)은 80 내지 110 옹스트롬 정도가 될 수 있다. 그 후, 폴리실리콘(또는 비결정질 실리콘)의 제1 층(42)이 이산화규소의 층(40) 상에 증착되거나 형성된다. 폴리실리콘의 제1 층(42)은 300 내지 800 옹스트롬 정도가 될 수 있다. 폴리실리콘의 제1 층(42)은 후속하여 선택 게이트(20)에 수직인 방향으로 패턴화된다.
도 3b를 참조하면, 이산화규소(또는 심지어 ONO와 같은 복합 층(composite layer))와 같은 다른 절연 층(44)이 폴리실리콘의 제1 층(42) 상에 증착되거나 또는 형성된다. 물질이 이산화규소인지 아니면 ONO인지 여부에 따라, 층(44)은 100 내지 200 옹스트롬 정도가 될 수 있다. 이어서, 폴리실리콘의 제2 층(46)이 층(44) 상에 증착되거나 또는 형성된다. 폴리실리콘의 제2 층(46)은 500 내지 4000 옹스트롬 정도의 두께가 될 수 있다. 절연체의 다른 층(48)이 폴리실리콘의 제2 층(46) 상에 증착되거나 또는 형성되고, 후속하는 건식 에칭 동안 하드 마스크로서 사용된다. 바람직한 실시예에서, 층(48)은 질화규소(48a), 이산화규소(48b), 및 질화규소(silicon nitride)(48c)를 포함하는 복합 층인데, 여기서 치수들은 층(48a)에 대해 200 내지 600 옹스트롬일 수 있고, 층(48b)에 대해 200 내지 600 옹스트롬일 수 있고, 그리고 층(48c)에 대해 500 내지 3000 옹스트롬일 수 있다.
도 3c를 참조하면, 포토레지스트 물질(도시되지 않음)이 도 3b에 도시된 구조물 상에 증착되고, 포토레지스트 물질의 피선택 부분들을 노출시키는 마스킹 단계가 형성된다. 포토레지스트가 전사(develope)되고, 포토레지스트를 마스크로서 사용하여, 구조물이 에칭된다. 이어서, 폴리실리콘의 제1 층(42)이 노출될 때까지, 복합 층(48), 폴리실리콘의 제2 층(46), 절연 층(44)이 이방성(anisotropically)으로 에칭된다. 생성된 구조물이 도 3c에 도시되어 있다. 단지 두 개의 "스택": S1 및 S2만이 도시되지만, 서로 이격되어 있는 이러한 "스택들"이 많을 수 있다는 것은 확실히 알아야 한다.
도 3d를 참조하면, 이산화규소(49)가 구조물 상에 증착되거나 형성된다. 이 다음으로 질화규소 층(50)의 증착이 이어진다. 이산화규소(49) 및 질화규소(50)가 이방성으로 에칭되어, 스택들 S1 및 S2 각각의 주위에 (이산화규소(49)와 질화규소(50)의 조합물(combination)인) 스페이서(51)를 남긴다. 생성된 구조물이 도 3d에 도시되어 있다.
도 3e를 참조하면, 포토레지스트 마스크는 스택 S1과 스택 S2 사이, 및 다른 대안적인 페어 스택(pair stack)들 사이의 영역들 위에 형성된다. 본 논의의 목적을 위해, 스택 S1과 스택 S2 사이의 이러한 영역은 "내부 영역"으로 지칭될 것이고, 포토레지스트에 의해 커버되지 않는 영역들은 "외부 영역들"로 지칭될 것이다. 외부 영역들에 있는 노출된 제1 폴리실리콘(42)이 이방성으로 에칭된다. 산화물 층(40)은 온전한(intact) 상태로 남겨질 수 있거나, 또는 그것은 부분적으로 또는 완전히 이방성으로 에칭될 수 있다. 생성된 구조물이 도 3e에 도시되어 있다.
도 3f를 참조하면, 포토레지스트 물질이 도 3e에 도시된 구조물로부터 제거된다. 이어서, 산화물의 층(52)이 증착되거나 또는 형성된다. 이어서, 산화물 층(52)에 스택들 S1 및 S2에 인접한 스페이서들(52)을 남기는 이방성 에칭이 행해진다. 생성된 구조물이 도 3f에 도시되어 있다.
이어서, 도 3g를 참조하면, 포토레지스트 물질이 증착되고, 마스킹되어 스택 S1과 스택 S2 사이의 내부 영역들에 개구(opening)들을 남긴다. 또한, 도 3e에 도시된 도면과 유사하게, 포토레지스트는 다른 대안적인 스택의 페어들 사이에 있다. 스택 S1과 스택 S2 (및 다른 대안적인 스택의 페어들) 사이의 내부 영역들 내의 폴리실리콘(42)이 이방성으로 에칭된다. 폴리실리콘(42) 아래의 이산화규소 층(40)은 온전한 상태로 남겨질 수 있거나, 또는 그것은 부분적으로 또는 완전히 이방성으로 에칭될 수 있다. 생성된 구조물에 영역들(16)을 형성하는 고전압 이온 주입이 행해진다. 생성된 구조물이 도 3g에 도시되어 있다.
도 3h를 참조하면, 스택들 S1 및 S2에 인접한 내부 영역 내의 산화물 스페이서(52)가, 예컨대 습식 에칭 또는 건식 등방성 에칭에 의해 제거된다. 도 3i를 참조하면, 스택들 S1 및 S2의 외부 영역들에 있는 포토레지스트 물질이 제거된다. 100 내지 200 옹스트롬 정도인 이산화규소 층(54)이 모든 곳에 증착되거나 또는 형성된다. 생성된 구조물이 도 3i에 도시되어 있다.
도 3j를 참조하면, 구조물이 포토레지스트 물질에 의해 다시 한번 커버되며, 마스킹 단계가 수행되어 스택들 S1 및 S2의 외부 영역들을 노출시키고, 스택 S1과 스택 S2 사이의 내부 영역을 커버하는 포토레지스트 물질을 남긴다. 산화물 이방성 에칭이 수행되어, 스택들 S1 및 S2의 외부 영역들에 있는 스페이서(54)의 두께를 감소시키고 외부 영역들에 있는 노출된 실리콘 기판(12)으로부터 이산화규소를 완전히 제거한다. 생성된 구조물이 도 3j에 도시되어 있다.
도 3k를 참조하면, 10 내지 100 옹스트롬 정도인 이산화규소의 박층(thin layer)(56)이 구조물 상에 형성된다. 이 산화물 층(56)은 선택 게이트와 기판(12) 사이의 게이트 산화물이며, 판독 성능을 증가시키기 위한 그것의 두께의 감소가 본 발명의 발견을 가져왔다. 생성된 구조물이 도 3k에 도시되어 있다.
도 3l을 참조하면, 폴리실리콘(60)이 모든 곳에 증착된다. 이어서, 폴리실리콘의 층(60)에 서로 인접하여 공통 영역(16)을 공유하는 두 개의 메모리 셀(10)의 선택 게이트(20)를 형성하는 스택들 S1 및 S2의 외부 영역들에 스페이서들을 형성하는 이방성 에칭이 행해진다. 또한, 스택들 S1 및 S2의 내부 영역들 내의 스페이서들이 함께 병합되어, 두 개의 인접 메모리 셀(10)에 의해 공유되는 단일 소거 게이트(24)를 형성한다. 이어서, 플로팅 게이트(22) 아래의 기판에 도달하는 도펀트 없이, 기판 내에 그리고 이에 따라 선택 게이트(20) 아래에 도펀트를 주입하는 P형 경사 주입이 수행된다(즉, 주입이 기판에 대해 90도 미만인 각도로 수행된다). 주입의 각도 및 에너지는, FG Vt(플로팅 게이트 아래의 채널의 FG 채널 영역을 턴 온시키는 데 필요한 전압)에 악영향을 미치지 않으면서 도펀트 원자들이 채널의 WL 채널 영역(18b) 내로 주입되도록, 선택된다. 주입 파라미터들의 예들은 15 KeV로, 4E13의 총 선량(total dose)으로, 기판 표면에 대한 법선 N(즉, 법선 N은 기판의 표면에 수직인 선임)에 대해 대체로 30°의 각도 α로 주입되는 B11을 포함한다. 경사 주입은 여러 웨이퍼 회전 각도들 사이에 분할되어 모든 WL 채널 부분들이 적절하게 주입되는 것을 보장하게 할 수 있다. 예를 들어, 경사 주입은 기판에 대한 주입의 90 도 회전으로 네 차례 수행되어 좌측 및 우측을 향해 있는(facing) 메모리 셀들 모두를 커버하도록 할 수 있다. 생성된 구조물이 도 3l에 도시되어 있다.
도 3m을 참조하면, 절연체의 층(62)이 구조물 상에 증착되고, 이방성으로 에칭되어 선택 게이트들(20) 옆에 스페이서들(62)을 형성한다. 절연체(62)는 이산화규소 및 질화규소를 포함하는 복합 층일 수 있다. 그 후, 이온 주입 단계가 수행되어 영역들(14)을 형성한다. 타측 상에서 이러한 메모리 셀들 각각은 공통 영역(14)을 공유한다. 절연체들 및 금속화 층들이 후속하여 증착되고 패턴화되어 비트 라인(70) 및 비트 라인 콘택트들(72)을 형성한다. 프로그램, 판독, 및 소거의 동작들, 및 특히 인가될 전압들은 미국 특허 제6,747,310호에 기재된 바와 동일한 것일 수 있는데, 이 특허의 개시내용은 모두가 본 명세서에 참조로서 포함되었다. 생성된 메모리 셀들(10)은 도 3m에 도시되어 있다.
모든 게이트들의 형성 후 (그리고 특히 선택 게이트들의 형성 후) 경사 주입 공정을 이용하여 WL 채널 부분 내로 도펀트를 증착시키는 것은 많은 이점들을 제공한다. 첫째, 주입된 도펀트들은 초기에 FG 채널로부터 멀리 떨어져 위치되어, FG 채널 부분 내로의 도펀트들의 측방향 확산 가능성을 최소화한다. 둘째, 그것은 주입 후에 수행되는 열 사이클을 최소화하여, FG 채널 부분을 향한 도펀트의 측방향 확산을 추가적으로 감소시킨다. FG 채널 부분에서 저도핑(low doping)을 보존함으로써, 더 낮고 더 균일한 FG Vt(채널 턴 온 전압)가 생성되는데, 이는 더 양호한 온/오프 판독 전류 윈도우, 더 양호한 내구성, 간소화된 보존 스크린 테스트(retention screen testing), 및 더 낮은 제조 비용을 제공한다.
본 발명은 전술되고 본 명세서에 도시된 실시예(들)로 제한되는 것이 아니라, 첨부된 특허청구범위의 범주 내에 있는 임의의 및 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신, 하나 이상의 청구항에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 물질들, 프로세스들, 및 수치 예들은 단지 예시적일 뿐이며, 특허청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 특허청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, , 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 물질의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에(over)" 및 "~ 상에(on)"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로(directly on)"(사이에 어떠한 중개 물질(intermediate material)들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중개 물질들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한(adjacent)"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중개 물질들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중개 물질들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는(mounted to)"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중개 물질들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중개 물질들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 결합되는"이라는 용어는 "~에 전기적으로 직접적으로 결합되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중개 물질들 또는 요소들도 배치되지 않음)과 "~에 전기적으로 간접적으로 결합되는"(사이에 요소들을 전기적으로 함께 접속시키는 중개 물질들 또는 요소들이 배치되어 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 하나 이상의 중개 물질들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 뿐만 아니라, 어떠한 중개 물질들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것 을 포함할 수 있다.
Claims (10)
- 메모리 셀을 형성하는 방법으로서,
제1 도전형의 반도체 물질의 기판을 제공하는 단계;
상기 기판 내의 제2 도전형의 제1 및 제2 이격 영역 - 이들 사이에 채널 영역이 있음 - 을 형성하는 단계;
상기 기판 위에 있으면서 그로부터 절연되는 도전성 플로팅 게이트를 형성하는 단계;
상기 플로팅 게이트 위에 있으면서 그로부터 절연되는 도전성 제어 게이트를 형성하는 단계;
상기 플로팅 게이트의 일측에 측방향으로 있으면서 그로부터 절연되는 도전성 소거 게이트를 형성하는 단계;
상기 플로팅 게이트의 상기 일측의 대향 측에 측방향으로 있으면서 그로부터 절연되는 도전성 선택 게이트를 형성하는 단계; 및
상기 플로팅 게이트 및 상기 선택 게이트의 형성 후, 상기 기판의 표면에 대해 90도 미만이고 0도 초과인 각도로 도펀트(dopant)를 주입하는 주입 공정을 이용하여 상기 채널 영역 중 상기 선택 게이트 아래에 있는 부분 내로 도펀트를 주입하는 단계를 포함하는 방법. - 청구항 1에 있어서,
상기 도펀트는 상기 채널 영역 중 상기 플로팅 게이트 아래에 있는 부분 내로 주입되지 않는 방법. - 청구항 1에 있어서,
상기 도펀트는 상기 제1 도전형인 방법. - 청구항 1에 있어서,
상기 도펀트는 붕소(boron)를 포함하는 방법. - 청구항 1에 있어서,
상기 기판의 상기 표면에 대한 법선(normal) N에 대한 상기 각도는 30°인 방법. - 청구항 1에 있어서,
상기 도펀트는 15 KeV의 주입 에너지로 주입되는 방법. - 청구항 1에 있어서,
상기 도펀트는 4E13의 총 선량(total dose)으로 주입되는 방법. - 청구항 1에 있어서,
상기 기판을 수평으로 90도 회전시키는 단계; 및
상기 주입하는 단계를 2회째 반복하는 단계를 추가로 포함하는 방법. - 청구항 8에 있어서,
상기 주입하는 단계를 2회째 수행 후, 상기 기판을 수평으로 90도 더 회전시키는 단계; 및
상기 주입하는 단계를 3회째 반복하는 단계를 추가로 포함하는 방법. - 청구항 9에 있어서, ,
상기 주입하는 단계를 3회째 수행 후, 상기 기판을 수평으로 90도 더 회전시키는 단계; 및
상기 주입하는 단계를 4회째 반복하는 단계를 추가로 포함하는 방법.
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