KR101773727B1 - 실리콘-금속 플로팅 게이트를 갖는 스플릿 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 - Google Patents

실리콘-금속 플로팅 게이트를 갖는 스플릿 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 Download PDF

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Abstract

비휘발성 메모리 셀은, 이격된 제2 도전형의 제1 및 제2 영역들을 가지며, 이들 사이에 채널 영역이 형성되는, 제1 도전형의 기판을 포함한다. 선택 게이트가 제1 영역에 인접한 채널 영역의 제1 부분으로부터 절연되면서 그 위에 배치된다. 플로팅 게이트가 제2 영역에 인접한 채널 영역의 제2 부분으로부터 절연되면서 그 위에 배치된다. 금속 재료가 플로팅 게이트와 접촉하게 형성된다. 제어 게이트가 플로팅 게이트로부터 절연되면서 그 위에 배치된다. 소거 게이트가, 제2 영역으로부터 절연되면서 그 위에 배치되고 플로팅 게이트로부터 절연되면서 그에 측방향으로 인접하게 배치되는 제1 부분, 및 제어 게이트로부터 절연되면서 그에 측방향으로 인접하고 플로팅 게이트 위로 부분적으로 연장되면서 그와 수직으로 중첩되는 제2 부분을 포함한다.

Description

실리콘-금속 플로팅 게이트를 갖는 스플릿 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법{SPLIT GATE NON-VOLATILE FLASH MEMORY CELL HAVING A SILICON-METAL FLOATING GATE AND METHOD OF MAKING SAME}
본 발명은 선택 게이트, 실리콘-금속 플로팅 게이트, 제어 게이트, 및 플로팅 게이트로의 돌출부(overhang)를 갖는 소거 게이트를 갖는 비휘발성 플래시 메모리 셀에 관한 것이다.
선택 게이트, 플로팅 게이트, 제어 게이트 및 소거 게이트를 갖는 스플릿 게이트 비휘발성 플래시 메모리 셀들이 본 기술 분야에 주지되어 있다. 예를 들어 미국 특허 제6,747,310호 및 제7,868,375호를 참조한다. 플로팅 게이트 위로 돌출부를 갖는 소거 게이트가 또한 본 기술 분야에 주지되어 있다. 예를 들어 미국 특허 제5,242,848호를 참조한다. 이들 3건의 특허 모두는 전체적으로 참조로서 본 명세서에 포함된다.
성능을 증가시키기 위해, 플로팅 게이트는 불순물로 도핑될 수 있다. 예를 들어, 플로팅 게이트 상에서 도펀트 레벨을 증가시키는 것은 메모리 셀의 소거 속도를 증가시킬 수 있다. 그러나, 증가된 도핑에 대해서는 결점들이 있다. 예를 들어, 고농도로 도핑된 플로팅 게이트로부터의 도펀트의 외부 확산이 플로팅 게이트를 둘러싼 유전체 재료의 품질을 감소시킬 수 있다. 고농도 도펀트 레벨들은 또한 산화 공정 동안에 플로팅 게이트 선단(tip)의 둔화(blunting)를 야기할 수 있다.
따라서, 본 발명의 목적들 중 하나는 플로팅 게이트 내의 높은 도펀트 레벨에 의존하지 않으면서 그러한 메모리 셀의 소거 효율을 개선하는 것이다.
전술된 목적들은, 제1 도전형이고 제2 도전형의 제1 영역 및 제1 영역으로부터 이격된 제2 도전형의 제2 영역을 가지며, 제1 영역과 제2 영역 사이에 채널 영역이 형성되는, 기판, 제1 영역에 인접한 채널 영역의 제1 부분으로부터 절연되면서 그 위에 배치되는 선택 게이트, 제2 영역에 인접한 채널 영역의 제2 부분으로부터 절연되면서 그 위에 배치되는 플로팅 게이트, 플로팅 게이트와 접촉하게 형성되는 금속 재료, 플로팅 게이트로부터 절연되면서 그 위에 배치되는 제어 게이트, 및 제1 부분 및 제2 부분을 포함하는 소거 게이트를 포함하는 비휘발성 메모리 셀로 달성된다. 제1 부분은 제2 영역으로부터 절연되면서 그 위에 배치되고, 플로팅 게이트로부터 절연되면서 그에 측방향으로 인접하게 배치된다. 제2 부분은 제어 게이트로부터 절연되면서 그에 측방향으로 인접하고, 플로팅 게이트 위에 부분적으로 연장되면서 그와 수직으로 중첩된다.
비휘발성 메모리 셀을 형성하는 방법은, 제1 도전형의 기판에, 채널 영역을 사이에 한정하는 제2 도전형의 이격된 제1 영역 및 제2 영역을 형성하는 단계, 제1 영역에 인접한 채널 영역의 제1 부분으로부터 절연되면서 그 위에 배치되는 선택 게이트를 형성하는 단계, 제2 영역에 인접한 채널 영역의 제2 부분으로부터 절연되면서 그 위에 배치되는 플로팅 게이트를 형성하는 단계, 플로팅 게이트와 접촉하는 금속 재료를 형성하는 단계, 플로팅 게이트로부터 절연되면서 그 위에 배치되는 제어 게이트를 형성하는 단계, 및 제1 부분 및 제2 부분을 포함하는 소거 게이트를 형성하는 단계를 포함한다. 제1 부분은 제2 영역으로부터 절연되면서 그 위에 배치되고, 플로팅 게이트로부터 절연되면서 그에 측방향으로 인접하게 배치된다. 제2 부분은 제어 게이트로부터 절연되면서 그에 측방향으로 인접하고, 플로팅 게이트 위에 부분적으로 연장되면서 그와 수직으로 중첩된다.
도 1은 본 발명의 개선된 비휘발성 메모리 셀의 단면도이다.
도 2a 내지 도 2c 및 도 3a 내지 도 3j는 본 발명의 메모리 셀의 일 실시예를 제조하는 공정의 단면도들이다.
도 4는 본 발명의 메모리 셀의 대안적인 실시예의 단면도이다.
도 5는 본 발명의 메모리 셀의 대안적인 제 2 실시예의 단면도이다.
도 6은 본 발명의 메모리 셀의 대안적인 제 3 실시예의 단면도이다.
도 1을 참조하면, 본 발명의 개선된 비휘발성 메모리 셀(10)의 단면도가 도시되어 있다. 메모리 셀(10)은 단결정 실리콘과 같은 실질적으로 단결정인 기판(12)에 제조되는데, 이는 P 도전형이다. 기판(12) 내에는 제2 도전형의 제1 영역(14)이 있다. 제1 도전형이 P이면, 제2 도전형은 N이다. 제1 영역으로부터 제2 도전형의 제2 영역(16)이 이격되어 있다. 제1 영역(14)과 제2 영역(16) 사이에는 제1 영역(14)과 제2 영역(16) 사이에 전하들의 전도를 제공하는 채널 영역(18)이 있다.
기판(12) 위에 위치되면서 이로부터 이격되고 절연되어 워드라인(20)으로도 알려진 선택 게이트(20)가 있다. 선택 게이트(20)는 채널 영역(18)의 제1 부분 위에 위치된다. 채널 영역(18)의 제1 부분은 제1 영역(14)에 바로 인접해 있다. 이에 따라, 선택 게이트(20)는 제1 영역(14)과는 거의 또는 전혀 중첩하지 않는다. 플로팅 게이트(22)도 또한 기판(12) 위에 위치되면서 이로부터 이격되고 절연된다. 플로팅 게이트(22)는 채널 영역(18)의 제2 부분 및 제2 영역(16)의 일부분 위에 위치된다. 채널 영역(18)의 제2 부분은 채널 영역(18)의 제1 부분과는 상이하다. 이에 따라, 플로팅 게이트(22)는 선택 게이트(20)로부터 측방향으로 이격되면서 이로부터 절연되고 이에 인접한다. 소거 게이트(24)는 제2 영역(16) 위에 위치되면서 이로부터 이격되고, 기판(12)으로부터 절연된다. 소거 게이트(24)는 플로팅 게이트(22)로부터 측방향으로 절연되면서 이로부터 이격된다. 선택 게이트(20)는 플로팅 게이트(22)의 일측에 있고, 소거 게이트(24)는 플로팅 게이트(22)의 타측에 있다. 마지막으로, 플로팅 게이트(22) 위에 위치되면서 이로부터 절연되고 이격되어 제어 게이트(26)가 있다. 제어 게이트(26)는 소거 게이트(24) 및 선택 게이트(20)로부터 절연되고 이격되며, 소거 게이트(24)와 선택 게이트(20) 사이에 위치된다. 이제까지의 메모리 셀(10)에 대한 전술한 설명은 미국 특허 제6,747,310호 및 제7,868,375호에 개시되어 있다.
소거 게이트(24)는 플로팅 게이트(22) 위로 돌출되는 부분을 갖는다. 소거 게이트(24)는 전기적으로 접속되는 두 개의 부분들을 포함한다. 바람직한 실시예에서, 두 개의 부분들은 모노리식(monolithic) 구조물을 형성하지만, 두 개의 부분들이 분리된 부분들일 수 있고 전기적으로 접속될 수 있다는 것은 본 발명 내에 있다. 소거 게이트(24)의 제1 부분은 플로팅 게이트(22)에 측방향으로 인접하고, 제2 영역(16) 위에 있다. 소거 게이트(24)의 제1 부분은 플로팅 게이트(22)에 가장 가까운 단부(32)를 갖는다. 소거 게이트(24)의 제2 부분은 제어 게이트(26)에 측방향으로 인접하고, 플로팅 게이트(22)의 일부분 위로 돌출된다(즉, 소거 게이트(24)와 플로팅 게이트(22)의 부분적인 수직 중첩부가 있다). 제어 게이트(26)에 측방향으로 인접하면서 플로팅 게이트(22) 위로 돌출되는 소거 게이트(24)의 제2 부분은 또한 플로팅 게이트(22)로부터 수직으로 이격된다.
본 발명의 개선점에서는, 플로팅 게이트(22) 상에 (제어 게이트(26) 아래에 있으면서 그로부터 절연되는) 금속 층(36)이 형성된다. 바람직하게는, 금속 층(36)이 제어 게이트에 의해 수직으로 커버되는 플로팅 게이트의 부분 상에 형성되지만, 소거 게이트(24)에 의해 수직으로 커버되는 플로팅 게이트의 그 부분 상에는 금속 층(36)이 형성되지 않는다(즉, 본 실시예에서, 소거 게이트(24)와 금속 층(36) 사이에 수직 중첩부가 없다). 금속 층(36)은 증가된 소거 성능을 위해 고농도로 도핑된 폴리실리콘보다 훨씬 더 높은 농도의 전자들을 제공하지만, 고농도로 도핑된 폴리실리콘을 사용하는 것에 의한 결점이 없다.
미국 특허 제6,747,310호에 설명된 바와 같이, 메모리 셀(10)은 파울러 노드하임(Fowler-Nordheim) 메커니즘을 통한 플로팅 게이트(22)로부터 소거 게이트(24)로의 전자 터널링에 의해 소거한다. 또한, 소거 메커니즘을 개선하기 위해, 플로팅 게이트(22)는 소거 게이트(24)에 가장 가까운 날카로운 코너부(22a)(소거 게이트(24)에 형성된 노치부(24a)와 대면함)를 가져서 소거 동안에 국부(local) 전계를 향상시키고 이어서 플로팅 게이트(22)의 코너부로부터 소거 게이트(24)로의 전자들의 흐름을 향상시킬 수 있다. 금속 층(36)을 플로팅 게이트의 상부 표면의 일부에만(즉, 소거 게이트(24)에 인접한 플로팅 게이트의 부분이 아닌) 걸쳐서 연장되게 함으로써, 플로팅 게이트(22)의 폴리실리콘 코너부와 폴리실리콘 소거 게이트(24) 사이의 터널링이 보존된다.
도 2a 내지 도 2c 및 도 3a 내지 도 3j를 참조하면, 본 발명의 셀(10)을 제조하기 위한 공정에서의 단계들의 단면도들이 도시되어 있다. 도 2a는 기판에 형성되는 STI 분리 영역들을 도시하는데, 이는 본 기술 분야에 주지되어 있다. STI 절연 재료(40)가 기판 내로 트렌치 내에 증착되거나 형성되고, 이에 의해 절연 재료(40)는 기판의 표면 위로 연장된다. 기판은 P형 단결정 실리콘일 수 있다. 이산화규소의 층(42)이 P형 단결정 실리콘의 기판(12) 상에 형성된다. 그 후, 폴리실리콘(또는 비결정성 실리콘)의 제1 층(44)이 이산화규소의 층(42) 상에 증착되거나 형성된다.
폴리실리콘 화학적-기계적 연마(CMP) 공정이 STI 절연의 상부를 에칭 정지부로서 사용하여 수행되어, 도 2b에 도시된 바와 같이 폴리 층(44)의 상부 표면을 낮춘다. 폴리 층(44)의 상부 표면은 폴리 에칭으로 더 낮춰진다. 금속 재료가 구조물 상에 증착되고, 그 뒤에 STI 절연 재료를 에칭 정지부로서 사용하여 금속 CMP 에칭이 이어진다. 적합한 금속 재료들은 TiN, TaN, Ti, Pt 등을 포함한다. 생성된 구조물이 도 2c에 도시되어 있다.
도 3a를 참조하면, (도 2c에 나타낸 바와 같이 라인 3A를 따른) 도 2a 내지 도 2c의 것에 대해 수직인 단면도가 도시되어 있다. 이산화규(또는 심지어 ONO와 같은 복합 층)소와 같은 다른 절연 층(48)이 금속 층(46) 상에 증착되거나 형성된다. 이어서, 폴리실리콘의 제2 층(50)이 층(48) 상에 증착되거나 형성된다. 절연체의 다른 층(52)이 폴리실리콘의 제2 층(50) 상에 침착되거나 형성되어, 후속하는 건식 에칭 동안 하드 마스크로서 사용된다. 바람직한 실시예에서, 층(52)은 질화규소(52a), 이산화규소(52b), 및 질화규소(52c)를 포함하는 복합 층이다. 생성된 구조물이 도 3a에 도시되어 있다.
포토레지스트 재료(54)가 구조물 상에 증착되고, 마스킹 단계가 형성되어 포토레지스트 재료의 선택된 부분들을 노출시킨다. 포토레지스트가 현상되고 선택적으로 에칭된다. 이어서, 복합 층(52)의 노출 부분들은 도 3b에 도시된 바와 같이 폴리 층(50)이 노출될 때까지 이방성으로 에칭된다. 포토레지스트 재료(54)가 제거되고, 이어서, 복합 층(52)의 스택들을 에칭 마스크로서 사용하여, 폴리실리콘의 제2 층(50), 절연 층(48), 및 금속 층(46)이, 폴리 층(44)이 노출될 때까지 이방성으로 에칭된다. 생성된 구조물이 도 3c에 도시되어 있다. 단 두 개의 "스택들" S1 및 S2만이 도시되어 있지만, 서로로부터 이격되어 있는 그러한 "스택들"이 많다는 것은 명백할 것이다.
이산화규소(56)가 구조물 상에 증착되거나 형성된다. 이 다음으로 질화규소 층(58)의 증착이 이어진다. 이산화규소(49) 및 질화규소(50)가 이방성으로 에칭되어, 스택들 S1 및 S2 각각의 주위에 (이산화규소(56)와 질화규소(58)의 조합물인) 스페이서(60)를 남긴다. 스페이서들의 형성은 본 기술 분야에 주지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 그 뒤에 이방성 에칭 공정이 이어지는 것을 수반하고, 이에 의해 재료가 구조물의 수평 표면으로부터 제거되는 한편, 재료가 구조물의 (둥근 상부 표면을 갖는) 수직 배향 표면(vertically oriented surface)들 상에 크게 변형되지 않은 상태로 남아 있게 된다. 생성된 구조물이 도 3d에 도시되어 있다.
포토레지스트 마스크(62)가 스택 S1과 스택 S2 및 다른 대안적인 쌍들의 스택들 사이의 영역들 위에 형성된다. 본 논의의 목적을 위해, 스택 S1과 스택 S2 사이의 이러한 영역은 "내부 영역"으로 지칭될 것이고, 포토레지스트에 의해 커버되지 않는 영역들은 "외부 영역들"로 지칭될 것이다. 외부 영역들에 있는 노출된 제1 폴리실리콘(44)은 이방성으로 에칭된다. 생성된 구조물이 도 3e에 도시되어 있다.
포토레지스트 재료(62)는 도 3e에 도시된 구조물로부터 제거된다. 이어서, 산화물의 층이 구조물 위에 증착되거나 형성되고, 그 뒤에 이방성 에칭이 이어져서 도 3f에 도시된 바와 같이 스택 S1 및 S2에 인접한 스페이서들(64)을 남긴다. 이어서, 포토레지스트 재료(66)가 증착되고, 마스킹되어 스택 S1과 스택 S2 사이의 내부 영역들에 개구들을 남긴다. 스택 S1과 스택 S2 (및 다른 대안적인 쌍의 스택들) 사이의 내부 영역들 내의 폴리실리콘(44)이 이방성으로 에칭된다. 생성된 구조물은 제2 영역들(16)을 형성하는 고전압 이온 주입의 적용을 받는다. 생성된 구조물이 도 3g에 도시되어 있다.
내부 영역에서 스택들 S1 및 S2에 인접한 산화물 스페이서(64)가, 예컨대 습식 에칭 또는 건식 등방성 에칭에 의해 제거된다. 이러한 에칭은 또한 제2 영역(16) 위에서 산화물 층(42)을 제거한다. 스택들 S1 및 S2의 외부 영역들에 있는 포토레지스트 재료(66)가 제거된다. 이산화규소(68)가 구조물 위에 증착되거나 형성된다. 구조물은 포토레지스트 재료(70)에 의해 다시 한번 커버되며, 마스킹 단계가 수행되어, 스택들 S1 및 S2의 외부 영역들을 노출시키고, 스택 S1과 스택 S2 사이의 내부 영역을 커버하는 포토레지스트 재료(70)를 남긴다. 산화물 이방성 에칭이 수행되어, 스택들 S1 및 S2의 외부 영역들에 있는 스페이서들(64)의 두께를 감소시키고 외부 영역들에 있는 노출된 실리콘 기판(12)으로부터 임의의 이산화규소를 완전히 제거한다. 생성된 구조물이 도 3h에 도시되어 있다.
포토레지스트 재료(70)가 제거된다. 20 내지 100 옹스트롬 정도인 이산화규소의 박층(72)이 구조물 상에 형성된다. 이러한 산화물 층(72)은 선택 게이트(20)와 기판(12) 사이의 게이트 산화물이다. 그것은 또한 내부 영역에 있는 산화물 층(68)을 두껍게 만든다. 폴리실리콘이 구조물 위에 증착되고, 그 뒤에 이방성 에칭이 이어져서, 서로 인접하여 공통의 제2 영역(16)을 공유하는 두 개의 메모리 셀들(10)의 선택 게이트들(20)을 구성하는 스택 S1 및 S2의 외부 영역들에 폴리실리콘 스페이서들을 생성한다. 또한, 스택들 S1 및 S2의 내부 영역들 내의 스페이서들이 함께 병합되어, 두 개의 인접 메모리 셀들(10)에 의해 공유되는 단일 소거 게이트(24)를 형성한다. 절연 재료의 층이 구조물 상에 증착되고, 이방성으로 에칭되어 선택 게이트들(20) 옆에 스페이서들(74)을 형성한다. 생성된 구조물이 도 3i에 도시되어 있다.
그 후, 이온 주입 단계가 수행되어 제1 영역들(14)을 형성한다. 타측 상에 있는 이러한 메모리 셀들 각각은 공통의 제1 영역(14)을 공유한다. 구조물은 절연 재료(76)에 의해 커버된다. 리소그래픽 에칭 공정이 이용되어, 하향 연장되고 제1 영역들(14)을 노출시키는 홀들을 생성한다. 홀들은 전도성 재료로 라이닝되거나 충전되어 비트 라인 콘택트들(78)을 형성한다. 최종 구조물이 도 3j에 도시되어 있다. 소거 게이트(24)와 플로팅 게이트(22) 사이의 돌출부는 플로팅 게이트(22) 상의 금속 층(36)이 그러한 것처럼 소거 성능을 향상시킨다. 구체적으로, 금속 층(36)은 전자들의 거의 무제한적인 공급원을 제공하며, 이에 따라 셀 동작을 위한 충분한 캐리어 공급원을 제공하는 한편 더 낮은 플로팅 게이트 도핑을 유지하여 외부 확산 및/또는 코너부 둔화를 방지한다. 금속 층(36)의 포함은 또한 플로팅 게이트(및 대체로 이에 따른 메모리 셀)가 더 작은 치수로 축소되게 한다.
프로그램, 판독, 및 소거의 동작들, 및 특히 인가될 전압들은 미국 특허 제6,747,310호에 기재된 바와 동일한 것일 수 있으며, 이러한 특허의 개시내용은 전체적으로 본 명세서에 참고로 포함된다.
그러나, 동작 조건들은 또한 상이할 수 있다. 예를 들어, 소거 동작의 경우, 하기의 전압들이 인가될 수 있다.
WL(20) BL(78) SL(16) CG(26) EG(24)
선택 비선택 선택 비선택 선택 비선택 선택 비선택 선택 비선택
0v 0v 0v 0v 0v 0v 0v 또는 -1 내지 -10v 0v 9 내지 15v
또는 7 내지 9v		 0v
소거 동안, -1 내지 -10 볼트의 네거티브 전압이 선택 제어 게이트(26)에 인가될 수 있다. 그러한 경우, 선택 소거 게이트(24)에 인가되는 전압은 6 내지 9 볼트로 낮춰질 수 있다. 소거 게이트(24)의 "돌출부"는 터널링 장벽을 선택 제어 게이트(26)에 인가되는 네거티브 전압으로부터 차폐한다.
프로그래밍의 경우, 하기의 전압들이 인가될 수 있다.
WL(20) BL(78) SL(16) CG(26) EG(24)
선택 비선택 선택 비선택 선택 비선택 선택 비선택 선택 비선택
1 내지
2v		 0v 0.5
내지
5μA		 1.5 내지
3V		 3 내지 6V 0v 6 내지
12V		 0v 3 내지 9V 0v
프로그래밍 동안, 선택된 셀은 효율적인 고온 전자 주입을 통해 프로그래밍되는데, 플로팅 게이트 아래의 채널의 일부분이 역전된다. 3 내지 6 볼트의 중간 전압이 고온 전자들을 생성하도록 선택 SL에 인가된다. 선택 제어 게이트(26) 및 소거 게이트(24)는 높은 커플링 비를 이용하도록 그리고 플로팅 게이트에 대한 전압 커플링을 최대화하도록 고전압(6 내지 9 볼트)으로 바이어싱된다. 플로팅 게이트에 커플링된 고전압은 FG 채널 역전을 유도하며, 고온 전자들을 더 효과적으로 생성하도록 분리 영역에 횡방향 전계를 집중시킨다. 추가로, 전압들은 고온 전자를 플로팅 게이트 내로 유인하도록 그리고 주입 에너지 장벽을 감소시키도록 높은 수직 전계를 제공한다.
판독의 경우, 하기의 전압들이 인가될 수 있다.
WL(20) BL(78) SL(16) CG(26) EG(24)
선택 비선택 선택 비선택 선택 비선택 선택 비선택 선택 비선택
1.5 내지
3.7v		 0v 0.5
내지 1.5v		 0V 0V 0v 0 내지
3.7V		 0v 0 내지 3.7V 0v
판독 동안, 프로그램 동작과 판독 동작 사이의 밸런스에 따라, 선택 제어 게이트(26) 및 선택 소거 게이트(24) 상의 전압들이 밸런싱될 수 있는데, 그 이유는 각각이 플로팅 게이트에 커플링되기 때문이다. 따라서, 선택 제어 게이트(26) 및 선택 소거 게이트(24)의 각각에 인가되는 전압들은 최적의 창을 달성하도록 하는 0 내지 3.7 볼트의 범위에 있는 전압들의 조합일 수 있다. 추가로, 선택 제어 게이트 상의 전압이 RC 커플링으로 인해 바람직하지 않기 때문에, 선택 소거 게이트(24) 상의 전압들이 더 빠른 판독 동작을 유발할 수 있다.
도 4는 제1의 대안적인 실시예를 도시한다. 이러한 실시예에서, 금속 층(36)은 플로팅 게이트(22)의 전체 상부 표면에 걸쳐서 연장된다. 따라서, 소거 동안, 전자들이 금속 층(36)의 코너부로부터 소거 게이트(24)로 터널링한다. 이러한 구성에서, 금속 일함수는 소거 동작을 늦추지 않도록 실리콘보다 훨씬 더 높아서는 안 된다.
도 5는 대안적인 제 2 실시예를 도시한다. 이러한 실시예에서, 폴리실리콘의 추가 층(23)이 금속 층 위에 형성된다. 따라서, 플로팅 게이트(22/23)는 폴리실리콘의 두 개의 층들(22/23)에 의해 구성되며, 이때 금속의 층(36)이 그들 사이에 샌드위치된다. 이러한 구성은 소거 동안에 폴리-폴리 터널링을 보존하지만, 금속 층(36)이 플로팅 게이트의 전체 폭에 걸쳐서 연장되게 한다.
도 6은 제3의 대안적인 실시예를 도시한다. 이러한 실시예에서, 플로팅 게이트(22)의 상부 표면 상의 금속 층(36)은 플로팅 게이트들(22)의 측면들에 대해 형성된 금속 스페이서들(80)에 의해 대체된다. 이러한 구성은 또한 소거 동안에 폴리-폴리 터널링을 보존한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 한정되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 마운트된"이라는 용어는 "~에 직접적으로 마운트되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 마운트되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 결합되는"이라는 용어는 "~에 전기적으로 직접적으로 결합되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 배치되지 않음)과 "~에 전기적으로 간접적으로 결합되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (16)

  1. 비휘발성 메모리 셀로서,
    제1 도전형이고, 제2 도전형의 제1 영역 및 상기 제1 영역으로부터 이격된 상기 제2 도전형의 제2 영역을 가지며, 상기 제1 영역과 상기 제2 영역 사이에 채널 영역이 형성되는, 기판;
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분으로부터 절연되면서 그 위에 배치되는 선택 게이트;
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분으로부터 절연되면서 그 위에 배치되는 플로팅 게이트-상기 플로팅 게이트는 폴리실리콘으로 형성되고 평면의 상부 표면을 가짐-;
    상기 플로팅 게이트와 접촉하게 형성되는 금속 재료;
    상기 플로팅 게이트로부터 절연되면서 그 위에 배치되는 제어 게이트; 및
    제1 부분 및 제2 부분을 포함하는 소거 게이트를 포함하며,
    상기 소거 게이트의 상기 제1 부분은 상기 제2 영역으로부터 절연되면서 그 위에 배치되고, 상기 플로팅 게이트로부터 절연되면서 그에 측방향으로 인접하게 배치되고;
    상기 소거 게이트의 상기 제2 부분은 상기 제어 게이트로부터 절연되면서 그에 측방향으로 인접하고, 상기 플로팅 게이트의 평면의 상부 표면 위에 부분적으로 연장되면서 그와 수직으로 중첩되고,
    상기 금속 재료는 상기 플로팅 게이트의 평면의 상부 표면 상에 층으로 배치되고, 상기 금속 재료의 층은 상기 플로팅 게이트의 평면의 상부 표면의 일부분 위에만 연장되고, 상기 금속 재료의 층은, 상기 소거 게이트의 제2 부분이 연장되는, 평면의 상부 표면의 임의의 부분 위로 연장되지 않는, 비휘발성 메모리 셀.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 비휘발성 메모리 셀을 형성하는 방법으로서,
    제1 도전형의 기판에, 채널 영역을 사이에 정의하는 제2 도전형의 이격된 제1 영역 및 제2 영역을 형성하는 단계;
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분으로부터 절연되면서 그 위에 배치되는 선택 게이트를 형성하는 단계;
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분으로부터 절연되면서 그 위에 배치되는, 폴리실리콘 재료의 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트와 접촉하는 금속 재료를 형성하는 단계;
    상기 플로팅 게이트로부터 절연되면서 그 위에 배치되는 제어 게이트를 형성하는 단계; 및
    제1 부분 및 제2 부분을 포함하는 소거 게이트를 형성하는 단계를 포함하며,
    상기 소거 게이트의 상기 제1 부분은 상기 제2 영역으로부터 절연되면서 그 위에 배치되고, 상기 플로팅 게이트로부터 절연되면서 그에 측방향으로 인접하게 배치되고;
    상기 소거 게이트의 상기 제2 부분은 상기 제어 게이트로부터 절연되면서 그에 측방향으로 인접하고, 상기 플로팅 게이트 위에 부분적으로 연장되면서 그와 수직으로 중첩되고,
    상기 금속 재료는 상기 플로팅 게이트의 평면의 상부 표면 상에 층으로 배치되고, 상기 금속 재료의 층은 상기 플로팅 게이트의 평면의 상부 표면의 일부분 위에만 연장되고, 상기 금속 재료의 층은, 상기 소거 게이트의 제2 부분이 연장되는, 평면의 상부 표면의 임의의 부분 위로 연장되지 않는, 비휘발성 메모리 셀을 형성하는 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150249158A1 (en) * 2014-03-03 2015-09-03 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9691883B2 (en) * 2014-06-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric formation approach for a floating gate of a split gate flash memory structure
US9960172B2 (en) * 2014-11-19 2018-05-01 Globalfoundries Singapore Pte. Ltd. Reliable non-volatile memory device
TWI594378B (zh) * 2015-05-04 2017-08-01 北京芯盈速騰電子科技有限責任公司 非揮發性記憶體單元及其製作方法
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
US9793279B2 (en) 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing
US10141321B2 (en) * 2015-10-21 2018-11-27 Silicon Storage Technology, Inc. Method of forming flash memory with separate wordline and erase gates
US9754951B2 (en) * 2015-10-30 2017-09-05 Globalfoundries Inc. Semiconductor device with a memory device and a high-K metal gate transistor
WO2017078920A1 (en) * 2015-11-03 2017-05-11 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same
CN107293546B (zh) * 2016-04-08 2020-09-04 硅存储技术公司 减小型分裂栅非易失性闪存单元及其制造方法
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN107342288B (zh) * 2016-04-29 2020-08-04 硅存储技术公司 分裂栅型双位非易失性存储器单元
CN107425003B (zh) 2016-05-18 2020-07-14 硅存储技术公司 制造分裂栅非易失性闪存单元的方法
US9929167B2 (en) * 2016-07-13 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10943996B2 (en) * 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
US10192874B2 (en) * 2017-06-19 2019-01-29 United Microelectronics Corp. Nonvolatile memory cell and fabrication method thereof
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
CN110021602B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 在专用沟槽中具有浮栅的非易失性存储器单元
CN108417575A (zh) * 2018-03-14 2018-08-17 上海华虹宏力半导体制造有限公司 闪存单元、闪存阵列及其操作方法
US10468428B1 (en) * 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
US10998325B2 (en) * 2018-12-03 2021-05-04 Silicon Storage Technology, Inc. Memory cell with floating gate, coupling gate and erase gate, and method of making same
US10797142B2 (en) * 2018-12-03 2020-10-06 Silicon Storage Technology, Inc. FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication
US10937794B2 (en) * 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
CN112185815A (zh) * 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
CN114335186A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
US11631772B2 (en) 2021-01-13 2023-04-18 Globalfoundries U.S. Inc. Non-volatile memory structure using semiconductor layer as floating gate and bulk semiconductor substrate as channel region
US20230065897A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Transistor and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090140317A1 (en) * 2007-12-03 2009-06-04 Interuniversitair Microelektronica Centrum (Imec) Multiple Layer floating gate non-volatile memory device
US20100207187A1 (en) * 2009-02-19 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP4928890B2 (ja) * 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8008702B2 (en) 2008-02-20 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-transistor non-volatile memory element
JP5576400B2 (ja) * 2009-01-29 2014-08-20 インターナショナル・ビジネス・マシーンズ・コーポレーション フラッシュ・メモリ・デバイスおよびその製造方法
US8445953B2 (en) * 2009-07-08 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for flash memory cells
JP5537130B2 (ja) 2009-11-25 2014-07-02 株式会社東芝 半導体記憶装置
US8503229B2 (en) * 2011-03-22 2013-08-06 Sandisk Technologies Inc. P-/Metal floating gate non-volatile storage element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090140317A1 (en) * 2007-12-03 2009-06-04 Interuniversitair Microelektronica Centrum (Imec) Multiple Layer floating gate non-volatile memory device
US20100207187A1 (en) * 2009-02-19 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

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