CN106415851A - 具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法 - Google Patents

具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法 Download PDF

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Abstract

本发明公开了一种存储器装置及其制造方法，其中在半导体材料衬底中形成沟槽。源极区形成于所述沟槽下方，并且位于所述源极区和漏极区之间的沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分。浮栅设置在所述沟槽中，并且与所述沟道区第一部分绝缘以便控制其导电性。所述控制栅设置在所述沟道区第二部分上方并且与其绝缘，以便控制其导电性。所述擦除栅至少部分地设置在所述浮栅上方并且与其绝缘。所述一对浮栅之间的所述沟槽的任何部分不含导电元件，除了所述擦除栅的下部部分之外。

Description

具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法
技术领域
本发明涉及一种形成浮栅存储器单元的半导体存储器阵列的自对准方法。本发明还涉及一种前述类型的浮栅存储器单元的半导体存储器阵列。
背景技术
使用浮栅以便在其上存储电荷的非易失性半导体存储器单元及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列在本领域中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或叠栅类型的。
半导体浮栅存储器单元阵列的可制造性所面临的问题之一是诸如源极、漏极、控制栅和浮栅的各种组件的对准。随着半导体处理的集成设计规则减少，从而减小最小光刻特征部件，对精确对准的需求变得愈发关键。各种部件的对准还决定了半导体产品的制造产量。
自对准在本领域中是众所周知的。自对准是指如下行为：对涉及一种或多种材料的一个或多个步骤进行处理，使得这些特征部件在该步骤处理中相对于彼此自动对准。因此，本发明使用自对准技术来实现浮栅存储器单元类型的半导体存储器阵列的制造。
在不牺牲性能（即，编程、擦除和读取效率以及可靠性）的前提下，一直存在缩小存储器单元阵列的尺寸的需求，以便最大化单个晶圆上存储器单元的数目。众所周知，成对形成存储器单元可减小存储器单元阵列的尺寸，其中每一对共享单个源极区，并且其中相邻单元对共享共用漏极区。同样已知的是，在衬底中形成沟槽，并且在该沟槽中设置一个或多个存储器单元元件以增加纳入到给定单位表面积中的存储器单元的数目（参见例如美国专利No. 5,780,341和No. 6,891,220）。然而，此类存储器单元使用控制栅来控制沟道区（在低压操作中）并擦除浮栅（在高压操作中）。这意味着，该控制栅既是低压元件又是高压元件，从而使得难以针对高压操作在其周围环绕足够的绝缘材料同时对于低压操作不太过电隔离。此外，擦除操作需要控制栅紧邻浮栅，这种紧邻可导致该控制栅与该浮栅之间多余的电容耦合水平。
美国专利8,148,768公开了在衬底沟槽中形成一个或多个存储器元件，并且提供单独的擦除栅用于存储器单元擦除，从而解除了控制栅的任何高电压擦除操作。存储器单元阵列包括与源极区46电接触的多晶硅区块50，由此多晶硅区块50在隔离区到相邻有源区上连续形成，从而形成源极线，该源极线中的每个将每行成对存储器单元的所有源极区电连接在一起。多晶硅区块50平行于浮栅向上延伸，以便其间更好的电容耦合。然而，仅仅形成多晶硅区块50就需要单独的多晶硅形成步骤，这显著增加了生产的成本。也需要在每行多晶硅区块50的末端处形成额外的电接触。
因此，本发明的目的是创建存储器单元配置以及其中存储器单元元件彼此自对准的制造方法，并且无需过多制造成本便实现改善的编程、擦除和读取效率。
发明内容
上述问题、需求和目的由本文所公开的存储器装置和方法来解决。具体地讲，一对存储器单元包括半导体材料衬底，所述半导体材料衬底具有第一导电类型和表面；沟槽，所述沟槽形成到衬底的表面中并包括一对相对的侧壁；第一区域，所述第一区域形成在衬底中位于沟槽下方；一对第二区域，所述第二区域形成于衬底中，其中一对沟道区各自在衬底中位于第一区域与第二区域中的一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底表面延伸的第二部分；一对导电浮栅，所述导电浮栅各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以便控制一个沟道区第一部分的导电性；导电擦除栅，所述导电擦除栅具有设置在沟槽中并且邻近浮栅设置且与所述浮栅绝缘的下部部分；以及一对导电控制栅，所述导电控制栅各自设置在沟道区第二部分中的一者上方且与其绝缘，以便控制一个沟道区第二部分的导电性，其中除了擦除栅下部部分之外，沟槽介于所述一对浮栅之间的任何部分不含导电元件。
形成一对存储器单元的方法包括将沟槽形成到第一导电类型的半导体衬底的表面中，其中所述沟槽具有一对相对的侧壁；在衬底中并且位于沟槽下方形成第一区域；在衬底中形成一对第二区域，其中一对沟道区各自限定在衬底中位于第一区域与第二区域中的一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底的表面延伸的第二部分；形成一对导电浮栅，所述导电浮栅各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以便控制一个沟道区第一部分的导电性；形成导电擦除栅，所述导电擦除栅具有设置在沟槽中并且邻近浮栅设置且与所述浮栅绝缘的下部部分；以及形成一对导电控制栅，所述导电控制栅各自设置在沟道区第二部分中的一者上方且与其绝缘，以便控制一个沟道区第二部分的导电性，其中除了擦除栅下部部分之外，沟槽介于所述一对浮栅之间的任何部分不含导电元件。
对一对存储器单元中的一个进行编程的方法，其中一对存储器单元包括半导体材料衬底，所述半导体材料衬底具有第一导电类型和表面；沟槽，所述沟槽形成到衬底的表面中并包括一对相对的侧壁；第一区域，所述第一区域形成在衬底中位于沟槽下方；一对第二区域，所述第二区域形成于衬底中，其中一对沟道区各自在衬底中位于第一区域与第二区域中的一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底表面延伸的第二部分；一对导电浮栅，所述导电浮栅各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以便控制一个沟道区第一部分的导电性；导电擦除栅，所述导电擦除栅具有设置在沟槽中并且邻近浮栅设置且与所述浮栅绝缘的下部部分；以及一对导电控制栅，所述导电控制栅各自设置在沟道区第二部分中的一者上方且与其绝缘，以便控制一个沟道区第二部分的导电性，其中除了擦除栅下部部分之外，沟槽介于所述一对浮栅之间的任何部分不含导电元件。该方法包括将正电压施加到第二区域中的一者上，将正电压施加到控制栅中的一者上，将高的正电压施加到第一区域上，以及将高的正电压施加到擦除栅上。
通过查看说明书、权利要求和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A是在本发明的用以形成隔离区的方法的第一步骤中使用的半导体衬底的俯视图。
图1B是沿线1B-1B截取的结构的横截面图，示出了本发明的初始处理步骤。
图1C是图1B结构的俯视图，示出了该结构的处理过程的下一步骤，其中限定了隔离区。
图1D是示出在图1C中的结构中形成的隔离沟槽的沿着线1D-1D所截取的该结构的横截面图。
图1E是示出隔离沟槽中隔离材料区块的形成的图1D中的结构的横截面图。
图1F是示出隔离区域的最终结构的图1E中的结构的横截面图。
图2A至图2H是沿线2A-2A截取的图1F的半导体结构的横截面图，依次示出了在本发明的浮栅存储器单元的非易失性存储器阵列的形成中该半导体结构的处理过程的步骤。
具体实施方式
本发明的方法在图1A至图1F以及图2A至图2F中示出（这些图示出用于制造本发明的存储器单元阵列的处理步骤）。该方法从半导体衬底10开始，半导体衬底10优选地为P型并且在本领域中是众所周知的。下文所述的层的厚度将取决于设计规则和工艺技术形成。本文所述内容针对深亚微米技术工艺。然而，本领域的技术人员将理解，本发明并不限于任何特定工艺技术形成，也不限于下文中所述工艺参数中的任一者的任何特定值。
隔离区形成
图1A至图1F示出了在衬底上形成隔离区域的众所周知的STI方法。参见图1A，示出了半导体衬底10（或半导体阱）的平面顶视图，半导体衬底10优选地为P型并且在本领域中是众所周知的。第一材料层12和第二材料层14形成（例如，生长或沉积）于衬底上。例如，第一层12可为二氧化硅（下文中为“氧化物”），其通过诸如氧化或氧化物沉积（例如，化学气相沉积或CVD）之类的任何众所周知的技术形成于衬底10上达到大约50-150Å的厚度。也可使用氮掺杂的氧化物或其他绝缘电介质。第二层14可为氮化硅（下文中为“氮化物”），其优选地通过CVD或PECVD形成于氧化物层12上方达到大约1000-5000Å的厚度。图1B示出了所得结构的横截面。
形成第一层12和第二层14后，将合适的光阻剂材料16涂覆于氮化物层14上，并实施掩模步骤以从沿Y或列方向延伸的某些区域（条带18）选择性地去除光阻剂材料，如图1C所示。在光阻剂材料16被去除的情况下，使用标准蚀刻技术（即，各向异性氮化物和氧化物/电介质蚀刻工艺）在条带18中蚀刻掉暴露的氮化物层14和氧化物层12，以在结构中形成沟槽20。相邻条带18之间的距离W可与所用工艺的最小光刻特征部件一样小。然后使用硅蚀刻工艺来使沟槽20向下延伸到硅衬底10中（例如，达到大约500Å至数微米的深度），如图1D所示。在光阻剂16未被去除的情况下，氮化物层14和氧化物层12被保持。图1D所示的所得结构现在限定与隔离区24交错的有源区22。
此结构经进一步处理以去除剩余的光阻剂16。然后，通过以下步骤在沟槽20中形成诸如二氧化硅的隔离材料：沉积厚氧化物层，接着进行化学机械抛光或CMP蚀刻（使用氮化物层14作为蚀刻终止层）以去除氧化物层，但沟槽20中的氧化物区块26除外，如图1E所示。接着使用氮化物/氧化物蚀刻工艺去除剩余的氮化物层14和氧化物层12，从而留下沿隔离区24延伸的STI氧化物区块26，如图1F所示。
上文所述的STI隔离方法是形成隔离区24的优选方法。然而，可替代地使用众所周知的LOCOS隔离方法（例如，凹入的LOCOS、多晶硅缓冲的LOCOS等），其中沟槽20可不延伸到衬底中，并且隔离材料可形成在衬底表面上位于条带区18中。图1A至图1F示出了衬底的存储器单元阵列区，其中多列存储器单元将形成于由隔离区24隔开的有源区22中。应当注意，衬底10还包括其中形成控制电路的至少一个外围区（未示出），该控制电路将用于操作在存储器单元阵列区中形成的存储器单元。优选地，隔离区块26也在上述相同STI或LOCOS工艺期间形成于外围区中。
存储器单元形成
进一步如下处理图1F中所示的结构。图2A至图2H随着在两个区域中同时执行本发明的方法中的接下来的步骤而从（沿着线2A-2A，如图1C和图1F所示）与图1F的视图正交的视图示出有源区域22中的结构的横截面。
绝缘层30（优选地为氧化物或掺氮氧化物）首先形成于衬底10上方（例如，约10至50Å厚）。此时可掺杂衬底10的有源区部分，以便相对于外围区更好地独立控制存储器装置的单元阵列部分。这种掺杂通常称为Vt注入或单元阱注入，并且在本领域中是众所周知的。在此注入期间，该外围区受到光阻剂层的保护，该光阻剂层沉积在整个结构上方并且仅从衬底的存储器单元阵列区域去除。接下来，硬掩模材料（诸如氮化物）的厚层32形成于氧化物层30上方（例如，约3500Å厚）。所得结构示于图2A中。
通过在氮化物层32上施加光阻剂（掩模）材料，然后执行掩模步骤以从所选平行条带区去除光阻剂材料，来在氮化物层32和氧化物层30中形成多个平行第二沟槽36。使用各向异性氮化物和氧化物蚀刻去除氮化物层32和氧化物层30在条带区中的暴露部分，从而留下向下延伸到衬底10并且暴露衬底10的第二沟槽36。然后利用硅各向异性蚀刻工艺使第二沟槽36在有源区22中的每一者中向下延伸到衬底10中（例如，向下延伸到大约一个特征部件尺寸的深度，例如约500Å至数微米）。可在沟槽36形成到衬底10中之前或之后去除光阻剂。
接下来，沿第二沟槽36中的暴露硅形成绝缘材料牺牲层37（优选地使用热氧化或CVD氧化物工艺），从而形成第二沟槽36的底壁和下部侧壁。氧化物37的形成允许通过氧化步骤然后进行氧化物去除来去除已损坏的硅。接下来，执行注入步骤以在衬底中沟槽36下方（即，衬底中将位于浮栅下面以调节浮栅VT和/或防止穿通的那些部分）注入掺杂物。优选地，该注入是成角度的注入。所得结构示于图2B中。
实施氧化物蚀刻以去除牺牲氧化物层37。然后，沿第二沟槽36中的暴露硅形成氧化物层38（优选地使用热氧化或CVD氧化物工艺），从而形成第二沟槽36的底壁和下部侧壁（例如，约60Å至150Å厚）。然后在该结构上方形成多晶硅厚层40（下文中为“多晶硅”），该结构填充第二沟槽36。可通过离子注入或通过原位掺磷或掺砷多晶硅工艺掺杂多晶硅层40（例如n+）。如果多晶硅40通过离子注入掺杂，则可实施注入物退火工艺。所得结构示于图2C中。
使用多晶硅蚀刻工艺（例如使用氮化物层32作为蚀刻终止层的CMP工艺）去除多晶硅层40，但多晶硅层40的区块仍留在第二沟槽36中。然后使用受控多晶硅蚀刻来降低多晶硅区块的高度，其中多晶硅区块的顶部与衬底10的表面大致齐平地设置。然后沿第二沟槽36的侧壁形成氧化物间隔物44。间隔物的形成是本领域熟知的，并且涉及材料在结构的轮廓上方的沉积，继之进行各向异性蚀刻工艺，由此将该材料从该结构的水平表面移除，而该材料在该结构的垂直取向表面上在很大程度上保持完整（具有圆化的上表面）。通过在该结构上方沉积氧化物（例如，大约300至1000Å的厚度），之后进行各向异性氧化物蚀刻来形成间隔物44，这将得到沿着沟槽侧壁且部分覆盖多晶硅区块的间隔物44。然后使用各向异性多晶硅蚀刻去除多晶硅区块的暴露部分，从而留下各自位于间隔物44中的一者下方（并且与间隔物44中的一者自对准）的一对多晶硅区块42。所得结构示于图2D中。
接着跨该结构的表面进行合适的离子注入（根据衬底是P型还是N型，该离子注入可包含砷、磷、硼和/或锑（和可选退火））以在第二沟槽36的底部处的衬底部分中形成第一（源极）区域46，之后进行注入物退火。源极区46自对准到第二沟槽36，并且具有不同于衬底的第一导电类型（例如P型）的第二导电类型（例如N型）。为使源极区46跨隔离区24延伸，离子注入为深注入，或在注入之前，从第二沟槽36的隔离区部分去除STI绝缘材料。接下来执行氧化过程以在第二沟槽36底部处在多晶硅区块42之间增厚氧化物层38的部分38a。该氧化过程有助于散布掺杂物，从而在浮栅下方更均匀地形成源极区46，并且这使浮栅的底部拐角光滑。然后在该结构上方形成厚氧化物层，之后进行各向异性氧化物蚀刻，这去除了该氧化物层，但在第二沟槽36的底部处的氧化物区块48除外。所得结构示于图2E中。
然后执行各向同性氧化物蚀刻，以减小氧化物间隔物44的厚度（这也略微减小了氧化物区块48的高度）。执行氧化物沉积工艺以在包括在沟槽36中的结构上方形成氧化物层52。可使用高品质氧化物化学气相沉积(CVD)工艺形成层52。所得结构示于图2F中。替代地，可使用高温热氧化(HTO)工艺形成氧化物层52，这意味着层52将仅仅形成在多晶硅区块42的暴露部分上。
执行氧化物和氮化物蚀刻以去除氮化物32上的氧化物52，从而去除氮化物32，并且去除氧化物30。可执行任选光刻工艺，以保留沟槽36中的氧化物52（如图2G所示）。替代地，可在形成氧化物52之前去除氮化物32。使用P型离子注入来形成存储器单元的控制（或WL）晶体管。实施热氧化，以在衬底10的暴露部分上形成栅极氧化物层54（达到15A至70A的厚度）。在该结构上方（即，在氧化物层54上以及在沟槽36中）沉积厚多晶硅层。可实施原位磷或砷掺杂，或者替代地，可使用多晶硅注入和退火工艺。实施多晶硅平坦化蚀刻以使多晶硅层的顶部平坦化。使用光刻和多晶硅蚀刻工艺去除多晶硅层的某些部分，从而留下位于沟槽36中的多晶硅区块56a以及栅极氧化物层54上位于沟槽36和相邻氧化物间隔物44外部的多晶硅区块56b，如图2G所示。
然后使用氧化物蚀刻去除氧化物层54的暴露部分。使用氧化物沉积和各向异性蚀刻在多晶硅区块56b的外侧上形成氧化物间隔物58。使用合适的离子注入（和退火）在衬底中形成第二（漏极）区域60。
然后在整个结构上方形成绝缘材料62，诸如BPSG或氧化物。实施掩模步骤，在漏极区60上方限定蚀刻区。在经掩模的区域中选择性地蚀刻绝缘材料62，以形成向下延伸至漏极区60的触点开口。然后用导体金属（例如钨）填充触点开口，以形成电连接到漏极区60的金属触点64。最终的有源区存储器单元结构示于图2H中。
如图2H所示，本发明的工艺形成彼此成镜像的存储器单元对，其中存储器单元形成于氧化物区块48的每一侧上。对于每个存储器单元，第一区域46和第二区域60分别形成源极区和漏极区（但本领域的技术人员应当知道，在操作期间，源极和漏极可以切换）。多晶硅区块42构成浮栅，多晶硅区块56b构成控制栅，并且多晶硅区块56a构成擦除栅。每个存储器单元的沟道区72限定在衬底的位于源极46和漏极60之间的表面部分中。每个沟道区72包括以近似直角接合在一起的两个部分，其中第一（垂直）部分72a沿经填充的第二沟槽36的垂直壁延伸，并且第二（水平）部分72b在经填充的第二沟槽36的侧壁与漏极区60之间延伸。每对存储器单元共享共用源极区46，该共用源极区设置在经填充的第二沟槽36下方（并且位于浮栅42下方）。类似地，每个漏极区60在来自不同存储器单元镜像组的相邻存储器单元之间共享。在图2H所示的存储器单元阵列中，控制栅56b连续形成为跨有源区22和隔离区24两者延伸的控制（字）线。
浮栅42设置在第二沟槽36中，其中每个浮栅面向沟道区垂直部分72a中的一者且与其绝缘，并且位于源极区46中的一者上方。每个浮栅42包括具有面向擦除栅56a的凹口80（且与其绝缘）的拐角边缘42a的上部部分，从而为福勒-诺德海姆（Fowler-Nordheim）隧穿提供穿过氧化物层52到达擦除栅56a的路径。
存储器单元操作
现在将描述存储器单元的操作。此类存储器单元的操作和操作原理在美国专利No. 5,572,054中也有所描述，该美国专利中关于具有浮栅的非易失性存储器单元的操作和操作原理、栅极到栅极隧穿以及由此形成的存储器单元阵列的公开内容以引用方式并入本文。
为了擦除任何给定有源区22中的所选存储器单元，将接地电位施加到其源极区46以及其字线（控制栅56b）两者。将高的正电压（例如，+11.5伏）施加到其擦除栅56a。浮栅42上的电子通过福勒-诺德海姆（Fowler-Nordheim）隧穿机制诱发以从浮栅42的拐角边缘42a隧穿，穿过氧化物层52，并且到达擦除栅56b上，从而使浮栅42带正电。隧穿由拐角边缘42a的锐利度以及边缘42a面向形成于擦除栅56a中的凹口80这一事实得以增强。凹口80缘自具有在宽度上比其上部部分窄的下部部分的擦除栅56a，并且凹口80延伸到第二沟槽36的顶部部分中以便环绕拐角边缘42a。应当指出的是，由于每个擦除栅56a面向一对浮栅42，因此将同时擦除每一对中的两个浮栅42。
当期望对所选存储器单元进行编程时，向其漏极区60施加小电压（例如，0.5至2.0V）。将在MOS结构的阈值电压附近的正电压电平（在漏极60上方大约+0.2至1伏量级，诸如1V）施加到其控制栅56b。将高的正电压（例如，5至10伏量级，诸如6V）施加到其源极区46和擦除栅56a。由于浮栅42高度电容地耦合到源极区46和擦除栅56a，因此浮栅42会“看见”+4至+8伏量级的电压电位。由漏极区60产生的电子将从该区域流向源极区46并穿过沟道区72的深度耗尽的水平部分72b。当电子到达沟道区72的垂直部分72a时，将会看到浮栅42的高电位（因为浮栅42强电压耦合到带正电的源极区46和擦除栅56a）。电子将加速并且变热，其中大部分注入到绝缘层36中、穿过绝缘层36并到达浮栅42上，因此使浮栅42带负电。对于不包含所选存储器单元的存储器单元行/列，将低的或接地电位施加到源极区46/漏极区60和控制栅56b。因此，仅对所选行和列中的存储器单元进行编程。
电子将持续注入到浮栅42上，直到浮栅42上电荷的减少无法再沿垂直沟道区部分72a维持高表面电位以产生热电子。这时，浮栅42中的电子或负电荷将使从漏极区60流到浮栅42上的电子流减小。
最后，向其源极区46施加接地电位，以读取所选存储器单元。将读取电压（例如，约0.6至1伏）施加到其漏极区60，并且将大约1至4伏（取决于装置的电源电压）的Vcc电压施加到其控制栅56b。如果浮栅42带正电（即，浮栅放出电子），则垂直沟道区部分72a（邻近浮栅42）导通。当控制栅56b升高至读取电位时，水平沟道区部分72b（邻近控制栅56b）也导通。因此，整个沟道区72将导通，从而导致电子从源极区46流到漏极区60。此感测到的电流将处于“1”状态。
另一方面，如果浮栅42带负电，则垂直沟道区部分72a弱导通或完全断开。即使当控制栅56b和漏极区60升高到其读取电位时，也将几乎或根本没有电流流过垂直沟道区部分72a。在这种情况下，电流与“1”状态的电流相比非常小或根本没有电流。以此方式，感测到在“0”状态下对该存储器单元进行编程。将接地电位施加到未选列和行的源极区46/漏极区60和控制栅56b，因此仅读取所选存储器单元。
该存储器单元阵列包含外围电路，该外围电路包括常规行地址解码电路、列地址解码电路、感测放大器电路、输出缓冲器电路和输入缓冲器电路，这些电路在本领域中是众所周知的。
本发明提供了一种具有减小的尺寸以及优异的编程、读取和擦除效率的存储器单元阵列。存储器单元尺寸显著减小，因为源极区46埋入衬底10内，并且自对准到第二沟槽36，其中因光刻形成、触点对准和触点完整性的限制而未浪费空间。每个浮栅42具有设置在形成于衬底中的第二沟槽36中的下部部分，以便在编程操作期间接收隧穿电子并且在读取操作期间导通垂直沟道区部分72a。每个浮栅42还具有在面向擦除栅56a的凹口部分80的拐角边缘42a中终止的上部部分，以便在擦除操作期间进行到达该擦除栅的福勒-诺德海姆（Fowler-Nordheim）隧穿。擦除效率由擦除栅56a的环绕拐角边缘42a的凹口80增强。
同样借助本发明，使源极区46和漏极区60垂直地并且水平地分离可使得可靠性参数更容易优化，而不影响单元尺寸。此外，通过提供与控制栅56b分离的擦除栅56a，该控制栅只需是低电压装置。这意味着，高电压驱动电路无需耦合到控制栅56b，控制栅56b与浮栅42进一步分离以减少两者间的电容耦合，并且考虑到缺乏控制栅56b的高电压操作，使控制栅56b与衬底10绝缘的氧化物层54可以较薄。最后，存储器单元可仅使用两个多晶硅沉积步骤形成，其中第一个步骤用于形成浮栅，第二个步骤用于形成控制栅和擦除栅。
应当理解，本发明不限于上述的和本文中示出的实施例，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。例如，沟槽20/36可最终具有延伸到衬底中、具有垂直定向或非垂直定向的侧壁的任何形状，不仅仅是附图中所示的细长矩形形状。另外，虽然上述方法描述了使用经适当掺杂的多晶硅作为用于形成存储器单元的导电材料，但本领域的普通技术人员应当清楚，在本公开内容及所附权利要求的上下文中，“多晶硅”是指可用于形成非易失性存储器单元的元件的任何适当的导电材料。另外，可使用任何适当的绝缘体来取代二氧化硅或氮化硅。此外，可使用具有与二氧化硅（或任何绝缘体）并且不同于多晶硅（或任何导体）的蚀刻性质不同的蚀刻性质的任何适当材料。此外，如从权利要求可明显看出，并非所有方法步骤都需要以所示出或所主张的确切顺序来实施，而是可按允许恰当形成本发明的存储器单元的任何顺序来实施。另外，上述发明被示出为形成于显示为经均匀掺杂的衬底中，但众所周知并且通过本发明可设想出，存储器单元元件可形成于衬底的阱区中，这些阱区是经掺杂以与该衬底的其他部分相比具有不同导电类型的区域。单层的绝缘或导电材料可形成为多层的这些材料，且多层的绝缘或导电材料可形成为单层的这些材料。浮栅42的顶部表面可在衬底表面上方延伸或可凹入衬底表面下方。最后，虽然环绕浮栅边缘42a的凹口80为优选的，但其未必是强制性的，因为可在无凹口80的情况下实施擦除栅56a（例如其中擦除栅56a的下部部分仅侧向邻近或垂直邻近浮栅42（且与其绝缘）。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”（之间没有设置中间材料、元件或空间）和“间接在…上”（之间设置有中间材料、元件或空间）。同样，术语“邻近”包括“直接邻近”（两者间未设置中间材料、元件或空间）和“间接邻近”（两者间设置有中间材料、元件或空间）。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (18)

1. 一对存储器单元，包括：
半导体材料衬底，所述衬底具有第一导电类型和表面；
沟槽，所述沟槽形成到所述衬底的所述表面中并包括一对相对的侧壁；
第一区域，所述第一区域形成在所述衬底中位于所述沟槽下方；
一对第二区域，所述一对第二区域形成于所述衬底中，其中一对沟道区各自在所述衬底中位于所述第一区域与所述第二区域中一者之间，其中所述第一区域和所述第二区域具有第二导电类型，并且其中所述沟道区中的每一者包括基本上沿所述相对的沟槽侧壁中的一者延伸的第一部分和基本上沿所述衬底表面延伸的第二部分；
一对导电浮栅，所述一对导电浮栅各自至少部分地设置在所述沟槽中、邻近所述沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；
导电擦除栅，所述导电擦除栅具有设置在所述沟槽中并且邻近所述浮栅设置且与所述浮栅绝缘的下部部分；以及
一对导电控制栅，所述一对导电控制栅各自设置在所述沟道区第二部分中的一者上方且与所述沟道区第二部分中的一者绝缘以控制所述一个沟道区第二部分的导电性；
其中除了所述擦除栅下部部分之外，所述沟槽介于所述一对浮栅之间的任何部分不含导电元件。
2. 根据权利要求1所述的阵列，其中在所述控制栅对和所述浮栅对之间无垂直重叠。
3. 根据权利要求1所述的阵列，其中所述擦除栅邻近所述浮栅设置并且借助具有允许福勒-诺德海姆（Fowler-Nordheim）隧穿的厚度的绝缘材料与所述浮栅绝缘。
4. 根据权利要求1所述的阵列，其中所述擦除栅包括一对凹口，并且所述浮栅中的每一者包括直接面向所述一对凹口中的一者并且与所述一对凹口中的一者绝缘的边缘。
5. 根据权利要求4所述的阵列，其中所述擦除栅包括具有第一宽度的上部部分，并且其中所述擦除栅下部部分具有小于所述第一宽度的第二宽度。
6. 根据权利要求5所述的阵列，其中所述一对凹口设置在所述擦除栅的所述第一部分和所述第二部分会合的位置处。
7. 一种形成一对存储器单元的方法，包括：
在第一导电类型的半导体衬底的表面中形成沟槽，其中所述沟槽具有一对相对的侧壁；
在所述衬底中并且在所述沟槽下方形成第一区域；
在所述衬底中形成一对第二区域，其中一对沟道区各自限定在所述衬底中的所述第一区域与所述第二区域中一者之间，其中所述第一区域和所述第二区域具有第二导电类型，并且其中所述沟道区中的每一者包括基本上沿所述相对沟槽侧壁中的一者延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分；
形成一对导电浮栅，所述一对导电浮栅各自至少部分地设置在所述沟槽中、邻近所述沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；
形成导电擦除栅，所述导电擦除栅具有设置在所述沟槽中并且邻近所述浮栅设置且与所述浮栅绝缘的下部部分；以及
形成一对导电控制栅，所述一对导电控制栅各自设置在所述沟道区第二部分中的一者上方且与其绝缘，以控制所述一个沟道区第二部分的导电性；
其中除了所述擦除栅下部部分之外，所述沟槽介于所述一对浮栅之间的任何部分不含导电元件。
8. 根据权利要求7所述的方法，其中在所述一对控制栅和所述一对浮栅之间无垂直重叠。
9. 根据权利要求7所述的方法，其中所述擦除栅包括一对凹口，并且所述浮栅中的每一者包括直接面向所述一对凹口中的一者并且与所述一对凹口中的所述一者绝缘的边缘。
10. 根据权利要求9所述的方法，其中所述擦除栅的形成包括：
形成所述擦除栅的具有第一宽度的上部部分；以及
形成所述擦除栅的具有第二宽度的所述下部部分，所述第二宽度小于所述第一宽度。
11. 根据权利要求10所述的方法，其中所述一对凹口设置在所述擦除栅的所述第一部分和所述第二部分会合的位置处。
12. 根据权利要求7所述的方法，还包括：
在所述沟槽的所述相对侧壁上形成氧化物牺牲层；以及
去除所述氧化物牺牲层。
13. 根据权利要求7所述的方法，其中所述浮栅的形成包括：
在所述沟槽中形成导电材料；
在所述导电材料上形成一对相对的绝缘材料间隔物，以使得所述导电材料的一部分暴露在所述一对相对间隔物之间；以及
去除所述导电材料的所述暴露部分。
14. 根据权利要求13所述的方法，其中所述去除所述导电材料的所述暴露部分包括各向异性蚀刻。
15. 根据权利要求13所述的方法，其中所述擦除栅和控制栅的形成包括：
形成导电材料层，所述导电材料层具有设置在所述相对间隔物之间的第一部分，以及设置在所述衬底表面上方并且其间设置有所述相对间隔物的第二部分和第三部分。
16. 根据权利要求13所述的方法，还包括：
执行蚀刻，所述蚀刻减小所述相对间隔物的厚度并且增加所述相对间隔物之间的空间的宽度。
17. 根据权利要求16所述的方法，其中所述擦除栅的所述形成包括：
在所述蚀刻之后在所述相对间隔物之间的空间中形成所述擦除栅的上部部分。
18. 一种对一对存储器单元中的一个进行编程的方法，其中所述一对存储器单元包括半导体材料衬底，所述半导体材料衬底具有第一导电类型和表面；沟槽，所述沟槽形成到所述衬底的所述表面中并包括一对相对的侧壁；第一区域，所述第一区域形成在所述衬底中位于所述沟槽下方；一对第二区域，所述第二区域形成于所述衬底中，其中一对沟道区各自在所述衬底中位于所述第一区域与所述第二区域中的一者之间，其中所述第一区域和所述第二区域具有第二导电类型，并且其中所述沟道区中的每一者包括基本上沿所述相对沟槽侧壁中的一者延伸的第一部分和基本上沿所述衬底表面延伸的第二部分；一对导电浮栅，所述导电浮栅各自至少部分地设置在所述沟槽中、邻近所述沟道区第一部分中的一者且与其绝缘以便控制一个沟道区第一部分的导电性；导电擦除栅，所述导电擦除栅具有设置在所述沟槽中并且邻近所述浮栅设置且与所述浮栅绝缘的下部部分；以及一对导电控制栅，所述导电控制栅各自设置在所述沟道区第二部分中的一者上方且与其绝缘，以便控制一个沟道区第二部分的导电性，其中除了所述擦除栅下部部分之外，所述沟槽介于所述一对浮栅之间的任何部分不含导电元件；所述方法包括：
向所述第二区域中的一者施加正电压；
向所述控制栅中的一者施加正电压；
向所述第一区域施加高的正电压；以及
向所述擦除栅施加高的正电压。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447866A (zh) * 2018-03-06 2018-08-24 武汉新芯集成电路制造有限公司 浮栅器件及其制作方法
CN111183507A (zh) * 2017-09-15 2020-05-19 格林莱恩特Ip有限责任公司 具有l形浮栅的nor存储器单元
CN113517352A (zh) * 2021-06-01 2021-10-19 上海华力集成电路制造有限公司 半浮栅器件的制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293204B2 (en) * 2013-04-16 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US9679979B2 (en) 2014-02-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure for flash memory cells and method of making same
CN104091803A (zh) * 2014-07-24 2014-10-08 上海华虹宏力半导体制造有限公司 分离栅极式存储器、半导体器件及其制作方法
CN106486529A (zh) * 2015-08-24 2017-03-08 联华电子股份有限公司 存储器元件及其制造方法
US10553708B2 (en) * 2017-08-29 2020-02-04 International Business Machines Corporation Twin gate tunnel field-effect transistor (FET)
US10720214B2 (en) * 2017-11-30 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device and method for controlling the non-volatile memory device
CN110021602B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 在专用沟槽中具有浮栅的非易失性存储器单元
TWI760412B (zh) * 2018-01-05 2022-04-11 聯華電子股份有限公司 記憶體元件及其製造方法
KR102217856B1 (ko) * 2019-10-15 2021-02-19 주식회사 예스파워테크닉스 트렌치 게이트 하부에 쉴드를 형성하는 방법
TWI775437B (zh) * 2021-05-17 2022-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
CN1453878A (zh) * 2002-04-05 2003-11-05 硅存储技术公司 形成半导体存储器阵列的方法及由此制造的存储器阵列
US20050250335A1 (en) * 2004-05-07 2005-11-10 Min-San Huang [method of fabricating flash memory cell]
US20100127308A1 (en) * 2008-11-26 2010-05-27 Nhan Do Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572054A (en) 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US5861347A (en) * 1997-07-03 1999-01-19 Motorola Inc. Method for forming a high voltage gate dielectric for use in integrated circuit
JP3241316B2 (ja) * 1998-01-07 2001-12-25 日本電気株式会社 フラッシュメモリの製造方法
KR100406179B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US6891220B2 (en) 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
JP2006253685A (ja) 2005-03-07 2006-09-21 Samsung Electronics Co Ltd スプリットゲート不揮発性メモリ装置及びそれの形成方法
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
CN1453878A (zh) * 2002-04-05 2003-11-05 硅存储技术公司 形成半导体存储器阵列的方法及由此制造的存储器阵列
US20050250335A1 (en) * 2004-05-07 2005-11-10 Min-San Huang [method of fabricating flash memory cell]
US20100127308A1 (en) * 2008-11-26 2010-05-27 Nhan Do Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111183507A (zh) * 2017-09-15 2020-05-19 格林莱恩特Ip有限责任公司 具有l形浮栅的nor存储器单元
CN111183507B (zh) * 2017-09-15 2023-10-31 绿芯存储科技(厦门)有限公司 具有l形浮栅的nor存储器单元
CN108447866A (zh) * 2018-03-06 2018-08-24 武汉新芯集成电路制造有限公司 浮栅器件及其制作方法
CN108447866B (zh) * 2018-03-06 2019-03-26 武汉新芯集成电路制造有限公司 浮栅器件及其制作方法
CN113517352A (zh) * 2021-06-01 2021-10-19 上海华力集成电路制造有限公司 半浮栅器件的制造方法

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