CN1453878A - 形成半导体存储器阵列的方法及由此制造的存储器阵列 - Google Patents

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Abstract

一种形成浮栅存储单元的阵列的方法，以及由此形成的一种阵列，其中每个存储单元包括形成在半导体衬底的表面中的沟槽，以及具有形成在其间的沟道区的隔离开的源区和漏区。源区形成在沟槽的下方，并且沟道区包括第一部分和第二部分，第一部分沿沟槽侧壁垂直延伸而第二部分沿衬底表面水平延伸。导电浮栅布置在与沟道区第一部分相邻并绝缘的沟槽中。导电控制栅布置在沟道区第二部分上并与其绝缘。导电材料块使其至少下部布置在与浮栅相邻并绝缘的沟槽中，并可电连接到源区。

Description

形成半导体存储器阵列的方法及由此制造的存储器阵列
技术领域
本发明涉及一种形成浮栅存储单元的半导体存储器阵列的自对准方法。本发明还涉及一种前述类型的浮栅存储单元的半导体存储器阵列。
背景技术
在现有技术中公知使用浮栅在其上存储电荷的非易失半导体存储单元以及形成在半导体衬底中的这种非易失存储单元的存储器阵列。典型地，这种浮栅存储单元已经是分裂栅型或叠栅型。
半导体浮栅存储单元阵列的可制造性所面临的问题之一是诸如源、漏、控制栅和浮栅的各种构件的对准。随着半导体加工集成的设计规则降低，减小最小光刻特征尺寸、对精确对准的需要变得非常关键。各种部分的对准也决定了制造半导体产品的成品率。
自对准在现有技术中是公知的。自对准是指加工一步或多步涉及一种或多种材料使得在该步加工中轮廓自动相对彼此对准的行为。因此，本发明使用自对准技术以实现浮栅存储单元型的半导体存储器阵列的制造。
对于收缩存储单元阵列的尺寸以使单个晶片上的存储单元数量最大化存在恒定的需要。成对地形成存储单元，其中每对共享单个源区并且单元的相邻对共享公共漏区，以减小存储单元阵列的尺寸，是公知的。但是，典型地保留大的阵列区域用于到漏区的位线连接。位线区域常常由存储单元对之间的接触开口、与字线间隔的接触占据，位线区域强烈地取决于光刻技术代、接触对准和接触完整性。此外，保留显著的空间用于字线晶体管，其大小由光刻技术代和结定标设定。
传统地，将浮栅形成为具有面对控制栅的锋利边缘以增强Fowler-Nordheim隧穿，该隧穿用于在擦除操作中将电子移出浮栅。锋利边缘典型地通过以不均匀方式氧化或局部刻蚀浮栅多晶硅(poly)的顶部表面形成。然而，随着浮栅尺寸进一步变小，该锋利边缘可更难以这种方式形成。
同样存在对于改善存储单元阵列的编程效率的需求。在常规编程方案中，沟道区中的电子在平行于浮栅的路径中流动，其中较少量的热电子注入到浮栅上。估计的编程效率(注入的电子数与电子总数相比)估计为约1/1000。
在衬底的非平面部分上形成存储单元元件是已知的。例如，美国专利No.5,780,341(Ogura)公开了大量包括形成在衬底表面中的台阶沟道的存储器件结构。虽然台阶沟道的目的是将热电子更有效地注入到浮栅上，这些存储器件设计在以下方面仍存在不足，难于对存储单元元件的尺寸和形成以及有效和可靠的操作所需的必要工作参数进行优化。
存在对具有显著的单元尺寸减少同时提供提高的编程效率的非易失、浮栅型存储单元阵列的需求。
发明内容
通过提供一种形成具有减少的尺寸和新颖结构的存储单元的自对准方法，以及由此形成的存储单元阵列，本发明解决了上述问题。
本发明是一种电可编程和可擦除存储器件的阵列，它包括具有第一导电类型和表面的半导体材料的衬底，形成在衬底上的基本上相互平行并沿第一方向延伸的隔离开的隔离区，每对相邻的隔离区之间具有有源区，并且每个有源区包括多个存储单元对。每个存储单元对包括形成在衬底表面中并包括一对相对的侧壁的沟槽，形成在衬底中在沟槽下方的第一区，形成在衬底中的一对第二区，分别在衬底中在第一区和第二区之一之间形成一对沟道区，其中第一区和第二区具有第二导电类型，并且其中每个沟道区包括第一部分和第二部分，第一部分基本上沿相对的沟槽侧壁之一延伸而第二部分基本上沿衬底表面延伸，一对导电浮栅分别使至少其下部布置在与沟道区第一部分相邻并绝缘的沟槽中，用于控制一个沟道区第一部分的导电性，和一对导电控制栅，分别布置在沟道区第二部分之一上并与其绝缘，用于控制一个沟道区第二部分的导电性，其中最多仅在控制栅和浮栅之间存在局部垂直重叠。
在本发明的另一方面中，形成电可编程和可擦除存储器件的阵列的方法包括，在半导体衬底上形成基本上相互平行并沿第一方向延伸的分开的隔离区，在每对相邻的隔离区之间具有有源区，其中该衬底具有表面和第一导电类型，在每个有源区中形成多个存储单元对。每个存储单元对的形成包括在衬底的表面中形成具有一对相对侧壁的沟槽，在衬底中并在沟槽的下方形成第一区，在衬底中形成一对第二区，在第一区和第二区之一之间具有分别规定在衬底中的一对沟道区，其中第一区和第二区具有第二导电类型，并且其中每个沟道区包括第一部分和第二部分，第一部分基本上沿相对的沟槽侧壁之一延伸而第二部分基本上沿衬底表面延伸，形成一对导电浮栅，分别使至少其下部布置在与沟道区第一部分相邻并绝缘的沟槽中，用于控制一个沟道区第一部分的导电性，并形成一对导电控制栅，分别布置在沟道区第二部分之一上并与其绝缘，用于控制一个沟道区第二部分的导电性，其中最多仅在控制栅和浮栅之间存在局部垂直重叠。
借助于对说明书、权利要求书和附图的评论，本发明的其它目的和特征将变得明了。
附图说明
图1A是在形成隔离区的本发明方法的第一步骤中使用的半导体衬底的顶视图。
图1B是示出本发明的初始加工步骤的沿线1B-1B的结构的横截面图。
图1C是示出加工图1B的结构的下一步的结构的顶视图，其中规定了隔离区。
图1D是示出形成在该结构中的隔离沟槽的图1C中沿线1D-1D结构的横截面图。
图1E是示出形成隔离沟槽中材料的隔离块的图1D中结构的横截面图。
图1F是示出隔离区最终结构的图1E中结构的横截面图。
图2A-2Q是图1F中半导体结构沿线2A-2A的横截面图，依次示出在形成本发明的浮栅存储单元的非易失存储器阵列过程中加工半导体结构的步骤。
图3A-3Q是半导体结构周边区域的横截面图，依次示出在形成本发明的浮栅存储单元的非易失存储器阵列过程中加工半导体结构的步骤。
图4是本发明的存储单元阵列的俯视图。
图5A-5J是图1F中半导体结构沿线2A-2A的横截面图，依次示出在本发明的半导体结构的第一替换工艺实施例的步骤。
图6A-6H是半导体结构的横截面图，依次示出在图2B示出的半导体结构的第二替换工艺实施例的步骤。
图7A-7G是依次示出在图3B中示出的结构的第二替换工艺实施例中的步骤的半导体结构隔离区的横截面图。
图8A-8D是依次示出在图2B中示出的半导体结构的第三替换工艺实施例中的步骤的半导体结构横截面图。
图9A-9D是依次示出在图3B中示出的结构的第三替换工艺实施例中的步骤的半导体结构隔离区的横截面图。
具体实施方式
图1A-1F和2A-2Q(其中示出了制造本发明的存储单元阵列的工艺步骤)、以及图3A-3Q(其中示出了制造半导体结构的周边区域的工艺步骤)中图解说明了本发明的方法。该方法以优选为P型的且本领域公知的半导体衬底10开始。下面说明的各层的厚度将取决于设计规则及工艺技术代。这里所说明的是0.10微米工艺。但是，本领域技术人员将理解，本发明既不限于任何特定的工艺技术代，也不限于下面说明的任何工艺参数中的任何特定值。
隔离区的形成
图1A-1F说明在衬底上形成隔离区的公知的STI方法。参照图1A，示出优选为P型且在现有技术中公知的半导体衬底10(或半导体阱)的俯视图。在衬底上形成(例如生长或淀积)第一和第二材料层12和14。例如，第一层12可以是通过诸如氧化或氧化物淀积(例如化学气相淀积或CVD)的任何公知技术在衬底10上形成厚度约50-150的二氧化硅(下文称为“氧化物”)。也可使用掺氮的氧化物或其它绝缘电介质。第二层14可以是氮化硅(下文称为“氮化物”)，它优选通过CVD或PECVD在氧化物层12上形成约1000-5000的厚度。图1B说明得到的结构的横截面图。
一旦第一和第二层12/14已经形成，在氮化物层14上涂敷适当的光致抗蚀剂材料16，并进行掩蔽步骤以选择性地从沿Y或列方向延伸的一定的区域(条纹18)去除光致抗蚀剂材料，如图1C所示。在去除光致抗蚀剂材料16的地方，用标准的刻蚀技术(即各向异性氮化物和氧化物/电介质刻蚀工艺)将在条纹18中露出的氮化物层14和氧化物层12刻蚀掉，以便在该结构中形成沟槽20。相邻条纹18之间的距离W可与所用工艺的最小光刻特征尺寸一样小。然后硅刻蚀工艺用于将沟槽20向下延伸进入硅衬底10(例如约500到几微米的深度)，如图1D所示。没有去除光致抗蚀剂16的地方，氮化物层14和氧化物层12得以保持。图1D说明的得到的结构现在规定了与隔离区24交替的有源区22。
进一步处理该结构以去除剩余的光致抗蚀剂16。然后，通过淀积厚氧化物层在沟槽20中形成诸如二氧化硅的隔离材料，随之以化学机械抛光或CMP刻蚀(使用氮化物层14作为刻蚀停止)以去除除沟槽20中的氧化物块26之外的氧化物层，如图1E所示。然后使用氮化物/氧化物刻蚀工艺去除剩余的氮化物和氧化物层14/12，留下沿隔离区24延伸的STI氧化物块26，如图1F所示。
上述STI隔离方法是形成隔离区24的优选方法。但也可替换地使用公知的LOCOS隔离方法(例如，凹陷的LOCOS、多晶硅缓冲的LOCOS等)，其中沟槽20可不延伸进入衬底，并且隔离材料可形成在条纹区域18中的衬底表面上。图1A-1F说明衬底的存储单元阵列区，其中存储单元的列将被形成在由隔离区24分开的有源区22中。应注意，衬底10还包括至少一个周边区域28，其中形成将用于操作形成在存储单元阵列区中的存储单元的控制电路。优选，在如上所述的同一STI或LOCOS工艺中在周边区域28中还形成隔离块26。
存储单元的形成
进一步对图1F所示的结构进行如下处理。随着同时在两个区域中进行本发明工艺中的后续步骤，图2A-2Q示出从与图1F正交的角度(沿图1C和1F中示出的线2A-2A)观看的有源区22中结构的横截面，图3A-3Q示出周边区域28中结构的横截面。
如图2A和3A所示，首先在衬底10上形成绝缘层30(优选氧化物或掺氮的氧化物)。此时可掺杂衬底10的有源区部分，用于相对于周边区域28对存储器件的单元阵列部分进行更好的独立控制。这种掺杂常常称为Vt注入或单元阱注入，并在现有技术中是公知的。在该注入过程中，周边区域由光致抗蚀剂层保护，该光致抗蚀剂层淀积在整个结构上并仅从衬底的存储单元阵列区域去除。
接着，在氧化物层30上形成诸如氮化物的硬掩模材料的厚层32(例如～3500厚)。通过在氮化物层32上涂敷光致抗蚀剂(掩蔽)材料在氮化物层32中形成多个平行第二沟槽34，然后进行掩蔽步骤以从选定的平行条纹区域去除光致抗蚀剂材料。各向异性氮化物刻蚀用于去除条形区域中氮化物层32的露出部分，留下向下延伸到并露出氧化物层30的第二沟槽34。在去除光致抗蚀剂之后，各向异性氧化物刻蚀工艺用于去除氧化物层30露出的部分并将第二沟槽34向下延伸进入到衬底10。然后硅各向异性刻蚀工艺用于将第二沟槽34向下延伸进入每个有源区22中的衬底10中(例如向下延伸到约一个特征尺寸深的深度，例如0.15μm技术的约500到几μm)。或者，在衬底10中形成沟槽34后可去除光致抗蚀剂。得到的有源/周边区域22/28如图2B/3B所示。
然后沿第二沟槽34中露出的硅形成绝缘材料层36(优选使用热氧化或CVD氧化物工艺)，它形成第二沟槽34的底部和下部侧壁(例如～60-150厚)。然后在该结构上形成多晶硅(下文称为“多晶硅(poly)”)厚层38，它填充第二沟槽34。多晶硅层38可通过离子注入或原位掺杂的多晶硅工艺掺杂(例如n+)。得到的有源/周边区域22/28如图2C/3C所示。
多晶硅刻蚀工艺(例如使用氮化物层32作为刻蚀停止的CMP工艺)用于去除除剩余留在第二沟槽34中的多晶硅38的块40之外的多晶硅层38。然后受控的多晶硅刻蚀用于降低多晶硅块40的高度，其中多晶硅块40的顶部处于衬底表面的上方，但在隔离区24中的STI块26的顶部的下面，如图2D/3D所示。
然后进行另一任选的多晶硅刻蚀以在多晶硅块40的顶部上建立坡面部分42(与第二沟槽侧壁相邻)，如图2E所示。然后进行热氧化工艺以形成或增强坡面部分42的尖端，这氧化多晶硅块40的露出的顶部表面(在其上形成氧化物层46)，如图2F所示。然后沿第二沟槽34的侧壁形成氧化物隔离物48。隔离物的形成在现有技术中是公知的，并涉及在该结构的轮廓上的材料的淀积，随之以各向异性刻蚀工艺，由此从该结构的水平表面去除该材料，同时该材料在该结构的垂直取向的表面上保持大部分完整(具有圆角的上表面)。通过在该结构上淀积氧化物(例如约300-1000厚)并随之以各向异性氧化物刻蚀形成隔离物48。氧化物刻蚀同样去除每个第二沟槽34中的氧化物层46的中心部分。留下周边区域28不受影响。得到的有源/周边区域22/28如图2G/3G所示。
然后进行结合一些氧化物刻蚀的各向异性多晶硅刻蚀(用于调节沿沟槽34的STI氧化物的高度)，这去除未受氧化物隔离物48保护的多晶硅块40的中心部分，在每个第二沟槽34中留下一对相对的多晶硅块40a，如图2H所示。然后绝缘淀积和各向异性深腐蚀工艺用于形成沿第二沟槽34内部的多晶硅块40a的露出侧的绝缘层50。绝缘材料可以是任何绝缘材料(例如，ONO——氧化物/氮化物/氧化物，或其它高介电材料)。优选，该绝缘材料是氧化物，使得该氧化物淀积/刻蚀工艺也增加氧化物隔离物48的厚度并导致去除每个第二沟槽34的底部的氧化物层36的露出部分以露出衬底，如图2I/3I所示。
然后穿过该结构的表面进行适当的离子注入，取决于该衬底是P型还是N型，离子注入可包括砷、磷、硼和/或锑(并可能退火)以在第二沟槽34的底部在露出的衬底部分中形成第一(源)区52。源区52与第二沟槽34自对准，并具有不同于衬底的第一导电类型(例如P型)的第二导电类型(例如N型)。离子对氮化物层32没有显著影响。得到的有源/周边区域22/28如图2J/3J所示。
多晶硅淀积步骤、随后的多晶硅CMP刻蚀(使用氮化物层32作为刻蚀停止)用于用多晶硅块54填充第二沟槽34，如图2K所示。随后进行氮化物刻蚀，去除氮化物层32，并露出多晶硅块40a的上边缘。接着借助热氧化、氧化物淀积或两种方法，在多晶硅块40a的露出的上边缘上形成隧穿氧化物层56。该氧化形成步骤也在多晶硅块54的露出的顶部表面上形成氧化物层58，并可能加厚衬底10上氧化物层30的厚度。此时通过去除掩蔽有源区22可在周边区域28中进行任选的Vt注入。得到的有源区/周边区域如图2L/3L所示。
氧化物层30用作有源区中存储单元和周边区域中的控制电路二者的栅氧化物。对于每个器件，栅氧化物的厚度确定其最大工作电压。于是，如果期望一些控制电路在与存储单元或控制电路的其它器件相比不同的电压工作，则可在该工艺中在此时修改栅氧化物32的厚度。通过实例的方式，但不限于这种方式，在该结构上形成光致抗蚀剂60，随后进行掩蔽步骤用于选择性地去除周边区域中的部分光致抗蚀剂以露出部分氧化物层30。氧化物层30的露出的部分可被减薄(例如通过使用受控的刻蚀)或用具有所需要的厚度的氧化物层30a替代(例如通过氧化物刻蚀和氧化物淀积)，如图2M/3M所示。
在去除光致抗蚀剂60之后，多晶硅淀积步骤用于在该结构上形成多晶硅层62(例如约500-3000厚)。随后进行光致抗蚀剂淀积和掩蔽步骤以在周边区域28中的多晶硅层上形成光致抗蚀剂块64，如图2N/3N所示。然后各向异性多晶硅刻蚀用于去除除光致抗蚀剂块64(周边区域28中)下方的多晶硅块66和邻近氧化物隔离物48(有源区中)的多晶硅隔离物68之外的多晶硅层62。适当的离子注入(和退火)用于形成衬底有源区中的第二(漏)区70和衬底周边区域28中的源/漏区72/74用于其中的器件。得到的有源区/周边区域22/28如图20/30所示。
然后在去除光致抗蚀剂块64之后，通过绝缘材料淀积和各向异性刻蚀(例如氮化物或氧化物)形成绝缘隔离物76，该绝缘隔离物靠多晶硅隔离物68、氧化物隔离物48和多晶硅块66布置。然后进行金属淀积步骤以在有源区和周边区域22/28之上淀积金属，诸如钨、钴、钛、镍、铂或钼。然后对该结构进行退火，允许热金属流动并渗入多晶硅隔离物68和多晶硅块66的露出的顶部以在其上形成金属化多晶硅78(多晶硅/难熔金属硅化物(polycide))的导电层。然后通过金属刻蚀工艺去除淀积在剩余结构上的金属。得到的有源区/周边区域22/28如图2P/3P所示。
然后在整个结构上形成绝缘材料80，诸如BPSG或氧化物。进行掩蔽步骤以规定漏区70/74上的刻蚀区域。在掩蔽区域中选择性地刻蚀绝缘材料80以建立向下延伸到漏区70/74的接触开口。随后用导体金属(例如钨)填充接触开口以形成电连接到漏区70/74的金属接触82。通过在绝缘材料80上的金属掩蔽将漏极引线接触84/86(例如铝、铜等)分别添加到有源区和周边区域22/28，以将每个有源区22中的所有接触82(以及由此的所有漏区70)连接在一起，并将周边区域28中的多个漏区74连接在一起。最后的有源区存储单元结构如图2Q所示，并且最后的周边区域控制电路结构如图3Q所示。
如图2Q所示，本发明的工艺形成互为镜像的存储单元对，其中存储单元形成在多晶硅块54的每侧上。对于每个存储单元，第一和第二区52/70分别形成源区和漏区(虽然本领域的技术人员知道，在工作期间源和漏可被开关)。多晶硅块40a构成浮栅，而多晶硅隔离物68构成控制栅。每个存储单元的沟道区90规定在源和漏52/70中间的衬底表面部分中。每个沟道区90包括以近似直角接合在一起的两部分，其中，第一(垂直)部分92沿被填充的第二沟槽34的垂直壁延伸，而第二(水平)部分94在被填充的第二沟槽34的侧壁和源区70之间延伸。每对存储单元共享布置在被填充的第二沟槽34之下并与多晶硅块54电接触的公共源区52。类似地，每个漏区70在来自存储单元的不同镜像组的相邻的存储单元之间被共享。
图4是得到的结构的顶视图，示出位线84和漏区70以及连续地形成为与有源区和隔离区22/24相交延伸的控制(字)线的控制栅68之间的互连。上述工艺不产生与隔离区24相交延伸的源区52(它可通过深注入或在离子注入前通过从第二沟槽34的隔离区部分去除STI绝缘材料容易地实现)。但是，多晶硅块54(它们与源区52电接触)被与隔离区相交地连续地形成，以与有源区相邻并形成源极引线，每个源极引线将每行成对的存储单元的所有源区52电连接在一起。
浮栅40a布置在第二沟槽34中，其中每个浮栅面向沟道区垂直部分92之一、源区52之一和多晶硅块54之一并与其绝缘。每个浮栅40a包括一上部，该上部在衬底表面上延伸并以面向并绝缘于控制栅68之一的边缘96终止，于是提供用于通过氧化物层56的Fowler-Nordheim隧穿的路径。多晶硅块54分别沿浮栅44a延伸并与其绝缘(通过氧化物层50)，用于增强其间的电压耦合。重要的是在任何控制栅和任何浮栅之间最多只存在局部的垂直重叠，使得其间过量的电容耦合不妨碍下面所述的存储单元的工作。这意味着如果在控制栅和浮栅之间存在任何垂直重叠，控制栅不延伸(在水平方向)遍布足以完全重叠(在垂直方向)浮栅。
存储单元工作
现在说明存储单元的工作。这种存储单元的工作及其工作原理在美国专利No 5,572,054中有所说明，其对于具有浮栅和控制栅、浮栅到控制栅的隧穿的非易失存储单元，及由此形成的存储单元阵列的工作及工作原理的公开内容在此引用以供参考。
为了最初擦除在任何给定的有源区22中的选定的存储单元，地电位施加到其源52和漏70。高正电压(例如，约+7～+15V)施加到控制栅68。浮栅40a上的电子通过Fowler-Nordheim隧穿机理感应从浮栅40a的上端(最初从边缘96)，通过氧化物层56，隧穿到控制栅68，在浮栅40a留下正电荷。隧穿通过边缘96的锋利得以增强。应注意，由于每个控制栅68穿过有源区和隔离区延伸作为连续的控制(字)线，每个有源区中的一个存储单元同时被“擦除”。
当选定的存储单元希望被编程时，小电压(例如0.5-2.0V)被施加到其漏区70。在MOS结构的阈值电压附近的正电压电平(近似约+0.2～1V)被施加到其控制栅68。正高电压(例如约5-12V)被施加到其源区52。由漏区70产生的电子将通过沟道区90的深耗尽水平部分94从漏区70流向源区52。随着电子到达沟道区90的垂直部分92，它们将遇见浮栅40a的高电位(因为浮栅40a强烈地电压耦合到荷正电的源区52和多晶硅块54)。电子将加速并被加热，大多数电子被注入并通过绝缘层36并到达浮栅40a上。低电位或地电位被施加到不包括选定的存储单元的存储单元行/列的源区/漏区52/70和控制栅68。于是，只有选定的行和列中的存储单元被编程。
电子到浮栅40a上的注入将继续，直到浮栅40a上的电荷的减少不再能够维持沿垂直沟道区部分92的高表面电位以产生热电子。此时，浮栅40a中的电子或负电荷将减少从漏区70到浮栅40a上的电子流。
最后，为了读选定的存储单元，地电位被施加到其源区52。读电压(例如0.5-2V)将被施加到其漏区70并且约1-4V(取决于器件的电源电压)被施加到其控制栅68。如果浮栅40a荷正电(即，浮栅释放电子)，则垂直沟道区部分92(直接邻近浮栅40a)接通。当控制栅68升高到读电位时，水平沟道区部分94(直接邻近控制栅68)也接通。于是，整个沟道区90将被接通，使电子从源区52流到漏区70。该读出的电流将是“1”状态。
另一方面，如果浮栅40a荷负电，则垂直沟道区部分92或者弱接通或者完全关断。即使当控制栅68和漏区70升高到读电位，很少或没有电流流过垂直沟道区部分92。在这种情况下，或者与“1”状态相比电流非常小或根本不存在电流。以这种方式，存储单元被读出在“0”状态编程。地电位被施加到源区/漏区52/70，和未被选定的行和列的控制栅68，即只读被选定的存储单元。
存储单元阵列包括外围电路，外围电路包括常规的行地址解码电路、列地址解码电路、读出放大器电路、输出缓冲器电路和输入缓冲器电路，这些电路在现有技术中是公知的。
本发明提供一种具有减小的尺寸和优异的编程效率的存储单元阵列。存储单元尺寸被显著减小，因为源区52被埋在衬底10的内部并与第二沟槽34自对准，其中没有由于光刻技术代、接触对准和接触完整性的限制浪费空间。每个浮栅40a具有布置在形成于衬底中的第二沟槽34中的下部用于在编程操作中接收隧穿电子并用于在读操作中接通垂直沟道区部分92。每个浮栅40a同样具有上部，该上部在形成在衬底中的第二沟槽外延伸并终止在面对控制栅的边缘中，用于在擦除操作中到那里的Fowler-Nordheim隧穿。
通过将沟道区90的水平部分94“瞄准”浮栅40a，编程效率得以极大地提高。在常规编程方案中，沟道区中的电子在平行于浮栅的路径中流动，其中较少量变热的电子被注入到浮栅上。在这种常规的编程结构中估计的编程效率(注入的电子数与电子总数相比)估计为约1/1000。但是，因为沟道区的水平部分规定了直接“瞄准”浮栅的电子路径，本发明的编程效率估计改善10倍或甚至100倍，其中几乎所有的电子都被注入到浮栅上。
同样借助本发明，在每个浮栅40a中相应的源区52之间借助多晶硅块54(与源区52电连接)也存在增强的电压耦合。同时，在浮栅40a和控制栅68之间存在低电压耦合。此外，将源区52和漏区32垂直地且水平地分开能够使可靠性参数更容易优化而不影响单元的尺寸。
第一替换实施例
图5A-5J示出用于形成本发明的存储单元阵列的替换方法的有源区22结构的横截面。该第一替换工艺以图2A中所示的结构开始，为简化起见，与上述第一实施例公共的元件用相同的元件号码表示。
在氧化物层30上形成厚氮化物层32(例如～1000-10,000厚)。通过在氮化物层32上涂敷光致抗蚀剂(掩蔽)材料然后进行掩蔽步骤以从选定的平行条纹区域去除光致抗蚀剂材料，在氮化物层32中形成平行的第二沟槽34。各向异性氮化物刻蚀用于去除条纹区域中氮化物层32的露出的部分，留下向下延伸到并露出氧化物层30的第二沟槽34。在去除光致抗蚀剂后，通过氧化物淀积步骤和随后的氧化物各向异性刻蚀步骤，在第二沟槽34中形成氧化物隔离物102。在该氧化物刻蚀步骤中，在第二沟槽底部中的氧化物层30部分也被去除，露出下方的衬底10。得到的结构如图5A所示。
硅各向异性刻蚀工艺用于将第二沟槽34向下延伸进入每个有源区22中的衬底10(例如向下刻蚀到0.15μm技术的约500到几μm的深度)。衬底10中第二沟槽34的宽度基本上是氧化物隔离物102之间的间隔。然后穿过结构的表面进行适当的离子注入(和可能的退火)用于在第二沟槽34的底部在露出的衬底部分中形成第一(源)区52。源区52与第二沟槽34自对准，并具有不同于衬底的第一导电类型(例如P型)的第二导电类型(例如N型)。离子对氮化物层32没有显著的影响。得到的结构如图5B所示。
接着，优选通过热氧化(例如～70-150厚)在露出的硅衬底10上形成氧化物层100。然后在该结构上形成厚多晶硅层，它填充第二沟槽34。使用氮化物层32作为刻蚀停止的多晶硅CMP刻蚀工艺用于去除除保留在第二沟槽34中的多晶硅块54外的多晶硅层。然后受控的多晶硅刻蚀用于将多晶硅块54的高度降低到氮化物层32的顶部以下。然后在多晶硅块54上形成(例如通过热氧化)任选的氧化物层104。然后在该结构上淀积薄氮化物层106，随后进行掩蔽步骤和氮化物刻蚀以去除除在氧化物层104和多晶硅块54上的那些部分之外的氮化物层106。这可通过在该结构上淀积光致抗蚀剂随后进行受控的曝光使只有第二沟槽34中的光致抗蚀剂留下覆盖淀积的氮化物来完成。得到的结构如图5C所示。
使用氮化物层106作为掩模，干法和/或湿法氧化物刻蚀用于去除氧化物隔离物102。随后进行热氧化工艺，在多晶硅块54的露出的侧面部分上和衬底的露出部分上形成氧化物层108。各向异性氧化物刻蚀用于去除仅形成在衬底上的氧化物层108。得到的结构如图5D所示。
使用氮化物层32和106作为掩模，硅刻蚀用于刻蚀掉第二沟槽34中露出的硅衬底向下到多晶硅块54的底部的深度。附加的离子注入(并可能退火)用于扩展第二沟槽34之下的有源区52，如图5E所示。
然后优选通过氧化物的CVD淀积(例如～70-150厚)在第二沟槽的侧壁上形成绝缘层110。在该结构上形成厚多晶硅层填充第二沟槽34，随后是CMP多晶硅刻蚀(使用氮化物层32作为刻蚀停止)和附加的多晶硅刻蚀用于形成具有顶部的多晶硅块40a，这些顶部在隔离区24中的STI氧化物块26的下方。然后倾斜刻蚀或氧化用于锋利多晶硅块40a的顶部上的边缘96。氧化物淀积和深腐蚀工艺用于用氧化物112填充第二沟槽34的顶部，密封多晶硅块40a并在第二沟槽34的顶部建立氧化物隔离物。得到的结构如图5F所示，并包括由氧化物围绕并密封的每个第二沟槽中的三个多晶硅块。多晶硅块54与源区52电接触并布置在多晶硅块40a的对(与源区52绝缘)之间。
借助受控的氮化物刻蚀和氧化物刻蚀通过去除氮化物层106和氧化物层104，随后进行多晶硅淀积和多晶硅CMP深腐蚀，可进行多晶硅块54任选的延伸。在氧化工艺用于在多晶硅块54上形成保护的氧化物层114之前，任选的多晶硅刻蚀可用于降低多晶硅块54的新的顶部，如图5G所示。然后氮化物刻蚀用于去除氮化物层32。之后受控的氧化物刻蚀用于将露出的氧化物凹进约10-几百埃，随后进行热氧化工艺用于重新形成氧化物层30和114，并导致在围绕多晶硅块40a的顶部的氧化物中的缺口。得到的结构如图5H所示。
多晶硅淀积和各向异性多晶硅刻蚀用于形成与氧化物隔离物112相邻的多晶硅隔离物68。适当的离子注入(和退火)用于在衬底中形成第二(漏)区70。然后通过绝缘材料淀积和各向异性刻蚀(例如氮化物或氧化物)形成绝缘隔离物76并靠多晶硅隔离物68布置。随后对其进行金属淀积步骤，以在该结构上淀积诸如钨、钴、钛、镍、铂或钼的金属，随后退火以允许热金属流动并渗入多晶硅隔离物68的露出的顶部以在其上形成多晶硅/难熔金属硅化物78。通过金属刻蚀工艺去除淀积在剩余结构上的剩余金属。得到的结构如图5I所示。
如上参照图2Q所述形成绝缘材料80、金属接触82和漏极引线接触84，得到图5J所示的最后结构。本实施例的优点在于易于形成稳固的源极引线多晶硅块54以及它们与源区52的电接触。此外，用多晶硅块54将后面形成的浮栅多晶硅块40a分开，使得易于防止浮栅之间的短路。
第二替换实施例
图6A-6G和7A-7G说明用于形成本发明的存储单元阵列的第二替换方法。该第二替换工艺以图2B和3B所示的结构开始，但不形成氮化物层32之下的氧化物层30，因为对于本实施例氧化物层30是任选的。在如上参照图2C所述形成绝缘材料36之后，离子注入(并可能退火)工艺用于在第二沟槽34的底部在露出的衬底部分中形成第一(源)区52。然后在该结构上形成薄多晶硅层118，如图6A和7A所示。多晶硅层118可通过离子注入或原位工艺掺杂(例如n+)。多晶硅层118的厚度优选为50-500，并确定最后存储单元器件浮栅的最终厚度。
在该结构上形成氧化物，随后进行平面化氧化物刻蚀(例如使用多晶硅层118在氮化物层32上的部分作为刻蚀停止)，用氧化物块120填充第二沟槽34。随后进行多晶硅刻蚀去除多晶硅层118露出的部分(即氮化物层32上的那些部分)。接着进行氧化物刻蚀用于将氧化物块120向下凹进，甚至到刻蚀留下布置在隔离区24中的STI块26上的那些部分的多晶硅层118(例如使用STI块26上非有源区中的部分多晶硅层118作为氧化物刻蚀停止)。得到的有源区/周边区域结构如图6B和7B所示。
应注意，多晶硅层118布置在两个不同的外形水平的两个不同的部分被用作氧化物刻蚀、多晶硅刻蚀、刚刚所述的氧化物刻蚀工艺的刻蚀停止。具体地，如图6A所示，多晶硅层118具有形成在氮化物层32之上沟槽34外侧的第一部分119a。图6H是与图6A所示的第二沟槽34相同的视图，但是在隔离区24中而不是有源区22中。如图6H所示，多晶硅层118具有形成在STI块26上的第二部分119b。于是多晶硅层部分119a布置在比多晶硅层部分119b高的外形水平。为了在有源区中形成氧化物块120，使用多晶硅层部分119a作为刻蚀停止进行第一氧化物刻蚀，平坦地填充有源区和隔离区22/24二者中的第二沟槽34。随后的氧化物刻蚀使用多晶硅层部分119b作为刻蚀停止以设置有源区中氧化物块120的适当的水平并完全露出隔离区24中的多晶硅层118。
接着多晶硅刻蚀用于去除多晶硅层118的露出的部分(即沿有源区中第二沟槽34的上部，并在隔离区24中的STI块26之上)。随后进行氧化工艺以在多晶硅层118的露出的端部上形成氧化物块122。然后借助氧化物淀积和深腐蚀，在氧化物块122之上并局部地在氧化物块120之上在第二沟槽34内部形成电介质隔离物124，诸如氧化物，如图6C所示。随后另一氧化物刻蚀用于去除氧化物块120的露出的中心部分(在隔离物124之间，通过氧化物刻蚀减少高度)，在第二沟槽34的中心露出多晶硅层118。随后进行多晶硅刻蚀和氧化物刻蚀以去除多晶硅层118和氧化物层36在第二沟槽34的底部中心的露出的部分，露出衬底部分。得到的结构如图6D/7D所示。
然后通过在该结构上淀积氮化物(或氧化物)，随后进行各向异性氮化物刻蚀，在第二沟槽34内部形成电介质隔离物125。随后使用多晶硅淀积和CMP深腐蚀工艺(使用氮化物层32作为刻蚀停止)，用多晶硅块54填充第二沟槽，如图6E所示。使用氮化物刻蚀从有源区/隔离区22/24和周边区域28去除氮化物层32。随后或者通过热氧化、氧化物淀积或通过这两种方式，在多晶硅层118的露出的上边缘上形成隧道氧化物层56。由于在该工艺中之前没有形成氧化物层32，氧化物层56同样在衬底10的露出的部分上延伸。该氧化物形成步骤也在多晶硅块54的顶部表面上形成氧化物层58。通过掩蔽掉有源区22可同时进行在周边区域28中的任选Vt注入。得到的有源区/周边区域22/28如图6F/7F所示。
随后在图6F和7F示出的结构上进行如上参照图2M-2Q所述的剩余的工艺步骤，得到如图6G所示的最后的有源区存储单元结构，而最后的周边区域控制电路结构如图7G所示。
如图6G所示，L型多晶硅层118构成每个存储单元的浮栅。每个浮栅118包括在其近端接合在一起的正交取向延长的部分对118a/118b。浮栅部分118a沿第二沟槽34的衬底侧壁延伸并与其绝缘，上段118c在衬底表面上延伸。浮栅部分118b沿第二沟槽34的底部表面延伸并与其绝缘(即布置在源区52之上并与其绝缘)。控制栅隔离物68具有与浮栅上段118c横向相邻并与其绝缘的第一部分，和布置在该上段118c上并与其绝缘的第二部分。浮栅段118c具有远端，该远端终止在具有直接面向的控制栅68并与其绝缘的边缘96的薄尖端部分，于是提供用于浮栅118和控制栅68之间的Fowler-Nordheim隧穿的路径。
本发明的第二替换实施例提供了具有减小的尺寸和优异的编程效率的存储单元阵列。存储单元尺寸显著地减小因为源区52被埋在衬底10的内部并与沟槽34自对准，不存在由于光刻技术代、接触对准和接触完整性的限制导致的空间浪费。通过将沟道区90的水平部分94“瞄准”在浮栅118，显著地改善了编程效率。本发明的L型浮栅结构提供很多优点。因为浮栅部分118a/118b由多晶硅材料的薄层制成，其上尖端窄并且增强了到控制栅68的Fowler-Nordheim隧穿。这不再需要进一步的热氧化步骤用于形成增强的隧穿的锋利的边缘。同样在每个浮栅118和相应的源区52之间给定在水平浮栅部分118b和源区52的附近(仅由薄氧化物层36分开)存在增强的电压耦合比。由于浮栅部分118a的浮栅上段118c的上尖端不用氧化物工艺形成，而是通过淀积薄多晶硅层形成，更重掺杂的多晶硅可用于防止工作中多晶硅耗尽的问题。此外，使源区52和漏区70垂直且水平地分开，允许可靠性参数更易于优化而不影响单元尺寸。
对于本实施例应注意，浮栅118和源区52之间的电压耦合是充分的，使得与多晶硅块54的附加电压耦合虽然优选，但不是必需的。本实施例的多晶硅块54主要用于将每行成对的存储单元中的所有源区52电连接在一起。因此，多晶硅块54可从本实施例中省略，只要与接触82相似的电接触向下形成到每个源区52。应注意，每个多晶硅块54在它穿过隔离区时需要与衬底绝缘，使得它不对衬底短路。这可通过以下方式实现，使隔离区中STI块26的深度比第二沟槽34的底部深，或确保使STI块26的材料刻蚀比用于形成氧化物块120的材料慢。
第三替换实施例
图8A-8D和9A-9D说明用于形成本发明的存储单元阵列的第三替换方法。该第三替换工艺以图2B和3B所示的结构开始。在如上参考图2C所示形成绝缘材料36后，离子注入(并可能退火)工艺用于在第二沟槽34的底部在露出的衬底部分中形成第一(源)区52。然后通过在该结构上形成多晶硅层，然后进行各向异性多晶硅刻蚀以去除除多晶硅隔离物126之外的多晶硅层，在第二沟槽34中形成多晶硅隔离物126，如图8A和9A所示。多晶硅隔离物优选具有不大于隔离区24中STI块26的高度(例如使用非有源区中的STI块26作为刻蚀停止)，确保从隔离区去除所有的多晶硅。
在图8A/9A的结构上形成氧化物，随后进行平面化氧化物刻蚀(例如使用氮化物层32作为刻蚀停止的CMP刻蚀)，用氧化物块128填充第二沟槽34。接着进行氧化物刻蚀用于将氧化物块128向下凹进，甚至到多晶硅隔离物126的顶部(例如使多晶硅隔离物126作为氧化物刻蚀停止)。然后借助氧化物淀积和深腐蚀在第二沟槽34的内部并在多晶硅隔离物126之上形成诸如氧化物的电介质隔离物130，如图8B所示。然后另一氧化物刻蚀用于去除氧化物块128和氧化物层36露出的中心部分(在隔离物130之间，通过氧化物刻蚀减少高度)，露出部分衬底。得到的结构如图8C/9C所示。
随后在图8C和9C示出的结构上进行如上参照图2K-2Q所述的剩余的工艺步骤，得到如图8D所示的最后的有源区存储单元结构，而最后的周边区域控制电路结构如图9D所示。在本实施例中多晶硅隔离物126构成通过氧化物56与控制栅68绝缘的浮栅。通过形成浮栅作为隔离物，工艺步骤的数量和/或复杂性得以降低。浮栅隔离物126分别终止在直接面对控制栅68并与其绝缘的锋利边缘96中，于是提供用于浮栅126和控制栅68之间的Fowler-Nordheim隧穿的路径。
应当理解，本发明不限于上述和这里图解说明的实施例，而是包含任何和所有落入所附权利要求范围的变型。例如，沟槽20/34可以以延伸进入衬底的任何形状结束，而不仅是图中所示的延长的矩形形状。同样，虽然前述方法说明了使用适量掺杂的多晶硅作为用于形成存储单元的导电材料，但本领域普通技术人员应明白在本公开内容和所附权利要求的文本中，“多晶硅”指可以用于形成非易失存储单元的任何合适的导电材料。此外，任何合适的绝缘体可用于替换二氧化硅或氮化硅。而且，其刻蚀性质不同于二氧化硅(或任何绝缘体)并不同于多晶硅(或任何导体)的任何合适的材料可用于替换氮化硅。进一步，从权利要求可以明确，并不是所有的方法步骤需要以所说明或所权利要求的精确的顺序执行，而是以允许适当地形成本发明的存储单元的任何顺序执行。此外，示出的上述发明是形成在示出为被均匀掺杂的衬底中的，但本领域技术人员公知并由本发明可预料存储单元元件也可形成在衬底的阱区域中，该区域是被掺杂以具有与衬底的其它部分相比不同的导电类型。最后，绝缘材料或导电材料的单层可形成为这些材料的多层，反之亦然。

Claims (25)

1.一种电可编程和可擦除的存储器件的阵列，它包括：
具有第一导电类型和表面的半导体材料的衬底；
形成在衬底上的隔离开的隔离区，它们基本上相互平行并沿第一方向延伸，每对相邻的隔离区之间具有有源区；
每个有源区包括多个存储单元对，其中每个存储单元对包括：
形成在衬底表面中并包括一对相对的侧壁的沟槽，
形成在衬底中在沟槽下方的第一区，
形成在衬底中的一对第二区，具有分别在衬底中在第一区和第二区之一之间形成一对沟道区，其中第一区和第二区具有第二导电类型，并且其中每个沟道区包括第一部分和第二部分，第一部分基本上沿相对的沟槽侧壁之一延伸而第二部分基本上沿衬底表面延伸，
一对导电浮栅分别使至少其下部布置在与沟道区第一部分之一相邻并绝缘的沟槽中，用于控制该一个沟道区第一部分的导电性，和
一对导电控制栅，分别布置在沟道区第二部分之一上并与其绝缘，用于控制该一个沟道区第二部分的导电性，其中最多仅在控制栅和浮栅之间存在局部垂直重叠。
2.权利要求1的阵列，其中每个存储单元对进一步包括：
使至少其下部布置在与浮栅对相邻并绝缘的沟槽中的导电材料块。
3.权利要求2的阵列，每个导电材料块与第一区之一电连接。
4.权利要求2的阵列，其中每个控制栅与浮栅之一相邻布置并用具有允许Fowler-Nordheim隧穿的厚度的绝缘材料与其绝缘。
5.权利要求2的阵列，其中每个存储单元对进一步包括：
分别布置在导电材料块和控制栅之一之间的、并在浮栅之一之上的绝缘材料的隔离物对。
6.权利要求1的阵列，其中
每个浮栅包括在衬底表面上方延伸的上部；
每个控制栅具有布置为与浮栅上部之一横向相邻并与其绝缘的第一部分；以及
每个控制栅具有布置在浮栅上部之一上并与其绝缘的第二部分。
7.权利要求6的阵列，其中
每个控制栅包括由其第一和第二部分形成的槽口；以及
每个浮栅上部包括面对槽口之一的边缘。
8.权利要求7的阵列，其中每个控制栅是导电材料的隔离物。
9.权利要求1的阵列，每个浮栅是导电材料的隔离物。
10.权利要求1的阵列，其中每个沟道区的第一和第二部分相对于彼此是非线性的，每个沟道区第二部分在直接朝向浮栅之一的方向延伸以规定编程该一个浮栅的路径。
11.权利要求1的阵列，进一步包括：
多个导电材料的导电控制线，分别在垂直于第一方向的第二方向与有源区和隔离区相交延伸，并分别将每个有源区的控制栅之一电连接在一起。
12.权利要求3的阵列，进一步包括：
多个导电材料的导电源极引线，分别在垂直于第一方向的第二方向与有源区和隔离区相交延伸，并分别将每个有源区的导电块之一电连接在一起。
13.一种形成电可编程和可擦除存储器件的阵列的方法，包括：
在半导体衬底上形成基本上相互平行并沿第一方向延伸的间隔开的隔离区，在每对相邻的隔离区之间具有有源区，其中该衬底具有表面和第一导电类型；并且
在每个有源区中形成多个存储单元对，其中每个存储单元对的形成包括：
在衬底的表面中形成具有一对相对侧壁的沟槽，
在衬底中并在沟槽的下方形成第一区，
在衬底中形成一对第二区，在衬底中在第一区和第二区之一之间分别规定有一对沟道区，其中第一和第二区具有第二导电类型，并且其中每个沟道区包括第一部分和第二部分，第一部分基本上沿相对的沟槽侧壁之一延伸而第二部分基本上沿衬底表面延伸，
形成一对导电浮栅，分别使至少其下部布置在与沟道区第一部分之一相邻并绝缘的沟槽中，用于控制该一个沟道区第一部分的导电性，并且
形成一对导电控制栅，分别布置在沟道区第二部分之一上并与其绝缘，用于控制该一个沟道区第二部分的导电性，其中最多仅在控制栅和浮栅之间存在局部垂直重叠。
14.权利要求13的方法，其中每个存储单元对的形成进一步包括步骤：
形成使至少其下部布置在与浮栅对相邻并绝缘的沟槽中的导电材料块。
15.权利要求14的方法，其中形成导电材料块包括形成与第一区之一电接触的每个导电材料块。
16.权利要求13的方法，进一步包括：
在每个控制栅与浮栅之一之间形成具有允许Fowler-Nordheim隧穿的厚度的绝缘材料。
17.权利要求14的方法，进一步包括：
形成绝缘材料的多个隔离物，其中每个隔离物形成在导电材料块之一和控制栅之一之间，并在浮栅之一之上。
18.权利要求13的方法，其中：
浮栅的形成包括形成在衬底表面上延伸的每个浮栅的上部；
控制栅的形成包括：
形成与浮栅上部之一横向相邻布置并与其绝缘的每个控制栅的第一部分，以及
形成在浮栅上部之一之上布置并与其绝缘的每个控制栅的第二部分。
19.权利要求13的方法，其中控制栅的形成进一步包括形成导电材料的多个导电控制线，每个控制线在垂直于第一方向的第二方向与有源区和隔离区相交延伸，并且每个控制线将每个有源区的控制栅之一电连接在一起。
20.权利要求14的方法，其中导电材料块的形成进一步包括形成导电材料的多个导电源极引线，每个源极引线在垂直于第一方向的第二方向与有源区和隔离区相交延伸，并且每个源极引线将每个有源区的导电材料块之一电连接在一起。
21.权利要求13的方法，其中对于每个存储单元对，沟槽中浮栅对的形成包括：
在沟槽中形成导电材料块；
在导电材料块上形成一对材料隔离物，其中隔离物对留下部分导电材料块露出；
进行刻蚀工艺，去除导电材料块露出的部分并留下在隔离物对之下的构成浮栅对的部分导电材料块。
22.权利要求13的方法，其中每个沟槽和与其相关的存储单元对之一的形成包括：
在衬底表面上形成材料；
在材料中形成开口；
在开口中形成一对相对的隔离物；
将沟槽形成进入衬底并在相对的隔离物之间；
在沟槽中形成导电材料块，其中导电材料块与衬底绝缘；
去除隔离物以露出部分衬底；
去除衬底的露出部分以扩展沟槽的宽度；以及
在扩展的沟槽中形成浮栅对，其中每个浮栅与衬底和导电材料块绝缘。
23.权利要求18的方法，其中控制栅的形成包括：
在衬底上形成导电材料层；以及
进行各向异性刻蚀工艺以去除除与浮栅上部横向相邻并在其上布置的导电材料隔离物之外的导电材料层。
24.权利要求13的方法，其中浮栅的形成包括：
在衬底上形成导电材料层；以及
进行各向异性刻蚀以去除除至少局部布置在沟槽中的导电材料隔离物之外的导电材料层。
25.权利要求13的方法，其中浮栅的形成包括：
在隔离区和有源区上形成导电材料层；
在隔离区和有源区上形成绝缘材料层；
使用有源区中的部分导电材料层作为刻蚀停止，刻蚀绝缘材料层；以及
使用隔离区中的部分导电材料层作为刻蚀停止，刻蚀绝缘材料层；
其中从隔离区、并从除布置在沟槽中的其块之外的有源区去除绝缘材料层。
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Granted publication date: 20060823