CN1653619A - 沟槽dmos晶体管结构 - Google Patents

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Abstract

一种具有到位于上表面上的漏极触点的低电阻路径的沟槽DMOS晶体管结构及其制造方法。该晶体管结构包括：(1)第一导电型半导体材料的第一区域；(2)形成在第一区域内的栅极沟槽；(3)栅极沟槽内的栅极介电层；(4)与栅极介电材料层相邻的栅极沟槽内的栅电极；(5)形成在第一区域内的漏极进入沟槽；(6)位于漏极进入沟槽内的导电材料的漏极进入区；(7)第一区域内的第一导电型源区，源区位于第一区域的顶表面上或其相邻处且与栅极沟槽相邻；(8)第一区域内的位于源区下且与栅极沟槽相邻的体区，体区具有与第一导电型相反的第二导电型；以及(9)第一区域内的位于体区下面的半导体材料的第二区域。第二区域为第一导电型且具有比第一半导体区高的掺杂剂浓度。此外，第二区域从栅极沟槽延伸到漏极进入沟槽且与栅极沟槽和漏极进入沟槽自对准。

Description

沟槽DMOS晶体管结构
相关申请
本申请是于2000年3月1日申请且名称为“具有到位于上表面的漏极触点的低电阻路径的沟槽DMOS晶体管结构”的美国申请U.S.Serial No.09/516,285的接续部分。
技术领域
本发明一般涉及一种MOSFET晶体管，更具体地说涉及具有沟槽结构的DMOS晶体管。
背景技术
DMOS(双扩散型MOS)晶体管是MOSFET(金属氧化物半导体场效应晶体管)型的晶体管，其使用在相同边缘上对准的两个序列扩散步骤来形成晶体管的沟道区域。DMOS晶体管通常是高电压高电流的器件，在功率集成电路中用作分立的晶体管或元件。DMOS晶体管对于每个具有低前向压降的单元面积可以提供高电流。
典型的分立的DMOS晶体管结构包括两个或多个并行制造的单DMOS晶体管单元。单DMOS晶体管单元共享一个公共漏极触点(衬底)，而其源极共同与金属短接且其栅极公共被多晶硅短接。因此，即使分立的DMOS电路由较小的晶体管阵列构成，它运行起来也如单个大晶体管一样。对于分立的DMOS电路，当晶体管矩阵通过栅极接通时，希望能够使每个单元面积上的导电性达到最大。
DMOS晶体管的一个具体型是所谓的沟槽DMOS晶体管，其中沟道出现在从源极向漏极延伸的沟槽的内壁上，且栅极形成在沟槽内。与薄氧化物层形成一条直线且填充有多晶硅的沟槽比垂直DMOS晶体管结构允许有较少的受限电流流动，从而提供了较低的特定导通电阻值。沟槽DMOS晶体管的例子在美国专利5,072,266、5,541,425和5,866,931中公开。
一个示例是如图1的剖面图所示的现有技术的低电压沟槽DMOS晶体管。如图1所示，沟槽DMOS晶体管10包括重掺杂衬底11，在其上面形成外延层12，外延层12的掺杂比衬底11轻。金属层13形成在衬底11的底部，从而允许对衬底11形成电触点14。如本领域技术人员所了解，DMOS晶体管也包括源区16a、16b、16c和16d和体区15a和15b。外延区12作为漏极。在如图1所示的示例中，衬底11掺杂有相对较高的N型掺杂剂，外延层12掺杂有相对较少的N型掺杂剂，源区16a、16b、16c和16d掺杂有相对较高的N型掺杂剂，且体区15a和15b掺杂有相对较高的P型掺杂剂。掺杂多晶硅栅电极18形成在沟槽内，且被形成在包括了栅电极18的沟槽的底部和侧边上的栅介电层17与其它区域电绝缘。沟槽可以延伸入重掺杂衬底11中，以降低由通过轻掺杂外延层12的载流子流动所导致的任何电阻，但是这种结构也限制了晶体管的漏源击穿电压。漏电极14与衬底11的后表面连接，源电极22通过源极/体金属层23与源区16和体区15连接，且栅电极19与填充形成该栅极的沟槽的多晶硅18连接。
沟槽DMOS器件的另一示例在美国专利No.4,893,160中公开且如图2的剖面图所示。如图2所示，部分完成的沟槽DMOS器件30包括衬底11、外延层12、体区15a和15b以及源区16a、16b、16c和16d。但是，与如图1所示的器件相比，在沟槽36的下侧边和底部或者只在沟槽36的底部添加了N+区域39。在制造过程的这个步骤中，氧化物层35出现在硅表面上。这种结构通过允许载流子流过沟槽底部的重掺杂区域而改善了器件性能，从而降低了局部电阻。
希望提供一种能够进一步得到改善的沟槽DMOS器件。例如，需要沟槽DMOS器件能够提供较低的导通电阻且制造起来相对简单和便宜。
发明内容
根据本方面的第一方面，提供了一种沟槽MOSFET器件。该器件包括：(1)第一导电型半导体材料的第一区域；(2)形成在第一区域内的栅极沟槽；(3)栅极沟槽内的栅极介电材料层；(4)与栅极介电层相邻的栅极沟槽内的栅电极；(5)形成在第一区域内的漏极进入沟槽(drain access trench)；(6)位于漏极进入沟槽内的导电材料的漏极进入区；(7)第一区域内的第一导电型源区，源区位于第一区域的顶表面上或其相邻处且与栅极沟槽相邻；(8)第一区域内的位于源区下且与栅极沟槽相邻的体区，体区具有与第一导电型相反的第二导电型；以及(9)第一区域内的位于体区下面的半导体材料的第二区域。第二区域为第一导电型且具有比第一半导体区高的掺杂剂浓度。此外，第二区域从栅极沟槽延伸到漏极进入沟槽且与栅极沟槽和漏极进入沟槽自对准。
栅电极可以由各种导电材料形成，例如铝、铝合金、难熔金属、掺杂多晶硅、硅化物以及多晶硅和难熔金属的结合。
虽然第一区域可以是淀积在半导体衬底(有利地掺杂为第一导电型)上的外延层，但是本发明并不一定需要外延层。因此，如果需要的话，第一区域可以对应于半导体衬底。
栅极沟槽可以具有多种形状。在一些优选实施例中，栅极沟槽从上面看具有如下的形状：八边形、六边形、圆形、正方形或矩形网孔或网格。
在一些实施例中，漏极进入沟槽的宽度比栅极沟槽大。在其它实施例中，漏极进入沟槽的宽度等于或小于栅极沟槽。
漏极进入区的导电材料可以包括例如掺杂多晶硅、硅化物和/或金属(例如铝、难熔金属及其合金)。
在一些实施例中，在漏极进入沟槽的侧壁的相邻处设置氧化物层。
根据本发明的另一方面，提供了一种制造半导体器件的方法。该方法包括：(a)提供第一导电型的半导体材料的第一区域；(b)在第一区域内蚀刻出栅极沟槽和漏极进入沟槽；(c)在第一区域内形成第二半导体区，第二区域：(i)从栅极沟槽延伸到漏极进入沟槽，(ii)与栅极沟槽和漏极进入沟槽自对准，(iii)为第一导电型，以及(iv)具有比第一区域高的掺杂剂浓度；(d)在栅极沟槽内形成栅极介电材料层；(e)在栅极沟槽内淀积与栅极介电材料层相邻的栅电极；(f)在漏极进入沟槽内淀积导电材料的漏极进入区；(g)在第一区域内的第二区域上且栅极沟槽的相邻处形成体区，体区具有与第一导电型相反的第二导电型；以及(h)在体区上且栅极沟槽的相邻处形成第一导电型的源区。
在一些实施例中，栅极沟槽和漏极进入沟槽同时形成。在这种情况中，第二半导体区优选使用单个注入步骤来形成。
在其它实施例中，栅极沟槽在与漏极进入沟槽不同的蚀刻步骤中形成。在这种情况中，栅极沟槽可以在漏极进入沟槽之前形成，或在其之后形成。此外，第一注入步骤可以在形成栅极沟槽之后进行，且第二注入步骤可以在形成漏极进入沟槽之后进行。漏极进入区可以包括金属区和/或多晶硅区。
在一些实施例中，栅极和漏极进入沟槽可以在形成体和源区之前形成。在其它实施例中，栅极和漏极进入沟槽可以在形成体和源区之后形成。
在一些实施例中，介电材料层可以形成为与漏极进入沟槽的侧壁相邻，在这种情况中，介电材料层例如可以在与栅极介电材料相同的工艺步骤中形成。
在一些实施例中，栅电极是掺杂多晶硅或硅化物电极，且漏极进入区是金属区。
在其它实施例中，栅电极是掺杂多晶硅或硅化物电极，且漏极进入区至少部分包括掺杂多晶硅或硅化物区。在这些实施例中，漏极进入区可以完全由掺杂多晶硅或硅化物形成，且栅电极和漏极进入区可以在不同的多晶硅或硅化物形成步骤中形成。另一种选择是，漏极进入区可以部分包括在与栅电极相同的多晶硅或硅化物形成步骤中引入的掺杂多晶硅或硅化物区，在这种情况中：(a)漏极进入区还可以包括附加的掺杂多晶硅或硅化物区，其在后续的多晶硅或硅化物形成步骤中引入或(b)漏极进入区还可以包括金属区，其在金属淀积步骤中引入。
附图说明
图1和2均示出了现有沟槽DMOS晶体管的剖面图。
图3示出了根据现有技术而构造的沟槽DMOS晶体管的剖面图。
图4示出了根据本发明而构造的沟槽DMOS晶体管的实施例。
图5a-5d示出了形成如图4所示的沟槽DMOS晶体管的一系列工艺步骤。
图6-8示出了根据本发明而构造的多个沟槽DMOS晶体管可以排列的各种几何形状的顶视图。
图9a-9d示出了根据本发明的一个实施例的用于形成沟槽DMOS晶体管的一系列工艺步骤。
图10a-10b示出了根据本发明的另一个实施例的用于形成沟槽DMOS晶体管的一系列工艺步骤。
图11a-11f示出了根据本发明的另一个实施例的用于形成沟槽DMOS晶体管的一系列工艺步骤。
具体实施方式
图3示出了根据现有技术而构造的沟槽DMOS晶体管100的剖面图。这种结构的一个显著的优点是：由于它是自隔离的，所以不仅在分立的元件中而且还能在集成电路中使用。但是，需要形成埋置层和淀积外延层。如图3所示，沟槽DMOS晶体管100包括衬底25、重掺杂埋置区11和外延区12，外延区12的掺杂比埋置区域11轻。虽然衬底25可以是N型或P型，但是当该结构要被合并入集成电路中时，典型地优选为P型衬底，因为可以容易地制造结隔离器件(junction isolated device)。DMOS晶体管也包括源区16a和16b以及体区15a和15b。如本领域技术人员所了解，体区15a和15b可以包括较深的较重掺杂区和较浅的较轻掺杂区。在如图3所示的示例中，埋置区11掺杂有相对较高的N型掺杂剂，外延区12掺杂有相对较轻的N型掺杂剂，源区16a和16b掺杂有相对较高的N型掺杂剂且体区15a和15b包括有掺杂有相对较高的P型掺杂剂的部分和掺杂有相对较轻的P型掺杂剂的部分。
形成在沟槽内的多晶硅栅电极18被形成在包括了栅电极18的沟槽的底部和侧边上的栅极介电层17与其它区域电绝缘。沟槽延伸入重掺杂埋置区11中。与如图1和2所示的结构相比，在这种器件中，漏电极位于该结构的顶表面上而不是后表面上。更具体地说，漏极进入区26从器件的顶表面延伸到重掺杂埋置区11。漏极进入区26为重掺杂且具有与埋置区11相同的导电型。漏极进入区提供了从重掺杂埋置区11到漏电极14的低电阻路径。
最后，与如图1和2所示的器件相同，源和体电极22通过源和体金属层23与源区16和体区15连接，且栅电极19与填充沟槽的多晶硅18连接。
如图3所示的器件结构的一个问题是其制造起来相对较贵，因为它需要淀积外延层，即区域12，其固有制造成本较高。
根据本发明的实施例，如图4所示，省略了外延区12，因此器件的制造被大幅度简化。如图4所示，沟槽DMOS晶体管100包括在其中形成器件的衬底25。类似于前面描述的结构，如图4所示的DMOS晶体管包括源区16a、16b、16c和16d以及体区15a和15b。通常情况是，在如图4所示的示例中，衬底25掺杂有N型掺杂剂(虽然另一种情况可以使用P型掺杂剂)，源区16a、16b、16c和16d掺杂有相对较高的N型掺杂剂且体区15a和15b同时掺杂有相对较高和相对较轻的P型掺杂剂。多晶硅栅电极18a、18b、18c和18d形成在栅极沟槽内。栅电极18a、18b、18c和18d通过形成在各栅极沟槽的底部和侧边上的栅极介电层17a、17b、17c和17d与其它区域电绝缘。限定漏极进入区26a、26b和26c的附加沟槽也可以从器件的顶表面延伸。
用于漏极的低电阻路径通过沿栅极沟槽和漏极进入沟槽的下侧和底部或者只沿栅极沟槽和漏极进入沟槽的底部添加重掺杂区的方式来设置。重掺杂区在边侧上合并，从而形成从每个栅极沟槽的底部延伸到其相关漏极进入沟槽的连续重掺杂区39a、39b和39c。漏极进入区26a、26b和26c优选重掺杂有与重掺杂区39a、39b和39c相同的第一导电型掺杂剂。漏极进入区26a、26b和26c提供了从重掺杂区39a、39b和39c到优选位于器件的顶表面上的漏电极的低电阻路径。
如下面将结合图5a-5d进行更加详细的描述，重掺杂区39a、39b和39c优选通过把诸如磷和/或砷的物质扩散入未填充多晶硅的栅极和进入沟槽。栅极和漏极进入沟槽应当靠得足够近，以确保扩散的掺杂剂能够合并在一起，以在沟槽之间形成连续的低电阻路径。这些重掺杂区与栅极和漏极进入沟槽的底部自对准。
如前面所描述，如图4所示的结构有利地省略了外延层12以及无需在外延层下面形成一层，如图3中所示的区域11。
如图4所示的创新DMOS器件可以根据传统沟槽DMOS工艺技术而制造，除了对淀积和蚀刻步骤进行适当的修改之外。例如，图4的器件从在扩散步骤中形成体区15a和15b以及源区16a-d以及在蚀刻步骤中形成栅极和漏极进入沟槽开始。关于这些步骤的其它细节例如可以在前面提到的美国专利No.4,893,160中找到。接下来，在沟槽中生长诸如二氧化硅层的介电层17，接着通过诸如离子注入的技术将扩散物质(例如诸如磷或砷的n型物质)引入沟槽的底部。然后，扩散物质进行扩散，以形成连续的重掺杂区39。图5a示出了重掺杂区39与沟槽的底部自对准的的这个制造阶段结束时的结构。
接下来，如图5b所示，栅极沟槽被填充掺杂多晶硅18，且漏极进入沟槽被部分填充掺杂多晶硅18。如本领域技术人员所了解，多晶硅填充给定深度的窄沟槽将比填充相同深度的较宽沟槽要快，因为它淀积在基本均匀的层上。因此，在本发明的一些实施例中，例如如图所示的实施例，可以使漏极进入沟槽的宽度制作成大于栅极沟槽的宽度。通过这种方式，如图5b所示，当栅极沟槽充满多晶硅时，漏极进入沟槽将只部分填满。
在另一种情况中，在栅极沟槽填充了多晶硅之后，使用各向同性蚀刻，将漏极进入沟槽中的多晶硅除去并留下栅极沟槽中的多晶硅。采用后续的蚀刻工艺来除去覆盖漏极进入沟槽里层的氧化硅层，从而生成图5c的器件。接下来，如图5d所示，漏极进入沟槽使用CVD填充有N型掺杂多晶硅，其还覆盖晶片的表面。进行各向同性蚀刻，以形成漏极进入区26。也可以使用导体而不是掺杂多晶硅(例如金属导体)来填充沟槽。
图6-8示出了多个创新沟槽DMOS晶体管可以被布置的各种表面几何形状的顶视图。这种布置方式包括漏极进入单元40和晶体管单元50。漏极进入单元40表示由漏极进入沟槽和相邻栅极沟槽限定的结构，其通过位于漏极进入沟槽底部的低电阻路径和周围晶体管单元互连。晶体管单元50表示由传统DMOS晶体管结构所限定的结构，其包括栅极沟槽、源区和漏区。虽然可以采用这些或任何其它的几何形状，但是如图6所示的八边形布置方式特别有优势，因为这种布置方式允许由晶体管单元和漏极进入单元所占用的相关面积能够互相独立地调节，因此可以获得最小的器件导通电阻。
除了上面结合如图5a-5d所描述的各种工艺方案之外，现已开发出了各种工艺方案来制造根据本发明的各种器件。
例如，现在参考图9a-9d，可以在类似于如图5b所示的结构上淀积氧化硅层，优选为二氧化硅，以覆盖该结构并填充只部分填充有多晶硅的沟槽。然后，使用本领域中公知的技术(例如等离子体蚀刻)来蚀刻二氧化硅层，以产生二氧化硅区24。优选地，在这点上，沟槽填充有二氧化硅区24，以提供平坦化的结构，该结构反过来改善了后续掩模步骤的质量。
然后，对这种结构进行等离子体硅蚀刻步骤，以除去该结构的顶表面上的裸露的多晶硅，从而产生了多晶硅区18。然后，例如使用湿法或干法氧化步骤将留下来的裸露多晶硅氧化，以在多晶硅区18上形成薄氧化物层27，如图9a所示。
然后，在图9a的结构上淀积诸如氮化硅层的掩模层。然后，如本领域中所公知，这一层被掩模(masked)和蚀刻，从而产生了被构图的掩模层28。然后，使用各向异性等离子体二氧化硅蚀刻步骤，通过被构图的掩模层28中的孔对图9a的二氧化硅区24进行蚀刻。(另一种选择是，不形成薄氧化物层27且氮化硅层28被掩模和蚀刻，从而免除了进行各向异性氧化物蚀刻的需要。)在此之后，同样对沟槽底部的多晶硅进行各向异性蚀刻。最后，对沟槽底部的二氧化硅层进行各向异性蚀刻，从而形成了沟槽21，如图9b所示。
然后，淀积掺杂多晶硅层，以覆盖所述的结构和填充沟槽21。在等离子体蚀刻步骤中蚀刻这个多晶硅层，平坦化整个结构并生成多晶硅区18’。最后，例如使用湿法或干法氧化步骤来氧化裸露的多晶硅，以在新裸露的多晶硅区18’上形成薄氧化物层27’，如图90c所示。如在下面结合图9d所描述，薄氧化物层27’在后续的触点蚀刻步骤中除去。因此，很明显，上面的形成薄氧化物层27’的步骤是个可选的步骤。但是，通过在多晶硅区18’上形成薄氧化物层27’，可以有效解决现有技术中公知的对多晶硅的光刻胶粘附性的问题。
虽然图9c的结构类似于如图5d所示的结构，但是其制造采用了基本上不同的工艺步骤。形成图9c的结构的工艺相对于形成图5d的结构的工艺具有优势，因为沿漏极进入沟槽侧壁的多晶硅被保留下来，从而减小了会降低工艺产量的工艺问题的可能性。
现在参考图9d，优选使用现有技术中公知的技术施加掩模层(未示出)并进行构图。然后，例如使用诸如缓冲氧化物和磷酸的湿法蚀刻或等离子体蚀刻技术，通过被构图的掩模层中的孔对二氧化硅区域进行蚀刻且对一些区域中的氮化硅区域进行蚀刻，从而形成接触开口。最后，在所述的结构上淀积导电层，例如诸如铝、铝-铜或铝-铜-硅的金属层，并使用本领域中公知的技术来进行掩模和蚀刻，从而产生如图9d所示的漏极接触区29a和源极/体接触区29b以及栅极触点(未示出)，从而完成了所述的结构。
现在结合图10a和10b对又一器件设计和工艺方案进行描述。从与上面的图9a类似的结构开始，淀积诸如氮化硅层的掩模层，如本领域中公知的那样进行掩模和蚀刻，从而产生被构图的掩模层28。然后，使用各向异性二氧化硅蚀刻步骤，通过被构图的掩模层28中的孔对二氧化硅区24(参见图9a)进行蚀刻，二氧化硅区24具有比热生长的氧化物高的蚀刻率。在此之后，同样对沟槽底部的多晶硅进行各向异性蚀刻。最后，对沟槽底部的二氧化硅层进行蚀刻，从而形成了沟槽21，以生成图10a的结构。(与图9中的工艺系列一样，薄氧化物层的生长可以省略，从而除去各向异性蚀刻的需要。)
例如使用缓冲氧化物蚀刻步骤，对源/体区上的二氧化硅区进行蚀刻，无需附加的掩模。最后，在所述的结构上淀积导电层，例如诸如铝、铝-铜或铝-铜-硅或钨的金属层，以覆盖所述的结构并填充沟槽21。然后，使用本领域中公知的技术对金属层进行掩模和蚀刻，从而产生如图10b所示的漏极接触区29a和源/体接触区29b。图10b的结构相对于图9d的结构例如在产生较低电阻漏极触点的方面上具有优势。(作为另一示例，可以使用诸如钨的一种金属和诸如Ti/TiN的合适的里层来填充沟槽，且可以使用第二种金属或金属集合作为表面上的金属。)
现在结合图11a-11f对又一器件设计和工艺方案进行描述。与图5a一样，首先在注入/扩散步骤中形成体区15和源区16以及在蚀刻步骤中形成栅极沟槽21。接下来，在沟槽中和上表面上生长诸如二氧化硅层的介电层17，接着通过诸如离子注入的技术将扩散物质(例如诸如磷的n型物质)引入沟槽的底部。然后，扩散物质进行扩散，以形成重掺杂区39a。图11a示出了在这个制造阶段结束时的结构。这种结构与图5a的结构的不同之处在于在这个器件的制造阶段中没有形成图5a的宽漏极进入沟槽。
然后，在所述的结构上设置掺杂多晶硅，填充栅极沟槽21g。然后，在等离子体蚀刻工艺中对掺杂多晶硅层进行蚀刻，产生了多晶硅区18。然后，例如使用湿法或干法氧化步骤，将其余的裸露多晶硅进行氧化，以在多晶硅区18上形成薄氧化物层27，如图11b所示。
然后，在图11b的结构上淀积诸如第一氮化硅层的第一掩模层，且在氮化硅上淀积诸如二氧化硅的第二掩模层。然后，如本领域中公知的那样，对第二层进行掩模和蚀刻，从而产生被构图的掩模层28b。然后，重复光掩模和蚀刻工艺，以产生被构图的掩模层28a。然后，使用二氧化硅蚀刻步骤，通过被构图的掩模层28a和28b中的共有的孔对裸露的二氧化硅区17进行蚀刻，而光刻胶的掩模层仍然存在。所得的结构如图11c所示。
然后，在这个蚀刻步骤之后，使用各向异性硅蚀刻步骤，通过被构图的掩模层28a、28b和二氧化硅17中的共有的孔对裸露的硅中的漏极进入沟槽21d进行蚀刻。请注意，漏极进入沟槽21d无需与前面提供的栅极沟槽具有相同的深度，因为它们在分开的工艺步骤中形成。然后，通过诸如离子注入和扩散的技术在沟槽21d的底部提供诸如磷的n型物质，从而形成重掺杂区39b。所得的结构如图11d所示。区域39b覆盖区域39a。区域39b和区域39a共同形成从每个栅极沟槽的底部延伸到相关漏极进入沟槽的重掺杂区。
然后，进行部分氮化硅蚀刻，除去不受被构图的掩模层28b覆盖的部分被构图的掩模层28a。然后，以被构图的掩模层28a和28b的剩余部分作为后续触点蚀刻步骤的掩模，在该步骤中除去二氧化硅层17和28b的裸露部分。所得的结构如图11e所示。
最后，使用本领域中公知的技术在所述的结构上淀积导电层，例如诸如上面所述的金属层或金属层的结合，覆盖所述的表面并填充漏极进入沟槽21d，从而产生如图11f所示的漏极接触区29a和源/体接触区29b以及栅极触点(未示出)，从而完成了所述的结构。
虽然在文中具体示出并描述了各种实施例，但是在不脱离本发明的精神和范围的情况下，本发明的各种修改和变型在上述教导的涵盖范围之内且处于所附权利要求的范围之内。

Claims (32)

1.一种半导体器件，包括：
第一导电型半导体材料的第一区域；
形成在所述第一区域内的栅极沟槽；
所述栅极沟槽内的栅极介电层；
与所述栅极介电材料层相邻的所述栅极沟槽内的栅电极；
形成在所述第一区域内的漏极进入沟槽；
位于所述漏极进入沟槽内的导电材料的漏极进入区；
所述第一区域内的所述第一导电型的源区，所述源区位于所述第一区域的顶表面上或其相邻处且与所述栅极沟槽相邻；
所述第一区域内的位于所述源区下且与所述栅极沟槽相邻的体区，所述体区具有与所述第一导电型相反的第二导电型；以及
所述第一区域内的位于所述体区下面的半导体材料的第二区域，所述第二区域从所述栅极沟槽延伸到所述漏极进入沟槽且与所述栅极沟槽和所述漏极进入沟槽自对准，并且所述第二区域为所述第一导电型且具有比所述第一区域高的掺杂剂浓度。
2.如权利要求1所述的半导体器件，其中，所述栅电极由选自铝、铝合金、难熔金属、掺杂多晶硅、硅化物以及多晶硅和难熔金属的结合的导电材料形成。
3.如权利要求1所述的半导体器件，还包括半导体衬底，其中所述第一区域是淀积在所述半导体衬底上的外延层。
4.如权利要求3所述的半导体器件，其中所述半导体衬底被掺杂为所述第一导电型。
5.如权利要求1所述的半导体器件，其中，所述第一区域为半导体衬底。
6.如权利要求1所述的半导体器件，其中，所述栅极沟槽当从上面看时具有八边形网孔形状。
7.如权利要求1所述的半导体器件，其中，所述漏极进入沟槽的宽度比所述栅极沟槽大。
8.如权利要求1所述的半导体器件，其中，所述漏极进入沟槽的宽度等于或小于所述栅极沟槽。
9.如权利要求1所述的半导体器件，其中，所述漏极进入区包含掺杂多晶硅。
10.如权利要求1所述的半导体器件，其中，所述漏极进入区包含金属。
11.如权利要求10所述的半导体器件，其中，所述金属选自铝、难熔金属及其合金或硅化物。
12.如权利要求1所述的半导体器件，其中，所述漏极进入区同时包含掺杂多晶硅和金属。
13.如权利要求1所述的半导体器件，还包括与所述漏极进入沟槽的侧壁相邻的氧化物层。
14.一种制造半导体器件的方法，包括：
(a)提供第一导电型半导体材料的第一区域；
(b)在所述第一区域内蚀刻出栅极沟槽和漏极进入沟槽；
(c)在所述第一区域内形成第二半导体区域，所述第二区域为所述第一导电型且具有比所述第一半导体区域高的掺杂剂浓度，并且所述第二区域从所述栅极沟槽延伸到所述漏极进入沟槽并且与所述栅极沟槽和所述漏极进入沟槽自对准；
(e)在所述栅极沟槽内形成栅极介电材料层；
(f)在所述栅极沟槽内淀积与所述栅极介电材料层相邻的栅电极；
(g)在所述漏极进入沟槽内淀积导电材料的漏极进入区；
(h)在所述第一区域内的所述第二区域上且在所述栅极沟槽的相邻处形成体区，所述体区具有与所述第一导电型相反的所述第二导电型；以及
(i)在所述体区上且在所述栅极沟槽的相邻处形成所述第一导电型的源区。
15.如权利要求14所述的方法，其中，所述栅极沟槽和所述漏极进入沟槽同时形成。
16.如权利要求15所述的方法，其中，所述第二半导体区域使用单个注入步骤来形成。
17.如权利要求14所述的方法，其中，所述栅极沟槽在与所述漏极进入沟槽不同的蚀刻步骤中形成。
18.如权利要求17所述的方法，其中，所述栅极沟槽在所述漏极进入沟槽之前形成。
19.如权利要求17所述的方法，其中，所述第二半导体区域使用两个注入步骤来形成，其中，所述两个注入步骤中的一个步骤在形成所述栅极沟槽之后进行，并且其中，所述两个注入步骤中的另一步骤在形成所述漏极进入沟槽之后进行。
20.如权利要求17所述的方法，其中，所述漏极进入区包括金属区。
21.如权利要求17所述的方法，其中，所述漏极进入区包括多晶硅区。
22.如权利要求14所述的方法，其中，所述栅极沟槽和所述漏极进入沟槽在形成所述体区和所述源区之前形成。
23.如权利要求14所述的方法，其中，所述栅极沟槽和所述漏极进入沟槽在形成所述体区和所述源区之后形成。
24.如权利要求14所述的方法，还包括在所述漏极进入沟槽的侧壁的相邻处形成介电材料层。
25.如权利要求24所述的方法，其中所述介电材料层在与所述栅极介电材料相同的工艺步骤中形成。
26.如权利要求14所述的方法，其中，所述栅电极是掺杂多晶硅或硅化物电极，并且其中所述漏极进入区至少部分包括掺杂多晶硅或硅化物区。
27.如权利要求26所述的方法，其中，所述漏极进入区是掺杂多晶硅或硅化物区，并且其中所述栅电极和所述漏极进入区在不同的多晶硅或硅化物形成步骤中形成。
28.如权利要求26所述的方法，其中，所述漏极进入区部分包括掺杂多晶硅或硅化物区，其在与所述栅电极相同的多晶硅或硅化物形成步骤中引入。
29.如权利要求28所述的方法，其中，所述漏极进入区还包括附加的掺杂多晶硅或硅化物区，其在后续的多晶硅或硅化物形成步骤中引入。
30.如权利要求28所述的方法，其中，所述漏极进入区还包括金属区，其在金属淀积步骤中引入。
31.如权利要求14所述的方法，其中，所述所述栅电极是掺杂多晶硅或硅化物电极，并且其中所述漏极进入区是金属区。
32.如权利要求1所述的半导体器件，其中，所述栅极沟槽当从上面看时具有六边形、圆形、正方形或矩形的网孔形状。
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