CN102683409A - 晶体管及其制造方法以及功率转换系统 - Google Patents

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Abstract

本发明公开了一种晶体管及其制造方法，以及一种功率转换系统。其中所述晶体管包括：外延层以及至少一个沟槽，其中所述沟槽的横截面为圆形，所述沟槽包括由外延层确定的沟槽表面、积淀在沟槽表面的栅氧化层以及积淀在沟槽内的栅导通区。晶体管的制造方法包括：在衬底上生长外延层；在外延层上积淀氧化层；在氧化层上积淀并图案化光刻胶；以及刻蚀氧化层和所述外延层以形成至少一个横截面为圆形的沟槽，其中所述沟槽表面由所述外延层确定；在沟槽表面生长第二氧化层；在至少一个沟槽内形成栅导通区。所述功率转换系统包括至少一个开关，所述开关包括上述晶体管。本发明的晶体管具有较高的击穿电压，较低的RDSON和阈值电压。

Description

晶体管及其制造方法以及功率转换系统
技术领域
本发明涉及一种半导体器件，特别是涉及一种晶体管及其制造方法，以及功率转换系统。
背景技术
在过去的几十年间，在应用领域中，半导体器件，如功率金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field EffectTransistor，简称MOSFET)逐渐成为热门。功率MOSFET通常包括多晶硅层，例如可以将多晶硅用作功率MOSFET的栅极或者栅极流道。
功率MOSFET有两种结构，包括竖向扩散MOSFET(VerticalDiffused MOSFET，简称VDMOSFET)和沟槽MOSFET。因平面技术的开发，VDMOSFET的开发和使用开始于20世纪70年代中期。到20世纪80年代后期，采用了动态随机存取存储器(Dynamic Random AccessMemory，简称DRAM)沟槽技术的沟槽MOSFET开始进入功率MOSFET市场，这种沟槽MOSFET改善了功率MOSFET的漏极和源极之间的特定导通电阻(the Specific On Resistance，简称RDSON)，使沟槽MOSFET具有更好的性能。
传统沟槽MOSFET的掩模板一般为方形开口结构，图1a为传统沟槽MOSFET10的俯视图，图1b所示为沿着图1a中虚线A-A所截的传统沟槽MOSFET10的截面图。图1b结合图1a描述，沟槽MOSFET10包括在外延层14上刻蚀进给定深度的沟槽12，由栅氧化层16和多晶硅18所形成的栅电极，在沟槽阵列之间的方形台面区24，以及为终端用户沉积并图案化的层间介电层、金属层和钝化层。其中N+(即N型重掺杂，简称N+)源极20和P+(即P型重掺杂，简称P+)接触口22沉积或注入方形台面区24。沟槽MOSFET的上部区域26形成覆盖层28。
然而，由于传统沟槽MOSFET结构的压力和曲率较大，使其截止电压(blockage Voltage)或击穿电压(breakdown voltage)限制在600V以下。同时，由于二极管的正曲率掺杂轮廓使沟槽MOSFET内的电场强度变强，而强电场又会引起截止电压或击穿电压的降低。此外，沟槽MOSFET的结构除了对击穿电压的影响，其阈值电压和RDSON也很难进一步降低，无法满足半导体技术的更新和其尺寸的日益减小的需求。
发明内容
本发明要解决的技术问题在于提供一种晶体管及其制造方法和功率转换系统，该晶体管具有较高的击穿电压，较低的RDSON和阈值电压。
为解决上述问题，本发明公开了一种晶体管，所述晶体管包括：外延层；以及至少一个沟槽，其中所述沟槽的横截面为圆形，所述沟槽包括由所述外延层确定的沟槽表面、积淀在所述沟槽表面的栅氧化层、以及积淀在所述沟槽内的栅导通区。
本发明还提供一种功率转换系统，所述功率转换系统包括：至少一个开关，所述开关包括晶体管，所述晶体管包括外延层和至少一个沟槽，其中所述沟槽的横截面为圆形，所述沟槽包括由所述外延层确定的沟槽表面、积淀在所述沟槽表面的栅氧化层、以及积淀在所述沟槽内的栅导通区。
本发明还提供了一种晶体管的制造方法，所述晶体管的制造方法包括：在衬底上生长外延层；在所述外延层上积淀氧化层；在所述氧化层上涂敷光刻胶并图案化所述光刻胶；刻蚀所述氧化层和所述外延层以形成至少一个横截面为圆形的沟槽，其中所述沟槽的表面由所述外延层确定；在所述沟槽表面生长第二氧化层；以及在所述至少一个沟槽内形成栅导通区。
采用本发明的晶体管及其制造方法，可以有效地提高晶体管的击穿电压，降低晶体管的阈值电压和RDSON，同时本发明的晶体管有更高的封装密度，可缩小器件的尺寸。
附图说明
以下通过对本发明的一些实施例结合其附图的描述，可以进一步理解本发明的目的、具体结构特征和优点。
图1a为传统沟槽MOSFET的俯视图；
图1b所示为沿着图1a中虚线A-A所截的传统沟槽MOSFET的截面图；
图2a所示为根据本发明一实施例的圆形沟槽MOSFET的俯视图；
图2b所示为根据本发明一实施例的沿着图2a中虚线B-B所截的圆形沟槽MOSFET的截面图；
图3至图7所示为根据本发明一实施例的圆形沟槽MOSFET的制造工序截面图；
图8a所示为根据本发明一实施例的沿图7中的虚线C-C所截的包含钨插槽和源极衬垫的截面图；
图8b所示为根据本发明另一实施例的沿图7中的虚线C-C所截的包含钨插槽和源极衬垫的截面图；
图9a所示为根据本发明一实施例的沿着图7中虚线C-C所截的截面图中靠近栅极衬垫区域的示意图；
图9b所示为根据本发明另一实施例的沿着图7中虚线C-C所截的截面图中靠近栅极衬垫区域的示意图；
图10至图12所示为根据本发明另一实施例的圆形沟槽MOSFET的制造工序截面图；
图13所示为根据本发明另一实施例的沿图12中虚线D-D所截的包含钨插槽和源极衬垫的截面图；
图14所示为根据本发明另一实施例的沿着图12中虚线D-D所截的截面图中靠近栅极衬垫区域的示意图；
图15a所示为根据本发明一实施例的圆形沟槽MOSFET添加钨插槽后的俯视图；
图15b所示为根据本发明一实施例的圆形沟槽MOSFET在形成金属化图案后的俯视图；
图15c所示为传统沟槽MOSFET的结构图；
图16所示为根据本发明一实施例的功率转换系统的框图；
图17所示为根据本发明一实施例的绝缘栅双极晶体管(insulatedgate bipolar transistor，简称IGBT)的示意图；
图18a、图18b和图18c所示为根据本发明一实施例的圆形沟槽MOSFET的制造方法流程图；
图19a、图19b和图19c所示为根据本发明另一实施例的圆形沟槽MOSFET的制造方法流程图。
具体实施方式
以下将对本发明的实施例给出详细的参考。尽管本发明通过这些实施方式进行阐述和说明，但需要注意的是本发明并不仅仅只局限于这些实施方式。相反，本发明涵盖所附权利要求所定义的发明精神和发明范围内的所有替代物、变体和等同物。
具体实施方式中部分由计算机内存的程序、逻辑块、处理和其他操作符号表示。这些阐述和表示应理解为更有效地为本领域技术人员所理解的数据处理的术语。在本发明中，程序、逻辑块、过程等旨在产生理想结果而形成的步骤或指令的自适应次序。这些步骤需要物理数量的物理处理。通常，虽然未必需要这些数据，这些数量形成计算机系统中可以存储、传送、合并、比较和其他处理模式的电子信号或电磁信号。
然而，应该理解为所有这些相类的术语对应相应的物理数量，且为这些数量的简易标记。除非特别说明，否则如下列描述，本发明中使用如“涂”、“积淀”、“刻蚀”、“加工”、“硅化”、“注入”、“金属化”、“钛化”等术语的描述意为计算机系统或与其类似的电子计算装置的动作和过程。该计算机系统或与其类似的电子计算装置对如计算机系统寄存器和内存中的物理(电子)数量的数据进行操作，使其转换成计算机系统内存或寄存器或其它类似的信息存储、转换或显示装置中的其他类似于物理数量的数据。
此外，在以下对本发明的详细描述中，为了提供针对本发明的完全的理解，阐明了大量的具体细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在另外的一些实施例中，对于大家熟知的方案、流程、元件和电路未作详细描述，以便于凸显本发明的主旨。
在一个实施例中，本发明公开了一种MOSFET。这种MOSFET包括具有圆形沟槽开口的栅极沟槽，横截面为圆形的沟槽也可简称为圆形沟槽。其中多个沟槽可以共享一个P型重掺杂(P+)接触口。图2a所示为根据本发明一实施例的圆形沟槽MOSFET200的俯视图。圆形沟槽MOSFET200包括四个沟槽，其中这四个沟槽212共享一个P+接触口222。与一个P+接触口222相关联的沟槽的数目可以比4个多，也可以比4个少。在一些实施例中，根据连续切换(Uninterrupted Switching，简称UIS)电流或雪崩击穿电流的要求，沟槽的数量与接触口的数量的比例在1∶1到6∶1的范围内，例如4∶1或5∶1。
图2b所示为根据本发明一实施例的沿着图2a中虚线B-B所截的圆形沟槽MOSFET200的截面图。沟槽212形成在外延层214中，栅氧化层216和栅导通区218形成在沟槽212内。外延层214中的一定深度范围内注入P型掺杂物以形成P阱224。圆形沟槽MOSFET200的上部区域220的区域226注入N型掺杂物，使N型掺杂物部分或完全包围P+接触口222和/或沟槽212。沟槽212的横截面为圆形，这意味着从上部区域220俯视沟槽212，该沟槽212为圆形。覆盖层228完全或部分覆盖沟槽212。
图3到图7所示分别为根据本发明一实施例的圆形沟槽MOSFET的制造工序截面图。图3到图7所示的制造工序仅供示意，并不限于此。
图3中，在MOSFET300的半导体衬底302，例如N型重掺杂(N+)衬底上生长外延层304，其中N型掺杂物可以包括砷或红磷。在外延层304上生长较硬的掩模氧化层306，该掩模氧化层306可以包括热SiO2或低温氧化物。掩模氧化层306的硬度比光刻胶308的硬度大。将光刻胶308涂在掩模氧化层306上，通过光刻工艺，选择性地固化或去除某些部分从而对掩模氧化层306进行图案化。刻蚀掩模氧化层306和外延层304，移除部分掩模氧化层306和外延层304从而在外延层304和掩模氧化层306内形成多个沟槽312。每个沟槽312的横截面都是圆形的。这样，从MOSFET300的顶部俯视沟槽312时，可看出沟槽312的几何形状为圆形。刻蚀工艺可以采用光刻或者等离子体刻蚀。但用于刻蚀掩模氧化层306的等离子体和刻蚀外延层304的等离子体是不同的。刻蚀后，去除光刻胶308，清洁和干燥MOSFET300。
图4所示的MOSFET400中，牺牲氧化物414生长在掩模氧化层406的内表面、硅台面和沟槽412的侧壁上。在一些实施例中，牺牲氧化物414可以包括硅氧化物。然后刻蚀牺牲氧化物414，可通过缓冲氧化蚀刻液(Buffered Oxide Etchant，简称BOE)进行刻蚀，以去除表面缺陷。
图5所示的MOSFET500中，栅氧化层516生长在通过外延层确定的沟槽512的表面上。在一些实施例中，在牺牲氧化物刻蚀后，栅氧化层516热生长。积淀栅导通材料从而在沟槽512内形成栅导通区518。栅导通材料可以选自多晶硅、钨(W)、锗(Ge)、氮化镓(GaN)和碳化硅(SiC)。将栅导通区518刻蚀至硅台面514的端点，即当达到硅台面514的上表面时，停止栅导通材料的刻蚀。继续刻蚀栅导通区518，从而在沟槽512内形成凹槽。
图6所示的MOSFET600中，在沟槽612周围形成P阱624，其中P阱624的构造由终端工艺设计决定。通过注入一种或多种P型掺杂物(例如硼)，并使P型掺杂物注入至外延层604的指定深度或外延层604的表面以下的一定深度范围内以形成P阱。然后，在熔炉内进行退火。退火结束后，施加图案化的光刻胶，并根据该图案化的光刻胶层将N型掺杂物(例如砷)注入外延层604以形成N型重掺杂(N+)层626。N+层626形成于P阱624之上，靠近外延层604的上表面，然后去除光刻胶。积淀低温氧化物(Low Temperature Oxide，简称LTO)和硼磷硅玻璃(Boron-Phosphorus-Silicate Glass，简称BPSG)以在外延层604内的N+层626之上形成覆盖层628。在一个实施例中，先积淀LTO，再积淀BPSG。其中LTO可以为硅氧化物。对LTO和BPSG形成的覆盖层628进行图案化，再向外延层604注入P型掺杂物，例如硼，并退火以形成P+接触口630。
图7和图8所示分别为根据本发明实施例的正面双金属系统层的制造工序。
图7所示的MOSFET700中，正面双金属系统层包括积淀在覆盖层728上的钨插槽(W-plug)、底层金属、层间介电材料(Interlayer Dielectric，简称ILD)和顶层金属。该正面双金属系统层可包括用于形成栅电极的底层金属，该底层金属可包括栅极流道740a、栅极流道740b、栅极流道740c和栅极流道740d，该栅极流道740a、栅极流道740b、栅极流道740c和栅极流道740d用于将栅导通区718连接至栅极衬垫(图7中未示出)，正面双金属系统层还包括顶层金属，用于将P+接触口730连接至源极衬垫(图7中未示出)。漏极金属746形成在衬底702的与外延层704相对的表面上。漏极金属可以包括钛、镍、金或其合金，且不限于此。漏极金属也可以称为背面金属层。
图8a所示为根据本发明一实施例沿图7中的虚线C-C线所截的MOSFET800a截面图。如图8a所示，利用钨插槽技术，积淀钨并对钨进行化学机械研磨(Chemical Mechanical Polish，简称CMP)以形成插槽850a、插槽850b和插槽851，其中插槽850a和插槽850b用于将栅导通区818连接至栅极流道842a和栅极流道842b，插槽851用于将P+接触口832连接至源极衬垫852。具体而言，刻蚀接触孔，然后在接触孔内积淀钨以形成钨插槽。利用研磨浆和抛光垫对钨进行化学机械抛光以去除多余的钨，然后积淀用于形成栅极流道842a和栅极流道842b的底层金属。
图8b为根据本发明另一实施例的沿图7中的虚线C-C线所截的MOSFET800b截面图。如图8b所示，利用钨插槽技术，积淀钨并对钨进行化学机械研磨(Chemical Mechanical Polish，简称CMP)以形成插槽850a、插槽850b、插槽850c。其中插槽850a和插槽850b用于将栅导通区818连接至栅极流道842a和栅极流道842b，插槽850c用于将P+接触
832连接至栅极流道842c。栅极流道842c再通过插槽851连接至源极衬垫852，其中插槽851同样利用钨插槽技术形成。
在图8a和图8b所示的实施例中，积淀完底层金属后，积淀和图案化层间介电材料854，积淀和图案化顶层金属层以形成源极衬垫852。MOSFET的源极包括P+接触口和钨插槽，以及用于与外界接触的源极衬垫。最后在栅、源区域积淀和图案化钝化层，以完成正面的工序。MOSFET需限制在一定的厚度内以减小RDSON和提高散热能力。随后，溅镀背面金属层以形成漏极，以完成整个沟槽MOSFET的制造工序。
图9a所示为本发明一实施例的沿着图7中C-C线所截的MOSFET900a的截面图中靠近栅极衬垫区域的示意图。
如图9a所示，利用如上所述的钨插槽技术，积淀钨以形成钨插槽950a和钨插槽950b，从而将栅导通区918连接至栅极流道942a、栅极流道942b。此外，同样利用钨插槽技术，积淀钨以形成钨插槽951a，用于将P+接触口932连接至源极衬垫952。随后对钨进行化学机械抛光，积淀用于形成栅极流道942a、栅极流道942b的底层金属。此外，积淀钨插槽951b，用于将栅极流道942a连接至栅极衬垫956。栅极流道942a、栅极流道942b和栅极衬垫956部分或完全互连。
图9b所示为本发明另一实施例的沿着图7中C-C线所截的MOSFET900b的截面图中靠近栅极衬垫区域的示意图。如图9b所示，利用如上所述的钨插槽技术，积淀钨以形成钨插槽950a和钨插槽950b，用于将栅导通区918连接至栅极流道942a、栅极流道942b。积淀钨以形成钨插槽950c，用于将P+接触口932连接至栅极流道942c。随后对钨进行化学机械抛光；积淀用于形成栅极流道942a、栅极流道942b，栅极流道942c的底层金属。此外，积淀钨插槽951a和钨插槽951b，其中钨插槽951a用于将栅极流道942c连接至源极衬垫952，钨插槽951b用于将栅极流道942a连接至栅极衬垫956。栅极流道942a、栅极流道942b与栅极衬垫956部分或完全互连。
在图9a和图9b所示的实施例中，积淀完底层金属后，积淀和图案化层间介电材料954。然后积淀并图案化顶层金属，以形成栅极衬垫956，并形成源极衬垫952。最后，积淀和图案化钝化层，其中钝化层可包括低温氧化物、氮化物或其混合物，且根据具体应用要求对钝化层进行图案化，从而完成正面的工序。MOSFET需限制在一定的厚度内以减小RDSON和提高散热能力。随后，溅镀背面金属层形成漏极，以完成整个沟槽MOSFET的制造工序。
图10到图12所示分别为根据本发明另一实施例的圆形沟槽MOSFET的制造工序截面图。图10到图12中的圆形沟槽MOSFET的制造工序仅用示意，并不限制于此。
图10所示的MOSFET1000中，在外延层1004上生长较硬、较厚的掩模氧化层1006，其中外延层1004形成在N+掺杂衬底1002上。掩模氧化层1006的厚度可为5000埃或更厚。N型掺杂物可包括砷或红磷。光刻胶1008涂在掩模氧化层1006上，并通过沟槽掩模板对其进行图案化。刻蚀掩模氧化层1006和外延层1004以形成圆形沟槽1012。其中每一层刻蚀所用到的等离子体不同。然后去除光刻胶，洁净和干燥MOSFET1000。
图11所示的MOSFET1100中，生长牺牲氧化层，并通过缓冲氧化蚀刻液(Buffered Oxide Etchant，简称BOE)对牺牲氧化层进行刻蚀，从而去除表面缺陷。在台面区上保留部分较硬、较厚的掩模氧化层1106以实现栅导通区1118和外延层1104之间的绝缘。栅氧化层1114在沟槽1112内热生长。在沟槽1112内积淀并刻蚀第一栅导通材料，例如多晶硅，以形成栅导通区1118。
P阱1124形成在沟槽1112周围，其构造由应用工艺决定。通过注入一种或多种P型掺杂物，例如硼，并使P型掺杂物注入至外延层1104的指定深度或外延层1104的表面以下的一定深度范围内以形成P阱。随后，在熔炉内进行退火。退火结束后，施加图案化的光刻胶，并根据该图案化的光刻胶层将N型掺杂物注入外延层1104以形成N+层1126。N型掺杂物可包括砷，但不限于此。包含砷的N+层1126形成于P阱1124之上，并靠近外延层1104的上表面。
图12所示的MOSFET1200中，积淀并通过光刻工艺图案化第二栅导通材料，例如多晶硅，再用等离子体进行刻蚀以在台面区上利用第二栅导通材料形成栅极流道1242，用于将栅导通区1218连接在一起。在一些实施例中，用于形成栅导通区1218的第一栅导通材料和用于形成栅极流道1242的第二栅导通材料可以相同或相似。而在另外的一些实施例中，第一栅导通材料和第二栅导通材料可以不同。积淀并图案化低温氧化物(Low Temperature Oxide，简称LTO)和硼磷硅玻璃(Boron-Phosphorus-Silicate Glass，简称BPSG)，为后续的金属溅镀和图案化钨插槽做准备。
图13所示为根据本发明另一实施例的沿图12中虚线D-D所截得的MOSFET1300的截面图。积淀低温氧化物(Low Temperature Oxide，简称LTO)和硼磷硅玻璃(Boron-Phosphorus-Silicate Glass，简称BPSG)，用于在外延层1304中的N+层1326上形成覆盖层1328。在一些实施例中，先积淀LTO，再在LTO上积淀BPSG。其中低温氧化物可包括硅氧化物。随后，向掩模氧化层1306和外延层1304内注入P型掺杂物(例如硼)，并退火以形成P+接触口1332。上述结构可以提高击穿电压。对P+接触口1332进行图案化之后，利用钨插槽技术积淀钨插槽1351，随后对钨进行化学机械抛光。然后在低温氧化物和硼磷硅玻璃形成的覆盖层1328上积淀源极衬垫1352。
图14所示为根据本发明另一实施例的沿着图12中虚线D-D线所截的MOSFET1400的截面图中靠近栅极衬垫区域的示意图。如图14所示，积淀额外的钨插槽1450，用于通过由第二栅导通材料形成的栅极流道1442将栅导通区1418连接至栅极衬垫1456。此外，积淀钨插槽1451，用于将P+接触口1432连接至源极衬垫1452。MOSFET1400上的多个栅导通区1418可以全部或部分互连。积淀并图案化正面金属层。在一实施例中，第一金属用于制造栅极衬垫1456，第二金属用于制造源极衬垫1452。在源极衬垫1452和栅极衬垫1456上积淀并图案化钝化层，随后进行研磨、背面金属化以形成漏极1440。如图14所示，MOSFET1400还包括外延层1404，掩模氧化层1406，N+层1426和覆盖层1428。
图15a所示为根据本发明一实施例的圆形沟槽MOSFET1500a添加钨插槽后的俯视图。图15a所示包括用于栅极的钨插槽1550、用于源极的钨插槽1551，以及大量的栅极流道1540。画线部分表示，栅极衬垫1556的边缘和源极衬垫1552的边缘在金属化工序之后的位置。
图15b所示为根据本发明一实施例的圆形沟槽MOSFET1500b在形成金属化图案之后的俯视图。圆形沟槽MOSFET1500b包括源极衬垫1552、栅极衬垫1556和栅极流道1540。
图15c所示为传统沟槽MOSFET的结构图。传统沟槽MOSFET包括源极衬垫1552’、栅极衬垫1556’和栅极流道1540。从图15c可以看出，传统的栅极衬垫1556’需要额外的栅极衬垫流道1556a’和栅极衬垫流道1556b’。而在本发明的图10到图15b所示的实施例中，消除了对于衬垫流道的需求，因此降低了栅极衬垫1556需要的总体空间，同时降低了用于制造栅极衬垫1556的材料数量。
在一些实施例中，圆形沟槽MOSFET使沟槽底层氧化物的掺入更加简单。在另一些实施例中，采用碳化硅(SiC)和氮化镓(GaN)，可使圆形沟槽MOSFET和高电子迁移率晶体管(High Electron MobilityTransistor，简称HEMT)的制造更为简单。
圆形沟槽MOSFET提供下列附加优势：和纳米线(nano-wire)或多柱式(multi-pillar)垂直晶体管不同，圆形边界将提供均匀向外的辐射电场线密度，从而不会出现局部电场拥挤而导致电压过早击穿。圆形边界对侧壁和沟槽底部拐角产生的压力较小，减小了可能引发电压过早击穿的局部压力，因此，圆形沟槽MOSFET的击穿电压更高。此外，通过设置合适的降低表面电场(reduced surface，简称RESURF)结终端和负曲率掺杂(Negative Curve Doping，简称NCD)，可以将击穿电压提高到1000V或更高。
圆形沟槽MOSFET的另一个潜在的优点为：省去了传统沟槽MOSFET设计中在核心芯片或模具周围的栅极流道。通过例如由金属或多晶硅形成的栅电极，使栅极衬垫直接与栅导通区连接。栅极衬垫与栅导通区的直接接触提供了更高的封装密度，可使每块晶片上承载更多的芯片或模具。
圆形沟槽MOSFET的再一个潜在的优点是由于圆形沟槽MOSFET从栅极圆柱体中心向外辐射电场线，因此与传统方形沟槽MOSFET相比，阈值电压更低，而RDSON也可以根据阈值电压进一步降低。
此外，相对较宽的沟槽开口和圆形的沟槽形状，使得更容易对沟槽进行均匀的刻蚀，而几乎不会产生等离子加载效应。圆形沟槽和更宽的沟槽开口也使得更容易对沟槽底部进行均匀的氧化从而形成沟槽底部氧化物(Trench Bottom Oxide，简称TBO)。圆形沟槽和更宽的沟槽开口还进一步导致更容易使用所有半导体材料(例如硅、锗、氮化镓或碳化硅等)来制作沟槽MOSFET或高电子迁移率晶体管(High Electron MobilityTransistor，简称HEMT)。
图3到图8所公开的制造工序，较之其他系统需利用额外的金属掩膜板和层间介电材料来制造双金属系统层。此外，图9到图13所公开的制造工序较之其他系统要求额外的多晶硅掩膜板。尽管本发明的制造工序需要这些额外的层，增加了成本，但所增加的成本可由所得到的相对较高的击穿电压和相对较低的RDSON来补偿。
图16所示为根据本发明一实施例的采用上述圆形沟槽MOSFET的功率转换系统1600的框图。在一实施例中，功率转换系统1600将输入电压转换为输出电压。功率转换系统1600可以是直流-直流(DC-DC)转换器、交流-直流(AC-DC)转换器或直流-交流(DC-AC)转换器。功率转换器1600包括一个或多个开关1610。在一个实施例中，开关1610可以是但并不限于图3至图9或图10至图14所示的过程和步骤所制造的圆形沟槽MOSFET，例如图8中的圆形沟槽MOSFET800或图13中的圆形沟槽MOSFET1300。
如图17所示的一个实施例中公开了一种具有圆形沟槽的绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称IGBT)1700。利用图3至图9和图10到图14中的其中任一种方法，将其中的N+掺杂衬底替换成P+掺杂衬底1702，可形成绝缘栅双极晶体管IGBT1700。绝缘栅双极晶体管IGBT1700可用作图16中功率转换器1600的开关1610。在一些实施例中，绝缘栅双极晶体管IGBT1700可应用于智能电网中，通过在电网上覆盖双向通讯功能从而对电网进行监控。这些功能可包括对与电网耦接的设备进行监测、测量和控制。
图18a到图18c所示分别为本发明提供一实施例中的圆形沟槽MOSFET的制造方法流程图。制造方法大致可包括：如图18a所示，在步骤1802中，在衬底上生长外延层。在步骤1804中，在外延层上积淀氧化层，例如硬氧化层。在步骤1806中，图案化氧化层。在步骤1808中，刻蚀氧化层和外延层以形成至少一个圆形沟槽，其中圆形沟槽表面由外延层确定。此方法还可包括：步骤1810，在圆形沟槽表面上生长栅氧化层；步骤1812，在至少一个圆形沟槽内形成栅导通区。
如图18b所示，在步骤1814中，在形成栅导通区后，形成P阱。在一些实施例中，在形成P阱之前，对衬底进行图案化。然后通过向外延层注入P型掺杂物，并使P型掺杂物进入到外延层中，来形成P阱。在步骤1816中，形成N+层。在一些实施例中，在形成N+层之前，先对衬底表面进行图案化。并在N+层形成后，去除光刻胶。
在步骤1818中，在一些实施例中，在外延层上积淀LTO和BPSG并进行图案化。在步骤1820中，刻蚀氧化物以形成接触口。选择性地形成钨插槽。在步骤1822中，在LTO和BPSG形成的覆盖层上溅镀正面金属层。
如图18c所示，在步骤1824中，钝化正面金属层。在一些实施例中，至此完成正面的工序。在步骤1826中，研磨MOSFET以降低RDSON并提高散热能力。在步骤1828中，在衬底背面溅镀背面金属层以形成漏极。至此，圆形沟槽MOSFET的制造工序完成。
图19a至图19c所示分别为本发明的另一实施例中的圆形沟槽MOSFET的制造方法的流程图。如图19a所示，在步骤1902中，在衬底上生长外延层。在步骤1904中，在外延层上积淀氧化层，例如硬氧化层。在步骤1906中，图案化氧化层。在步骤1908中，刻蚀氧化层和外延层以形成至少一个圆形沟槽，其中圆形沟槽的表面由外延层确定。在步骤1910中，在圆形沟槽表面生长栅氧化层。在步骤1912中，在至少一个圆形沟槽内形成栅导通区。
如图19b所示，在步骤1914中，在栅导通区形成后，形成P阱。在一些实施例中，在形成P阱之前，先对衬底进行图案化。然后通过向外延层注入P型掺杂物，并使P型掺杂物进入到外延层中，来形成P阱。在步骤1916中，形成N+层。在一些实施例中，在形成N+层之前，先对衬底表面进行图案化，并在N+层形成之后，去除光刻胶。
在步骤1918中，积淀第二栅导通材料(例如多晶硅)并进行图案化，利用第二栅导通材料形成栅极流道。在步骤1920中，在外延层上积淀LTO和BPSG，并进行图案化。在步骤1922中，刻蚀氧化层以形成接触口。选择性地形成钨插槽。在步骤1924中，在LTO和BPSG形成的覆盖层上溅镀正面金属层。
如图19c所示，在步骤1926中，钝化正面金属层，在一些实施例中，至此完成正面的工序。在步骤1928中，研磨MOSFET以降低RDSON并提高散热能力。在步骤1930中，在衬底背面溅镀背面金属层以形成漏极。至此，圆形沟槽MOSFET的制造工序完成。
在此使用之措辞和表达都是用于说明而非限制，使用这些。措辞和表达并不将在此图示和描述的特性之任何等同物或部分等同物排出在发明范围之外，在权利要求的范围内可能存在各种修改。其他的修改、变体和替代物也可能存在。因此，权利要求旨在涵盖所有此类等同物。

Claims (21)

1.一种晶体管，其特征在于，所述晶体管包括：
外延层；以及
至少一个沟槽，其中所述沟槽的横截面为圆形，所述沟槽包括由所述外延层确定的沟槽表面、积淀在所述沟槽表面的栅氧化层、以及积淀在所述沟槽内的栅导通区。
2.根据权利要求1所述的晶体管，其特征在于，所述晶体管还包括在所述外延层中注入P型掺杂物而形成的P型重掺杂接触口。
3.根据权利要求2所述的晶体管，其特征在于，所述栅导通区和所述P型重掺杂接触口的数量之比在1∶1到6∶1的范围内。
4.根据权利要求1所述的晶体管，其特征在于，所述晶体管还包括：
P阱，围绕在所述至少一个沟槽周围，其中所述P阱嵌入所述外延层，位于所述外延层的表面下；以及
N型重掺杂层，通过在所述外延层中注入N型掺杂物而形成，位于所述外延层的表面和所述P阱之间。
5.根据权利要求1所述的晶体管，其特征在于，所述晶体管还包括积淀在所述外延层上的覆盖层，所述覆盖层由低温氧化物和硼磷硅玻璃形成。
6.根据权利要求1所述的晶体管，其特征在于，当所述外延层积淀在N型重掺杂衬底上时，所述晶体管为金属氧化物半导体场效应晶体管。
7.根据权利要求1所述的晶体管，其特征在于，当所述外延层积淀在P型重掺杂衬底上时，所述晶体管为绝缘栅双极晶体管。
8.根据权利要求1所述的晶体管，其特征在于，所述栅导通区的材料选自氮化镓、碳化硅、硅、钨和锗中的任意一种。
9.一种功率转换系统，其特征在于，所述功率转换系统包括：
至少一个开关，所述开关包括晶体管，所述晶体管包括外延层和至少一个沟槽，其中所述沟槽的横截面为圆形，所述沟槽包括由所述外延层确定的沟槽表面、积淀在所述沟槽表面的栅氧化层、以及积淀在所述沟槽内的栅导通区。
10.根据权利要求9所述的功率转换系统，其特征在于，所述晶体管还包括在所述外延层中注入P型掺杂物而形成的P型重掺杂接触口。
11.根据权利要求10所述的功率转换系统，其特征在于，所述栅导通区和所述P型重掺杂接触口的数量之比在1∶1到6∶1的范围内。
12.根据权利要求9所述的功率转换系统，其特征在于，所述晶体管还包括：
P阱，围绕在所述至少一个沟槽周围，其中所述P阱嵌入所述外延层，位于所述外延层的表面下；以及
N型重掺杂层，通过在所述外延层中注入N型掺杂物而形成，位于所述外延层的表面和所述P阱之间。
13.根据权利要求9所述的功率转换系统，其特征在于，所述晶体管还包括积淀在所述外延层上的覆盖层，所述覆盖层由低温氧化物和硼磷硅玻璃形成。
14.根据权利要求9所述的功率转换系统，其特征在于，当所述外延层积淀在N型重掺杂衬底上时，所述晶体管为金属氧化物半导体场效应晶体管。
15.根据权利要求9所述的功率转换系统，其特征在于，当所述外延层积淀在P型重掺杂衬底上时，所述晶体管为绝缘栅双极晶体管。
16.一种晶体管的制造方法，其特征在于，所述晶体管的制造方法包括：
在衬底上生长外延层；
在所述外延层上积淀氧化层；
在所述氧化层上涂敷光刻胶并图案化所述光刻胶；
刻蚀所述氧化层和所述外延层以形成至少一个横截面为圆形的沟槽，其中所述沟槽的表面由所述外延层确定；
在所述沟槽表面生长第二氧化层；以及
在所述至少一个沟槽内形成栅导通区。
17.根据权利要求16所述的晶体管的制造方法，其特征在于，在所述至少一个沟槽内形成栅导通区的步骤之后，所述晶体管的制造方法还包括：
在所述外延层中形成P阱；以及
在所述外延层的表面和所述P阱之间形成N型重掺杂层。
18.根据权利要求17所述的晶体管的制造方法，其特征在于，在所述外延层的表面和所述P阱之间形成N型重掺杂层的步骤之后，所述晶体管的制造方法还包括：在所述外延层上积淀低温氧化物和硼磷硅玻璃以形成覆盖层。
19.根据权利要求18所述的晶体管的制造方法，其特征在于，在所述外延层的表面和所述P阱之间形成N型重掺杂层的步骤之后、在所述外延层上积淀低温氧化物和硼磷硅玻璃以形成覆盖层的步骤之前，所述晶体管的制造方法还包括：沉淀第二栅导通材料并进行图案化，利用所述第二栅导通材料形成栅极流道。
20.根据权利要求19所述的晶体管的制造方法，其特征在于，在所述外延层上积淀低温氧化物和硼磷硅玻璃以形成覆盖层的步骤之后，所述晶体管的制造方法还包括：在所述外延层中注入P型掺杂物以形成至少一个P型重掺杂接触口。
21.根据权利要求20所述的晶体管的制造方法，其特征在于，所述栅导通区和所述P型重掺杂接触口的数量之比在1∶1到6∶1的范围内。
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