KR20090026747A - 쇼트키 소스 접촉이 구현된 차폐된 게이트 트렌치 모스펫 셀 - Google Patents

쇼트키 소스 접촉이 구현된 차폐된 게이트 트렌치 모스펫 셀 Download PDF

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KR20090026747A
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trench
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power device
semiconductor power
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KR1020087024766A
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아누프 브할라
식 케이. 루이
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알파 앤드 오메가 세미컨덕터 리미티드
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Abstract

본 발명은 반도체 기판 내에 개방되어 있는 트렌치에 의해 둘러싸여진 복수의 전력 트랜지스터 셀들을 포함하는 반도체 전력 소자를 개시한다. 나아가 적어도 하나의 활성 셀은 상기 트렌치들 간에 개방된 트렌치 소스 접촉을 포함하고, 여기서 상기 트렌치 소스 접촉은 절연층의 최상층에 배치된 소스 금속에 소스 영역을 전기 접속하기 위하여 소스 영역을 통과하여 바디 영역까지 개방되며, 상기 트렌치 소스 접촉의 트렌치 바닥 표면은 상기 활성 셀 내에서 집적된 쇼트키 배리어 다이오드로 기능하기 위해 전도성 물질로 더 커버된다. 차폐 구조가 트렌치 게이트 및 쇼트키 다이오드 모두에 차폐 효과를 제공하기 위해 트렌치 게이트로부터 절연되고 바닥부에 배치된다.

Description

쇼트키 소스 접촉이 구현된 차폐된 게이트 트렌치 모스펫 셀{SHIELDED GATE TRENCH MOSFET CELLS IMPLEMENTED WITH A SCHOTTKY SOURCE CONTACT}
본 출원은 본 출원의 공동 발명자에 의해 2005년 2월 11일 출원된 미국특허출원 제11/056,345호 동시 계속 출원의 CIP 출원이다. 상기 출원의 내용은 본 발명에서 참고적으로 병합된다.
발명의 배경
1. 발명의 분야
본 발명은 일반적으로 반도체 전력 소자에 관한 것이다. 보다 구체적으로 본 발명은 고주파 전력 스위칭(power switching), H-브리지 및 동기화 정류 애플리케이션(synchronization rectification applications)의 성능을 향상시키기 위한 쇼트키 소스 접촉(Schottky source contact)이 구비된 셀(cell)들을 가지고 있는 차폐된 트렌치 게이트들(shielded trench gates)을 MOSFET에게 제공하는데 있어서, 참신하고 개선된 제조 공정 및 장치 구성에 관한 것이다.
2. 관련 기술의 설명
전력 소비를 줄이거나 반도체 전력 소자의 스위칭 속도를 증가시키기 위해서 는, on-저항과 게이트 정전용량(capacitance)을 더욱 감소시키는 것이 바람직하다. 금속-산화물 실리콘 전계효과 트랜지스터(이하, MOSFET)와 같은 반도체 전력 소자 내에 쇼트키 다이오드의 집적화가 구현되어왔다. 제1A도와 제1B도는 바디 다이오드(body diode)를 우회(bypass)하도록 쇼트키 다이오드를 집적시킴으로써 MOSFET 장치의 작용을 개선시킨 전형적인 MOSFET을 나타낸다. MOSFET 장치의 성능 개선은 H-브리지와 동기화 정류 애플리케이션을 증진시킨다. 특히, 제1A도는 접합 장벽 제어 쇼트키(Junction Barrier controlled Schottky, JBS) 영역을 가진 MOSFET을 나타낸다. 여기서 집적화된 JBS는 쇼트키 접촉들 사이에 산재된 P-N 접합 그리드(grid)를 가진 쇼트키 다이오드 배열일 수 있다. 일단 문턱(threshold) 역바이어스 전압이 인가되면, 상기 P-N 접합은 역방향의 큰 누설전류가 형성되는 것을 막기 위해 쇼트키 접촉 아래에 있는 채널 영역을 핀치오프(pinch-off)할 것이다. 또한 공핍층(depletion layer)에 의해 야기된 상기 차폐 효과(shielding effect)는 항복 전압(breakdown voltage)을 개선시킨다. 그러나 연결저항(series resistance)의 증가라는 맞거래(tradeoff)가 존재한다. 나아가, 집적화된 JBS 영역내의 P-N 접합의 존재는 표면적의 많은 부분을 차지하기 때문에 실제적인 고려하에서는 순방향 전도(forward conduction)에 기여하는 전체 쇼트키 접촉 영역의 감소를 요구할 수 있다. 그러한 환경 하에서는, 전체 쇼트키 접촉 영역의 감소에 의해 야기되는 on-상태 순방향 전압의 증가가 존재하게 된다. 제1B도에서는, 집적화된 트렌치 MOS 장벽 쇼트키(trench MOS barrier Schottky, TMBS)가 구현된다. 상기 집적화된 TMBS는 MOS 트렌치로 산재되어 있는 쇼트키 다이오드 배열을 포함한다. 에피텍셜/드리프 트(epitaxial/drift) 영역의 메사(mesa) 형상 부분 내에 존재하는 다수 전하 캐리어(majority charge carrier) 및 트렌치들의 절연된 측벽들(sidewalls) 상의 금속 간의 전하 결합은, 절연파괴(breakdown)를 개선시키고 역(reverse)누설 전류를 감소시키는 쇼트키 접촉의 아래에서 전기장 특성의 재분배를 야기한다.
미국 특허 제4675713호는 소스 쇼트키 접합(source Schottky junction)을 반도체 전력 소자용 바디(body) 접촉으로 사용하는 방법을 개시한다. 미국 특허 4983535호는 바디 영역의 최상단에 위치하는 내열성 금속 쇼트키 장벽(refractory metal Schottky barrier)이 구비된 소스를 가진 DMOS 소자를 생산하는 제조방법을 개시한다. 그러나 이러한 소자들은 여전히 상대적으로 높은 장벽 높이(barrier height)의 금속들을 사용하는 한계가 있다. 그러한 소자 성능은 on-저항의 추가적인 감소와 더 높은 구동 전류(drive current)를 요구하는 현대의 애플리케이션을 만족시킬 수 없다.
제2도는 본 특허출원의 공동발명자에 의한 동시 계속 출원에서 제시된 바 있는 개선된 DMOS를 나타낸다. 상기 DMOS는 개선된 구성을 지닌다. 특히, 게이트 트렌치와 근접하면서 소스와 인접한 곳에는 트렌치 벽을 따라 배치된 안티-펀치-쓰루 임플란트(anti-punch-through implant)를 가진 소스-바디(source-body) 접촉 트렌치가 있다. 집적된 쇼트키 다이오드는 높은 장벽 높이의 금속을 집적된 쇼트키 접촉으로서의 구실을 하기 위해 소스-바디 접촉 트렌치의 바닥에 침전시킴으로써 형성된다. 소스와 바디에 옴접촉(ohmic contact)을 제공하기 위해 낮은 장벽 높이의 금속이 높은 장벽 높이의 금속을 덮어씌우고 그 위에 침전된다. 제2도에서처럼 DMOS 소자는 활성 다이 영역(die active area)의 손실 없이 모든 셀에 쇼트키를 집적할 수 있는 장점을 제공한다. 그러나 off-상태에서 허용가능한 낮은 누설전류를 얻는 것이 요구됨에 따라, 상기의 높은 장벽 높이의 금속은 쇼트키 및 소스-바디 옴접촉의 요구들을 만족시키기 위해 높은 장벽 높이의 금속과 낮은 장벽 높이의 금속 모두를 침전시켜야 하는 고비용의 단점을 제공한다.
나아가, 제1A도, 제1B도 및 제2도에서처럼 상기의 소자 구성들은 기판의 바닥부분에 배치된 드레인과 트렌치 게이트(trenched gate) 사이의 결합에 의해 야기되는 상대적으로 높은 게이트/드레인 정전용량(gate-to-drain capacitance, Cgd)으로 인해 여전히 한계가 있다. MOSFET과 IGBT를 포함하는 전력 트랜지스터에 있어서, 새로운 소자 구성들과 제조 공정들이 스위칭 전력 소자들의 게이트와 드레인간의 속도제한 정전용량(speed-limiting capacitance)을 감소시키도록 차폐된 게이트 트렌치(shielded gate trench, SGT) 구조를 포함하는 상이한 게이트 구조들로 이루어져 공개되어 왔다. 상기의 공개된 과학 기술은 여전히 기술적 한계와 어려움에 직면해 있다. 고주파 스위치 전력 소자에 대한 요구가 증대됨에 따라 이러한 기술적 어려움과 한계를 극복하는 효과적인 해결책이 긴급히 요구된다.
제1C도에서처럼 발리가(Baliga)는 미국특허 제5998833호에서 DMOS 셀을 개시하고 있다. 소스 전극(source electrode)은 게이트/드레인 정전용량을 줄이기 위해 트렌치 게이트의 아래에 위치한다. 상기 DMOS 셀의 게이트는 두 부분으로 나뉜다. 게이트/드레인 정전용량은 게이트-드레인 중복(overlapping) 영역으로부터 정전용량에 대한 기여도가 제거되기 때문에 감소된다.
미국특허 제6690062호에서, 제1D도에서처럼 MOSFET 소자가 개시되어 있다. 여기서 트랜지스터 구성의 스위칭 작용은 가장자리(edge) 영역내에 차폐전극(shielding electrode)을 제공함으로써 개선된다. 상기 차폐전극은 적어도 활성 셀 배열(active cell array) 구역들을 둘러싸고 있다. 가장자리 게이트 구조와 드레인 존(zone)간에는 정전용량(capacitance)이 존재한다. 가장자리 영역에 존재하는 차폐전극은 트랜지스터의 게이트/드레인 정전용량CGD(gate-drain capacitance)를 감소시킨다.
미국특허 제6891223호에서 크룸레이(Krumrey) 등은 트렌치들에 배치된 둘 이상의 전극 구조를 가진 반도체 기판(substrate)내의 트렌치들을 따라 배치된 트랜지스터 셀들을 포함하는 트랜지스터를 개시하고 있다. 나아가, 금속화(metallization) 구조들이 제1E도에서와 같이 기판 표면 위에 배치된다. 상기 트렌치들은 트랜지스터의 불활성의 가장자리 영역(inactive edge region)까지 확장한다. 상기 전극 구조들 및 이에 상응하는 금속화 간의 전기적 연결이 가장자리 영역에서 형성된다.
상기의 트랜지스터 구성들을 포함하는 특허 공개들은 여전히 공통적인 난점을 가지고 있다. 트렌치 바닥에 배치된 소스 전극은 반도체 전력 소자의 가장자리 영역을 통과하여 소스 전압에 연결된다. 이것은 불가피하게 소스 전극 저항을 증가시킨다. 나아가, 그러한 연결을 생성하는데 필요한 여분의 마스크들이 제조 비용을 증가시킨다.
그러므로, 상기의 문제점과 한계를 해결할 수 있도록 전력 소자를 생성하는데 있어서 새로운 제조 방법 및 소자 구성을 제공하기 위한 반도체 전력 소자 설계 및 제조 기술이 여전히 요구된다.
발명의 요약
따라서 본 발명의 목적은 소스 전압에 보다 직접적인 접속이 제공되는 바닥 차폐 전극을 가지는 차폐 게이트 트렌치(SGT) 구조를 구비한 새롭고 향상된 반도체 전력 소자를 제공하는 것이다. 특히, 매크로셀 레이아웃(macrocell layout) 접근법이 개시된다. 상기 매크로 셀에서는 전도성 폴리실리콘으로 채워진 하나의 트렌치가 상기 SGT 구조의 바닥 차폐 전극을 상기 소스 금속에 직접적, 전기적으로 연결하도록 한다. 따라서 앞서 기술한 전형적인 환경에서 상기 소자의 주변부를 경유하는 소스 전압 접속의 문제점과 곤란이 해결된다.
본 발명의 또 다른 목적은, 집적화된 쇼트키의 면적 효율 및 상기 MOSFET 스위칭 성능을 더욱 개선시키는 접적화된 쇼트키 소스 접촉을 상기의 새롭고 개선된 SGT 접속에 결합시키는 것이다. 낮은 장벽 높이(barrier height)의 금속층이 소스 접촉 트렌치를 덮도록 함으로써 집적화된 쇼트키 접촉으로써 기능하는 한편, 바디 다이오드를 우회하여(bypass) 소자 성능을 개선시킨다. 한편, 트렌치 벽을 따라 배치된 펀치쓰루 임플란트 영역(punch through implant area)을 형성시킴으로써 소스 접촉 쇼트키(source contact Schottky) 내에 펀치쓰루 방지(punch through prevention)가 제공되도록 한다.
특히, 본 발명의 목적은 게이트/드레인 정전 용량을 감소시키기 위해서 개선된 SGT 소자 환경 및 제조 방법을 제공하는 것이다. 상기 소자는 바디 영역을 통과하여 개방되는 동시에 바디 다이오드를 우회하기 위해 쇼트키 배리어 다이오드로서 기능하는 Ti 또는 TiSi2와 같은 낮은 장벽 높이의 금속층으로 덮여진 소스 접촉 트렌치들을 제공하여 전력 MOSFET 소자 특성을 개선시키는 것이다. 본 발명에서 개시된 상기 소자들은 특히 H-브리지 및 동기식 정류 에플리케이션 등에 유용하다.
본 발명은 적절한 실시예를 통해 트렌치된 반도체 전력 소자를 개시한다. 상기 트렌치된 반도체 전력 소자는 반도체 기판 위에서 복수개의 상호 연결된 트렌치 형태를 포함한다. 상기 상호 연결된 트렌치 중 적어도 하나는 반도체 전력 소자용 차폐 게이트 트렌치(SGT)를 구성한다. 상기 SGT는 SGT의 상부에 배치된 트렌치된 게이트 및 상기 트렌치된 게이트로부터 절연되어 SGT의 하부에 배치되는 바닥 차폐 전극(bottom shielding electrode)을 포함한다. 상기 상호 연결된 트렌치들의 적어도 하나는 트렌치를 채우는 전도성 물질로 채워진 소스 접속 트렌치(source-connecting trench)를 구성한다. 여기서 상기 물질은 상기의 소스 접속 트렌치의 최상부에 배치된 소스 금속에 전기적으로 접속하기 위해 SGT의 바닥 차폐 전극에 전기적으로 접속된다. 나아가 상기 트렌치된 반도체 전력 소자는 소스 영역을 절연층의 상부에 배치된 소스 금속에 전기적으로 접속하는데 있어서 상기 소스 영역을 통과하여 바디 영역 속까지 확장된 게이트 트렌치들 간에 개방된(opened) 트렌치된 소스 접촉(trenched source contact)을 포함한다. Ti/TiN 또는 TiSi2/TiN 층과 같은 낮은 장벽 높이의 금속으로 덮여진 상기 트렌치된 소스 접촉들은 전력 반도체 소자의 각 셀에서 집적화된 쇼트키 배리어 다이오드로서 기능하여 다바이스 성능을 개선시킨다.
본 발명의 또 다른 실시예는 트렌치 게이트(trenched gate)의 바닥부에 배치되고 상기 트렌치 게이트로부터 절연된 차폐구조를 포함한다. 상기 차폐 구조는 쇼트키 다이오드가 형성된 소스 접촉의 바닥부보다 더 깊게 확장한다. 상기 차폐 구조는 상기 트렌치 게이트의 차폐효과를 제공하여 게이트/드레인 정전 용량 Cgd의 감소를 유도함으로써 스위칭 속도를 개선한다. 상기 차폐구조는 누설 전류의 감소를 유도하면서 트렌치된 쇼트키에 차폐효과를 제공한다. 따라서 상기 쇼트키 접촉을 위한 낮은 장벽 높이의 금속을 사용하는 것은 설계자들이 한 쌍의 대응 변수들을 최적화시키려할 때 계속 만나게 되는 누설전류를 맞거래(tradeoff)하지 않고서도 쇼트키 접합 저항(Schottky junction resistance)을 개선시킬 수 있도록 한다.
본 발명의 이런 저런 목적 및 장점들은 다양한 도면 속에 도해된 바람직한 실시예의 구체적인 설명을 통해 당해 발명이 속하는 기술분야에서 통상의 기술력을 가진 자에게 명백하게 될 것이다.
도면의 간단한 설명
제1A도 내지 제1E도는 선행 기술에 공개된 트렌치 MOSFET의 단면도이다.
제2도는 개선된 집적 쇼트키 다이오드의 구성을 한 MOSFET 소자의 단면도이다.
제3A도는 본 발명의 개선된 구성을 구비한 트렌치 MOSFET 소자의 평면도이며 제3B도 내지 제3D도는 세 가지 단면도이다.
제4A도 내지 제4N도은 제3도에서와 같이 트렌치 MOSFET을 제공하기 위한 제조방법을 묘사하는 연속적인 단면도들이다.
제5A도 및 제5B도는 각각, MOSFET 소자의 특별 구성된 종단영역 및 테이퍼(tapered)된 게이트를 가진 본 발명의 두 가지 대체 실시예에 있어서 양측 단면도들이다.
제6A도 및 제6B도는 본 발명에 있어서 낮은 장벽 높이의 금속층으로 덮여진 소스 접촉 트렌치들을 통과하는 쇼트키 배리어 다이오드를 포함하고 게이트/드레인 정전 용량을 감소시키기 위해 특별히 구성된 게이트/드레인 차폐 구조를 가진 MOSFET 소자의 두 가지 대체 실시예의 단면도들이다.
제7A도는 본 발명에 있어서 그라운드 전압이 아닌 어느 한 전위에 연결되는 바닥 차폐 전극을 가진 DMOS 셀의 단면도이다.
제7B도는 등가회로이고 제7C도는 소스 금속, 게이트 패드(pad) 및 하부의 게이트 패드를 포함하는 소자의 평면도이다.
발명의 구체예에 대한 상세한 설명
제3A도 내지 제3D도는 본 발명에 있어서 트렌치 MOSFET 소자(100)의 평면도 및 세 종류의 단면도이다. 제3B도에서처럼, 상기 트렌치 MOSFET 소자(100)는 에피텍셜(epitaxial) 층(110)으로 이루어진 기판(105) 위에서 지지된다. 상기 트렌치 MOSFET 소자(100)는 차폐된 게이트 트렌치(SGT) 구조를 포함한다. 상기 SGT 구조는 트렌치 게이트(150)의 아래에 배치되고 트렌치 게이트(150)로부터 절연된 바닥 차폐 전극(130)을 포함한다. 내부에 폴리실리콘으로 채워진 상기 바닥 SGT 구조(130)는 상기 트렌치 바닥 아래에 배치된 드레인으로부터 상기 트렌치 게이트(150)를 차폐하도록 한다. 상기 바닥 SGT 구조(130)는 유전체(dielectric) 층(113)에 의해 드레인 영역으로부터 절연된다. 절연층(120)은 트렌치 게이트(150)로부터 바닥 차폐 전극(130)을 분리시킨다. 상기 트렌치 게이트(150)는 게이트 절연층(155)에 의해 둘러싸여 있는 트렌치 내부를 채우는 폴리실리콘을 포함한다. 여기서 상기 게이트 절연층(155)은 트렌치된 벽들을 덮고 있다. 제2 전도성 타입의 불순물(dopant), 예를 들면 P-형 불순물이 첨가된(doped) 바디 영역(160)은 트렌치 게이트들 사이에 퍼져 있다. 상기 P-바디 영역들(160)은 제1 전도성 타입의 불순물, 예를 들면 N-형 불순물이 첨가된 소스 영역(170 및 170')들을 감싸고 있다. 상기 소스 영역들(170 및 170')은 트렌치 게이트들(150)을 둘러싸고 있는 에피텍셜 층의 상단 표면 가까이에 형성된다. 하나의 실시예에서는, 소스 영역 170만이 형성되고 소스 영역 170'은 생성되지 않는다.
반도체 기판의 최상부 표면에는 절연층(180)이 있다. 나아가 상기 MOSFET 소자는 트렌치 게이트들(150) 사이의 메사 접촉 영역(mesa contact area) 내에 개방된 소스 접촉 트렌치들(188)을 포함한다. 소스 접촉 트렌치(188)의 바닥부는 바디 영역(160)을 통과하여 확장한다. 또한 상기 접촉 트렌치들(188)의 측벽들을 따라 형성되어 있는 더욱 강도 높은 불순물이 첨가된 영역들(185)들이 존재하는데 바디 영역에 좋은 옴접촉(ohmic contact)을 제공하기 위해 P+ 불순물이 첨가되어 있다. 또한 그것들은 펀치 쓰루 방지 영역을 제공한다. Ti 또는 TiSi2로 이루어진 금속층(198)은 절연층(180)의 최상에 형성된다. 상기 금속층(198)은 소스 접촉 트렌치 벽들 및 접촉 트렌치들(188)의 트렌치 바닥을 덮고 있다. Ti 또는 TiSi2의 금속층(198) 또는 접촉 트렌치들(188) 안으로 침전된 다른 낮은 장벽 높이의 금속들은 상기 트렌치 측벽상의 소스 옴접촉으로 기능하며 상기 트렌치 바닥에서 바디 다이오드를 우회하기 위한 집적 쇼트키 배리어 다이오드로써 기능한다. 소스 금속과 게이트 금속(미도시)은 소스 영역들 및 게이트 영역들에게 전기적 접촉을 제공하기 위해서 쇼트키 배리어 금속(198)의 최상단에 형성된다. 제3C도는 A-A'선을 따라 자른 단면도이다. 제3A도 내지 제3D도에서와 같이, 바닥 차폐전극(130)은 트렌치된 소스 접속 전극(140)을 통과하여 소스 금속(190)에 전기적으로 연결된다. 상기의 트렌치된 소스 접속 전극(140)은 MOSFET 셀들 사이에 확장되어 있는 상호 연결된 트렌치들을 통과하여 바닥 차폐 전극(130)에 전기적으로 연결된다.
제3A도는 소자의 매크로 셀 레이아웃을 나타낸다. 여기서 각각의 활성 셀(active cell)은 트렌치 게이트들(150)로 형성되는 주위 트렌치들에 의해 경계가 확정되는 정사각형 레이아웃을 갖는데, 여기서 상기 트렌치 게이트들(150)은 SGT 구조로서 기능하는 바닥 차폐 전극을 갖는다. 두 트렌치들이 상호 교차하는 영역(195)에서, 소스 전극이 바닥 차폐 전극(130)에 전기적으로 연결되도록 한다. 이러한 영역(195)은 소스 접속 전극(140)이 상기 트렌치들의 일부분까지 확장되도록 상호 교차점을 넘어 확장될 수 있다. 선택적으로, 트렌치들이 교차하지 않는 영역(195)에서 소스 접속 전극(140)을 형성할 수도 있다. 제3A도에서의 정사각형뿐만 아니라, 삼각형, 직사각형, 육각형과 같은 다른 형태의 다각형이 될 수 있다. 제3A도에서의 각 매크로 셀은 복수의 활성 셀(115) 및 적어도 하나의 영역(125)을 포함한다. 활성 셀들(115)은 트렌치 게이트(150)들로써 둘러싸이고 경계가 확정되는 반면, 125 영역의 내부에서는 트렌치된 소스 접속 전극(140)이 바닥 차폐 전극(130)을 소스 접촉 금속에 전기적으로 연결하기 위해 게이트 충전 물질로 채워져 있다. 제3C도는 상기 영역(125)과 활성 셀(115)의 경계선을 나타낸다. 나아가, 상기 SGT 구조의 바닥 차폐 전극(130)은 바닥 차폐 전극(130)(활성 셀(115) 내)과 트렌치(140)(소스 접촉 트렌치 영역(125)내)를 연결함으로써 소스 접속 트렌치(140)에 연결된다. 이러한 트렌치들은 3차원적으로 상호 연결되고 제3D도에서와 같이 단면의 전, 후에서 트렌치들을 경유하여 상호 연결된다.
제3A도 내지 제3D도에서처럼 DMOS 소자들은 상기 차폐 게이트 트렌치 구조, 예를 들어 SGT 구조를 모든 활성 DMOS 셀 내의 트렌치된 접촉 쇼트키 배리어(trenched contact Schottky barrier)에 결합시킨다. 상기 소스가 연결된 바닥 차폐 전극을 가진 깊은 트렌치들은 역방해(reverse blocking)의 경우에 쇼트키 접촉을 보호한다. 이러한 구성은 Ti 또는 TiSi2와 같은 낮은 장벽 높이의 금속들을 가지고 훨씬 낮은 누설 전류를 제지하는 특별한 장점을 제공한다. 현격하게 개선된 맞교환이 순방향 전압 Vf 및 누설 전류 Ileak 사이에서 이뤄진다. 순방향 전압을 낮추기 위해 장벽 높이를 낮추는 것이 바람직하나, 누설 전류의 증가라는 바람직하지 못한 효과를 야기시킬 수 있다. 깊은 트렌치 바닥 차폐 전극에 의해 제공되는 차폐 효과는 누설 전류의 증가를 제한하기 때문에, 본 발명에 공개된 개선된 구성형태는 낮은 장벽 높이의 금속을 사용할 수 있도록 해준다.
앞서 기술한 내용과 제3A도 내지 제3D도에 따르면, 본 발명은 트렌치된 반도체 전력 소자를 개시한다. 상기 트렌치된 반도체 전력 소자는 반도체 기판 상에서 복수의 상호 연결된 트렌치들을 포함한다. 상기의 상호 연결된 트렌치들의 적어도 하나의 트렌치는 반도체 전력 소자용 차폐 게이트 트렌치(SGT)를 구성한다. 상기 SGT는 SGT의 상부에 배치된 트렌치 게이트 및 그 트렌치 게이트들로부터 절연되어 있는 SGT의 바닥부에 배치된 바닥 차폐 전극을 포함한다. 상기 상호 연결된 트렌치들 중 적어도 하나는 전도성의 트렌치 충전 물질로 채워진 소스 접속 트렌치를 구성하는데, 이는 소스 접속 트렌치의 최상부에 배치된 소스 금속에로의 전기적 연결을 위해서 상기 SGT의 바닥 차폐 전극에 전기적으로 연결된다. 나아가 상기 트렌치된 반도체 전력 소자는, 소스 영역을 통과하여 바디 영역까지 확장된 게이트 트렌치들 사이에서 개방되어 있는 트렌치된 소스 접촉을 포함하는데, 이는 소스 영역을 절연층의 최상부에 배치된 소스 금속에 전기적으로 연결시키기 위한 것이다. 나아가 상기 트렌치된 소스 접촉은 전력 반도체 소자의 각 셀 내에 집적화되어 있는 쇼트키 배리어 다이오드로서 기능하기 위해 낮은 장벽 높이의 금속층으로 덮여진 바디 영역을 통과하여 확장되어 있으며 이는 소자 성능을 개선시킨다. 상기 반도체 전력 소자는 나아가 반도체 전력 소자의 펀치 쓰루를 방지하기 위해 소스 접촉 트 렌치들의 트렌치 벽을 따라 바디 타입(body type) 불순물이 첨가된 펀치 쓰루 방지 영역을 포함한다.
제4A도 내지 제4L도은 제3A도 내지 제3D도에 보여진 MOSFET 소자를 제조하는 과정을 설명한 일련의 측단면도이다. 제4A도에서, 트렌치 마스크(208)가 산화물 하드 마스크(oxide hard mask)(206)를 생성하기 위한 첫 번째 마스크로서 도포된 후 제거된다. 제4B도를 참조하면, 기판(205) 상에서 지지되는 에피텍셜 층(210) 내에 존재하는 복수의 트렌치들(209)을 개방하기 위해 트렌치 식각 공정이 수행된다. 목적하는 산화물 두께와 전극들을 위해 요구되는 최종적인 깊이는 트렌치의 깊이를 결정한다. 다른 나머지 트렌치들보다 더 넓고 더 깊은 게이트 러너 트렌치(gate runner trench)(209')가 똑같은 공정으로 형성될 수도 있다. 제4C도에서, 희생산화(sacrificial oxidation)가 수행되고 측벽들을 매끄럽게 하기 위해 트렌치 벽의 손상된 표면을 제거하기 위한 산화 식각(oxide etch)을 한다. 그 후 게이트 산화막 층(215)을 성장시키기 위해 게이트 산화가 수행된다. 두꺼운 산화막 층이 낮은 Rds와 높은 항복 전압(breakdown voltage)을 위한 소자 최적화에 근거한 두께까지 성장하게 된다. 여기서 더 두꺼운 산화막 층(215)은 실리콘 표면 전계(silicon surface electric field)를 감소시킨다. 그리고 이것은 더 높은 도핑(doping) 사용을 허락하고 Rds를 낮추도록 유도한다.
제4D도에서, 바닥 차폐 전극을 형성하기 위한 폴리실리콘 층(220)이 트렌치들(209)와 게이트 러너 트렌치(209') 속으로 침전된다. 제4E도에서는, 폴리실리콘 층(220)을 에치백(etch back)하도록 블랭킷 폴리실리콘(blanket polysilicon) 에치 백이 수행된다. 상기 폴리실리콘 층(220)은 상기 산화막의 최상부 표면의 바로 아래에 있을 때까지 마스크 없이 에치백된다. 그 후 상기 실리콘의 최상부에 있는 산화물은 컨벤션 플라즈마 에치 공정(convention plasma etch process)을 이용하여 제거된다. 제4F도에서는, 두 번째 마스크, 즉 폴리실리콘 마스크(222)가 지정된 소스 접속 트렌치들의 내부에 있는 폴리실리콘 층(220S)의 일부를 감싸도록 도포된다. 그 후 상기 폴리실리콘 층(220)은 트렌치 게이트로 지정된 트렌치들의 윗부분을 제거하도록 에치백된다. 상기 폴리실리콘(220)은 일정 시간 동안에 작동하도록 한 에치백(timed etch back) 공정을 사용하여 목적하는 깊이까지 식각된다. 그리고 상기 폴리실리콘 마스크(222)가 제거된다. 상기 트렌치의 측벽 상에 있는 두꺼운 산화물은 상기 측벽들이 폴리실리콘에 의해 캡슐화되지 않은 영역 내에서 깨끗하질 때까지 습식 식각(wet etch)을 사용하여 벗겨진다. 트렌치의 하부 내에서는 이러한 산화물을 과도하게 오버에치(over etch)하지 않도록 주의한다. 제4G도에서는, 바닥 차폐 전극을 형성하기 위하여 얇은 게이트 산화막 층(225)이 잔존하는 바닥 폴리실리콘 층(220)의 최상 표면 및 트렌치 벽의 윗부분을 감싸도록 한다. 상기 게이트 트렌치 측벽상의 얇은 산화물은 게이트 문턱 전압(threshold voltage)을 감소시키는 이점을 제공한다. 상기 게이트 산화 공정은 모든 노출된 폴리 영역(poly regions)들 위로 더 두꺼운 산화물을 성장시키는데, 이는 무겁게 도핑된(heavily doped) 폴리실리콘 내에서 잘 알려진 강화된 산화작용 때문이다. 이러한 바닥 차폐 전극을 둘러싸고 있는 보다 두꺼운 산화물은 항복 전압을 개선하는 이점을 가진다. 제4H도에서, 게이트 폴리실리콘 층(230)은 게이트 트렌치들 속으로 침전되며 상기 트렌치 게이트들을 형성하도록 에치백된다. 이러한 게이트 폴리실리콘 층(230)은 최상부의 실리콘 표면의 바로 아래에 놓일 때까지 마스크를 사용하지 않고서 간단히 에치백된다. 하나의 게이트 러너(230G) 또한 같은 공정으로 형성된다.
제4I도에서는, 복수의 바디 도펀트 영역(235)을 형성하기 위한 바디 도펀트 임플란트(body dopant implant)가 하나의 바디 마스크(미도시)를 써서 실행된다. 이 바디 마스크는 상기 바디 영역을 종단 영역(termination area) 내의 특정 위치로부터 제외시켜서 결국 가드 링 타입(guard ring type) 종단 구조들의 형태가 된다. 상기 종단 영역 구조는 상기 소자로 하여금 고전압을 차단하도록 할 것이다. 제4J도에서, 상기 바디 마스크가 제거되고 그 뒤로 바디 영역들(235)을 형성하기 위한 바디 확산이 뒤따른다. 상기 바디 드라이브(body drive)는 위쪽의 게이트 전극보다 깊지 않은 바람직한 깊이까지 도펀트를 확산시킨다. 그 후 네 번째 마스크, 즉 소스 마스크(237)로서의 포토레지스트(photoresist)가 복수의 소스 도펀트 영역(240)을 형성하기 위해 소스 도펀트 임플란트를 수행하도록 도포된다. 상기 소스가 주입되기 전에 로컬 옥사이드 씨닝(local oxide thinning)이 필요할 수 있다. 제4K도에서, 상기 포토레지스트 층(237)이 제거된 후 상기 소스 영역(240)을 확산시키기 위하여 상승 온도를 가한다. 소스 드라이브(source drive) 이후, 상기 LTO 층(245) 및 BPSG 층(250)이 배치된다. 그 후, BPSG 플로우(flow) 공정이 수행된다.
제4L도에서, 접촉 제1 마스크(contact first mask, 미도시)가 도포되는데, 이는 상기 BPSG 층(250) 및 상기 LTO 층(245)을 관통하여 에칭한 후 바디 영 역(235)을 뚫고 에피택셜 층(210)까지 확장하는 것으로써 소스 접촉 트렌치들(255)을 개방하도록 하는 것이다. 상기 소스 접촉 트렌치(255)는 트렌치 게이트들(230) 사이의 메사 접촉 영역(mesa contact area) 내에서 개방된다. 그 후 상기 접촉 마스크(미도시)가 제거된다. 상기 소스 접촉 트렌치들(255)의 측벽들을 따라 펀치 쓰루 방지 및 옴접촉 영역(260)을 형성하기 위해 각을 이룬(angular) P+ 임플란트가 수행된다. 제4M도에서는 두 번째 접촉 마스크(미도시)가 도포되는데, 이는 몇몇의 트렌치된 게이트 러너(230G)보다 위에 있는 게이트 접촉 개구들(openings) 및 몇몇의 트렌치된 소스 접속 전극(220S)보다 위에 있는 소스 접촉 개구들을 개방하기 위한 것이다. 제4N도에서, Ti 또는 TiSi2 층과 같은 하나의 접촉 금속(265)층이 두 번째 접촉 마스크(미도시)가 제거된 후 게이트 산화물의 최상부 뿐만 아니라 접촉 트렌치들(255) 내부에 배치된다. 상기 금속층(265)은 하나의 쇼트키 배리어 다이오드로서 기능하도록 소스 접촉 트렌치들(255)의 바닥부를 감싸는 부분을 가진 낮은 장벽 높이의 금속이다. 따라서 백금과 같은 높은 장벽 높이의 금속은 요구되지 않는다. 상기 소스 접촉 트렌치들(255)의 바닥에 가까이 배치된 쇼트키 배리어는 바디 다이오드를 우회하는 장점을 제공한다. Ti 또는 TiSi2의 금속층을 침전시킨 후, TiN의 선택 층(option layer)이 산화로부터 Ti 또는 TiSi2를 보호하기 위해 도포될 수 있으며, 그 후 하나의 접촉 금속층이 최상부에 침전되고 금속 마스크(미도시)가 도포되어 상기 금속층을 소스 금속(270) 및 게이트 금속(280)으로 식각하도록 한다. 실리콘 나이트리드 패시베이션(silicon nitrade passivation) 층(290)이 소자의 상 부에 배치되고 패시베이션 마스크(미도시)가 도포되는데, 이는 게이트 금속(280) 및 게이트 금속(280)과 소스 금속(270)을 분리시키는 갭(gap)을 보호하도록 패시베이션 층(290)에 패턴을 형성하기 위함이다. 이 때 상기 소스 금속을 특정 전압, 예를 들면 그라운드 전압으로의 외부 접속을 위해 노출되도록 유지한다.
제5A도는 더 높은 정격 전압용 소자로서 작동하기 위해 특별히 구성된 종단 영역을 갖는 MOSFET 소자를 나타낸다. 고전압 작동에 있어서, 상기 종단 영역의 형태는 소스 폴리실리콘과 두터운 산화물로 채워진 트렌치들의 잘 제어된 배치를 요구한다. 제5A도는 이러한 방법에 대한 대체 실시예를 나타낸다. 깊은 P-영역(199)이 가드링(guard ring) 또는 접합-종단 연장형(junction-termination extension type)의 종단을 형성하기 위해서 상기 공정의 시초에 주입되고 확산된다. P-영역(199)으로 형성된 상기 가드링 또는 접합-종단 확장은 상기 게이트 금속(190-G)과 전기적으로 접촉하여 게이트(150)를 둘러싼다.
제5B도는 상기 차폐 게이트 트렌치(SGT)의 바닥 차폐 전극(130') 내의 테이퍼된(tapered) 산화물 구조를 가진 더 복잡한 공정으로 형성된 선택적인 트렌치 게이트 구성을 나타낸다. 여기서 상기 SGT는 상기 트렌치 게이트(150)의 아래에 배치된다. 제1 산화가 가장 바람직한 두께로 수행된다. 바람직한 깊이까지 폴리실리콘 침전과 폴리 에치(poly etch)를 한 후에는, 습식 식각이 수행되는데 이는 상기 산화물을 상기 트렌치 측벽들을 따라 더 얇은 산화물 층 두께로 식각하기 위함이다. 제2 폴리실리콘 침전 및 에치백이 바람직한 깊이로 수행된다. 상기 공정들은 수회 적용되는데 이는 제5B도에서처럼 테이퍼된 폴리실리콘 SGT 구조(130')를 제공하기 위함이다. 끝에서 두 번째의 폴리실리콘 식각 단계에서, 하나의 마스크가 상기 소스 접촉의 중심부에 있는 최상 표면에 폴리실리콘 플러쉬(flush)를 남기기 위해 도포된다. 그 후, 상기 공정은 위에서 보여준 공정과 동일하다. 상기 트렌치 측벽상의 그런 등급화된(graded) 산화물을 형성하기 위한 또 다른 접근법은 산소와 같은 중성 종(species)으로부터 입는 주입된 손상(implanted damage)에서 그레이딩(grading)을 생성하는 것이다. 측벽들 내로 다른 각도로 다중 주입을 실행하는 것은 주입된 손상에서 상기 그레이딩을 제공하는 것이다. 수직 주입은 최대 손상에 있어서 가장 높은 선량(dose)을 가진다. 각도가 증가함에 따라, 상기 선량은 손상을 감소시키기 위해 감소된다. 다음으로, 단일의 습식 산화 반응은 상기 측벽을 따라 테이퍼된 산화물 프로파일(oxide profile)을 생산한다. 상기 테이퍼된 산화물 두께의 장점은 플래터 에피택셜 도핑 프로파일(flatter epitaxial doping profile) 사용을 허락하는 것이다. 상기 도핑 프로파일은 동일한 Rds 성능을 달성하도록 제어하는데 더 용이하다.
제6A도 및 제6B도는 본 발명의 두 가지 대체 실시예로서 두 가지 다른 DMOS의 단면도들이다. 상기 DMOS 소자들(100', 100'')은 DMOS 소자(100', 100'')에는 SGT구조가 없는 것을 제외하고는 제3A도 내지 제3D도에 보여진 것과 유사하다. 제3A도 내지 제3D도에서 보여진 것처럼 바닥 차폐 전극을 가진 "스플릿 게이트(split gate)" 구조 대신에, 상기 DMOS 소자(100')는 트렌치 게이트들(150) 아래에 배치된 바디 도펀트 영역으로서 형성되는 다른 게이트/드레인(gate to drain) 차폐 영역(132')를 갖는다. 상기 게이트 트렌치들이 식각된 후에, 상기 게이트/드레인 차 폐 영역(132')은 상승 온도로 활성화가 수반되는 높은 에너지 주입에 의해 형성될 수 있다. 제6B도에서처럼 상기 DMOS 소자(100'')는 트렌치 게이트(150) 아래의 바닥부에 배치된 두꺼운 산화물 층들(120') 및 P 도펀트 영역(132'')을 포함하는 게이트/드레인 차폐 구조를 갖는데, 여기서 상기 P 도펀트 영역(132'')은 트렌치 게이트들(150) 아래 트렌치 내부의 바닥부를 채우고 있는 두꺼운 산화물 층(120')의 측벽들의 바닥 및 하부를 둘러싸고 있다. P 도펀트 영역(132'')은 게이트 트렌치를 P 도펀트 영역(132'')으로 확장하기 위하여 제2 게이트 트렌치 식각으로써 제6A도의 P 도펀트 영역(132')과 같은 방식으로 형성될 수 있다. 그리고 두꺼운 산화물(120')이 CVD 공정에 의해 형성될 수 있다. 다시, Ti 또는 TiSi2로 구성된 낮은 장벽 높이의 금속층(198)이 쇼트키 배리어 다이오드로서 기능하기 위하여 소스 접촉 트렌치들(188)을 감싸고 있으며 소자 성능을 개선시키기 위해 모든 셀에 집적된다.
제7A도 내지 제7C도는 특별한 수행 구성 및 제7C도에 나타난 분리된 하부의 게이트 패드(190-M)로서 구현되는 전압에 연결된 바닥 차폐 전극(130)을 가진 본 발명의 등가회로를 나타낸다. 깊은 트렌치(109) 내의 하부 전극(130)이 소스 전위가 아닌 분리된 DC 전위에 연결될 때, 누설 전류는 더 좋은 제어 하에 조절될 수 있다. 다른 구성이 하부 전극(130)을 특정 전압에 연결하지 않고서도 그 하부 전극(130)을 플로우팅 전극(floating electrode)으로 허용함으로써 구현될 수 있다. 하부 게이트 패드(190-M)는 게이트 패드(190-G)가 형성됨과 동시에 전용(dedicate) 영역에 형성될 수 있다. 트렌치된 소스 접속 전극(140)이 각 매크로 셀에 형성되는 제3A도 내지 제3C도에서와 같이 매크로 셀 구조를 형성하는 대신에, 제7C도의 트렌치된 소스 접속 전극은 하부 게이트(130)를 하부 게이트 패드(190-M)에 전기적으로 연결시키기 위해서 하부 게이트 패드(190-M) 아래에 있는 전용 영역에만 오로지 형성될 수 있다.
본 발명은 현재 적절한 실시예에 의하여 기술되었더라도 그러한 공개가 제한적으로 해석되어서는 안 될 것이다. 이미 기술한 내용에 의해 다양한 변형 및 수정이 당해 기술분야에 속하는 숙련된 자에게 명백할 것이다. 따라서 첨부된 청구항이 본 발명의 실질적 사상과 범위에 속하는 모든 변형과 수정을 망라하도록 의도된다.

Claims (59)

  1. 반도체 기판 내에서 개방되는 복수의 트렌치에 의해 둘러싸여 있는 복수의 전력 트랜지스터 셀들을 포함하고,
    상기 셀들 중 적어도 하나의 셀은 게이트 패드 및 주위의 상기 셀에 전기적으로 접속하면서 상기 트렌치들을 채우고 있는 게이트 물질을 갖는 트렌치(trenched) 게이트에 이웃하여 배치되는 소스 영역을 구비하는 활성 셀을 구성하고, 상기 트렌치 게이트는 나아가 하부에 배치된 전도성 물질로 채워지고 상기 트렌치 게이트로부터 절연되는 바닥 차폐 전극을 구비하며;
    상기 셀들 중 적어도 하나의 셀은 상기 바닥 차폐 전극과 상기 접속 트렌치의 최상부에 직접적으로 배치된 금속을 전기적으로 연결하기 위해 접속 전극으로서 상기 전도성 물질로 채워진 접속 트렌치로 기능하는 부분을 가진 상기 트렌치들로 둘러싸인 접속 셀을 구성하며; 그리고
    나아가 적어도 하나의 활성 셀은 상기 트렌치들 간에 개방된 트렌치 소스 접촉을 포함하고, 여기서 상기 트렌치 소스 접촉은 절연층의 최상에 배치된 소스 금속에 소스 영역을 전기 접속하기 위하여 소스 영역을 통과하여 바디 영역까지 개방되며, 상기 트렌치 소스 접촉의 트렌치 바닥 표면은 상기 활성 셀 내에서 집적된 쇼트키 배리어 다이오드로 기능하기 위해 전도성 물질로 더 덮여지는 것을 특징으로 하는 반도체 전력 소자.
  2. 제1항에 있어서, 상기 소스 접촉 트렌치의 상기 트렌치 바닥 표면을 감싸는 상기 전도성 물질은 낮은 장벽 높이의 물질을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  3. 제1항에 있어서, 상기 소스 접촉 트렌치의 상기 트렌치 바닥 표면을 감싸는 상기 전도성 물질은 Ti/TiN 또는 TiSi2/TiN 물질을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  4. 제1항에 있어서, 상기 소스 접촉 트렌치의 트렌치 벽들을 따라 상기 소스 영역의 아래에 배치된 바디 도펀트로 도핑되어 있는 펀치 쓰루 방지 영역을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  5. 제1항에 있어서, 상기 반도체 전력 소자의 최상부에 배치되고 관통하는 복수개의 개구들을 갖는 절연 보호층을 더 포함하고, 상기 복수의 개구들은 접속 트렌치의 최상에 직접 배치되는 상기 금속에 전기적으로 접속하기 위해 제공되는 상기 접속 트렌치의 최상에 배치되는 것을 특징으로 하는 반도체 전력 소자.
  6. 제1항에 있어서, 상기 게이트 패드를 트렌치 게이트 러너를 통과하여 상기 트렌치 게이트에 전기적으로 접속하도록 제공되는 상기 절연 보호층을 통과하여 개방된 적어도 하나의 게이트 패드 개구를 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  7. 제6항에 있어서, 상기 게이트 패드 개구는 상기 트렌치 게이트 러너 바로 위에 배치되는 것을 특징으로 하는 반도체 전력 소자.
  8. 제6항에 있어서, 상기 트렌치 게이트 러너는 다른 SGT 트렌치들보다 더 넓고 깊은 것을 특징으로 하는 반도체 전력 소자.
  9. 제6항에 있어서, 상기 트렌치 게이트 러너는 상기 트렌치 게이트 러너의 바닥에 SGT 구조를 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  10. 제1항에 있어서, 상기 트렌치 게이트는 상기 트렌치 게이트의 트렌치 측벽들의 윗 부분을 덮고 있는 절연층에 의해 둘러싸여 있고, 상기 측벽들의 윗 부분을 덮고 있는 상기 절연은 상기 바닥 차폐 전극을 절연하기 위해 트렌치 측벽들의 하부 내 절연층보다 더 얇은 것을 특징으로 하는 반도체 전력 소자.
  11. 제1항에 있어서, 각각의 상기 셀들은 상기 셀들을 둘러싸고 있는 상기 트렌치 사이에 배치되는 바디 영역을 더 포함하고, 상기 활성 셀 내의 상기 바디 영역은 상기 트렌치 게이트에 이웃하여 배치되는 상기 소스 영역을 둘러싸는 것을 특징으로 하는 반도체 전력 소자.
  12. 제1항에 있어서, 산화물 층이 상기 트렌치 게이트로부터 상기 바닥 차폐 전극을 절연시키도록 상기 바닥 차폐 전극 위에 배치되고, 상기 바닥 차폐 전극 위의 산화물 층은 일정 시각에 작동하도록 한 에치 공정(timed etch process)에 의해 제어되는 미리 정의된 깊이로 상기 트렌치 내에 배치되는 것을 특징으로 하는 반도체 전력 소자.
  13. 제1항에 있어서, 상기 게이트 물질로 채워진 상기 바닥 차폐 전극은 상기 게이트 물질로 둘러싸인 내면층(lining layer)을 가진 상기 트렌치의 바닥을 향하여 계단식으로 테이퍼된 프로파일을 갖고, 이에 대응하여 계단식으로 증가하는 두께를 갖는 것을 특징으로 하는 반도체 전력 소자.
  14. 제1항에 있어서, 상기 게이트 물질로 채워진 상기 바닥 차폐 전극은 상기 게이트 물질로 둘러싸인 내면층을 가진 상기 트렌치 바닥을 향하여 테이퍼된 프로파일을 갖고, 이에 대응하여 점차적으로 증가하는 두께를 갖는 것을 특징으로 하는 반도체 전력 소자.
  15. 제1항에 있어서, 가드링 또는 접합 종단 확장형의 종단을 형성하기 위해 깊은 P-영역을 포함하는 종단 영역을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  16. 제15항에 있어서, 가드링 또는 접합 종단 확장형 종단을 형성하는 상기의 깊은 P-영역은 상기의 게이트 러너 트렌치보다 더 깊은 것을 특징으로 하는 반도체 전력 소자.
  17. 제1항에 있어서, 상기 바닥 차폐 전극은 분리된 하부 게이트 패드로서 구비된 전압에 연결되는 것을 특징으로 하는 반도체 전력 소자.
  18. 제1항에 있어서, 상기 바닥 차폐 전극은 소스에 연결되는 것을 특징으로 하는 반도체 전력 소자.
  19. 제1항에 있어서, 상기 바닥 차폐 전극은 플로우팅 전극으로서 기능하기 위해 개방되는 것을 특징으로 하는 반도체 전력 소자.
  20. 제1항에 있어서, 상기 트렌치된 접속 전극이 상기 트렌치된 접속 전극을 전용 영역 가까이에 있는 분리된 접촉 패드에 연결하기 위해 상기의 반도체 전력 소자 위의 상기 전용 영역에 배치되는 것을 특징으로 하는 반도체 전력 소자.
  21. 반도체 기판 내에서 개방되는 연속적으로 확장된 트렌치에 의해 둘러싸인 복 수의 전력 트랜지스터 셀들을 포함하고,
    상기 셀들 중 적어도 하나는 상기 셀을 둘러싸고 게이트 패드에 전기적으로 연결하는 상기의 확장된 트렌치 내부에 배치되는 트렌치 게이트에 이웃하여 배치된 소스 영역을 갖는 활성 셀을 구성하고, 상기 트렌치 게이트는 나아가 상기 트렌치 게이트로부터 절연되고 아래에 배치되는 게이트 물질로 채워진 바닥 차폐 전극을 가지며, 상기 게이트 물질로 채워진 상기 바닥 차폐 전극은 상기 게이트 물질로 둘러싸인 내면층을 가진 상기 트렌치의 바닥을 향해 테이퍼된 프로파일을 갖고, 이에 대응하여 점차적으로 증가되는 두께를 가지며,
    그리고 적어도 하나의 활성 셀은 나아가 상기 트렌치들 사이에 개방된 트렌치 소스 접촉을 포함하고, 상기의 트렌치 소스 접촉은 절연층의 최상에 배치된 소스 금속에 소스 영역을 전기 접속시키기 위해 소스 영역을 통과하여 바디 영역의 내부로 개방되고, 상기 트렌치 소스 접촉의 트렌치 바닥 표면이 상기의 활성 셀 내에서 집적된 쇼트키 배리어 다이오드로서 기능하기 위해 전도성 물질로 더 채워진 것을 특징으로 하는 반도체 전력 소자.
  22. 제21항에 있어서, 상기의 셀들 중 적어도 하나는 상기의 바닥 차폐 전극과 상기의 접속 트렌치의 최상에 직접 배치된 금속 사이를 전기적으로 연결하기 위해 상기의 게이트 물질로 채워진 접속 트렌치로서 기능하는 부분을 가진 상기의 트렌치에 의해 둘러싸인 접속 셀을 구성하는 것을 특징으로 하는 반도체 전력 소자.
  23. 제21항에 있어서, 절연층은 상기의 트렌치 게이트를 상기의 차폐 전극으로부터 절연시키기 위해 상기 바닥 차폐 전극의 위에 배치되고, 상기 절연층은 타임드 에치 공정(timed etch process)에 의해 제어되는 미리 정해진 깊이로 상기 트렌치 내부에 배치되는 것을 특징으로 하는 반도체 전력 소자.
  24. 제21항에 있어서, 상기 게이트 물질로 채워진 상기 바닥 차폐 전극은 상기의 게이트 물질로 둘러싸인 내면층을 가진 상기 트렌치의 바닥을 향해 계단식으로 테이퍼된 프로파일을 구비하고, 이에 대응하여 계단식으로 증가하는 두께를 갖는 것을 특징으로 하는 반도체 전력 소자.
  25. 제21항에 있어서, 상기 전력 트랜지스터 셀들은 트렌치된 금속-산화물 반도체 전계효과 트랜지스터(MOSFET) 셀들을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  26. 제21항에 있어서, 상기 트렌치 소스 접촉은 상기 트렌치 소스를 지정된 영역 가까이에 있는 분리된 접촉 패드에 연결하기 위해 상기의 반도체 전력 소자 상의 상기 지정된 영역에 배치되는 것을 특징으로 하는 반도체 전력 소자.
  27. 반도체 기판 내에서 개방되는 연속적으로 확장된 트렌치에 의해 둘러싸인 복수의 전력 트랜지스터 셀들을 포함하고,
    상기 셀들 중 적어도 하나는 상기 셀을 둘러싸고 전기적으로 게이트 패드에 연결된 상기 확장된 트렌치 내에 배치된 트렌치 게이트에 인접하여 배치된 소스 영역을 갖는 활성 셀을 구성하며;
    게이트/드레인 차폐 영역이 상기 트렌치 게이트 아래에 배치된 바디 도펀트 영역으로서 형성되며; 그리고
    적어도 하나의 활성 셀은 상기 활성 셀의 중앙 부위에 충분히 배치된 트렌치 소스 접촉을 포함하고, 상기 트렌치 소스 접촉은 절연층의 최상에 배치된 소스 금속에 소스 영역을 전기적으로 접속하기 위해 소스 영역 내부로 개방되고 상기 활성 셀의 바디 영역으로 확장되며, 상기 트렌치 소스 접촉의 트렌치 바닥 표면은 상기 활성 셀 내에서 집적된 쇼트키 배리어 다이오드로 기능하기 위해 전도성 물질로 싸여진 것을 특징으로 하는 반도체 전력 소자.
  28. 제27항에 있어서, 상기 소스 접촉 트렌치의 상기 트렌치 바닥 표면을 덮고 있는 상기 전도성 물질은 낮은 장벽 높이의 금속을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  29. 제27항에 있어서, 상기 소스 접촉 트렌치의 상기 트렌치 바닥 표면을 덮고 있는 상기 유도성 물질은 Ti/TiN 또는 TiSi2/TiN 물질을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  30. 제27항에 있어서, 상기 소스 접촉 트렌치의 트렌치 벽들을 따라 상기 소스 영역 아래에 배치되어 바디 도펀트로 도핑된 펀치 쓰루 방지 영역을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  31. 제27항에 있어서, 상기 전력 트랜지스터 셀들은 트렌치된 MOSFET 셀들을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  32. 반도체 기판 내에서 개방되는 연속적으로 확장된 트렌치에 의해 둘러싸인 복 수의 전력 트랜지스터 셀들을 포함하고,
    상기의 셀들 중 적어도 하나는 상기 셀을 둘러싸며 게이트 패드에 전기적으로 연결시키는 상기 확장된 트렌치 내에 배치된 트렌치 게이트에 이웃하여 배치되는 소스 영역을 구비하는 활성 셀을 구성하고;
    상기 트렌치 게이트 아래의 바닥 부분에 배치된 두꺼운 산화물 층과 상기 두꺼운 산화물 층 주위의 측벽들의 바닥 및 하부를 둘러싸는 바디 도펀트 영역이 트렌치 게이트들 아래의 트렌치의 바닥 부분을 채우며; 그리고
    적어도 하나의 활성 셀이 상기 활성 셀의 중심부에 충분히 배치된 트렌치 소스 접촉을 포함하되, 소스 영역을 절연층의 최상에 배치된 소스 금속에 전기적으로 연결하기 위해서 상기 트렌치 소스 접촉은 소스 영역 내부로 개방되고 상기 활성 셀의 바디 영역 내부로 확장되고, 상기 트렌치 소스 접촉의 트렌치 바닥 표면은 상기 활성 셀 내에서 집적된 쇼트키 배리어 다이오드로 기능하기 위하여 전도성 물질로 덮어지는 것을 특징으로 하는 반도체 전력 소자.
  33. 제32항에 있어서, 상기 소스 접촉 트렌치의 상기 트렌치 바닥 표면을 덮고 있는 상기 전도성 물질은 낮은 장벽 높이의 금속을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  34. 제32항에 있어서, 상기 소스 접촉 트렌치의 상기 트렌치 바닥 표면을 덮고 있는 상기 전도성 물질은 Ti/TiN 또는 TiSi2/TiN 물질을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  35. 제32항에 있어서, 상기 소스 접촉 트렌치의 트렌치 벽들을 따라 상기 소스 영역의 아래에 배치되어 바디 도펀트로 도핑된 펀치 쓰루 방지 영역을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  36. 제32항에 있어서, 상기 전력 트랜지스터 셀들은 트렌치된 MOSFET 셀들을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  37. 제32항에 있어서, 상기 반도체 전력 소자는 트렌치 게이트 아래에 상기 산화물 층의 깊이에 의존하는 감소된 게이트/드레인 정전 용량 Cgd를 갖는 것을 특징으로 하는 반도체 전력 소자.
  38. 복수의 전력 트랜지스터 셀들을 둘러싸기 위해 기판 내의 트렌치를 개방하고 상기 트렌치를 게이트 물질로 채우는 단계;
    상기 트렌치의 선택된 부분으로부터 상기 게이트 물질을 에치백하기 위해 타임 에치(time etch)를 적용한 후, 상기 차폐 트렌치 바닥으로의 직접적인 전기 접속을 유지하기 위해 상기 트렌치의 잔여 부분 내부에 상기 게이트 물질을 보존하면서, 상기 트렌치의 상기 선택된 부분내의 게이트 물질의 바닥 부분을 바닥 차폐 전극을 형성하기 위해 차폐 절연(shielding insulation)으로 커버링하는 단계;
    트렌치 게이트를 형성하기 위해 상기 트렌치의 선택된 부분을 상기 게이트 물질로 채우는 단계; 그리고
    상기의 반도체 소자의 최상 표면을 덮고 트렌치 게이트 사이의 바디 영역 아래까지 확장하는 복수의 소스 접촉 트렌치들을 개방하기 위해 절연층을 형성하고 상기 반도체 소자 내에서 집적된 쇼트키 배리어 다이오드로서 기능하기 위해 상기 소스 접촉 트렌치의 바닥 표면 위로 전도성 물질을 침전시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  39. 제38항에 있어서, 상기 반도체 전력 소자의 트렌치 게이트의 깊이를 제어하기 위해 상기 트렌치의 상기 선택된 부분의 최상 부분부터 상기 게이트 물질을 제거하는 상기 타임 에치(time etch)를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 전력 소자.
  40. 제1 전도성 타입과 반대인 제2 전도성 타입의 도펀트로 도핑된 바디 영역의 위쪽 표면에 배치되어 제1 전도성 타입 도펀트로 도핑된 소스 영역에 의해 둘러싸인 복수의 절연된 트렌치 게이트; 및
    상기 트렌치 게이트들 사이에서 개방되고, 상기 소스 영역을 절연층의 최상에 배치된 소스 금속에 전기적으로 연결하기 위하여 상기 소스 영역을 통과하여 상기 바디 영역 내부로 개방된 트렌치 소스 접촉;
    으로 구성되며, 상기 트렌치 소스 접촉의 트렌치 바닥 표면은 상기 활성 셀 내에서 집적된 쇼트키 배리어 다이오드로서 기능하기 위하여 낮은 장벽 높이의 금속으로 덮여지는 것을 특징으로 하는 반도체 전력 소자.
  41. 제40항에 있어서, 상기 낮은 장벽 높이의 금속은 Ti/TiN 또는 TiSi2/TiN로 이루어져 있는 것을 특징으로 하는 반도체 전력 소자.
  42. 제40항에 있어서, 상기 트렌치 게이트 아래에 차폐 구조를 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  43. 제42항에 있어서, 상기 차폐 구조는 상기 트렌치 게이트로부터 절연되고 아래에 배치되는 바닥 차폐 전극인 것을 특징으로 하는 반도체 전력 소자.
  44. 제43항에 있어서, 상기 바닥 차폐 전극은 소스 전압과 연결되는 것을 특징으로 하는 반도체 전력 소자.
  45. 제43항에 있어서, 상기 바닥 차폐 전극은 바닥 게이트 패드에 연결되는 것을 특징으로 하는 반도체 전력 소자.
  46. 제43항에 있어서, 상기 바닥 차폐 전극은 플로우팅하는 것을 특징으로 하는 반도체 전력 소자.
  47. 제42항에 있어서, 상기 차폐 구조는 상기 트렌치 게이트로부터 절연되고 바닥에 배치되는 바디 도펀트 영역으로 이루어져 있는 것을 특징으로 하는 반도체 전 력 소자.
  48. 제42항에 있어서, 상기 차폐 구조는 상기 트렌치 게이트 아래의 바닥 부분에 배치되는 두꺼운 산화물 층 및 트렌치 게이트들 밑에서 트렌치 내부의 바닥부를 채우면서 상기 두꺼운 산화물 층 주위의 측벽들의 바닥과 하부를 둘러싸고 있는 바디 도펀트 영역으로 이루어진 것을 특징으로 하는 반도체 전력 소자.
  49. 제40항에 있어서, 상기 차폐 구조는 상기 트렌치 소스 접촉의 트렌치 바닥 표면보다 더 깊은 깊이까지 확장되는 것을 특징으로 하는 반도체 전력 소자.
  50. 제1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트로 도핑된 바디 영역의 위쪽 표면에 배치되어 제1 전도성 타입 도펀트로 도핑된 소스 영역에 의해 둘러싸인 복수의 절연된 트렌치 게이트;
    상기 트렌치 게이트들 사이에서 개방되고, 상기 소스 영역을 절연층의 최상에 배치된 소스 금속에 전기적으로 연결하기 위하여 상기 소스 영역을 통과하여 상기 바디 영역 내부로 개방되며, 나아가 그 트렌치 바닥 표면은 상기 활성 셀 내에서 집적된 쇼트키 배리어 다이오드로서 기능하기 위하여 전도성 물질로 덮여지는 트렌치 소스 접촉; 그리고
    상기 트렌치 게이트로부터 절연되고 바닥에 배치되는 차폐 구조;
    를 포함하는 것을 특징으로 하는 반도체 전력 소자.
  51. 제50항에 있어서, 상기 전도성 물질은 낮은 장벽 높이의 금속인 것을 특징으로 하는 반도체 전력 소자.
  52. 제50항에 있어서, 상기 낮은 장벽 높이의 금속은 Ti/TiN 또는 TiSi2/TiN으로 이루어지는 것을 특징으로 하는 반도체 전력 소자.
  53. 제50항에 있어서, 상기 차폐 구조는 상기 트렌치 소스 접촉의 트렌치 바닥 표면보다 깊은 깊이까지 확장되는 것을 특징으로 하는 반도체 전력 소자.
  54. 제50항에 있어서, 상기의 차폐 구조는 상기 트렌치 게이트로부터 절연되고 아래에 배치되는 바닥 차폐 전극인 것을 특징으로 하는 반도체 전력 소자.
  55. 제54항에 있어서, 상기 바닥 차폐 전극은 소스 전압에 연결되는 것을 특징으로 하는 반도체 전력 소자.
  56. 제54항에 있어서, 상기 바닥 차폐 전극은 바닥 게이트 패드(bottom gate pad)에 연결되는 것을 특징으로 하는 반도체 전력 소자.
  57. 제54항에 있어서, 상기 바닥 차폐 전극은 플로우팅하는 것을 특징으로 하는 반도체 전력 소자.
  58. 제50항에 있어서, 상기 차폐 구조는 상기 트렌치 게이트로부터 절연되고 바닥부에 배치되는 바디 도펀트 영역으로 이루어지는 반도체 전력 소자.
  59. 제50항에 있어서, 상기 차폐 구조는 상기 트렌치 게이트 아래의 바닥 부분에 배치되는 두꺼운 산화물 층 및 트렌치 게이트들 밑에서 트렌치 내부의 바닥부를 채 우면서 상기 두꺼운 산화물 층 주위의 측벽들의 바닥과 하부를 둘러싸고 있는 바디 도펀트 영역으로 이루어진 것을 특징으로 하는 반도체 전력 소자.
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