CN102214603B - 具有肖特基二极管的功率半导体结构及其制造方法 - Google Patents

Abstract

一种具有肖特基二极管(schottky diode)的功率半导体结构及其制造方法；其制造方法步骤包括：在形成栅极多晶硅结构的步骤中，同时形成一第一多晶硅结构于硅基材上；随后，通过第一多晶硅结构植入掺杂物至硅基材内，以形成本体区与源极掺杂区；接下来，形成一介电层于硅基材上，并以蚀刻方式形成一开口对应于第一多晶硅结构，并使源极掺杂区与本体区下方的漏极区裸露于外；开口的深度小于本体区的最大深度；随后，于开口内填入一金属层以电性连接至源极掺杂区与漏极区。本发明提出的制造方法具有低成本与高可行性的优点，有助于降低制造成本。

Description

具有肖特基二极管的功率半导体结构及其制造方法

技术领域

本发明涉及一种沟槽式功率半导体结构及其制造方法，特别是关于一种具有肖特基二极管(Schottky Diode)的沟槽式半导体结构及其制造方法。

背景技术

在沟槽式功率半导体的应用领域中，越来越注重切换速度的表现，此特性的改善提升能明显帮助高频电路操作中的切换损失。利用肖特基二极管来改善功率半导体元件的切换损失，是一个常见的解决方法。

图1为利用肖特基二极管SD1改善金氧半晶体管T1的切换损失的电路示意图。如图中所示，金氧半晶体管T1的本体二极管(bodydiode)D1并联于肖特基二极管SD1。由于肖特基二极管SD1的启动电压低于本体二极管D1。因此，当金氧半晶体管T1的源漏极存在顺向偏压时，肖特基二极管SD1可避免本体二极管D1被导通(turn on)。亦即，在此情况下，电流是由源极S经由肖特基二极管SD1流动至漏极D。

值得注意的是，相较于本体二极管D1由导通转变为不导通(turnoff)的过程中，因为少数载子(minority carrier)存在而会造成时间延迟，肖特基二极管SD1不具有少数载子，因此，可以避免时间延迟，而有助于改善切换损失。

发明内容

因此，本发明的主要目的是提供一种沟槽式功率半导体结构及其制造方法，可以利用既有的半导体制造方法，在制造沟槽式功率晶体管的同时制造肖特基二极管并联于此沟槽式功率晶体管。

为达成上述目的，本发明提供一种具有肖特基二极管(schottkydiode)的功率半导体结构的制造方法。首先，形成一多晶硅层于硅基材的表面。此多晶硅层包括至少一栅极多晶硅结构与至少一第一多晶硅结构。第一多晶硅结构与栅极多晶硅结构间隔一默认距离。随后，通过以第一多晶硅结构为屏蔽，植入掺杂物至硅基材内，以形成至少一个本体区与至少一个源极掺杂区。本体区位于栅极多晶硅结构与第一多晶硅结构之间。源极掺杂区位于本体区之内。接下来，形成一介电层覆盖栅极多晶硅结构、第一多晶硅结构与硅基材的裸露表面。然后，形成一开口对应于该第一多晶硅结构，该开口至少贯穿该介电层。此开口的深度小于本体区的最大深度，并且，开口使本体区下方的硅基材裸露于外。随后，于开口内填入一金属层。

本发明并提供一种具有肖特基二极管的功率半导体结构。此沟槽式功率半导体结构包括一硅基材、至少一栅极多晶硅结构与一第一多晶硅结构、至少一本体区、至少一源极掺杂区、一介电层与一金属层。其中，栅极多晶硅结构与第一多晶硅结构位于硅基材上方。并且，栅极多晶硅结构与第一多晶硅结构间隔一默认距离。本体区位于栅极多晶硅结构与第一多晶硅结构间的硅基材内，并且，部分该本体区位于该第一多晶硅结构的正下方，也就是与第一多晶硅结构有部分重迭。源极掺杂区位于本体区内，并且部分该源极掺杂区位于该第一多晶硅结构的正下方，也就是与第一多晶硅结构有部分重迭。介电层覆盖栅极多晶硅结构与第一多晶硅结构。介电层中并具有一开口，向下贯穿源极掺杂区，并延伸至位于本体区下方的硅基材，源极掺杂区邻接于开口。并且，此开口的深度小于本体区的最大深度。金属层位于介电层上，并且填入开口内。

综上所述，本发明既改善了高频电路操作中的切换损失，又降低了制造成本。

关于本发明的优点与精神可以借助以下的发明详述及所附附图得到进一步的了解。

附图说明

图1为利用肖特基二极管改善金氧半晶体管的切换损失的电路示意图；

图2A至图2E为本发明具有肖特基二极管的功率半导体结构的制造方法的第一实施例；

图3A与图3B为本发明具有肖特基二极管的功率半导体结构的制造方法的第二实施例；

图4为本发明具有肖特基二极管(schottky diode)的功率半导体结构的制造方法的第三实施例；

图5A与图5B为本发明具有肖特基二极管(schottky diode)的功率半导体结构的制造方法的第四实施例；

图6A至图6E为本发明具有肖特基二极管的功率半导体结构的制造方法的第五实施例；

图7为本发明具有肖特基二极管的功率半导体结构的制造方法的第六实施例；

图8为本发明具有肖特基二极管(schottky diode)的功率半导体结构的制造方法的第七实施例；

图9A与图9B为本发明具有肖特基二极管的功率半导体结构的配置示意图。

【主要元件附图标记说明】

肖特基二极管SD1

金氧半晶体管T1

本体二极管D1

栅极G

源极S

漏极D

硅基材110，210，310，410，510

栅极沟槽120，520

栅极介电层130，230，330，430，530

多晶硅层140

栅极多晶硅结构142，146，242，342，442，542

第一多晶硅结构144，144’，244’，344’，444’，544

图案层182，184

本体区150，250，350，450，550

源极掺杂区160，260，360，460，560

介电层170，270，370，470

介电结构570

开口172，272，272’，372，472，472’，572，672

接触窗174

间隔层结构574

窄沟槽576

金属层190，290，590

重掺杂区152，254，254’，354，454，454’，552，552’，652

栅极12

小方格14

大方格15

长条区域16，17

具体实施方式

本发明的主要概念是在形成栅极多晶硅结构的步骤中，同时形成第一多晶硅结构于硅基材上。利用第一多晶硅结构与栅极多晶硅结构间定义出本体区与源极掺杂区的范围。然后，沉积一介电层，并以蚀刻方式形成一开口贯穿介电层与第一多晶硅结构，使源极掺杂区与本体区下方的漏极区裸露于外。然后，于开口内填入一金属层以电性连接至源极掺杂区与漏极区，以形成一肖特基二极管(schottky diode)并联于功率晶体管。

图2A至图2E为本发明一种具有肖特基二极管的功率半导体结构的制造方法的第一实施例。如图2A所示，首先，形成至少一栅极沟槽120于一硅基材110内。随后，形成一栅极介电层130至少覆盖栅极沟槽120的内侧表面。接下来，全面沉积一多晶硅层140于硅基材110的表面，此多晶硅层140同时填满各个栅极沟槽120。

接下来，如图2B所示，以蚀刻方式去除不必要的部分多晶硅层140，以形成至少一栅极多晶硅结构142与至少一第一多晶硅结构144。其中，栅极多晶硅结构142位于栅极沟槽120内，第一多晶硅结构144位于硅基材110的上表面，并且与栅极多晶硅结构142间隔一默认距离。此第一多晶硅结构144用以定义各个元件的本体与源极掺杂区的范围。

关于前述栅极多晶硅结构142与第一多晶硅结构144的制造步骤，举例来说，可利用一图案层182定义出第一多晶硅结构144的范围，再利用回蚀(etch back)的方式，去除位于栅极沟槽120外面的多晶硅层140，以形成栅极多晶硅结构142。不过，本发明并不限于此。前揭栅极多晶硅结构142与第一多晶硅结构144可利用微影方式同时定义出来。

随后，如图2C所示，利用第一多晶硅结构144为屏蔽，植入第一导电型掺杂物至硅基材110内，以形成至少一个本体区150。此本体区150位于栅极多晶硅结构142与第一多晶硅结构144之间，并且，部分本体区150位于第一多晶硅结构144的正下方。此外，本体区150的深度大致是由栅极沟槽120的侧边向外逐步递减。在本实施例中，第一多晶硅结构144的两侧分别形成有一个本体区150。并且，此两个本体区150并未连接在一起。

然后，同样利用第一多晶硅结构144为屏蔽，不过，改为植入第二导电型掺杂物至硅基材110内，以形成至少一个源极掺杂区160于本体区150内。前述第一导电型掺杂物与第二导电型掺杂物可分别是P型与N型的掺杂物。不过，本发明并不限于此。前述第一导电型掺杂物与第二导电型掺杂物亦可分别是N型与P型的掺杂物。并且，部分源极掺杂区160位于第一多晶硅结构144的正下方。值得注意的是，虽然本体区150与源极掺杂区160都是利用第一多晶硅结构144定义出来的，通过适当地控制离子植入制造与后续驱入(drive-in)制造的参数，可确保源极掺杂区160是完全位于本体区150内。

接下来，如图2D所示，形成一介电层170覆盖栅极多晶硅结构142、第一多晶硅结构144与硅基材110的裸露表面。然后，以蚀刻方式形成一开口172于介电层170内。此开口172至少贯穿介电层170与第一多晶硅结构144，并使源极掺杂区160裸露于外。在开口172的侧边留有部分的第一多晶硅结构144’。同时，开口172的底部延伸至本体区150下方的硅基材110。不过，由于本体区150的深度大致是由栅极沟槽120的侧边向外逐步递减，因此，此开口172的深度d1只需要使本体区150下方的硅基材110(即漏极区)裸露于外，而可以小于本体区150的最大深度d2。

如图2D所示，在前述形成开口172于介电层170的步骤中，同时形成一接触窗174于硅基材110内，使本体区150裸露于外。随后，利用一图案层184覆盖开口172，选择性地植入第一导电型掺杂物至接触窗174内，以形成一重掺杂区152于接触窗174的底部。最后，如图2E所示，全面沉积一金属层190于介电层170上。此金属层190同时填入开口172与接触窗174。位于开口172内的金属层190与硅基材110的接面上形成一肖特基二极管(schottky diode)。位于接触窗174内的金属层190则是通过重掺杂区152电性连接至本体区150以形成沟槽式功率晶体管。

本实施例可利用既有的半导体制造方法，在制造沟槽式功率晶体管(即图2A至图2E中右侧部分的结构)的同时，制造肖特基二极管并联于沟槽式功率晶体管。因此，可以有效降低制造的难度，避免制造成本提高。

图3A至图3B为本发明一种具有肖特基二极管(schottky diode)的功率半导体结构的制造方法的第二实施例。不同于本发明的第一实施例，需要在介电层170中制造开口172与接触窗174。本实施例在介电层270中仅制造一开口272，即可形成肖特基二极管于金属层290与硅基材210的接面上并使金属层290电性连接本体区250。

图3A的步骤承接图2C的步骤，如图3A所示，在形成一介电层270覆盖栅极多晶硅结构242、第一多晶硅结构244’与硅基材210的裸露表面后，以蚀刻方式形成一开口272贯穿介电层270与第一多晶硅结构244’。此开口272的宽度小于第一多晶硅结构244’的宽度。经过此蚀刻步骤后，在开口272两侧分别留有部分的第一多晶硅结构244’。

接下来，以介电层270为屏蔽，植入第一导电型掺杂物于开口272内，以形成一重掺杂区254于硅基材210内。通过适当控制植入能量，此重掺杂区254大致位于源极掺杂区260的下方，并且，至少部分重掺杂区254落于本体区250内。随后，如图3B所示，直接利用介电层270为屏蔽，以蚀刻方式向下延伸开口272’的深度(如图中虚线箭头所示)，使开口272’的底部位于至源极掺杂区260与重掺杂区254的下方，以裸露源极掺杂区260与重掺杂区254。接下来，全面沉积一金属层290于介电层270上，并且填入开口272’中。

值得注意的是，以离子植入方式所形成的重掺杂区254的宽度会大于开口272的宽度。因此，如图3B所示，以蚀刻方式向下延伸开口272’的步骤会留下部分的重掺杂区254’于开口272’的侧壁。金属层290可通过此重掺杂区254’电性连接至本体区250，同时，在开口272’底面会形成一肖特基二极管。

图4为本发明一种具有肖特基二极管的功率半导体结构的制造方法的第三实施例。图4的步骤承接图2C的步骤。如图4所示，在形成一介电层370覆盖栅极多晶硅结构342、第一多晶硅结构344’与硅基材310的裸露表面后，以蚀刻方式形成一开口372于介电层370内。此开口372贯穿介电层370与第一多晶硅结构344’，并且延伸至源极掺杂区360下方，经过此蚀刻步骤后，在开口372两侧分别留有部分的第一多晶硅结构344′。同时，开口372的底部延伸至本体区350下方的硅基材310。随后，通过介电层370斜向植入第一导电型掺杂物于本体区350内，以形成至少一重掺杂区354于源极掺杂区360的下方。此重掺杂区354同时邻接于开口372的侧壁与底面。

图5A与图5B为本发明一种具有肖特基二极管的功率半导体结构的制造方法的第四实施例。图5A的步骤与图4的步骤大致相同。如图5B所示，在形成重掺杂区454于本体区450的步骤后，直接利用介电层470为屏蔽，以蚀刻方式向下延伸开口472′(如图中虚线箭头所示)至重掺杂区454的下方。经过此蚀刻步骤，位于开口472’底部的部分重掺杂区454会被完全去除，而保留邻接于开口472’侧壁的部分重掺杂区454’。

图6A至图6E为本发明一种具有肖特基二极管的功率半导体结构的制造方法的第五实施例。图6A的步骤承接图2B的步骤。在图6A所示的步骤中，通过第一多晶硅结构544植入第一导电型掺杂物至硅基材510内。如图6A所示，适当地控制离子植入制造与后续驱入制造的参数，在第一多晶硅结构544下方可以形成一个完整的本体区550，而非如图2C所示的两个互相分离的本体区150。此本体区550的深度大致是由栅极沟槽520的侧边朝向第一多晶硅结构544的正下方逐步递减。虽然本实施例在第一多晶硅结构544下方形成一完整的本体区550，与图2C所示的步骤不同，不过，本发明并不限于此。本实施例亦可采取类似图2C的步骤，在第一多晶硅结构544的下方形成两个互相分离的本体区550。随后，如图6A所示，通过第一多晶硅结构544植入第二导电型掺杂物至本体区550内，以形成源极掺杂区560于第一多晶硅结构544的两侧。

接下来，如图6B所示，全面沉积一介电层(未图示)，然后以回蚀方式去除多余的介电材料，使第一多晶硅结构544的上表面裸露于外。值得注意的是，本步骤所形成的介电结构570不仅覆盖位于栅极沟槽520内的栅极多晶硅结构542，同时亦覆盖硅基材510上的栅极介电层530。随后，如图6C所示，去除裸露于外的第一多晶硅结构544以形成一开口572延伸至栅极介电层530表面。然后，通过此开口572，植入第一导电型掺杂物，以形成一重掺杂区552于本体区550内。

接下来，如图6D所示，在开口572的两侧分别形成一间隔层结构(spacer)574。然后，通过此间隔层结构574形成一窄沟槽576于开口572的下方。此窄沟槽576由开口572的底面向下延伸贯穿重掺杂区552与本体区550。并且，至少部分窄沟槽576的底面落于本体区550下方的硅基材510(漏极区)内。换言之，本实施例通过窄沟槽576的制造向下延伸开口至本体区550下方的硅基材510。此开口区分为一上部分(即原本的开口572)与一下部分(即窄沟槽576的部分)，其中，下部分的宽度小于上部分的宽度。

由于本体区550的深度大致是由栅极沟槽520的侧边朝向第一多晶硅结构544的正下方逐步递减，因此，窄沟槽576的深度d3只需要使本体区550下方的硅基材510(即漏极区)裸露于外，而可以小于本体区550的最大深度d4。

图6D的步骤通过间隔层结构574的制造以调整窄沟槽576的宽度，可确保部分的重掺杂区552’保留于窄沟槽576的两侧。此外，在本步骤中，窄沟槽576并未与源极掺杂区560相接触。源极掺杂区560是邻接于开口572的底面。不过，本发明并不限于此。适度增加窄沟槽576的宽度，可以使源极掺杂区560邻接于窄沟槽576的侧壁，以增加源极掺杂区560与金属层590的接面面积。

最后，如图6E所示，在移除间隔层结构574之后，全面沉积一金属层590。此金属层590填入窄沟槽576与开口572内，金属层590通过重掺杂区552’电性连接至本体区550，并且在窄沟槽576的底面处形成一肖特基二极管。

图7为本发明一种具有肖特基二极管(schottky diode)的功率半导体结构的制造方法的第六实施例。图7的步骤承接图6B的步骤。本实施例与本发明第五实施例的差异在于，本实施例在去除第一多晶硅结构544后，继续利用介电结构570为屏蔽向下蚀刻硅基材510。通过本实施例的制造方法所形成的开口672的底面大致是位于源极掺杂区560的下方。源极掺杂区560通过此开口672的侧面裸露于外。随后，本实施例植入第一导电型掺杂物于开口672下方，以形成一重掺杂区652。后续步骤与本发明第五实施例大致相同，在此不予赘述。

前述各实施例以沟槽式功率半导体结构为例说明本发明，不过，本发明并不限于此。本发明亦可适用于平面式功率半导体结构。图8为本发明一种具有肖特基二极管的功率半导体结构的制造方法的第七实施例。本实施例将本发明的第一实施例所提供的制造方法，适用于制造平面式功率半导体结构。如图中所示，本实施例与本发明的第一实施例的主要差异在于，本实施例的栅极多晶硅结构146是利用微影蚀刻制造方法形成于硅基材110的上表面，而非位于栅极沟槽120内，其余大致相同，在此不予赘述。同样地，前述本发明的第二至第六实施例亦可适用于制造平面式功率半导体结构，在此不予赘述。

图9A与图9B为本发明具有肖特基二极管的功率半导体结构的俯视示意图。图9A采取封闭型(closed cell)的元件配置方式，图9B则是采取(striped cell)的元件配置方式。在图9A中，各个功率半导体结构的栅极12呈网状分布，划分出多个小方格14与被这些小方格14所环绕的大方格15，各个大方格15的边长大致为小方格14的边长的整数倍。图2E的右侧部分所示的功率半导体结构即是设置于这些小方格14中，左侧部分所示的结合肖特基二极管与功率半导体结构的结构则是设置于大方格15中。在图9B中，各个功率半导体结构的栅极12呈长条状分布，划分出多个宽度不等的长条区域16，17。其中，如图2E的右侧部分所示的功率半导体结构设置于宽度较小的长条区域17中，左侧部分所示的结合肖特基二极管与功率半导体结构的结构则是设置于宽度较大的长条区域16中。

如前述，本发明的功率半导体结构的制造，可以搭配既有的金氧半功率晶体管元件的制造，制造肖特基二极管并联于功率晶体管。由于相关的制造设备与条件已经成熟使用于功率晶体管的制造过程，因此，本发明的制造方法具有低成本与高可行性的优点，有助于降低制造成本。

但是，以上所述仅为本发明的较佳实施例而已，不能以此限定本发明的保护范围，即凡依本发明权利要求及发明说明内容所作的简单的等效变化与修改，皆仍属本发明涵盖的保护范围内。另外本发明的任一实施例或权利要求不会达到本发明所揭示的全部目的或优点或特点。此外，摘要部分和发明名称仅是用来辅助专利文件搜寻之用，并非用来限制本发明的保护范围。

Claims (15)

1.一种具有一肖特基二极管的功率半导体结构的制造方法，其特征在于，包括：

形成一多晶硅层于一硅基材的表面，该多晶硅层包括至少一栅极多晶硅结构与至少一第一多晶硅结构，该第一多晶硅结构与该栅极多晶硅结构间隔一默认距离；

以该第一多晶硅结构为屏蔽，植入掺杂物至该硅基材内，以形成至少一个本体区与至少一个源极掺杂区，该本体区位于该栅极多晶硅结构与该第一多晶硅结构间，该源极掺杂区位于该本体区之内；

形成一介电层覆盖该栅极多晶硅结构、该第一多晶硅结构与该硅基材的裸露表面；

形成一开口对应于该第一多晶硅结构，该开口至少贯穿该介电层，该开口的深度小于该本体区的最大深度，并且，该开口裸露该本体区下方的该硅基材；以及

于该开口内填入一金属层。

2.如权利要求1所述的具有一肖特基二极管的功率半导体结构的制造方法，其特征在于，形成该开口的步骤包括：

以蚀刻方式去除覆盖于该第一多晶硅结构的一上表面的该介电层；

去除该第一多晶硅结构以形成该开口；以及

通过该介电层向下延伸该开口至该源极掺杂区下方。

3.如权利要求2所述的具有一肖特基二极管的功率半导体结构的制造方法，其特征在于，通过该介电层向下延伸该开口至该源极掺杂区下方的步骤包括：

形成一间隔层结构于该开口的一侧壁；以及

通过该间隔层结构，向下延伸该开口以裸露该本体区下方的该硅基材。

4.如权利要求3所述的具有一肖特基二极管的功率半导体结构的制造方法，其特征在于，在形成该间隔层结构之前，更包括：

通过该介电层植入掺杂物至该开口底部，以形成一重掺杂区。

5.如权利要求2所述的具有一肖特基二极管的功率半导体结构的制造方法，通过该介电层向下延伸该开口至该源极掺杂区下方的步骤后，其特征在于，更包括：

形成一间隔层结构于该开口的一侧壁；以及

通过该间隔层结构，向下延伸该开口以裸露该本体区下方的该硅基材。

6.如权利要求1所述的具有一肖特基二极管的功率半导体结构的制造方法，其特征在于，形成该开口的步骤包括：

以微影蚀刻方式形成该开口贯穿该介电层与该第一多晶硅结构，该开口的宽度小于该第一多晶硅结构的宽度；

以该介电层为屏蔽植入一掺杂物，以形成一重掺杂区于该硅基材内，该重掺杂区位于该源极掺杂区的下方，并且，至少部分该重掺杂区落于该本体区内；以及

向下延伸该开口以裸露该源极掺杂区与该重掺杂区。

7.如权利要求1所述的具有一肖特基二极管的功率半导体结构的制造方法，其特征在于形成该开口的步骤包括：

斜向植入掺杂物于该本体区，以形成至少一重掺杂区于该源极掺杂区的下方，并且邻接于该开口的一侧壁与一底面。

8.如权利要求7所述的具有一肖特基二极管的功率半导体结构的制造方法，其特征在于形成该重掺杂区的步骤后，更包括：

向下延伸该开口至该重掺杂区的下方。

9.如权利要求1所述的具有一肖特基二极管的功率半导体结构的制造方法，其特征在于该栅极多晶硅结构位于一栅极沟槽内，该第一多晶硅结构位于该硅基材的上表面。

10.一种具有一肖特基二极管的功率半导体结构，其特征在于，包括：

一硅基材；

至少一栅极多晶硅结构与一第一多晶硅结构，位于该硅基材上，并且，该栅极多晶硅结构与该第一多晶硅结构间隔一默认距离；

至少一本体区，位于该栅极多晶硅结构与该第一多晶硅结构间的该硅基材内，并且，部分该本体区位于该第一多晶硅结构的正下方；

至少一源极掺杂区，位于该本体区内，并且，部分该源极掺杂区位于该第一多晶硅结构的正下方；

一介电层，覆盖该栅极多晶硅结构与该第一多晶硅结构，该介电层中具有一开口，该开口对应于该第一多晶硅结构并向下延伸至位于该本体区下方的该硅基材，该源极掺杂区邻接于该开口，并且，该开口的深度小于该本体区的最大深度；以及

一金属层，填入该开口内。

11.如权利要求10所述的具有一肖特基二极管的功率半导体结构，其特征在于，该第一多晶硅结构位于该开口的两侧。

12.如权利要求10所述的具有一肖特基二极管的功率半导体结构，其特征在于，更包括一重掺杂区位于本体区内，且该重掺杂区邻接于该开口的侧壁。

13.如权利要求12所述的具有一肖特基二极管的功率半导体结构，其特征在于，该重掺杂区同时邻接于该开口的该侧壁与底面。

14.如权利要求10所述的具有一肖特基二极管的功率半导体结构，其特征在于，该栅极多晶硅结构位于一栅极沟槽内，该第一多晶硅结构位于该硅基材的上表面。

15.如权利要求10所述的具有一肖特基二极管的功率半导体结构，其特征在于，该开口具有一上部分与一下部分，该下部分的宽度小于该上部分的宽度。

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