CN103247670B - 封闭型沟槽式功率半导体元件及其制造方法 - Google Patents

Abstract

本发明涉及一种封闭型沟槽式功率半导体元件及其制造方法，该封闭型沟槽式功率半导体元件包括一基材、多个单位晶胞；其中，多个单位晶胞，数组排列于基材内；且各单位晶胞包括一本体区与一沟槽式栅极；上述沟槽式栅极，环绕本体区的周围，且沟槽式栅极的至少一侧壁，在朝向本体区一侧具有一凹陷。本发明提出的封闭型沟槽式功率半导体元件可以维持线宽缩减后对于单位面积的通道宽度的改善，同时避免线宽缩减后对于临界电压值可能造成的不利影响。

Description

封闭型沟槽式功率半导体元件及其制造方法

技术领域

本发明涉及一种沟槽式功率半导体元件及其制造方法，特别涉及一种封闭型(closedcell)沟槽式功率半导体元件及其制造方法。

背景技术

沟槽式功率半导体元件的结构可区分为封闭型(closedcell)与长条型(stripedcell)，二者的主要差异在于沟槽式栅极结构的分布方式。对于长条型沟槽式功率半导体元件而言，沟槽式栅极结构为长条状，等距分布于沟槽式功率半导体元件的本体层内。对于封闭型沟槽式功率半导体元件而言，沟槽式栅极结构则是呈网状分布于沟槽式功率半导体元件的本体层内，并于本体层内定义出多个方形区域。相较于长条型沟槽式功率半导体元件，封闭型沟槽式功率半导体元件在芯片的单位面积内，可提供较大的通道宽度(channelwidth)，从而有助于降低功率半导体元件的导通电阻。

图1为一典型封闭型沟槽式功率半导体元件的俯视图。如图1所示，此封闭型沟槽式功率半导体元件的沟槽式栅极结构呈网状分布于本体层中，并于本体层内定义出多个方形区域10，即单位晶胞。源极区101位于此方形区域10内，且邻接于沟槽式栅极结构102。在此方形区域10的中央处并具有一重掺杂区103，供本体层电性连接至源极金属层。

图1A为图1的封闭型沟槽式功率半导体元件的单位晶胞10a的实际尺寸的示意图。请参阅图1A，此封闭型沟槽式功率半导体元件单位面积的通道宽度Cw为：

(L11×4)/(L12×1)＝Cw

其中当长度L11为0.6微米，而长度L12为1微米时，根据上述数学式，Cw等于2.4。

请参阅图1B，随着功率半导体元件的线宽缩减，单位面积的通道宽度的数值可获得提升。以图1B所示的单位晶胞10b的尺寸为例，将此封闭型沟槽式功率半导体元件的线宽缩减为原本的75％，单位面积的通道宽度可提升至：

(L21×4)/(L22×0.75)＝Cw

其中当长度L21为0.45微米，而长度L22为0.75微米，根据以上述数学式，Cw等于3.2。

虽然通过缩减功率半导体元件的晶胞尺寸有助于提升单位面积的通道宽度以降低导通电阻，但是，随着晶胞尺寸的缩减，位于方形区域中央处的重掺杂区16，16’与周围沟槽式栅极结构12，12’的距离也随着缩减(由图1A的t1缩减为图1B的t2)。因此，重掺杂区16’内的掺杂物就容易因为后续热制程扩散至沟槽式栅极结构12’的侧边，扩散后的区域如虚线所示，而改变通道处的掺杂浓度，进而影响原本功率半导体元件所设定的临界电压值(thresholdvoltage)。

发明内容

本发明的主要目的是提出一种封闭型沟槽式功率半导体元件及其制造方法，可以维持线宽缩减后对于单位面积的通道宽度的改善，同时避免线宽缩减后对于临界电压值可能造成的不利影响。

为达到上述目的，本发明提供一种封闭型沟槽式功率半导体元件，包括一基材、多个单位晶胞。其中，多个单位晶胞，数组排列于基材内。且各单位晶胞包括一本体区与一沟槽式栅极。上述沟槽式栅极，环绕本体区的周围，且沟槽式栅极的至少一侧壁，在朝向本体区的一侧具有一凹陷。

依据本发明封闭型沟槽式功率半导体元件的一实施例，其中，所述凹陷的宽度小于所述沟槽式栅极任两相对侧的距离。

依据本发明封闭型沟槽式功率半导体元件的一实施例，其中，所述单位晶胞呈方形外观。

依据本发明封闭型沟槽式功率半导体元件的上述实施例，其中，沟槽式栅极在对应于单位晶胞的一短边的侧壁具有凹陷。

依据本发明封闭型沟槽式功率半导体元件的上述实施例，其中，沟槽式栅极在对应于单位晶胞的两短边的二侧壁均具有凹陷。

依据本发明封闭型沟槽式功率半导体元件的另一实施例，其中，凹陷呈方形或三角形外观。

依据本发明封闭型沟槽式功率半导体元件的另一实施例，其中，凹陷呈H形外观。

依据本发明封闭型沟槽式功率半导体元件的另一实施例，其中，本体区呈U形外观。

依据本发明封闭型沟槽式功率半导体元件的另一实施例，其中，侧壁的中央处具有一凸出以定义出二个凹陷于凸出的两侧。

依据上述结构，本发明还提供一种封闭型沟槽式功率半导体元件的制造方法。首先，提供一基板，接下来，形成一沟槽式栅极于基板上。其中，沟槽式栅极呈网状并于基板上画分出多个数组排列的单位晶胞，且于各单位晶胞的中央分别定义出一本体区。上述单位晶胞内的沟槽式栅极的至少一侧壁，在朝向相对应的本体区的一侧，具有一凹陷，且凹陷的宽度小于单位晶胞内的沟槽式栅极任两相对侧的距离。接下来，沿着沟槽式栅极，形成一源极掺杂区于本体区内。随后，形成一第一介电图案覆盖沟槽式栅极及其周围一定距离，以定义一源极接触窗于本体区上方。然后，形成一第二介电图案覆盖源极接触窗，第二介电图案覆盖凹陷，并具有一开口以裸露本体区。随后，通过开口形成一重掺杂区于本体区内。最后移除第二介电图案并且形成一导体层于源极接触窗内。

换句话说，本发明提供一种封闭型沟槽式功率半导体元件的制造方法，包括：提供基板；形成沟槽式栅极于该基板上，该沟槽式栅极呈网状并于该基板上画分出多个数组排列的单位晶胞，并于各该单位晶胞的中央分别定义出本体区，该单位晶胞内的该沟槽式栅极的至少一侧壁在朝向该相对应的本体区之侧具有凹陷；沿着该沟槽式栅极，形成源极掺杂区于该本体区内；形成第一介电图案覆盖该沟槽式栅极及其周围一定距离，以定义源极接触窗于该本体区上方；形成第二介电图案覆盖该源极接触窗，该第二介电图案覆盖该凹陷，并具有一开口以裸露该本体区；通过该开口形成重掺杂区于该本体区内；移除该第二介电图案；以及形成一导体层于该源极接触窗内。

本发明通过沟槽式栅极的侧壁的凹陷，增加单位晶胞的通道宽度，再对于凹陷的宽度加以限制，避免扩散后的重掺杂区过于接近通道处，进而改变通道处的掺杂浓度，进而避免线宽缩减后对于临界电压值可能造成的不利影响。

本发明的优点与有益效果可借助于以下的发明详述及所附图附图得到进一步的了解。

附图说明

图1为一典型封闭型沟槽式功率半导体元件的俯视图；

图1A为图1的封闭型沟槽式功率半导体元件的单位晶胞的实际尺寸的示意图；

图1B为图1A所示的封闭型沟槽式功率半导体元件的单位晶胞缩小后的实际尺寸的示意图；

图2为本发明封闭型沟槽式功率半导体元件的一实施例；

图2A为图2的封闭型沟槽式功率半导体元件的单位晶胞20a的示意图；

图3A至图3C为图2的封闭型沟槽式功率半导体元件的制造方法；

图3为封闭型沟槽式功率半导体元件的另一实施例的单位晶胞30的示意图；

图4为封闭型沟槽式功率半导体元件的另一实施例的单位晶胞40的示意图；

图4A为对应于图4的封闭型沟槽式功率半导体元件；

图5为封闭型沟槽式功率半导体元件的另一实施例的单位晶胞50的示意图；

图5A为对应于图5的封闭型沟槽式功率半导体元件。

【主要元件附图标记说明】

内对侧4b、4c、4d、4e、5b、5c

方形区域10

源极区101

沟槽式栅极结构102

重掺杂区103、16、16’

沟槽式栅极结构12、12’、32、42、52

沟槽式功率半导体元件20

基材21

单位晶胞10a、10b、20a、30、40、50、40a、40b

沟槽式栅极22

本体区24、34、44、54、150a、150b

源极接触窗25

重掺杂区26、36、46、170

开口26’

基板100

磊晶层105

栅极介电层107

栅极多晶硅结构110

第一介电图案120

源极掺杂区130

第二介电图案160、160a、160b

导体层180

源极接触窗的第一部分190a

源极接触窗的第二部分190b

长度b、c、d、e、g、h、L11、L12、L21、L22

宽度a、4a、5a

具体实施方式

图2为本发明封闭型沟槽式功率半导体元件的一实施例。如图2所示，此封闭型沟槽式功率半导体元件20包括一基材21与多个单位晶胞20a，且单位晶胞20a以数组方式排列于基材21内。

图2A为图2的封闭型沟槽式功率半导体元件的单位晶胞20a的示意图。如图2A所示，此单位晶胞20a包括一本体区24与一沟槽式栅极22，且呈方形外观。其中，沟槽式栅极22环绕着本体区24的周围，并定义出本体区24的形状。源极掺杂区邻接于沟槽式栅极22。本体区24的中央处并具有一重掺杂区26。在本体区24与沟槽式栅极22上方并具有一介电图案层，其内部定义有一源极接触窗25以裸露源极掺杂区与重掺杂区。本体区24的周长对应于封闭型沟槽式功率半导体元件的单位晶胞20a的通道宽度。

沟槽式栅极22在朝向本体区24的一侧的侧壁，具有凹陷，本实施例以四个方形的凹陷为例，凹陷的位置对应于单位晶胞20a的短边，且邻接于沟槽式栅极22的长边的内侧，以定义出H形的本体区。但本发明并不限制于此，凹陷处的位置，也可位于沟槽式栅极22的长边，也可不对称的位于沟槽式栅极22的侧壁。

沟槽式栅极22的凹陷可用来增加单位晶胞的通道宽度，凹陷长度b受到制程线宽的限制，且凹陷的长度b越长，可得到单位面积的通道宽度越大，但相对地，本体区24长度c会变短，会有重掺杂区26太接近沟槽式栅极22的问题。以下为本实施例单位晶胞20a的单位面积的通道宽度，图2A中的凹陷长度b为0.2微米，本体区24长度d为0.3微米，长度e为0.2微米，长度g为0.9微米，以及长度h为1.2微米为例，相较于图1A与图1B，可提升至(单位：微米)：

[(0.2×4+0.3×2+0.9×2]/(1×1.2)＝3.33

图3A至图3C为图2的封闭型沟槽式功率半导体元件的制造方法，图3A至图3C中a1、a2、a3对应于图2A中，沿着虚线a1至a2与虚线a2至a3的剖面图。如图3A中所示，先提供一基板100，然后，形成一磊晶层105于基板100上。接下来，形成一本体区150a、150b于基板100上，随后，形成一沟槽式栅极于基板100上，此沟槽式栅极包括一栅极介电层107与一栅极多晶硅结构110。

请同时参照图2与图2A，上述的沟槽式栅极呈网状分布于基板100上，并于基板100上画分出多个数组排列的单位晶胞20a，且于各单位晶胞20a的中央分别定义出本体区24，即对应于图3A中的本体区150a与150b。

接下来，形成一源极掺杂区130于所述本体区150a、150b内。然后，形成一第一介电图案120覆盖所述沟槽式栅极及其周围一定距离，以定义源极接触窗。此源极接触窗可区分为一第一部分190a对应于本体区150a上方和一第二部分190b对应于本体区150b上方(即源极接触窗25)，且源极接触窗的第一部分190a的宽度小于源极接触窗的第二部分190b的宽度。随后，形成一第二介电图案160覆盖源极接触窗的第一部分190a、与第二部分190b，在此步骤中，由于源极接触窗的第一部分190a的宽度小于源极接触窗的第二部分190b的宽度，形成于源极接触窗的第一部分190a底部，第二介电图案160的厚度会大于源极接触窗的第二部分190b底部的第二介电图案160。

接下来，如图3B中所示，利用非等向性蚀刻的方式，移除部分第二介电图案，以形成一开口裸露出部份的本体区150b。部分的第二介电图案160a位于源极接触窗的第一部分190a内，部分的第二介电图案160b位于于源极接触窗的第二部分190b内，且位于第一部分190a内的第二介电图案160a完全覆盖于本体区150a，以避免后续制造过程中，重掺杂区形成于本体区150a内。然后，形成一重掺杂区170于本体区150b内。最后，如图3C中所示，移除第二介电图案160a、160b，并形成一导体层180于源极接触窗的第一部分190a、与第二部分190b内。

请同时参照图3B与图2A，第二介电图案160a覆盖沟槽式栅极22的侧壁凹陷处，并于第二介电图案的开口26’处裸露本体区24，且通过开口形成重掺杂区26于本体区24内。

上述步骤中，第二介电图案160a可用来避免重掺杂区形成于本体区150a内，为沟槽式栅极22的侧壁凹陷处，且第二介电图案160b，可用以定义一适当距离于重掺杂区170与栅极多晶硅结构110间，借以避免重掺杂物于后续的热制造中，扩散至沟槽式栅极的侧边，进而影响原本功率半导体元件所设定的临界电压值。

为了达到上述的效果，沟槽式栅极22的侧壁凹陷的宽度a，必须要有适当的规范。本实施例的主要特点是通过第二介电图案160的制作，避免对应于凹陷处的本体区24内形成重掺杂区。也就是说，在形成开口26’以裸露本体区24的步骤前，凹陷的宽度足以让第二介电图案层位于凹陷上方，且位于凹陷内的第二介电图案厚于本体区24中央处的第二介电图案。以本实施例而言，此凹陷的宽度a小于沟槽式栅极22的任两相对侧间的距离，例如是本体区24的长度c(如图2所示)或长度g(如图2A所示)。

沟槽式栅极所定义出本体区的形状，可依设计者的需求而有所变化。图3为封闭型沟槽式功率半导体元件的另一实施例的单位晶胞30的示意图。如图3所示，此单位晶胞30包括一本体区34与一沟槽式栅极32，且呈方形外观。其中，沟槽式栅极32的侧壁中央处具有一凸出，以定义出二个方形的凹陷于所述凸出的两侧。

本体区34可分为两区域，分别为对应沟槽式栅极32凹陷处的凸出区，与另一方形区，且呈现U形外观。一重掺杂区36，则位于方形区的中央处，可避免后续制造过程中，重掺杂区36扩散至沟槽式栅极32的内侧壁。但本发明不限于此，重掺杂区36的位置只要与沟槽式栅极32的内侧壁保持一适当距离，以防止其于后续制造过程扩张至位于沟槽式栅极32侧边的通道。

图4为封闭型沟槽式功率半导体元件的另一实施例的单位晶胞40的示意图。如图4所示，此单位晶胞40包括一本体区44与一沟槽式栅极42。其中，沟槽式栅极42具有四个三角形的凹陷，位于沟槽式栅极42的四个角落，且凹陷的宽度4a小于沟槽式栅极42两内对侧4b、4c或两内对侧4d、4e之间的距离。

在本实施例中，单位晶胞40的外观对应于凹陷处而往外延伸，因此，单位晶胞能在基板上获得较佳的空间利用，以提升半导体元件的密度。如图4A为对应于图4的封闭型沟槽式功率半导体元件。每一排的单位晶胞以交错的方式排列，如单位晶胞40a向下凸出的一角，与单位晶胞40b向上凸出的一角，呈现交错方式排列。

图5为封闭型沟槽式功率半导体元件的另一实施例的单位晶胞50的示意图。图5所示，此单位晶胞50包括一本体区54与一沟槽式栅极52。沟槽式栅极52的形状，为一六边形。在此六边形的沟槽式栅极的四个钝角处分别具有一个三角形的凹陷。凹陷的宽度5a小于沟槽式栅极42两内对侧5b、5c之间的距离。根据本实施例的设计，以图5为例，当长度i为0.5微米、长度j为0.1微米、长度k为0.3微米、长度m为1.4微米以及长度n为0.4微米时，单位晶胞50的单位面积的通道宽度，可提升至(单位：微米)：

[(0.5×2+0.1×2+0.3)×2]/[(1.4+0.4)×5]＝3.33

图5A为对应于图5的封闭型沟槽式功率半导体元件。本实施例中的单位晶胞50依据本体区的形状呈六边形，且以蜂巢状数组于基板上。

如前所述，本发明通过沟槽式栅极的侧壁的凹陷，来增加单位晶胞的通道宽度，再对于凹陷的宽度加以限制，让封闭型沟槽式功率半导体元件的制造步骤中，形成于凹陷处的第二介电图案厚度大于本体区(对应于重掺杂区的位置)，使非等向性蚀刻的步骤后，第二介电图案的开口，仅位于本体区中对应于重掺杂区处，此开口位置的设计，能避免扩散后的重掺杂区，过于接近通道处，进而改变通道处的掺杂浓度。

但是以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即凡依本发明权利要求及说明书内容所作的简单的等效变化与修改，皆仍属本发明涵盖的范围。另外本发明的任一实施例或权利要求不须达到本发明所揭示的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件检索之用，并非用来限制本发明的保护范围。

Claims (8)

1.一种封闭型沟槽式功率半导体元件，其特征在于，该封闭型沟槽式功率半导体元件包括：

基材；

多个单位晶胞，数组排列于该基材内，各该单位晶胞包括：

本体区；

一重掺杂区，形成于该本体区内；以及

沟槽式栅极，环绕该本体区的周围；

其中，该沟槽式栅极的至少一侧壁在朝向该本体区之侧具有凹陷，借以增加该单位晶胞的通道宽度，并增加该重掺杂区与该通道处的距离；

其中，该凹陷的宽度小于该沟槽式栅极任两相对侧的距离。

2.如权利要求1所述的封闭型沟槽式功率半导体元件，其特征在于，该单位晶胞呈方形外观。

3.如权利要求2所述的封闭型沟槽式功率半导体元件，其特征在于，该沟槽式栅极在对应于该单位晶胞的短边的该侧壁具有该凹陷。

4.如权利要求1所述的封闭型沟槽式功率半导体元件，其特征在于，凹陷的外观呈方形或三角形。

5.一种封闭型沟槽式功率半导体元件的制造方法，其特征在于，包括：

提供基板；

形成沟槽式栅极于该基板上，该沟槽式栅极呈网状并于该基板上划分出多个数组排列的单位晶胞，并于各该单位晶胞的中央分别定义出本体区，该单位晶胞内的该沟槽式栅极的至少一侧壁在朝向该相对应的本体区之侧具有凹陷；

沿着该沟槽式栅极，形成源极掺杂区于该本体区内；

形成第一介电图案覆盖该沟槽式栅极及其周围一定距离，以定义源极接触窗于该本体区上方；

形成第二介电图案覆盖该源极接触窗，该第二介电图案覆盖该凹陷，并具有一开口以裸露该本体区；

通过该开口形成重掺杂区于该本体区内；

移除该第二介电图案；以及

形成一导体层于该源极接触窗内；

其中，通过该凹陷，以增加该单位晶胞的通道宽度，并增加该重掺杂区与该通道处的距离；

其中，该凹陷的宽度小于该沟槽式栅极任两相对侧的距离。

6.如权利要求5所述的封闭型沟槽式功率半导体元件的制造方法，其特征在于，该单位晶胞呈方形外观，且该沟槽式栅极在对应于该单位晶胞的短边的该侧壁具有该凹陷。

7.如权利要求5所述的封闭型沟槽式功率半导体元件的制造方法，其特征在于，该凹陷的外观呈方形或三角形。

8.如权利要求5至7任一项所述的封闭型沟槽式功率半导体元件的制造方法，其特征在于，形成该第二介电图案的步骤包括：

全面沉积介电层覆盖该源极接触窗与该第一介电图案，该介电层于该凹陷处的厚度大于该介电层于该本体区的中央处的厚度；以及

以等向性蚀刻技术蚀刻该介电层，以形成开口于该本体区的中央处。