CN102201366B - 具有肖特基二极管的沟槽式功率半导体结构及其制造方法 - Google Patents

Abstract

一种具有肖特基二极管的沟槽式功率半导体结构及其制造方法，所述方法包括下列步骤：a)形成一漏极区于一基板内；b)形成至少二个栅极结构于漏极区的上方，并且，形成一本体与至少一源极区于相邻二个栅极结构之间；c)形成一第一介电结构覆盖栅极结构；d)通过第一介电结构，形成至少一接触窗于本体，此接触窗的侧边邻接于源极区，而使源极区裸露于外；e)形成一第二介电结构于接触窗内，第二介电结构并具有至少一第二开口曝露接触窗的部分底面；f)通过第二介电结构蚀刻本体，以形成一窄沟槽延伸至本体下方的漏极区，此窄沟槽的宽度小于接触窗的宽度；以及g)于前述接触窗与窄沟槽内填入一金属层。

Description

具有肖特基二极管的沟槽式功率半导体结构及其制造方法

技术领域

本发明涉及一种沟槽式功率半导体结构及其制作方法，特别是关于一种具有肖特基二极管(Schottky Diode)的沟槽式半导体结构及其制作方法。

背景技术

在沟槽式功率半导体的应用领域中，越来越注重切换速度的表现，此特性的改善提升能明显帮助高频电路操作中的切换损失。利用肖特基二极管来改善功率半导体元件的切换损失，是一个常见的解决方法。

图1为一利用肖特基二极管SD1改善金氧半晶体管T1的切换损失的电路示意图。如图中所示，金氧半晶体管T1的本体二极管(bodydiode)D1并联于肖特基二极管SD1。由于肖特基二极管SD的启动电压低于本体二极管D1。因此，当金氧半晶体管T1的源漏极存在顺向偏压时，肖特基二极管SD1可避免本体二极管D1被导通(turn on)。亦即，在此情况下，电流是由源极S经由肖特基二极管SD1流动至漏极D。

值得注意的是，相较于本体二极管D1由导通转变为不导通(turnoff)的过程中，因为少数载子(minority carrier)存在而会造成时间延迟，肖特基二极管不具有少数载子，因此，可以避免时间延迟，而有助于改善切换损失。

发明内容

因此，本发明的主要目的是提供一种沟槽式功率半导体结构及其制作方法，可以利用既有的半导体制程，在制作沟槽式功率晶体管的同时制作肖特基二极管并联于此沟槽式功率晶体管。

为达到上述目的，本发明提供一种具有肖特基二极管(schottkydiode)的沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤：a)形成一漏极区于一基板内；b)形成至少二个栅极结构于漏极区的上方，并且，形成一本体与至少一源极区于相邻二个栅极结构之间；c)形成一第一介电结构覆盖栅极结构；d)通过第一介电结构，形成至少一接触窗于本体，此接触窗的侧边邻接于源极区，而使源极区裸露于外；e)形成一第二介电结构于接触窗内，第二介电结构并具有至少一第二开口曝露接触窗的部分底面；f)通过第二介电结构蚀刻本体，以形成一窄沟槽延伸至本体下方的漏极区，窄沟槽的宽度小于接触窗的宽度；以及g)于前述接触窗与窄沟槽内填入一金属层，金属层电性连接至源极区，并形成肖特基二极管于金属层与漏极区的接面。

本发明并提供一种具有肖特基二极管的沟槽式功率半导体结构。此沟槽式功率半导体结构，其特征在于，包括一漏极区、至少二个栅极结构、一本体、至少一源极区、一介电结构、一接触窗、一窄沟槽与一金属层。其中，栅极结构位于漏极区上方。本体位于漏极区上方，并且位于相邻二个栅极结构之间。源极区位于本体内，并且邻接于栅极结构。介电结构覆盖栅极结构。接触窗位于本体的上部分与介电结构中，并且邻接于该源极区。窄沟槽由接触窗的底面向下延伸至漏极区。此窄沟槽的宽度小于接触窗的宽度。金属层位于接触窗与窄沟槽内，以电性连接至源极区，并形成肖特基二极管于金属层与漏极区的接面处。

本发明所述的肖特基二极管可以避免晶体管元件切换过程的时间迟延，进而可以降低切换损失。

关于本发明的优点与精神可以借由以下的发明详述及所附附图得到进一步的了解。

附图说明

图1为一利用肖特基二极管改善金氧半晶体管的切换损失的电路示意图；

图2A至图2E为本发明具有肖特基二极管的沟槽式功率半导体结构的制作方法的第一实施例；

图3A与图3B为本发明具有肖特基二极管的沟槽式功率半导体结构的制作方法的第二实施例；

图4A至图4I为本发明具有肖特基二极管的沟槽式功率半导体结构的制作方法的第三实施例；

图5A至图5D为本发明具有肖特基二极管的沟槽式功率半导体结构的制作方法的第四实施例。

元件【主要元件附图标记说明】

肖特基二极管SD1

金氧半晶体管T1

本体二极管D1

栅极G

源极S

漏极D

N型基板100，200，300

N型磊晶层110，210，310

P型本体120，220，320

栅极介电层130，230，330

栅极结构140，240，340

N型源极区150，250，350

第一介电结构162，262，362

第二介电结构164，264，264’

接触窗170，170’，270，370

窄沟槽172，272，372

P型重掺杂区180，280，380

金属层190，290，390

图案层260

沟槽222

第一介电层160

第二介电层263，363

介电结构364，366

具体实施方式

本发明的精神在于利用半导体制程中既有的间隔层(spacer)制作技术，在形成接触窗之后，于接触窗内制作间隔层结构，再以蚀刻方式形成窄沟槽深入本体(body)的底部。此时，填入接触窗的金属层可同时接触到源极、本体与漏极的电位。如此即可在与漏极接触的接面上形成肖特基二极管(Schottky Barrier Diode，SBD)，此肖特基二极管并联至本体与漏极间的硅接面齐纳二极管(Si junction Zener Diode)，因而可以避免晶体管元件切换过程的时间迟延，进而可以降低切换损失。

图2E为本发明具有肖特基二极管的沟槽式功率半导体结构一实施例的剖面示意图。如图中所示，此沟槽式功率半导体结构具有一N型基板100、一N型磊晶层110、至少二个栅极结构140、一P型本体(body)120、至少一N型源极区150、一第一介电结构162、一接触窗170、一窄沟槽172与一金属层190。其中，N型磊晶层110形成于N型基板100上。N型磊晶层110与N型基板100构成此沟槽式功率半导体结构的一漏极区。

栅极结构140，例如一栅极多晶硅结构，形成于N型磊晶层110上方。P型本体亦形成于N型磊晶层110上方，并且，P型本体120位于相邻二个栅极结构140之间。在栅极结构140的周围并具有一栅极介电层130，用以隔离栅极结构140与P型本体120及N型磊晶层110。N型源极区150位于本体120内，并且邻接于栅极结构140。第一介电结构162覆盖栅极结构140。接触窗170位于P型本体120的上部分，且向上延伸至第一介电结构162中。并且，此接触窗170邻接于N型源极区150。

接触窗170下方的本体120内具有一重掺杂区180，以降低金属层190与本体120的接触电阻。窄沟槽172由接触窗170的底面，贯穿重掺杂区180，向下延伸至N型磊晶层110。并且，窄沟槽172的宽度w3小于接触窗170的宽度w2。金属层190位于接触窗170与窄沟槽172内，电性连接至N型源极区150，并且在金属层190与N型磊晶层110的接面处形成肖特基二极管。

图2A至图2E为本发明具有肖特基二极管的沟槽式功率半导体结构的制作方法的第一实施例。如图2A所示，首先，形成一N型磊晶层110于一N型基板100上，以构成一漏极区。随后，形成至少二个栅极结构140于漏极区的上方，并且，形成一本体120与至少一源极区150于相邻二个栅极结构140之间。

前述栅极结构140、本体120与源极区150可采用公知的功率晶体管制程制作。举例来说，可先在磊晶层110的上部分形成至少二个栅极沟槽，然后，在沟槽内依序制作栅极介电层130与栅极结构140。随后，以离子布植方式形成P型本体120于磊晶层110的上部分。接下来，在P型本体120中定义出源极区150的位置，并以离子布植方式在栅极结构140的侧边形成N型源极区150。

随后，如图2A与图2B所示，全面沉积一第一介电层160，并且在第一介电层160中定义出至少一开口对应于位于相邻二个栅极结构140间的本体120。然后，以蚀刻方式形成开口于第一介电层160内，并施以平坦化步骤，以形成一第一介电结构162。如图中所示，此第一介电结构162覆盖栅极结构140，并具有至少一开口对应于P型本体120。

接下来，如图2C所示，通过第一介电结构162蚀刻P型本体120，以形成一接触窗170于P型本体120的上部分。此接触窗170使源极区150裸露于外。前述形成于第一介电结构162中的开口对应于形成于P型本体120的接触窗170。然后，以离子布植方式在接触窗170底面下方的P型本体120内形成一P型重掺杂区180。

随后，如图2D所示，形成一第二介电结构164于接触窗170内，此第二介电结构164具有至少一开口曝露接触窗170的部分底面。关于此第二介电结构164的制作步骤，举例来说，可先沿着第一介电结构162与接触窗170的表面起伏，全面沉积一第二介电层(未图示)，随后，再以蚀刻方式去除位于第一介电结构162的上表面与位于接触窗170的底面上的部分第二介电层，以形成第二介电结构164。值得注意的是，此蚀刻步骤不需要另外使用光罩，即可形成第二介电结构164于接触窗170内。

如图2D中所示，此第二介电结构164包括至少一侧壁结构，由接触窗170的底面向上延伸至第一介电结构162，以覆盖接触窗170的侧壁。同时，此第二介电结构164具有至少一开口在接触窗170的底面定义出窄沟槽172的位置。接下来，通过第二介电结构164蚀刻P型本体120，形成一窄沟槽172贯穿P型重掺杂区180与P型本体120，并延伸至P型本体120下方的N型磊晶层110。

最后，如图2E所示，以选择性蚀刻方式去除第二介电结构164以曝露出接触窗170，但保留覆盖栅极结构140的第一介电结构162。举例来说，第一介电结构162可以是以氧化硅制作，第二介电结构164可以是以氮化硅制作。不过，本发明亦不限于此。只要是可进行选择性蚀刻的介电材料，都可应用于本发明。随后，于接触窗170与窄沟槽172内填入一金属层190电性连接至源极区150、P型本体120与N型磊晶层110，以完成此具有肖特基二极管的沟槽式功率半导体结构的制作流程。

图3A与图3B为本发明具有肖特基二极管的沟槽式功率半导体结构的制作方法的第二实施例。不同于前述第一实施例，如图2B与2C所示，先形成第一介电结构162于P型本体120上方，然后再以此第一介电结构162为屏蔽蚀刻P型本体120以形成接触窗170。本实施例在定义出接触窗170’的位置后，直接蚀刻第一介电层160与其下方的P型本体120，以形成接触窗170’。后续步骤与本发明的制作方法的第一实施例相同，在此不予赘述。

图4I为本发明具有肖特基二极管的沟槽式功率半导体结构另一实施例的剖面示意图。不同于图2E的实施例，本实施例的沟槽式功率半导体结构的栅极结构240向上突出于P型本体120的上表面，并且，此沟槽式功率半导体结构具有一第一介电结构262与一第二介电结构264’，分别覆盖栅极结构240的侧边与上表面，以隔绝栅极结构240与金属层290。在本实施例中，前述第一介电结构262与第二介电结构264’分别是由氧化硅与氮化硅构成。不过，本发明并不限于此。第一介电结构262与第二介电结构264’亦可以其他可进行选择性蚀刻的介电材料制作。

图4A至图4I为本发明具有肖特基二极管(schottky diode)的沟槽式功率半导体结构的制作方法的第三实施例。如图4A，首先，形成一磊晶层210于一基板200上。然后，形成一图案层260于磊晶层210的上表面。接下来，通过图案层260蚀刻磊晶层210，以形成多个沟槽222于磊晶层210内。接下来，形成一栅极介电层230覆盖沟槽222的内壁。然后，如图4B所示，在不去除图案层260的情况下，填入多晶硅材料于这些沟槽222与图案层260的开口内，以形成多个栅极结构240于沟槽222内。这些栅极结构240向上突出于磊晶层210的上表面。

接下来，如图4C所示，去除图案层260。然后，以离子布植方式植入P型掺杂物于磊晶层210内，以形成P型本体220。接下来，再以离子布植方式植入N型掺杂物于P型本体220的表面区域，以形成N型掺杂区250于P型本体220的上部分。此N型掺杂区250即用以作为晶体管的源极区。

随后，如图4D所示，形成一第一介电结构262至少覆盖栅极结构240的侧壁。关于此第一介电结构262的制作步骤，举例来说，可先沿着磊晶层210与栅极结构240的表面起伏，全面沉积一第一介电层。然后再以蚀刻方式去除位于磊晶层210上的部分第一介电层，以形成第一介电结构262至少覆盖栅极结构240的侧壁。值得注意的是，经过前述蚀刻步骤后，栅极结构240的上表面裸露于外。

随后，如图4E所示，通过第一介电结构262蚀刻P型本体220，而在P型本体220的上部分形成一接触窗270。此接触窗270将N型掺杂区250区分为两部分，分别对应于相邻的二个栅极结构240。接下来，再以离子布植方式植入P型掺杂物，以形成一重掺杂区280于接触窗270的底面下方的P型本体220内。值得注意的是，由于栅极结构240的上表面裸露于外，并且，栅极结构240与P型本体220都是由硅所构成。因此，图4E的蚀刻步骤同时会蚀刻栅极结构240的上表面，而在栅极结构240上方的第一介电结构262中形成一凹槽。

随后，如图4F与图4G所示，形成一第二介电结构264于接触窗270内。在本实施例中，第二介电结构264除了覆盖接触窗270的侧壁，同时也会覆盖栅极结构240的上表面。关于第二介电结构264的制作步骤，如图4F所示，可先沿着第一介电结构262与接触窗270表面起伏，全面沉积一第二介电层263。此第二介电层263需大致填满栅极结构240上方的凹槽。然后，如图4G所示，以蚀刻方式去除位于接触窗270底面的部分第二介电层263，以形成第二介电结构264。值得注意的是，由于覆盖于栅极结构240上方的第二介电层263的厚度t1大于覆盖于接触窗270底面的第二介电层263的厚度t2，因此，通过蚀刻方式去除位于接触窗270底面的部分第二介电层263后，仍然可以保留部分的第二介电层263覆盖接触窗270的侧壁与栅极结构240的上表面。

如图4G所示，在完成第二介电结构264的制作后，通过第二介电结构264蚀刻P型本体220，以形成一窄沟槽272贯穿P型重掺杂区280与P型本体220，并延伸至P型本体220下方的N型磊晶层210。

接下来，如图4H所示，以蚀刻方式去除覆盖接触窗270的侧壁的部分第二介电结构264以曝露源极区250。在本实施例中，接触窗270的宽度w1大于栅极结构240的宽度w2，并且，在图4F的步骤中所沉积的第二介电层263具有足够的厚度，可以填满位于栅极结构240上方的开口。因此。经过此蚀刻制程后，会留下部分第二介电结构264’覆盖栅极结构240的上表面。最后，如图4I所示，于接触窗270与窄沟槽272内填入一金属层290以完成此具有肖特基二极管的沟槽式功率半导体结构的制作流程。

在本实施例中，第一介电结构262与第二介电结构264由不同的介电材料制作，举例来说，第一介电结构262与第二介电结构264可分别由氧化硅与氮化硅制作。不过，本发明并不限于此。图5A至图5D即是显示第一介电结构262与第二介电结构264采用相同介电材料制作的实施例。如图5A所示，在形成接触窗370于P型本体320后，全面沉积一第二介电层363。此第二介电层363与第一介电结构362以相同材质制作。随后，如图5B，以非等向性蚀刻技术，利用位于接触窗370侧壁处的介电结构364为屏蔽，形成一窄沟槽372于凹陷的下方，贯穿重掺杂区380，并延伸至N型磊晶层310。

接下来，如图5C所示，去除覆盖于接触窗370侧壁处的介电结构364，以裸露邻接于接触窗370的源极区350。值得注意的是，如同前述本发明的制作方法的第三实施例，由于本实施例所形成的接触窗370的宽度大于栅极结构340的宽度，且图5A所示的步骤中所沉积的第二介电层363具有足够的厚度以填满位于栅极结构340上方的开口。因此，在经过图5C的蚀刻步骤后，仍然会留下部分的介电结构366覆盖于栅极结构340的上表面。最后，如图5D所示，于接触窗370与窄沟槽372内填入一金属层390以完成此具有肖特基二极管的沟槽式功率半导体结构的制作流程。

如前述，本发明的沟槽式功率半导体结构的制作方法，可以搭配既有的沟槽式金氧半功率晶体管元件的制程，尤其可适用于窄线宽的制程。由于相关的制程设备与条件已经成熟使用于沟槽式功率晶体管的制程，因此，本发明的制作方法具有低成本与高可行性的优点。同时，本发明不需要使用额外的微影制程定义肖特基二极管的位置，更可助于降低制作成本。

但是，以上所述仅为本发明的较佳实施例而已，不能以此限定本发明实施的范围，即凡依本发明的权利要求及发明说明内容所作的简单的等效变化与修改，皆仍属本发明专利涵盖的保护范围内。另外本发明的任一实施例或权利要求不能达到本发明所揭示的全部目的或优点或特点。此外，摘要部分和发明名称仅是用来辅助专利文件搜索之用，并非用来限制本发明的权利要求。

Claims (15)

1.一种具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，包括：

形成一漏极区于一基板内；

形成至少二个栅极结构于该漏极区的上方，并且，形成一本体与至少一源极区于相邻二该栅极结构之间；

形成一第一介电结构覆盖该栅极结构；

通过该第一介电结构，形成至少一接触窗于该本体，该接触窗的侧边邻接于该源极区，而使该源极区裸露于外；

形成一第二介电结构于该接触窗内，该第二介电结构具有至少一第二开口曝露该接触窗的部分底面；

通过该第二介电结构蚀刻该本体，以形成一窄沟槽延伸至该本体下方的该漏极区，该窄沟槽的宽度小于该接触窗的宽度；以及

于该接触窗与该窄沟槽内填入一金属层，该金属层电性连接至该源极区，并形成该肖特基二极管于该金属层与该漏极区的接面。

2.如权利要求1的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，形成该第一介电结构的步骤包括：

全面沉积一第一介电层；

于该第一介电层定义该接触窗的位置，该接触窗对应于相邻二该栅极结构间的该本体；以及

蚀刻该第一介电层以形成至少一第一开口对应于该接触窗。

3.如权利要求1的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，形成该接触窗使该源极区裸露于外的步骤后，更包括形成一重掺杂区于该接触窗下方的该本体内，并且，该窄沟槽贯穿该重掺杂区。

4.如权利要求1的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，该第二介电结构包括至少一侧壁结构由该接触窗的底面向上延伸至该第一介电结构。

5.如权利要求1的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，形成该第二介电结构的步骤包括：

沿着该第一介电结构与该接触窗的表面起伏，全面沉积一第二介电层；以及

以蚀刻方式去除位于该第一介电结构的上表面与位于该接触窗的底面上的部分该第二介电层，以形成一第二介电结构至少覆盖该接触窗的侧壁。

6.如权利要求1的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，形成该栅极结构与该第一介电结构的步骤包括：

形成一图案层于该基板的上表面；

通过该图案层蚀刻该基板，以形成多个沟槽于该基板内；

形成一栅极介电层覆盖该些沟槽的内壁；

填入多晶硅材料于该些沟槽与该图案层的开口内，以形成多个栅极结构于该漏极区的上方，并且突出于该基板的该上表面；

去除该图案层；

沿着该基板与该栅极结构的表面起伏，全面沉积一第一介电层；

以蚀刻方式去除位于该基板上的部分该第一介电层，以形成该第一介电结构至少覆盖该栅极结构的侧壁，并使该栅极结构的上表面裸露于外。

7.如权利要求6的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，通过该第一介电结构蚀刻该本体的步骤，同时蚀刻该栅极结构，以形成一凹槽于该栅极结构上方。

8.如权利要求7的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，形成该第二介电结构的步骤包括：

沿着该第一介电结构与该接触窗的表面起伏，全面沉积一第二介电层，该第二介电层填满位于该栅极结构上方的凹槽；以及

以蚀刻方式去除位于该接触窗底面的部分该第二介电层，以形成该第二介电结构至少覆盖该接触窗的侧壁与该栅极结构的上表面。

9.如权利要求8的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，在形成该窄沟槽的步骤后，更包括去除覆盖该接触窗的侧壁的部分该第二介电结构，以曝露该源极区，并且留下覆盖该栅极结构的部分该第二介电结构。

10.如权利要求1的具有一肖特基二极管的沟槽式功率半导体结构的制造方法，其特征在于，该接触窗的宽度大于该栅极结构的宽度。

11.一种具有一肖特基二极管的沟槽式功率半导体结构，其特征在于，包括：

一漏极区；

至少二个栅极结构，位于该漏极区上方；

一本体，位于该漏极区上方，并且位于相邻二该栅极结构之间；

至少一源极区，位于该本体内，并且邻接于该栅极结构；

一介电结构，覆盖该栅极结构；

一接触窗，形成于该本体的上部分与该介电结构中，并且邻接于该源极区；

一窄沟槽，由该接触窗的底面向下延伸至该漏极区，该窄沟槽的宽度小于该接触窗的宽度；

一金属层，填入该接触窗与该窄沟槽，以电性连接至该源极区，并形成该肖特基二极管于该金属层与该漏极区的接面。

12.如权利要求11的具有一肖特基二极管的沟槽式功率半导体结构，其特征在于，包括一重掺杂区，位于该接触窗下方的该本体内，并且，该窄沟槽贯穿该重掺杂区。

13.如权利要求11的具有一肖特基二极管的沟槽式功率半导体结构，其特征在于，该栅极结构突出该本体的上表面。

14.如权利要求13的具有一肖特基二极管的沟槽式功率半导体结构，其特征在于，该介电结构包括一第一部分与一第二部分，该第一部分由该本体的上表面向上延伸覆盖该栅极结构的侧壁，该第二部分覆盖该栅极结构的上表面。

15.如权利要求11的具有一肖特基二极管的沟槽式功率半导体结构，其特征在于，该接触窗的宽度大于该栅极结构的宽度。

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