CN101385147A - 提高肖特基击穿电压（bv）而不影响集成的mosfet-肖特基器件布局 - Google Patents

提高肖特基击穿电压（bv）而不影响集成的mosfet-肖特基器件布局 Download PDF

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Abstract

本发明公开了一种半导体功率器件，其包括具有多个功率晶体管单元的有源单元区域和肖特基结势垒(JBS)区。该半导体功率器件包括进一步包括多个肖特基二极管的JBS区，其中每一肖特基二极管均具有PN结，该PN结布置在半导体衬底顶表面附近的外延层上，其中PN结进一步包括布置于外延层中的反向掺杂区，从而降低邻近PN结的掺杂形貌的突然反向，用于防止PN结中的提早击穿。

Description

提高肖特基击穿电压（BV）而不影响集成的MOSFET-肖特基器件布局
技术领域
本发明一般涉及半导体功率器件。特别地，本发明涉及一种改进的并且新颖的制造工艺和器件配置，用于为MOSFET器件提供具有较高击穿电压的肖特基源极接触，以改善高频率功率开关、H型电桥以及同步整流应用的性能而不影响集成的MOSFET-肖特基器件的布局。
背景技术
为了减少功率消耗且增加半导体功率器件的开关切换速度，需要进一步减少导通电阻和栅极电容。已经实施了将肖特基二极管集成在诸如金属氧化硅半导体场效应晶体管(MOSFET)的半导体功率器件中。图1A和图1B示出了标准MOSFET器件，其集成了肖特基二极管，从而绕过(bypass)体二极管，因此改善MOSFET器件的性能。MOSFET器件中的性能改进增进了H型电桥以及同步整流应用。具体来说，图1A示出了具有集成的结势垒控制肖特基(JBS)区域的MOSFET。集成的JBS可以是具有散布于肖特基接触之间的P-N结栅格的肖特基二极管阵列；P-N结将夹断(pinch-off)肖特基接触下的沟道区，从而抑制一旦施加阈值反向偏压时较大反向漏电流的形成。耗尽层引起的屏蔽效应也可改善击穿电压。然而，这会付出串联电阻的增加所导致的代价。另外，因为集成的JBS区中的P-N结的存在占据大部分的表面面积，所以从实际角度考虑，可能需要减少专用于正向导电的总肖特基接触区。在这种环境中，存在由这种总肖特基接触区的减小所引起的导通状态正向电压下降的增加。在图1B中，实施了一种集成沟槽MOS势垒肖特基(TMBS)。该集成TMBS包括散布有MOS沟槽的肖特基二极管阵列。在外延/漂移区的台面(mesa)形部分中的大部分电荷载流子与沟槽绝缘侧壁上的金属之间的电荷耦合导致肖特基接触下的电场形貌(profile)的重新分布，其改善了击穿并且减少反向漏电流。
美国专利4675713公开了一种使用源极肖特基结作为半导体功率器件的体接触的方法。美国专利4983535公开了一种用于制造DMOS器件的制造方法，其中该DMOS器件具有源极，所述源极利用位于体区顶端上的耐火金属肖特基势垒来实施。然而，这些器件仍具有使用较高势垒高度金属的限制。所述器件性能不能满足现今应用对于降低阻抗和更高驱动电流的需求。
图2示出了由本专利申请的共同发明人作为共同待决申请提交的一种改进的DMOS。该DMOS具有改进的配置。具体而言，在栅极沟槽的附近与源极相邻处，存在源极-体接触沟槽，并且沿沟槽壁布置了抗穿通注入。通过在源极-体接触沟槽底部沉积高势垒高度金属以用作集成肖特基接触，形成了集成肖特基二极管。低势垒高度金属进一步沉积以覆盖高势垒高度金属，从而提供源极和体的欧姆接触。如图2所示的DMOS器件提供了以下优势，即将肖特基集成于各单元中而不损失管芯有源区域，从而以老方法形成这种肖特基。然而，为了实现截止状态中可接受的低漏电流所需的高势垒高度金属具有以下缺点，即沉积高势垒高度金属和低势垒高度金属来满足肖特基和源极-体欧姆接触的要求的费用较高。
另外，如图1A、图1B和图2所示的上述器件配置仍受到如图1C和图1D中所示的P+口袋(P+pocket)区底部角落处的击穿易损性(vulnerability)的限制。在体型掺杂(P+口袋)区处的底部角落处的击穿易损性是由于邻近P+口袋区底部角落的结处的较小曲率半径而导致的。另外，如图1D所示，存在陡峭(abrupt)的掺杂分布反向形貌。图1D对比了沿着图1C中所示的两个垂直线A-A’与B-B’的JBS P+口袋区中的掺杂形貌与MOSFET P体区中的掺杂形貌的变化。
这样，在功率半导体器件设计和制造领域中，在形成半导体功率器件时仍需要提供新的制造方法和器件配置，以便解决上述问题和限制。
发明内容
因此，本发明的一个方面是提供一种与肖特基二极管集成的新的并且改进的半导体功率器件，从而提高该器件的击穿电压。具体地，本发明的一个方面是无需改变与肖特基二极管集成的MOSFET器件的布局即可解决P+口袋区的底部角落处的击穿易损性，从而改善性能。
本发明的另一方面是形成具有改进掺杂形貌的肖特基区域中的结势垒控制肖特基(JBS)整流器，从而提高肖特基击穿电压而不影响MOSFET单元性能。另外JBS整流器实施为带状、方形闭合单元、圆形闭合单元以及六角形闭合单元配置。
本发明的又一方面是通过利用底部外围栅极浇道(runner)将栅极指状物形成为梳状，而不在管芯整个四周方向布设外围栅极总线，来使肖特基区域最大化。
简而言之，在优选实施方式中，本发明公开了一种半导体功率器件，其包括具有多个功率晶体管单元的有源单元区域和结势垒控制肖特基(JBS)区域。该半导体功率器件包括JBS区域，该JBS区域进一步包括散布于布置在半导体衬底顶部表面附近的外延层上的PN结之间的多个肖特基二极管，其中所述PN结进一步包括布置在外延层中的反向掺杂区，以降低邻近PN结的掺杂形貌的突然反向，从而防止PN结中的提早击穿。
此外，本发明公开了一种用于形成半导体功率器件的方法，所述器件具有包括多个功率晶体管单元的有源单元区域和包括多个肖特基二极管的结势垒控制肖特基(JBS)区域。此方法进一步包括经过金属接触开口将体型掺杂离子注入外延层的方法，从而形成环绕JBS P+口袋的反向掺杂区，以降低邻近PN结的突然反向掺杂形貌，从而防止肖特基区域中的提早击穿。
在阅读了下文对各种附图中所示出的优选实施方式的详细描述后，本发明的这些和其他目的和优势无疑对本领域技术人员将变得明显。
附图说明
图1A是具有集成结势垒控制肖特基区域的传统沟槽MOSFET功率器件的剖视图。
图1B是具有集成沟槽MOS势垒控制肖特基(TMBS)的另一传统沟槽MOSFET功率器件的剖视图。
图1C是具有在体型掺杂(P+口袋)区的底部角落处具有击穿易损性的集成JBS区域的传统沟槽MOSFET功率器件的剖视图。
图1D是沿着图1A和图1B中的P+口袋区和MOSFET体区中垂直方向的掺杂浓度曲线图，其用于解释击穿易损性的原因。
图2示出了由本专利申请的共同发明人所提出的共同未决申请的改进DMOS的剖视图。
图3A和图3B是本发明的MOSFET器件的扩散操作前和其后的侧面剖视图。
图3C和图3D是本发明的MOSFET器件的光体型掺杂扩散工艺前和其后的掺杂形貌图。
图3E是本发明的MOSFET器件的侧面剖视图，其具有肖特基区域内的改进击穿电压并且MOS台面区域不受影响。
图4A是具有改进击穿电压的本发明的可替换MOSFET的剖视图，并且图4B是图4A的掺杂形貌图。
图5A-图5K是用于描述用于提供如图4A中所示的沟槽MOSFET器件的制造工艺的一系列剖视图。
图6A是结势垒肖特基(JBS)整流器的侧面剖视图，并且图6B-图6E示出了实施为带状、方形闭合单元、圆形闭合单元和六角形闭合单元配置的JBS整流器的俯视图。
图7是MOSFET器件的俯视图，其中肖特基区域通过利用底部外围栅极浇道而形成为梳状的栅极指状物，而不通过在管芯整个四周布设外围栅极总线来最大化。
图8是MOSFET器件的俯视图，其中肖特基区域形成于宏单元结构内。
具体实施方式
参见图3A和图3B，其示出了用于提供MOSFET器件的整流功能的JBS区域的侧面剖视图。图3A示出了低剂量体型掺杂离子的均厚注入。对于N沟道MOSFET器件来说，可以以40Kev-500Kev(优选为80Kev-300Kev)的能量，将5×1011/cm2至5×1012/cm2剂量的硼离子注入到外延层。体型掺杂离子的均厚注入是用于补偿并降低部分外延层的掺杂浓度，从而提高外延层击穿电压。在图3B中，接着通过施加范围从1000到1150度的升高的扩散温度1至3小时，将体型掺杂剂扩散到比在稍后步骤中形成的MOSFET体区的深度更浅的深度。注入体型掺杂离子补偿了部分外延掺杂并且在外延层中产生N-区。这将不会对MOSFET击穿或其他性能参数造成显著影响，因为P-注入不会超过具有较高体型离子浓度的MOSFET P体区的掺杂浓度和边界线。体型掺杂注入也可以在清洁肖特基区域后，即在用于肖特基形成的氧化物蚀刻后进行。在此例中，优选为以多种能量在表面处产生较宽的平坦反向掺杂N-区，这是因为在用于进一步散布P-掺杂区的这种后期器件制造阶段中存在较少的热步骤。图3C示出了扩散前沿垂直线C-C’的掺杂形貌，图3D示出了体型掺杂扩散工艺后的掺杂形貌。在扩散后，N-区在沿着用于形成肖特基结势垒的区内的垂直方向具有较低并且平滑变化的掺杂。N-区中的较低外延掺杂浓度改善N-区中的击穿电压。图3E是具有图3A和图3B中所示的工艺后所形成的肖特基结区域的MOSFET的剖视图。肖特基结势垒被低掺杂的N-掺杂区所环绕，并且外延层的上方部分现在形成有N-区。该区中的击穿因为较低载流子浓度而提高。另外，尽管横跨P+肖特基口袋区的掺杂形貌仍然陡峭，但是N-区中的较低浓度有助于降低横跨P+/N-结的电场。因此提高了肖特基区域内的总击穿。因为台面区域内的掺杂形貌并没有受到影响，所以低剂量体型掺杂注入将不会影响MOSFET的有源单元区域。布置在JBS区域中的反向掺杂区的外延掺杂浓度的降低范围自20％至80％，由此不影响有源单元区域中的功率晶体管单元的性能参数。
图4A是本发明另一优选实施方式的剖视图。在通过接触开口进行接触注入的同时，进行能量级约240至360keV的低剂量高能量P-型掺杂离子的注入。该剂量是足够低的，例如0.1至2×1012/cm2的硼离子，以用于克服外延掺杂以及产生如图4A所示的P-/N-结。这些围绕邻近外延层顶部表面的P+肖特基口袋区的P-区足以提高JBS区中的击穿电压。同时，高能量体型掺杂注入的剂量足够低，即大约为典型体注入剂量的十分之一，使得除了肖特基BV外的MOSFET器件性能，诸如阈值电压，维持相同而不受影响。图4B是在BV电压调整注入后，沿体型掺杂区中的垂直方向的MOSFET器件的掺杂形貌与MOSFET体区的掺杂形貌的比较。如图4B所示，肖特基P+口袋区中的P掺杂浓度的斜率已经从陡峭反向较大地改变为渐进变化。这大大降低了横跨肖特基口袋区中的P-N结的电场。此外，其大大减小了边缘电场。作为结果，消除了由于陡峭掺杂分布和锐角转角所造成的过早击穿。
参考图5A至图5K，其是用于说明制造图4A中所示的MOSFET器件的工艺步骤的一系列剖视图。在图5A中，应用沟槽掩膜(未示出)作为第一掩膜从而产生氧化物硬掩膜206，并且然后将沟槽掩膜移除。参见图5B，执行沟槽蚀刻工艺从而衬底205上所支撑的外延层210中打开多个沟槽209。在图5C图中，执行牺牲氧化，随后进行氧化物蚀刻，从而移除沟槽壁上的受损表面以使侧壁平滑。然后执行栅极氧化从而生长栅极氧化物层215。生长氧化物层215后，将多晶硅层220沉积到沟槽中。
在图5D中，执行均厚多晶硅回蚀刻，从而回蚀刻多晶硅层220。不用掩膜的情况下回蚀刻多晶硅层220，直到所述多晶硅层220刚好在氧化物硬掩膜206的顶部表面下为止。在图5E中，将硬掩膜206蚀刻掉后，执行氧化再生长，从而在顶部表面上形成氧化物层225。在图5F中，应用体掩膜(未示出)用于将体掺杂剂注入到体区域，随后执行扩散工艺，从而使体区域230扩散进入外延层210。在图5G中，应用源极掩膜232以用于源极掺杂注入，从而形成源极区240。在图5H中，移除源极掩膜232后，进行源极驱动从而使体区230中包围的源极区域240扩散进入外延层210。然后在MOSFET器件顶端形成LTO/BPSG绝缘层245。在图5I中，应用接触掩膜(未示出)，从而打开多个接触开口249。然后进行剂量为大约1×1013/cm2至3×1013/cm2的重体型掺杂注入，从而形成接触增强型体掺杂区250和肖特基区域中的多个结势垒肖特基P+口袋区260。然后通过接触开口249进行能量级约为240kev至360kev的低剂量高能量的P-型掺杂离子的注入，从而形成如图4A所示的环绕P+口袋区260的轻体掺杂区270。所述剂量足够低，例如0.1至2×1012/cm2的硼离子，从而克服外延掺杂以产生P-/N-结。
在图5J中，应用肖特基激活掩膜，从而从肖特基区域移除部分的绝缘层245。在图5K中，在顶部表面上形成金属层280，并且应用金属掩膜(未示出)，以将金属层构图成源极金属280-S与栅极金属280-G，随后形成并且构图钝化层285，从而完成MOSFET器件的制造工艺。
JBS可以形成于MOSFET管芯上的一个区或多个区中。其也可能形成于宏单元结构中，其中每个宏单元包括JBS区域和多个MOSFET单元，如图8所示。每一JBS区域可以进一步在不同布局中形成多个JBS二极管。图6A是侧面剖视图，而图6B至图6E是用于本发明的JBS P+口袋区160的布局的俯视图。散布有P+口袋区的肖特基结势垒区在MOSFET器件中以不同的形状来实施。图6B至图6E示出了分别以带状、方形闭合单元、圆形闭合单元以及六角形闭合单元配置形成的肖特基结势垒区。
图7是MOSFET器件300的俯视图，其中肖特基区域通过利用底部外围栅极浇道而形成为梳状的栅极指状物282-G，而不通过在管芯整个四周布设外围栅极总线来最大化。参见图8，其是MOSFET器件的俯视图，其中肖特基区域形成于宏单元结构内。
根据以上描述，本发明公开了一种半导体功率器件，其包括具有多个功率晶体管单元的有源单元区域和结势垒控制肖特基(JBS)区域。JBS区域进一步包括散布于布置在半导体衬底顶部表面附近的外延层上的PN结之间的多个肖特基二极管，其中JBS进一步包括布置在外延层中的反向掺杂区，从而降低邻近PN结的掺杂形貌的突然反向，进而防止PN结中的提早击穿。在另一优选实施方式中，JBS包括布置在外延层中的体型掺杂区，其中反向掺杂区包括围绕体型掺杂区的降低外延掺杂区，用于减小PN结附近的掺杂形貌的突然反向。在另一优选实施方式中，JBS包括布置在N-型掺杂外延层中的P-型掺杂区，其中反向掺杂区包括围P-型掺杂区的降低N-型掺杂区，用于减小PN结附近的掺杂形貌的突然反向。在另一优选实施方式中，半导体功率器件进一步包括金属氧化物半导体场效应晶体管(MOSFET)器件。在另一优选实施方式中，半导体功率器件进一步包括沟槽金属氧化物半导体场效应晶体管(MOSFET)器件，其中该有源单元区域包括多个MOSFET单元。在另一优选实施方式中，JBS区域进一步包括散布在PN结之间的多个肖特基二极管以及形成在肖特基二极管周围的反向掺杂区。在另一优选实施方式中，JBS区域进一步包括多个肖特基二极管，其具有形成在外延层中的体型掺杂区，该外延层内具有作为环绕体型掺杂区的降低掺杂区而形成的反向掺杂区。在另一优选实施方式中，外延层进一步包括上部外延层，其在位于具有常规掺杂浓度的外延层以上围绕所述肖特基二极管的顶部表面附近具有降低的源极掺杂浓度。在另一优选实施方式中，布置在JBS区域中的该反向掺杂区具有自20％到80％的外延掺杂浓度降低，因此不影响有源单元区域中的功率晶体管单元的性能参数。在另一优选实施方式中，外延层进一步包括在围绕该肖特基二极管的顶部表面附近具有降低的掺杂浓度的上部外延层，该上部外延层通过将均厚体型掺杂注入到具有常规掺杂浓度的外延层中而形成。在另一优选实施方式中，肖特基二极管包括布置于外延层中的体型掺杂区，其中反向掺杂区包括通过经过接触开口应用体型掺杂注入而形成的降低外延掺杂区，从而形成环绕体型掺杂区的反向掺杂区，用于减小PN结附近的掺杂形貌的突然反向。在另一优选实施方式中，肖特基二极管配置为JBS区域中的体型掺杂区的开放带。在另一优选实施方式中，将肖特基二极管配置为围绕JBS区域中方形形状的肖特基接触区的体型掺杂区的交叉带。在另一优选实施方式中，将肖特基二极管配置为环绕JBS区域中六边形形状的肖特基接触区的体型掺杂区的外围带。在另一优选实施方式中，将肖特基二极管配置为环绕JBS区域中的多边形形状的肖特基接触区的体型掺杂区的外围带。在另一优选实施方式中，将肖特基二极管配置为环绕JBS区域中的圆形形状肖特基接触区的体型掺杂区的外围区域。在另一优选实施方式中，半导体功率器件进一步包括从有源单元区域延伸到JBS区域作为开放梳状而形成的栅极总线，因此JBS区域的较大区域不通过经过JBS区域周围的外围区域布设栅极总线而提供。在另一优选实施方式中，半导体功率器件进一步包括宏单元结构，其中每一宏单元包括JBS区域以及多个MOSFET单元。
根据以上描述和图示，本发明进一步公开了一种制造半导体功率器件的方法，该半导体功率器件包括具有多个功率晶体管单元的有源单元区域和结势垒控制肖特基(JBS)区域。此方法进一步包括在半导体衬底所述JBS区域的顶部表面附近的外延层中形成散布在多个PN结之间的多个肖特基二极管的步骤。所述方法进一步包括在所述PN结附近的所述外延层中形成反向掺杂区，用于降低所述PN结附近的掺杂形貌的突然反向，从而防止所述PN结的提早击穿的步骤。在优选实施方式中，在外延层中形成反向掺杂区的步骤进一步包括形成上部外延层的步骤，该上部外延层在具有常规掺杂浓度的外延层上围绕肖特基二极管的顶部表面附近处具有降低的掺杂浓度。在另一优选实施方式中，在JBS区域中形成反向掺杂区的步骤进一步包括在JBS区域中形成外延掺杂浓度降低区的步骤，外延掺杂浓度降低区具有的外延掺杂浓度是常规外延掺杂浓度的20-80％，因此不会影响有源单元区域中的功率晶体管单元的性能参数。在另一优选实施方式中，在外延层中形成反向掺杂区的步骤进一步包括对外延层应用均厚体型掺杂注入的步骤，从而形成在围绕肖特基二极管的顶部表面附近具有降低的掺杂浓度的上部外延层。在另一优选实施方式中，在JBS区域中形成反向掺杂区的步骤进一步包括经过接触开口应用体型掺杂注入的步骤，从而形成环绕体型掺杂区的反向掺杂区，用于降低邻近PN结的掺杂形貌的突然反向。在另一优选实施方式中，此方法进一步包括将肖特基二极管形成为散布在JBS区域中的体型掺杂区之间的开放带的步骤。在另一优选实施方式中，此方法进一步包括将肖特基二极管形成为环绕JBS区域中的方形形状肖特基接触区的体型掺杂区的交叉带的步骤。在另一优选实施方式中，所述方法进一步包括将肖特基二极管形成为环绕JBS区域中六边形形状肖特基接触区的体型掺杂区的外围带的步骤。在另一优选实施方式中，此方法进一步包括将肖特基二极管形成为环绕JBS区域中的多边形形状肖特基接触区的体型掺杂区的外围带的步骤。在另一优选实施方式中，此方法进一步包括将肖特基二极管形成为环绕JBS区域中圆形形状肖特基接触区的体型掺杂区的外围区域的步骤。在另一优选实施方式中，本发法进一步包括形成栅极总线的步骤，从而作为开放梳状从有源单元区域延伸到JBS区，因此JBS区域中的较大区域不通过经过JBS区域周围的外围区域布设栅极总线而提供。在另一优选实施方式中，此方法进一步包括形成宏单元结构的步骤，其中每一宏单元包括JBS区域和多个MOSFET单元。
尽管已经针对目前优选的实施方式对本发明进行了描述，但是应当理解，这种公开不能解释作为限制。在阅读了上述公开后，各种可替换方式和修改对于本领域技术人员是显然的。因此，所附权利要求书旨在解释为包含落在本发明的实际精神和范围内的所有可替换方案和修改。

Claims (39)

1.一种半导体功率器件，其包括具有多个功率晶体管单元的有源单元区域和结势垒控制肖特基(JBS)区域，其中:
所述JBS区域包括散布在布置于半导体衬底顶部表面附近的外延层上的多个PN结之间的多个肖特基二极管，其中所述JBS区域进一步包括布置于所述外延层中的反向掺杂区，用以降低邻近所述PN结的掺杂形貌的突然反向，从而防止所述PN结中的提早击穿。
2.根据权利要求1所述的半导体功率器件，其中:
所述JBS包括布置在外延层中的体型掺杂区，其中所述反向掺杂区包括降低外延掺杂区。
3.根据权利要求1所述的半导体功率器件，其中:
所述JBS包括布置在N-型掺杂外延层中的P-型掺杂区，其中所述反向掺杂区包括环绕所述P-型掺杂区的降低N-型掺杂区，用于降低邻近所述PN结的掺杂形貌的所述突然反向。
4.根据权利要求1所述的半导体功率器件，其中:
所述半导体功率器件进一步包括金属氧化物半导体场效应晶体管(MOSFET)器件。
5.根据权利要求1所述的半导体功率器件进一步包括:
宏单元结构，其中每一宏单元包括JBS区域和多个MOSFET单元。
6.根据权利要求1所述的半导体功率器件，其中:
所述外延层进一步包括上部外延层，该上部外延层在位于具有常规掺杂浓度的外延层以上包围所述肖特基二极管的顶部表面附近具有降低的掺杂浓度。
7.根据权利要求1所述的半导体功率器件，其中:
布置在所述JBS区域中的所述反向掺杂区具有范围从20％到80％的外延掺杂浓度降低，因此不影响所述有源单元区域中的所述功率晶体管单元的性能参数。
8.根据权利要求1所述的半导体功率器件，其中:
所述外延层进一步包括上部外延层，该上部外延层在围绕所述体型掺杂区的顶部表面附近具有降低的掺杂浓度，所述上部外延层通过对具有常规掺杂浓度的外延层应用均厚体型掺杂注入而形成。
9.根据权利要求1所述的半导体功率器件，其中:
所述肖特基二极管散布在布置于外延层中的体型掺杂区之间，其中所述反向掺杂区包括通过经过接触开口应用体型掺杂注入而形成的降低外延掺杂区，从而形成环绕所述体型掺杂区的所述反向掺杂区，用于减小所述PN结附近的掺杂形貌的所述突然反向。
10.根据权利要求1所述的半导体功率器件，其中:
所述肖特基二极管配置为散布在所述JBS区域中的体型掺杂区之间的开放带。
11.根据权利要求1所述的半导体功率器件，其中:
所述肖特基二极管配置为围绕所述JBS区域中方形形状的肖特基接触区的体型掺杂区的交叉带。
12.根据权利要求1所述的半导体功率器件，其中:
所述肖特基二极管配置为环绕所述JBS区域中六边形形状的肖特基接触区的体型掺杂区的外围带。
13.根据权利要求1所述的半导体功率器件，其中:
所述肖特基二极管配置为环绕所述JBS区域中的多边形形状的肖特基接触区的体型掺杂区的外围带。
14.根据权利要求1所述的半导体功率器件，其中:
所述肖特基二极管配置为环绕所述JBS区域中的圆形形状肖特基接触区的体型掺杂区的外围区域。
15.根据权利要求1所述的半导体功率器件，进一步包括:
栅极总线，其从所述有源单元区域延伸到所述JBS区域作为开放梳状而形成，藉此所述JBS区域的较大区域不通过穿过所述JBS区域周围的外围区域布设所述栅极总线而提供。
16.一种用于制造半导体功率器件的方法，该半导体功率器件包括具有多个功率晶体管单元的有源单元区域和结势垒肖特基(JBS)区域，所述方法进一步包括下列步骤:
通过在半导体衬底所述JBS区域的顶部表面附近的外延层上形成多个PN结而形成多个肖特基二极管；以及
在所述PN结的每一个附近的所述外延层内中形成反向掺杂区，用于降低所述PN结附近的掺杂形貌的突然反向，从而防止所述PN结中的提早击穿。
17.根据权利要求16所述的方法，其中:
在所述外延层中形成所述反向掺杂区的所述步骤进一步包括形成上部外延层的步骤，所述上部外延层在围绕位于具有常规掺杂浓度的外延层上的所述肖特基二极管的顶部表面附近具有降低的掺杂浓度。
18.根据权利要求16所述的方法，其中:
在所述JBS区域中形成所述反向掺杂区的所述步骤进一步包括在所述JBS区域中形成外延掺杂浓度降低区的步骤，其具有的外延掺杂浓度范围是常规外延掺杂浓度的20％-80％，因此不会影响所述有源单元区域中的所述功率晶体管单元的性能参数。
19.根据权利要求16所述的方法，其中:
在所述外延层中形成反向掺杂区的所述步骤进一步包括将均厚体型掺杂注入到外延层中的步骤，从而形成上部外延层，该上部外延层在围绕所述肖特基二极管的顶部表面附近具有降低的掺杂浓度。
20.根据权利要求16所述的方法，其中:
在所述JBS区域中形成所述反向掺杂区的所述步骤进一步包括经过接触开口应用体型掺杂注入的步骤，从而形成环绕所述体型掺杂区的所述反向掺杂区，用于降低邻近所述PN结的掺杂形貌的所述突然反向。
21.根据权利要求16所述的方法，进一步包括以下步骤:
将所述肖特基二极管配置为散布在所述JBS区域中的体型掺杂区之间的开放带。
22.根据权利要求16所述的方法，进一步包括以下步骤:
将所述肖特基二极管形成为围绕所述JBS区域中方形形状外延掺杂区的体型掺杂区的交叉带。
23.根据权利要求16所述的方法，进一步包括以下步骤:
将所述肖特基二极管形成为环绕所述JBS区域中六边形形状外延掺杂区的体型掺杂区的外围带。
24.根据权利要求16所述的方法，进一步包括以下步骤:
将所述肖特基二极管形成为环绕所述JBS区域中的多边形形状外延掺杂区的体型掺杂区的外围带。
25.根据权利要求16所述的方法，进一步包括以下步骤:
将所述肖特基二极管形成为环绕所述JBS区域中的圆形形状外延掺杂区的体型掺杂区的外围区域。
26.根据权利要求16所述的方法，进一步包括以下步骤:
形成栅极总线，以作为开放梳状从所述有源单元区域延伸到所述JBS区域，藉此所述JBS区域的较大区域不通过经过所述JBS区域周围的外围区域来布设所述栅极总线而提供。
27.一种包括具有多个功率晶体管单元的有源单元区域和结势垒控制肖特基(JBS)区域的半导体功率器件，其中:
所述JBS区域包括每个均散布在多个PN结之间的多个肖特基二极管，其中每个所述PN结包括布置在半导体衬底顶部表面附近的外延层上的体型掺杂区；以及
其中所述体型掺杂区进一步包括重体型掺杂区和围绕所述重体型掺杂区的轻体型掺杂区，用于降低邻近所述PN结的掺杂形貌的突然反向，从而防止所述PN结中的提早击穿。
28.根据权利要求27所述的半导体功率器件，其中:
所述体型掺杂区包括布置在N-型掺杂外延层中的P型掺杂。
29.根据权利要求27所述的半导体功率器件，其中:
所述半导体功率器件进一步包括金属氧化物半导体场效应晶体管(MOSFET)器件。
30.根据权利要求27所述的半导体功率器件，其中:
所述半导体功率器件进一步包括沟槽金属氧化物半导体场效应晶体管(MOSFET)器件，其中所述有源单元区域包括多个MOSFET单元。
31.根据权利要求27所述的半导体功率器件，其中:
所述外延层进一步包括上部外延层，该上部外延层在围绕位于具有常规掺杂浓度的外延层以上的所述肖特基二极管的顶部表面附近具有降低的掺杂浓度。
32.根据权利要求27所述的半导体功率器件，其中:
布置在所述JBS区域中的所述反向掺杂区具有范围从20％到80％的外延掺杂浓度降低，藉此不影响所述有源单元区域中的所述功率晶体管单元的性能参数。
33.根据权利要求27所述的半导体功率器件，其中:
所述肖特基二极管配置为散布在所述JBS区域中体型掺杂区之间的开放带。
34.根据权利要求27所述的半导体功率器件，其中:
所述肖特基二极管配置为围绕所述JBS区域中的方形形状肖特基接触区的体型掺杂区的交叉带。
35.根据权利要求27所述的半导体功率器件，其中:
所述肖特基二极管配置为环绕所述JBS区域中的六边形形状肖特基接触区的体型掺杂区的外围带。
36.根据权利要求27所述的半导体功率器件，其中:
所述肖特基二极管配置为环绕所述JBS区域中的多边形形状肖特基接触区的体型掺杂区的外围带。
37.根据权利要求27所述的半导体功率器件，其中:
所述肖特基二极管配置为环绕所述JBS区域中的圆形形状肖特基接触区的体型掺杂区的外围区域。
38.根据权利要求27所述的半导体功率器件，进一步包括:
从所述有源单元区域延伸到所述JBS区域作为开放梳状而形成的栅极总线，藉此所述JBS区域的较大区域不通过经过所述JBS区域周围的外围区域布设所述栅极总线而提供。
39.根据权利要求27所述的半导体功率器件，进一步包括:
宏单元结构，其中每一宏单元结构包括JBS区域和多个MOSFET单元。
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