TWI401799B

TWI401799B - 具有不同溝渠深度之ｍｏｓ裝置

Info

Publication number: TWI401799B
Application number: TW97149035A
Authority: TW
Inventors: Bhalla Anup; Wang Xiaobin
Original assignee: Alpha & Omega Semiconductor
Priority date: 2007-12-21
Filing date: 2008-12-16
Publication date: 2013-07-11
Also published as: TW200939472A

Description

具有不同溝渠深度之MOS裝置

本發明係有關一種金屬氧化物半導體(MOS)元件及其製造方法。

現代的半導體功率元件一般是具有高晶胞密度與小晶胞尺寸。因為密度的增加與晶胞尺寸的減少，所以沒有足夠的空間與本體形成足夠的歐姆接觸，導致此種元件的未箝制電感性切換(unclamped inductive switching,UIS)能力降低。現有改良UIS能力的技術經常導致二極體恢復力較低。假如高密度元件的UIS能力與二極體反轉回復力(reverse recovery)可以被改善將是更有用的。

本發明之主要目的在提供一種具有不同溝渠深度之MOS裝置，以改善高密度元件的UIS能力與二極體反轉回復力。

為達上述之目的，本發明提供一種具有不同溝渠深度之MOS裝置，其包含有一汲極；一疊置於汲極上的磊晶層；一設置於磊晶層內的本體；一嵌設於本體內的源極；一延伸至磊晶層內的閘極溝渠；一設置於閘極溝渠內的閘極；一延伸穿過源極的主動區接觸溝渠，其具有不同接觸溝渠深度；以及一設置於主動區接觸溝渠內的主動區接觸電極。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明可以用多種方式實現，包括實現為製程、裝置、系統、物的組合、電腦可讀媒介，諸如，電腦可讀存儲媒介，或者電腦網路，其中，程式指令被通過光鏈結或者通信鏈結發送。在本說明書中，這些實現，或者本發明可以採用的任何其他形式，都可以稱為技術。被描述成“被配置為執行任務的元件”(諸如處理器或者記憶體)既包括通用元件(其被臨時配置為在給定時間執行任務)也包括專用元件(其被製造以執行任務)。通常，在本發明範圍內，所公開的製程步驟的順序可以改變。

本發明的一個或者更多具體實施例的詳細描述將在以下結合附圖解釋說明本發明之精神所在。本發明之描述與這些具體實施例有關連，但是並不因此侷限本發明僅能於這些實施例中實施。本發明之精神僅被專利範圍所限制並且本發明包含有許多可供選擇、修改的同等物。下列所提出的這些詳細說明僅是為了供瞭解本發明。這些範例的細節與本發明可以依據本發明之專利範圍來實施，而無須某些或全部的特殊細節。為了達到清楚說明的目的，該技術領域中熟知該項技藝者所知的技術元件將不再贅述。

第1A圖係一雙擴散金屬氧化物半導體(DMOS)元件的立體具體實施例示意圖。在這個具體實施例中，元件100是條狀晶胞(striped cell)。此圖中並沒有顯示出元件的細節部分，但是後續將廣泛地討論。圖中顯示出兩個剖面ABC與DEF，其將在後續中提出討論。

第1B圖是元件100的ABC剖面的剖視圖。在這個範例中，元件100包含有一個位於N⁺ 型態半導體基底103背面的汲極。這汲極區域延伸至覆蓋於基底103上之N^- 型態半導體的磊晶層104。磊晶層104蝕刻形成閘極溝渠，例如111、113與115。閘極溝渠內形成閘極氧化層121。閘極131、133與135是各自沈積於閘極溝渠111、113與115內，並且藉由一氧化層與磊晶層隔離。閘極是利用導電材料所形成，例如多晶矽，氧化層是絕緣材料所形成，例如熱氧化物。特別的是閘極溝渠111是位於端接區(termination region)，該端接區佈置有用來連接至閘極接觸金屬的閘極導線(gate runner)131。在某些具體實施例中，閘極導線溝渠111至相鄰的主動溝渠，在這個實施例中是溝渠113，兩者間的空間是大於主動溝渠113與115間的空間。

源極區域150a-d是各自嵌設於本體區域140a-d內。此些源極區域由本體的表面向下延伸至本體內。本體區域被沿著所有閘極溝渠邊緣進行離子植入，源極區域是僅植入相鄰於主動閘極溝渠的部分，並沒有對閘極導線溝渠進行植入。在這具體實施例的圖示中，閘極，例如133，具有一閘極頂表面，該閘極頂表面基本上在嵌入有源極的本體的頂表面之上延伸。這樣的配置保證了閘極和源極的重疊，從而允許源極區比具有凹陷閘極的元件的源極區淺，並且這樣的配置增大了元件的效率和性能。閘極多晶矽頂表面在源極-本體接面之上延伸的量可以針對不同實施例而改變。在某些實施例中，元件的閘極不在源極區/本體區的頂表面上延伸，而是從源極區/本體區的頂表面凹陷。

在操作時，汲極區域與本體區域一起作為二極體，稱為本體二極體。介電材料層160覆蓋於閘極上，以隔離閘極與源極本體接觸區。介電材料在閘極的頂上以及在本體區和源極區的頂上形成了絕緣區，諸如160a-160c。適當的介電材料包括熱氧化物、低溫氧化物(LTO)、硼磷矽玻璃(BPSG)等。

大量的接觸溝渠112a-112b形成在源極區和本體區附近的主動閘極溝渠之間。這些溝渠被稱為主動區接觸溝渠，因為這些溝渠鄰近元件的主動區，其係由源極區和本體區形成的。例如，接觸溝渠112a延伸通過源極和本體，形成了鄰近溝渠的源極區150a-150b和本體區140a-140b。相反，形成在閘極導線131頂上的溝渠117並不位於主動區附近，因此，溝渠117不是主動區接觸溝渠。溝渠117被稱為閘極接觸溝渠或者閘極導線溝渠，因為連接至閘極信號的金屬層172a沉積在溝渠內。通過溝渠111、113和115之間在第三維度(未示出)中的互連，將閘極信號饋送給主動閘極133和135。金屬層172a與金屬層172b分離，金屬層172b通過接觸溝渠112a-112b連接至源極區和本體區，以提供電源。在所示範例中，主動區接觸溝渠和閘極接觸溝渠具有基本上相同的深度。

元件100具有主動區接觸溝渠112a-112b，它們都比本體淺。此配置提供了良好的崩潰性能、更低的電阻和更低的洩漏電流。另外，由於主動接觸溝渠和閘極接觸溝渠是使用同一製程形成的，由此它們具有相同的深度，所以具有比本體淺的主動接觸溝渠可以避免閘極接觸溝渠穿過諸如131的閘極導線。

在所示範例中，FET通道沿著源極/本體接面和本體/汲極接面之間的有源區主動區閘極溝渠側壁形成。在具有短通道區的元件中，隨著源極和汲極之間電壓的增大，空乏區擴大，並且可能最終到達源極接面。這種現象，稱為擊穿，限制了通道可被縮短的程度。在某些實施例中，為了避免擊穿，利用P型材料來對諸如沿著主動區接觸溝渠壁的區域170a-170d的區域進行重摻雜以形成P⁺ 型區。P⁺ 型區避免了空乏區侵佔源極區。這樣，這些植入有時稱為抗擊穿植入或者避免擊穿植入。在某些實施例中，為了實現所聲稱的抗擊穿效果，P⁺ 區盡可能地離通道區近和/或如製造對準能力和P⁺ 側壁摻雜滲透控制所允許的那樣近。在某些實施例中，溝渠接觸和溝渠之間的不對準通過對接觸進行自行對準來最小化，以及將溝渠接觸盡可能置於接近溝渠之間的中心處。這些結構上的增強允許通道被縮短，使得通道每單位面積中的淨電荷適當地低於在理想的未受保護結構中避免擊穿所需的最小電荷。除了改善本體接觸電阻外，抗擊穿植入還使得構建非常淺溝渠的短通道元件成為可能。在所示實施例中，接觸溝渠112a-112b比本體區140a-140d淺，並且不會在本體區中一直延伸。

在接觸溝渠112a-112b和閘極溝渠117中佈置導電材料以形成接觸電極。在主動區中，由於擊穿植入沿著接觸溝渠的側壁設置，而不沿著接觸溝渠的底部設置，所以接觸電極與N^- 汲極區104相接觸。接觸電極和汲極區一起形成了蕭特基二極體，其係與本體二極體並行。接觸電極與汲極區接觸的區域是作為蕭特基的接觸區。能夠同時形成到N^- 汲極的蕭特基接觸和到P⁺ 本體和N⁺ 源極的良好的歐姆接觸的一種金屬被用來形成電極180a-180b。諸如鈦(Ti)、鉑(Pt)、鈀(Pd)、鎢(W)或者任何其他適當的金屬都可以使用。在某些實施例中，金屬層172由鋁(Al)或者由Ti/TiN/Al疊層製成。

蕭特基二極體減小了本體二極體正向壓降並將存儲的電荷最小化，藉此改善了二極體回復特性並且使得MOSFET更佳有效率。具有蕭特基接觸的元件也較少顯現出非期望的震動行為。然而，元件的非箝位元感應開關(UIS)能力是減少的，因為元件是不堅固的。

蕭特基二極體的洩漏電流與蕭特基能障高度有關。隨著能障高度的增大，洩漏電流減小，以及正向壓降也增大。在所示範例中，透過在主動區溝渠112a-112b的底部周圍植入薄的摻雜物層，將可選的蕭特基能障控制層190a-190b(也稱為香農(Shannon)層)形成在接觸電極之下。在此範例中，摻雜物具有與磊晶層相反的極性，並且屬於P型。香農植入比較淺並且是低劑量的；因此，完全被耗盡而與偏壓無關。蕭特基能障控制層用來控制蕭特基能障高度，從而允許對洩漏電流進行更好的控制，以及改進蕭特基二極體的反向恢復特性。以下描述形成蕭特基能障控制層的細節。在這個範例中，蕭特基能障控制層180a與180b是可選擇性形成於主動區接觸溝渠112a與112b內。

第1C圖是元件100的DEF剖面的剖視圖。在DEF剖面上的主動區接觸溝渠112a與112b的溝渠深度是淺於ABC平面上的相同接觸溝渠。在這個剖面區域，設置在主動區接觸溝渠內的主動電極是與重摻雜P⁺ 區域170e與170f接觸，以形成歐姆接觸(也稱為本體接觸)並且沒有形成蕭特基二極體。相較於在主動區僅具有蕭特基接觸的元件，在主動區具有歐姆接觸的元件是較堅固的，因為歐姆接觸提供更佳的非箝位元感應開關(UIS)能力。然而後續元件的本體二極體回復特性是較差的。這樣的元件也較易顯現出非期望的震動行為。

第2圖是元件100的立體示意圖。僅有顯示部分元件。為便於清楚說明，金屬層並沒有描繪出。主動區接觸溝渠112a是沿著Y方向長軸長條切割。在這個範例中，接觸溝渠112a顯示為溝渠深度是沿著Y軸方向長度改變。主動區域接觸溝渠112a具有不同的溝渠深度，因此溝渠深度h₁ 是與溝渠深度h₂ 不同。溝渠深度h₁ 與h₂ 是各自在剖面ABC 與DEF。這些溝渠間的差異是大於因於非理想製程參數下的偶發性深度變化。在溝渠深度為h₁ 的區域195a，蕭特基區域是形成於接觸電極(圖中未示)與N^- 汲極區域間。對一可選擇的蕭特基能障控制層190a進行植入。在溝渠深度為h₂ 的區域195b，一本體接觸區形成於接觸電極與P⁺ 區域間。在UIS時，本體接觸區支撐一電洞的旁路路徑(bypass path)。此外，在某些實施例中也形成蕭特基區與/或本體接觸區，因此供選擇的蕭特基區與本體接觸區是沿著接觸溝渠長度交錯安排。接觸電極形成沿著該長條的整體長度形成源極接觸。

第3圖係為製作相似於元件100之元件的步驟流程示意圖。在這個範例中，步驟300開始於步驟302所述，在磊晶層內形成一或以上個閘極溝渠。在步驟304，在閘極溝渠內沈積閘極材料。在步驟306，形成一個或以上個本體區域。在步驟308，形成一個或以上個源極區域。在步驟310，形成一個或以上個主動區接觸溝渠，其中至少一個具有不同的溝渠深度。在步驟312，在這一個或以上個主動區域接觸溝渠內設置一個或以上個接觸電極。

第4A-4R，4S(ABC)-4V(ABC)與4S(DEF)-4T(DEF)係用以詳細描述製作具有一不同主動區接觸溝渠深度之MOS元件之實施例的製程步驟示意圖。在這個範例中，N-型態基底(例如具有N^- 磊晶層成長於上的N⁺ 矽晶圓)是作為元件的汲極。

第4A-4J圖顯示出閘極的組成。在第4A圖，二氧化矽層402利用沈積或者熱氧化形成於N^- 型態基底400上。氧化矽的厚度範圍在不同實施例中是100Å到3000Å的範圍內。其它厚度也可以使用。厚度是依據閘極的理想高度來調整。光阻層404是塗佈在氧化層表面上並且利用一溝渠光罩圖案化。

在第4B圖，移除露出區域內的二氧化矽，留下一二氧化矽硬罩幕410，以供進行矽蝕刻步驟。在第4C圖，利用非等向性蝕刻對矽進行蝕刻，以留下溝渠420。在溝渠內沈積閘極材料，以形成閘極，其側壁本質上垂直於基底的頂表面。在第4D圖中，二氧化矽硬罩幕410進行適當量的背向蝕刻，因此在後續蝕刻步驟後，溝渠壁大概上維持校準於硬罩幕邊緣。在這個實施例中，二氧化矽是作為罩幕材料，因為利用二氧化矽硬罩幕蝕刻時能產生相對地筆直的溝渠壁，其係與罩幕側邊相互校準。也可使用其它適當的材料。一般用來作為硬罩幕蝕刻的某種其它型態材料，例如氮化矽(Si₃ N₄ )，所形成的蝕刻溝渠壁是彎曲的，對後續的閘極形成步驟來說是不理想的。

在第4E圖中，對基底進行等向性蝕刻，以使溝渠底部呈現圓弧化。在某些實施例中，這溝渠大概是0.5~2.5μ m，寬度為0.2~1.5μ m；也可使用其它尺寸。在第4F圖中，在溝渠內成長形成二氧化矽犧牲層430，以提供平滑表面來成長閘極介電材料。這層隨後利用濕式蝕刻步驟移除。在第4G圖中，二氧化矽層432是在溝渠內熱成長形成，作為介電材料。

在第4H圖中，沈積多晶矽440來填滿溝渠。在這個範例中，多晶矽是被摻雜的，以獲得適當的閘極電阻。在某些實施例中，當多晶矽層被沈積(在原位置上)產生摻雜。在第4I圖中，在二氧化矽表面上的多晶矽層是被背向蝕刻，以形成閘極442。在這個站點，閘極的頂表面444相對於二氧化矽的頂表面448依然是凹陷的；然而，閘極的頂表面444是高於矽的頂表面446，這是取決於硬罩幕層410的厚度。在某些具體實施例中，在多晶矽背向蝕刻中並沒有使用罩幕。在某些具體實施例中，在多晶矽背向蝕刻是使用一罩幕，以消除在後續本體植入步驟中需使用一額外罩幕。在第4J圖，移除二氧化矽硬罩幕。在某些具體實施例中，硬罩幕是利用乾性蝕刻來移除。當遇到矽頂表面時，終止蝕刻步驟，留下延伸深於基底表面的多晶矽閘極，此處將植入源極與本體摻雜。在某些具體實施例中，閘極延伸深於基底表面大約300Å到2000Å的範圍內。也可使用其它數值。在這些實施例中使用二氧化矽硬罩幕，是因為在可控制方式下，它提供較理想的延伸深於矽表面的閘極數量。晶圓隨後成長覆蓋一屏蔽氧化層。上述的製程步驟可以被簡化，以製作具有凹陷閘極多晶矽之元件。舉例來說，在某些實施例中，光阻罩幕或者非常薄二氧化矽罩幕是使用在製作溝渠，因此導致閘極多晶矽沒有延伸深於矽表面。

第4K-4N圖係描述製作源極與本體。在第4K圖，利用一本體光罩在本體表面形成圖案化光阻層450。未被遮蓋的區域是植入本體摻雜。例如硼的摻雜劑是被植入。在某些此處沒有描繪的實施例中，本體植入於實施時是不需要本體障礙450，以在主動溝渠間形成一連續本體區域。在第4L圖中，光阻是被移除，並且晶圓是被加熱，以經由一製程步驟來熱擴散被植入的本體摻雜，一般稱為本體驅入(body drive)。隨後，形成了本體區460a-460d。在某些實施例中，用來植入本體摻雜物的能量約在30~600keV之間，劑量約在5e12-4e13離子/cm² ，並且所得到的最終本體深度約在0.3-2.4μm之間。通過改變因數，包括植入能量、劑量和擴散溫度，可以獲得不同的深度。在擴散製程期間，形成了氧化物層462。

在圖第4M圖中，使用源極罩幕對光阻層464進行圖案化。在所示實施例中，源極罩幕464不會阻擋主動溝渠之間的任何區域。在某些實施例中，源極罩幕464也對主動溝渠之間的中央區域(未示出)進行阻擋。將源極摻雜物植入未遮蔽區域466。在此範例中，砷離子滲入未遮蔽區域中的矽，以形成N⁺ 型源極。在某些實施例中，用於植入源極摻雜物的能量約在10~100keV之間，劑量約在1e15-1e16離子/cm² 之間，以及所得到的源極深度約在0.05-0.5μm之間。可以通過改變因數，諸如摻雜能量和劑量，來實現進一步的深度減小。適當的話，其他植入製程也可以使用。在第4N圖中，移除光阻，並且加熱晶圓以通過源極驅動製程來對植入的源極摻雜物進行熱擴散。在源極驅動後，將介電(例如，BPSG)層465佈置於元件的頂表面上，並且可選地，在某些實施例中可以將其緻密化。

第4O-4T圖示出了接觸溝渠的形成以及沿著接觸溝渠的各種植入。在第4O圖中，光阻層472沉積在介電層上，並且使用接觸罩幕來圖案化。執行第一接觸蝕刻來形成溝渠468和470。在某些實施例中，第一接觸溝渠的深度在0.2-2.5μm之間。

在第4P圖中，移除光阻層，利用植入的離子來轟擊溝渠470底部周圍區域以形成擊穿防止層。在某些實施例中，使用劑量約為1-5e15離子/cm² 的硼離子。植入能量約為10-60keV。在某些實施例中，使用劑量約為1-5e15離子/cm² 、植入能量為40-100keV的BF₂ 離子。在某些實施例中，植入BF₂ 和硼以形成擊穿防止層。植入傾角約在0-45度之間。在第4Q圖中，對植入物進行熱擴散。

元件已經可以進行第二次蝕刻，以產生一較深的溝渠，供製作蕭特基接觸。第4R圖是部分元件的3D立體示意圖。圖中顯示出一閘極與一主動區接觸溝渠。沈積一光阻層471並利用另一接觸光罩對光阻層471進行圖案化。實行另一接觸蝕刻。這光阻阻止被遮蓋於光阻下方的矽區域被蝕刻。移除未被遮蓋區域的矽(例如在接觸溝渠內的區域473)，而介電層465是不受影響的。

第二次蝕刻後的元件剖視圖，以下係以呈現剖面ABC與DEF進行描述。

第4S(ABC)-4V(ABC)是穿過ABC平面的元件剖視圖。第4S(ABC)顯示出第二接觸蝕刻後的剖視圖。未被遮蓋的P⁺ 區域是被蝕刻穿過，沿著溝渠壁留下的P⁺ 材料是作為抗擊穿植入物474a-474b。在這個區域的內的主動區接觸溝渠470的深度是增加的。在某些實施例中，移除大約0.15~0.5μ m的P⁺ 材料。如同第4T(ABC)所示，使用一離子植入來形成一低劑量淺P^- 型態蕭特基能障控制層476。在某些具體實施例中，使用劑量介於2e-11-3e13離子/cm² 之間的硼或者氟化硼(BF₂ )，且植入能量約在10~100keV之間。在第4U(ABC)，蕭特基能障控制層利用熱擴散進行活化。相較於抗擊穿植入物，蕭特基能障控制層需要的劑量較低，因此產生較低的摻雜與較薄的植入層。在某些實施例中，蕭特基能障控制層的厚度大約是0.01~0.05μ m。蕭特基能障控制層可以調整能障高度，因為植入物調整介於接觸電極與半導體間的表面能量。在第4V(ABC)圖是顯示越過ABC平面之完整元件490的剖視圖。沈積金屬層478並適當蝕刻與退火。在沉積保護層(passivation layer)480之後製作保護開口。在某些實施例中保護層是被省略的。還可以執行需要用來完成製造的附加步驟，諸如晶圓研磨以及後端金屬沉積。在這個實施例中，閘極接觸溝渠792的深度是顯示與主動區接觸溝渠深度相同，因為閘極接觸溝渠492是沒有被遮蔽的並且主要用於第二次接觸蝕刻。在某些實施例中，閘極接觸溝渠是被遮蔽的，以防止第二次接觸蝕刻。結果，在這些實施例中，最後閘極接觸溝渠是較主動區域接觸溝渠淺。

在第4S(DEF)-4T(DEF)是元件在DEF剖面上的剖視圖。第4S(DEF)圖顯示出經第二次接觸蝕刻後元件的剖視圖。在DEF剖面圖內的主動區域溝渠深度並沒有改變，這是因為罩幕阻止了蝕刻進一步的產生。第4T(DEF)圖顯示出穿越過DEF平面之完整元件490的剖視圖。這罩幕是長條狀的。沈積金屬層478並適當蝕刻與退火。在沉積保護層(passivation layer)480之後製作保護開口。還可以執行需要用來完成製造的附加步驟，諸如晶圓研磨以及後端金屬沉積。

在上述的實施例中描述的是長條狀晶胞的元件。長條狀晶胞元件具有形成長條狀圖案的閘極並且溝渠深度沿著元件的一個方向(例如在Y軸向)變化。這顯示的技術也可實施在封閉式晶胞元件，其閘極是形成格子圖案來取代長條狀，並且溝渠深度在至少兩方向(例如在X與Y軸)上變化。在第5A-5I圖係描述製作一封閉式晶胞元件範例的步驟示意圖。第5A是被製作之封閉式晶胞元件的俯視圖。圖案化光阻層，成為一本體阻礙罩幕502，以供遮蔽元件的特定區域，以免於被本體摻雜劑植入。顯示出三個軸向AA’、BB’與CC’。第5B圖顯示出在本體植入後元件沿著AA’軸的剖視圖。形成本體區域504a與504b。在第5C圖顯示元件沿著BB’軸的剖視圖。形成本體區域504c與504d。因為矩形罩幕在BB’軸向是較窄的，介於本體區域504c與504d間的通道是窄於介於本體區域504a與504b間的通道。因此一個瘦長的晶胞結構允許更高的晶胞密度。在這一點上，元件沿著CC’軸向的剖視圖是與沿著BB’軸向的剖視圖相同。

在本體植入後，植入源極摻雜物，並且一介電層是利用近似於先前在第4N圖中所述之接面的製程步驟設置於元件表面。隨後，第一接觸蝕刻執行。第5D圖顯示出一光阻層圖案化為一接觸罩幕512，以用以形成第一接觸溝渠。執行第一接觸蝕刻。這接觸罩幕保護罩幕下方的區域防止被蝕刻並且讓其它區域蝕刻形成溝渠。第5E圖顯示出已蝕刻元件沿著AA’軸向的剖視圖。第5F圖顯示出元件沿著BB’軸向的剖視圖，如同沿著CC’軸向，在這個點上具有相同的剖視圖。

隨後執行第二次接觸蝕刻。第5G圖顯示出一用以遮蔽元件特定部分避免第二次接觸蝕刻的接觸阻礙罩幕522的俯視圖。第5H圖顯示出元件沿著AA’軸向的剖視圖。在未被遮蔽區域524a與524b內的P⁺ 材料被蝕刻移除，形成具有較大深度的溝渠。在被遮蔽區域525內的溝渠深度是維持不變。可選擇的蕭特基能障控制層526a與526b是被植入在較深接觸溝渠的底部。蕭特基區域是形成在較深溝渠的底部區域，例如528a與528b。本體接觸區域是形成在較淺溝渠的底部，例如530。在第5I圖顯示元件沿著BB’軸向的剖視圖。在這個剖面內，接觸溝渠也是加深的，因為這區域在第二次接觸蝕刻前是沒有被遮蓋的。元件沿著CC’軸向的剖視圖維持與第5F圖相同，這是因為這個區域是被遮蓋的以避免第二次蝕刻。因此形成具有一不同的主動區域接觸溝渠深度的封閉式晶胞元件。

第6A-6C圖描述製作另一種封閉式晶胞元件的實施例步驟。第6A圖顯示元件的俯視圖。一圖案化光阻層形成一第一接觸蝕刻罩幕602。未被遮蓋的中央部分經過第一次接觸蝕刻，以形成溝渠。第6B圖顯示出具有第二次接觸阻礙罩幕604的元件俯視圖。在以遮蔽區域的中央形成有較小的未遮蔽區域。實施第二次接觸蝕刻，並且這接觸蝕刻在中央區域606是加深的。第6C圖顯示出在第二次接觸蝕刻後，元件沿著AA’軸向的剖視圖。接觸溝渠610具有不同的深度。在溝渠的較深中央區域612內形成有一蕭特基區域。在較淺的區域614a與614b，環繞溝渠的P⁺ 材料形成抗擊穿植入物，其保護通道區域對抗擊穿。

因為接觸罩幕是矩形的，產生的元件沿著CC’軸向的剖視圖是與第6C圖相似，除了溝渠寬度是較窄以外。在這範例中，沿著BB’軸向的剖面是相似於第5F圖所示的，P⁺ 材料圍繞著溝渠的底部並且形成一本體接觸。溝渠寬度在其它實施例中是可以改變的，使用不同寬度的接觸罩幕。

在一些實施例中，多晶胞半導體元件使用具有蕭特基接觸之晶胞混合不具有蕭特基接觸之晶胞的進行佈局。第7圖是一種多晶胞元件的實施例示意圖。晶胞，例如702a與702b是具有不同接觸溝渠深度之晶胞，而蕭特基接觸形成在深的接觸溝渠區。晶胞例如704a與704b是淺溝渠晶胞，其僅形成本體接觸。蕭特基區域相對於本體接觸區的比例是可以藉由調整蕭特基晶胞數目相對於淺溝渠晶胞數目來進行調整。

蕭特基區域(A_s )相對於本體接觸區域(A_b )呈現較低比例時可減少漏電流並且增加元件的UIS等級但是會增加二極體反轉回復電荷(Qrr)。理想的元件特性可以藉由調整這個比例來達成並且採取適當的交換。第8圖是顯示一具有全部面積特定總量之範例元件的UIS與Qrr特性間關係的平面圖。當A_s 增加時，A_b ，UIS與Qrr全部減少。這個平面圖是用以告知設計的選擇，讓設計者比較結果並且採取適當的交換。舉例來說，給予設計參數包含有最小可接受的UIS_min 與最大的可接受Qrr_max ，在曲線上對應的點是被設置並且標示為A與B。落在A與B之間的任何A_s ：A_b 比例是符合這個要求，然具有A_s ：A_b 比例對應於點 B的元件提供最佳的UIS能力，然而維持Qrr在可接受範圍。

上述範例描述N^- 型態元件。所描述的技術也可應用於P^- 型態元件，在P^- 型態元件時各種摻雜物的相對性是被反轉的。

儘管出於清楚的理解這一目的，在某些細節中描述了前述實施例，但是本發明並不限於所提供的細節。可以存在可選的方式來實現本發明。所公開的實施例僅是範例的說明而不是限制性的。

唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。

100‧‧‧元件

103‧‧‧基底

104‧‧‧磊晶層

111‧‧‧溝渠

112a-b‧‧‧主動區溝渠

113‧‧‧溝渠

115‧‧‧溝渠

117‧‧‧閘極溝渠

121‧‧‧閘極氧化層

131‧‧‧閘極導線

133‧‧‧主動閘極

135‧‧‧主動閘極

140a-d‧‧‧本體區域

150a-d‧‧‧源極區域

160a-c‧‧‧絕緣區

170a-d‧‧‧區域

172a-b‧‧‧金屬層

180a-b‧‧‧電極

190a-b‧‧‧蕭特基能障控制層

195a-b‧‧‧區域

400‧‧‧N-型態基底

402‧‧‧二氧化矽層

404‧‧‧光阻層

410‧‧‧硬罩幕

420‧‧‧溝渠

430‧‧‧犧牲層

432‧‧‧二氧化矽層

440‧‧‧多晶矽

442‧‧‧閘極

444‧‧‧頂表面

446‧‧‧頂表面

448‧‧‧頂表面

450‧‧‧光阻層

460a-d‧‧‧本體區域

462‧‧‧氧化層

464‧‧‧光阻層

465‧‧‧介電層

466‧‧‧未遮蔽區域

468‧‧‧溝渠

470‧‧‧溝渠

471‧‧‧光阻層

472‧‧‧光阻層

473‧‧‧區域

474a-b‧‧‧抗擊穿植入

476‧‧‧低劑量淺P^- 型態蕭特基能障控制層

478‧‧‧金屬層

480‧‧‧保護層

490‧‧‧元件

492‧‧‧閘極接觸溝渠

502‧‧‧本體阻礙罩幕

504a-d‧‧‧本體區域

512‧‧‧接觸罩幕

522‧‧‧接觸阻礙罩幕

524a-b‧‧‧未被遮蔽區域

526a-c‧‧‧蕭特基能障控制層

528a-b‧‧‧底部區域

530‧‧‧底部區域

602‧‧‧第一接觸蝕刻罩幕

604‧‧‧第二次接觸阻礙罩幕

606‧‧‧中央區域

610‧‧‧接觸溝渠

612‧‧‧較深中央區域

614a-b‧‧‧較淺的區域

702a-b‧‧‧晶胞

704a-b‧‧‧晶胞

第1A圖係描述一雙擴散金屬氧化物半導體(DMOS)元件之實施例的立體示意圖。

第1B圖係元件100的ABC剖面的剖視圖。

第1C圖係元件100的DEF剖面的剖視圖。

第2圖係元件100的立體示意圖。

第3圖係製作相似於元件100之元件的實施例流程圖。

第4A-4R，4S(ABC)-4V(ABC)與4S(DEF)-4T(DEF)圖係詳細描述製作具有不同主動區接觸溝渠深度之MOS元件的步驟示意圖。

第5A-5I圖係描述製作密閉式晶胞元件之實施例步驟示意圖。

第6A-6C圖係描述製作另一密閉式晶胞元件之實施例步驟示意圖。

第7圖係多晶胞元件實施例的俯視圖。

第8圖是顯示一具有全部面積特定總量之範例元件的UIS與Qrr特性間關係的平面圖。